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Diese Anmeldung beansprucht den Vorteil der
koreanischen Patentanmeldung Nr. 10-2015-0189207 , eingereicht am 30. Dezember 2015.
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HINTERGRUND
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Gebiet der Erfindung
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Die vorliegende Erfindung betrifft einen integrierten Gatetreiberschaltkreis (IC) und eine Anzeigevorrichtung aufweisend denselben.
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Diskussion der verwandten Technik
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Mit dem Voranschreiten einer informationsorientierten Gesellschaft nehmen diverse Anforderungen an Anzeigevorrichtungen zu. Daher sind diverse Anzeigevorrichtungen, wie beispielsweise Flüssigkristallanzeige(LCD)-Vorrichtungen, Plasmaanzeigepanel(PDP)-Vorrichtungen oder organische lichtemittierende Anzeigevorrichtungen, etc., zunehmend wichtig.
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Eine Anzeigevorrichtung weist ein Anzeigepanel und einen Gatetreiber auf. Das Anzeigepanel weist ein Anzeigegebiet und ein Nichtanzeigegebiet auf. Das Anzeigegebiet weist eine Mehrzahl von Datenleitungen, eine Mehrzahl von Gateleitungen, und eine Mehrzahl von Pixeln, die jeweils in Kreuzungsteilbereichen der Datenleitungen und Gateleitungen bereitgestellt sind, auf. Die Pixel werden durch die Datenleitungen mit Datenspannungen versorgt, wenn Gatesignale an die Gateleitungen geliefert werden. Die Pixel emittieren Licht mit einer bestimmten Helligkeit entsprechend den Datenspannungen. Das Nichtanzeigegebiet ist in der Nähe des Anzeigegebiets bereitgestellt.
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Der Gatetreiber kann eine Mehrzahl von Gatetreiber-ICs aufweisen, und die Gatetreiber-ICs können auf flexiblen Gatefilmen angebracht sein. Jeder der flexiblen Gatefilme kann vom Chip-auf-Film-Typ sein. Die flexiblen Gatefilme können an dem Nichtanzeigegebiet des Anzeigepanels unter Verwendung eines anisotropen leitfähigen Films befestigt sein. Auf diese Weise können die Gatetreiber-ICs mit dem Nichtanzeigegebiet verbunden sein.
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Ein erster Gatetreiber-IC empfängt einen Gatestartpuls (GSP) von einem Zeitablaufsteuerung und gibt nacheinander p (wobei p eine positive Ganzzahl ist) Gatesignale (G1 bis Gp) aus. Ein zweiter Gatetreiber-IC empfängt das Gatesignal (Gp), welches zuletzt von dem ersten Gatetreiber-IC ausgegeben wird, als Gatestartpuls und gibt nacheinander p Gatesignale (Gp + 1 bis G2p) aus. Auf diese Weise empfängt ein (N + 1)-ter (wobei N eine positive Ganzzahl ist) Gatetreiber-IC ein Gatesignal, welches zuletzt von einem N-ten Gatetreiber-IC ausgegeben wird, als Gatestartpuls.
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Der N-te Gatetreiber-IC ist mit dem (N + 1)-ten Gatetreiber-IC unter Verwendung einer Leitung-auf-Glas(LOG)-Struktur verbunden. Aufgrund von parasitären Widerstands- und parasitären Kapazitätskomponenten, die in dem Anzeigepanel und den Leitungen auftreten, empfängt der (N + 1)-te Gatetreiber-IC als Gatestartpuls ein Gatesignal, welches durch die Verzögerung des Gatesignals, das zuletzt von dem N-ten Gatetreiber-IC ausgegeben wird, erhalten wird.
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Daher tritt ein Zeitunterschied auf zwischen dem von dem N-ten Gatetreiber-IC zuletzt ausgegebenen Gatesignal und einem von dem (N + 1)-ten Gatetreiber-IC ausgegebenen ersten Gatesignal, und ein Dimmeffekt, bei dem für einen Benutzer das Auftreten einer horizontalen Linie parallel zu einer Gateleitung zwischen dem N-ten Gatetreiber-IC und dem (N + 1)-ten Gatetreiber-IC sichtbar ist.
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ZUSAMMENFASSUNG
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Dementsprechend ist die vorliegende Erfindung auf einen integrierten Gatetreiberschaltkreis (IC) und eine selbigen aufweisende Anzeigevorrichtung gerichtet, die im Wesentlichen ein oder mehrere Probleme überwinden, die durch Beschränkungen und Nachteile der verwandten Technik bedingt sind.
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Ein Ziel der vorliegenden Erfindung besteht darin, einen Gatetreiber-IC und eine selbigen aufweisende Anzeigevorrichtung bereitzustellen, die verhindern, dass ein Dimmeffekt zwischen Gatetreiber-ICs auftritt.
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Weitere Eigenschaften und Vorteile der Erfindung werden in der folgenden Beschreibung dargelegt und werden zum Teil aus der Beschreibung ersichtlich oder können durch Ausführen der Erfindung in Erfahrung gebracht werden. Die Ziele und andere Vorteile der Erfindung können realisiert und erreicht werden durch die Struktur, welche besonders herausgestellt ist in der schriftlichen Beschreibung und den Ansprüchen hiervon sowie den beigefügten Zeichnungen.
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Um diese und andere Vorteile zu erreichen und in Übereinstimmung mit dem Zweck der Erfindung, so wie hierin verkörpert und breit beschrieben, weist ein integrierter Gatetreiberschaltkreis (IC) auf: einen Startpulsmodulator, der eingerichtet ist, einen Startpuls oder einen eingangsseitigen Übertragpuls zu empfangen, der zwischen einem ersten Logikpegel und einem zweiten Logikpegel alterniert, um einen Modulationsstartpuls oder einen Modulationsübertragpuls auszugeben, der durch Modulieren einer Logikpegelverschiebezeit des Startpulses oder des eingangsseitigen Übertragpulses erzeugt wird; und ein Schieberegister, das eingerichtet ist, den Modulationsstartpuls oder den Modulationsübertragpuls zu empfangen und der Reihe nach auszugeben, wobei der Startpulsmodulator ferner eingerichtet ist, den Modulationsstartpuls oder den Modulationsübertragpuls dann mit dem zweiten Logikpegel auszugeben, wenn ein Logikpegel des Startpulses oder des eingangsseitigen Übertragpulses einen dritten Logikpegel zwischen dem ersten Logikpegel und dem zweiten Logikpegel hat.
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Gemäß einem weiteren Aspekt weist eine Anzeigevorrichtung auf: ein Anzeigepanel, das eine Mehrzahl von Datenleitungen, eine Mehrzahl von Gateleitungen und eine Mehrzahl von Pixeln, die mit der Mehrzahl von Datenleitungen und der Mehrzahl von Gateleitungen verbunden sind, aufweist; einen Gatetreiber, der eingerichtet ist, Gatesignale an die Mehrzahl von Gateleitungen zu liefern; einen Datentreiber, der eingerichtet ist, Datenspannungen an die Mehrzahl von Datenleitungen zu liefern; und einen Zeitablaufsteuerschaltkreis, der eingerichtet ist, ein Gatesteuersignal an den Gatetreiber zu liefern und digitale Videodaten und ein Sourcesteuersignal an den Datentreiber zu liefern, wobei der Gatetreiber eine Mehrzahl von integrierten Gatetreiberschaltkreisen (ICs) aufweist, wobei jeder der Mehrzahl von Gatetreiber-ICs einen Startpulsmodulator aufweist, der eingerichtet ist, einen Startpuls oder einen eingangsseitigen Übertragpuls zu empfangen, der zwischen einem ersten Logikpegel und einem zweiten Logikpegel alterniert, um einen Modulationsstartpuls oder einen Modulationsübertragpuls auszugeben, der durch Modulieren einer Logikpegelverschiebezeit des Startpulses oder des eingangsseitigen Übertragpulses erzeugt wird, und wobei der Startpulsmodulator ferner eingerichtet ist, den Modulationsstartpuls oder den Modulationsübertragpuls dann mit dem zweiten Logikpegel auszugeben, wenn ein Logikpegel des Startpulses oder des eingangsseitigen Übertragpulses einen dritten Logikpegel zwischen dem ersten Logikpegel und dem zweiten Logikpegel hat.
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Verschiedene Ausführungsformen stellen einen integrierten Gatetreiberschaltkreis (IC) bereit, aufweisend: einen Startpulsmodulator, der eingerichtet ist, einen Startpuls oder einen eingangsseitigen Übertragpuls zu empfangen, der zwischen einem ersten Logikpegel und einem zweiten Logikpegel alterniert, um einen Modulationsstartpuls oder einen Modulationsübertragpuls auszugeben, der durch Modulieren einer Logikpegelverschiebezeit des Startpulses oder des eingangsseitigen Übertragpulses erzeugt wird; und ein Schieberegister, das eingerichtet ist, den Modulationsstartpuls oder den Modulationsübertragpuls zu empfangen und der Reihe nach auszugeben, wobei der Startpulsmodulator ferner eingerichtet ist, den Modulationsstartpuls oder den Modulationsübertragpuls dann mit dem zweiten Logikpegel auszugeben, wenn ein Logikpegel des Startpulses oder des eingangsseitigen Übertragpulses einen dritten Logikpegel zwischen dem ersten Logikpegel und dem zweiten Logikpegel hat.
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In einer oder mehreren Ausführungsformen weist der Startpulsmodulator eine Inverterpuffereinheit auf, die eingerichtet ist, den Startpuls oder den eingangsseitigen Übertragpuls zu empfangen, um den Modulationsstartpuls oder den Modulationsübertragpuls während einer Zeitdauer, in der der Logikpegel des Startpulses oder des eingangsseitigen Übertragpulses gleich oder niedriger als der dritte Logikpegel ist, mit dem ersten Logikpegel auszugeben.
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In einer oder mehreren Ausführungsformen ist eine Pulsbreite des Modulationsstartpulses oder des Modulationsübertragpulses breiter als eine Pulsbreite des Startpulses oder des eingangsseitigen Übertragpulses.
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In einer oder mehreren Ausführungsformen weist die Inverterpuffereinheit auf: eine erste CMOS-Einheit, die eingerichtet ist, den Startpuls oder den eingangsseitigen Übertragpuls als eine Gatespannung zu empfangen; und eine zweite CMOS-Einheit, die eingerichtet ist, eine Ausgangsspannung der ersten CMOS-Einheit als die Gatespannung zu empfangen, wobei die erste CMOS-Einheit und die zweite CMOS-Einheit jeweils einen P-Typ-MOSFET und einen N-Typ-MOSFET aufweisen, wobei der P-Typ-MOSFET sowohl der ersten CMOS-Einheit als auch der zweiten CMOS-Einheit eine erste Fläche aufweist und der N-Typ-MOSFET sowohl der ersten CMOS-Einheit als auch der zweiten CMOS-Einheit eine zweite Fläche aufweist.
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In einer oder mehreren Ausführungsformen ist die zweite Fläche größer als die erste Fläche.
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In einer oder mehreren Ausführungsformen weist der Startpulsmodulator ferner eine Rauschentferneinheit auf, die eingerichtet ist, den Modulationsstartpuls oder den Modulationsübertragpuls mit dem ersten Logikpegel auszugeben, wenn ein Signal mit dem zweiten Logikpegel oder höher angelegt wird, das für eine Zeitdauer aufrechterhalten wird, die kürzer als eine erste Zeitdauer ist.
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In einer oder mehreren Ausführungsformen ist die erste Zeitdauer eine Zeit, während der eine Rauschkomponente mit einer Hochfrequenzkomponente aufrechterhalten wird.
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In einer oder mehreren Ausführungsformen weist der Gatetreiber-IC ferner auf: einen Logikschaltkreis, der eingerichtet ist, auf ein Inversionssignal eines Gateausgabeaktiviersignals von einer mit dem Gatetreiber-IC verbundenen Gateausgabeaktiviersignalleitung und den Modulationsstartpuls oder den Modulationsübertragpuls, der der Reihe nach ausgegeben wird, eine UND-Operation anzuwenden und eine Mehrzahl von durch die UND-Operation erzeugten Ausgangssignalen auszugeben; und einen Pegelschieber, der eingerichtet ist, die Mehrzahl von Ausgangssignalen, die von dem Logikschaltkreis ausgegeben werden, im Pegel zu verschieben, um eine Mehrzahl von Gatesignalen zu erzeugen.
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In einer oder mehreren Ausführungsformen weist der Startpulsmodulator den dritten Logikpegel proportional zu einer Anstiegsgeschwindigkeit des Startpulses oder des eingangsseitigen Übertragpulses auf.
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In einer oder mehreren Ausführungsformen weist die Rauschentferneinheit eine Positivsignalblockiereinheit, eine Negativsignalblockiereinheit, einen P-Typ-MOSFET und einen N-Typ-MOSFET auf, wobei die Positivsignalblockiereinheit mit einem Gate des P-Typ-MOSFETs verbunden ist und von Signalen, die an das Gate des P-Typ-MOSFETs eingegeben werden, ein Signal mit dem zweiten Logikpegel oder höher blockiert, welches kürzer als die erste Zeitdauer aufrechterhalten wird; die Negativsignalblockiereinheit mit einem Gate des N-Typ-MOSFETs verbunden ist und von Signalen, die an das Gate des N-Typ-MOSFETs eingegeben werden, ein Signal mit dem zweiten Logikpegel oder höher blockiert, welches kürzer als die erste Zeitdauer aufrechterhalten wird.
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Verschiedene Ausführungsformen stellen eine Anzeigevorrichtung bereit, aufweisend: ein Anzeigepanel, das eine Mehrzahl von Datenleitungen, eine Mehrzahl von Gateleitungen und eine Mehrzahl Pixeln, die mit der Mehrzahl von Datenleitungen und der Mehrzahl von Gateleitungen verbunden sind, aufweist; einen Gatetreiber, der eingerichtet ist, Gatesignale an die Mehrzahl von Gateleitungen zu liefern; einen Datentreiber, der eingerichtet ist, Datenspannungen an die Mehrzahl von Datenleitungen zu liefern; und einen Zeitablaufsteuerschaltkreis, der eingerichtet ist, ein Gatesteuersignal an den Gatetreiber zu liefern und digitale Videodaten und ein Sourcesteuersignal an den Datentreiber zu liefern, wobei der Gatetreiber eine Mehrzahl von integrierten Gatetreiberschaltkreisen (ICs) aufweist, wobei jeder der Mehrzahl von Gatetreiber-ICs einen Startpulsmodulator aufweist, der eingerichtet ist, einen Startpuls oder einen eingangsseitigen Übertragpuls zu empfangen, der zwischen einem ersten Logikpegel und einem zweiten Logikpegel alterniert, um einen Modulationsstartpuls oder einen Modulationsübertragpuls auszugeben, der durch Modulieren einer Logikpegelverschiebezeit des Startpulses oder des eingangsseitigen Übertragpulses erzeugt wird, und wobei der Startpulsmodulator ferner eingerichtet ist, den Modulationsstartpuls oder den Modulationsübertragpuls dann mit dem zweiten Logikpegel auszugeben, wenn ein Logikpegel des Startpulses oder des eingangsseitigen Übertragpulses einen dritten Logikpegel zwischen dem ersten Logikpegel und dem zweiten Logikpegel hat.
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In einer oder mehreren Ausführungsformen weist der Startpulsmodulator eine Inverterpuffereinheit auf, die eingerichtet ist, den Startpuls oder den eingangsseitigen Übertragpuls zu empfangen, um den Modulationsstartpuls oder den Modulationsübertragpuls während einer Zeitdauer, in der der Logikpegel des Startpulses oder des eingangsseitigen Übertragpulses gleich oder niedriger als der dritte Logikpegel ist, mit dem ersten Logikpegel auszugeben.
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In einer oder mehreren Ausführungsformen weist der Startpulsmodulator ferner eine Rauschentferneinheit auf, die eingerichtet ist, den Modulationsstartpuls oder den Modulationsübertragpuls mit dem ersten Logikpegel auszugeben, wenn ein Signal mit dem zweiten Logikpegel oder höher angelegt wird, das für eine Zeitdauer aufrechterhalten wird, die kürzer als eine erste Zeitdauer ist.
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In einer oder mehreren Ausführungsformen ist die erste Zeitdauer eine Zeit, während der eine Rauschkomponente mit einer Hochfrequenzkomponente aufrechterhalten wird.
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In einer oder mehreren Ausführungsformen weist jeder der Mehrzahl von Gatetreiber-ICs ferner auf: ein Schieberegister, das eingerichtet ist, den Modulationsstartpuls oder den Modulationsübertragpuls zu empfangen und der Reihe nach auszugeben; einen Logikschaltkreis, der eingerichtet ist, auf ein Inversionssignal eines Gateausgabeaktiviersignals von dem Zeitablaufsteuerschaltkreis und den Modulationsstartpuls oder den Modulationsübertragpuls, der der Reihe nach ausgegeben wird, eine UND-Operation anzuwenden und eine Mehrzahl von durch die UND-Operation erzeugten Ausgangssignalen auszugeben; und einen Pegelschieber, der eingerichtet ist, die Mehrzahl von Ausgangssignalen, die von dem Logikschaltkreis ausgegeben werden, im Pegel zu verschieben, um eine Mehrzahl von Gatesignalen zu erzeugen.
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In einer oder mehreren Ausführungsformen weist die Inverterpuffereinheit auf: eine erste CMOS-Einheit, die den Startpuls oder den eingangsseitigen Übertragpuls als eine Gatespannung empfängt; und eine zweite CMOS-Einheit, die eine Ausgangsspannung der ersten CMOS-Einheit als die Gatespannung empfängt, und die erste CMOS-Einheit und die zweite CMOS-Einheit weisen jeweils einen P-Typ-MOSFET und einen N-Typ-MOSFET auf, wobei der P-Typ-MOSFET sowohl der ersten CMOS-Einheit als auch der zweiten CMOS-Einheit eine erste Fläche aufweist und der N-Typ-MOSFET sowohl der ersten CMOS-Einheit als auch der zweiten CMOS-Einheit eine zweite Fläche aufweist.
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In einer oder mehreren Ausführungsformen ist die zweite Fläche größer als die erste Fläche.
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In einer oder mehreren Ausführungsformen weist die Rauschentferneinheit eine Positivsignalblockiereinheit, eine Negativsignalblockiereinheit, einen P-Typ-MOSFET und einen N-Typ-MOSFET auf, wobei die Positivsignalblockiereinheit mit einem Gate des P-Typ-MOSFETs verbunden ist und von Signalen, die an das Gate des P-Typ-MOSFETs eingegeben werden, ein Signal mit dem zweiten Logikpegel oder höher blockiert, welches kürzer als die erste Zeitdauer aufrechterhalten wird; die Negativsignalblockiereinheit mit einem Gate des N-Typ-MOSFETs verbunden ist und von Signalen, die an das Gate des N-Typ-MOSFETs eingegeben werden, ein Signal mit dem zweiten Logikpegel oder höher blockiert, welches kürzer als die erste Zeitdauer aufrechterhalten wird.
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Es ist zu verstehen, dass sowohl die vorangegangene allgemeine Beschreibung als auch die nachfolgende ausführliche Beschreibung der vorliegenden Erfindung beispielhaft und erläuternd sind und dazu gedacht sind, eine weitere Erläuterung der Erfindung, so wie beansprucht, zu liefern.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Die beigefügten Zeichnungen, welche enthalten sind, um ein weiteres Verständnis der Erfindung zu liefern, und eingefügt sind in und einen Teil bilden dieser Anmeldung, stellen Ausführungsformen der Erfindung dar und dienen zusammen mit der Beschreibung dazu, die Prinzipien der Erfindung zu erläutern. In den Zeichnungen:
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1 ist ein Blockdiagramm, das eine Anzeigevorrichtung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung darstellt;
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2 ist ein Diagramm, das ein Pixel aus 1 darstellt;
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3 ist ein weiteres Diagramm, das ein Pixel aus 1 darstellt;
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4 ist ein Diagramm, das ein unteres Substrat, Gatetreiber-ICs, flexible Gatefilme, Sourcetreiber-ICs, flexible Sourcefilme, eine Sourceleiterplatte, eine Steuerleiterplatte, einen Zeitablaufsteuerschaltkreis und eine Übertragleitung einer Anzeigevorrichtung darstellt;
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5 ist ein Blockdiagramm, das die Gatetreiber-ICs aus 4 darstellt;
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6 ist ein Schaltungsdiagramm, das einen ersten Gatetreiber-IC aus 5 im Detail darstellt;
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7 ist ein Schaltungsdiagramm, das einen Startpulsmodulator aus 6 im Detail darstellt; und
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8 und 9 sind Wellenformdiagramme, die einen Startpuls oder ein eingangsseitiges Übertragsignal und einen darauf basierenden Modulationsstartpuls oder Modulationsübertragpuls zeigen.
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AUSFÜHRLICHE BESCHREIBUNG
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Es wird nun ausführlich Bezug genommen auf Ausführungsformen der vorliegenden Erfindung, von denen Beispiele in den beigefügten Zeichnungen dargestellt sind. Wo immer möglich, werden dieselben Bezugszeichen innerhalb der Zeichnungen verwendet, um auf dieselben oder ähnliche Teile Bezug zu nehmen.
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Vorteile und Eigenschaften der vorliegenden Erfindung, und Realisierungsmethoden davon werden durch die folgenden Ausführungsformen geklärt, die unter Bezug auf die beigefügten Zeichnungen beschrieben sind. Die vorliegende Erfindung kann jedoch auf andere Arten verkörpert werden und sollte nicht so ausgelegt werden, dass sie auf die hier dargelegten Ausführungsformen beschränkt ist. Vielmehr sind diese Ausführungsformen dazu bereitgestellt, dass diese Offenbarung gründlich und vollständig ist und den Bereich der vorliegenden Erfindung denjenigen, die mit der Technik vertraut sind, vollständig vermittelt. Ferner wird die vorliegende Erfindung nur durch die Bereiche der Ansprüche definiert.
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Eine Form, eine Größe, ein Verhältnis, ein Winkel und eine Anzahl, die in den Zeichnungen zum Beschreiben von Ausführungsformen der vorliegenden Erfindung offenbart sind, sind lediglich ein Beispiel, und daher ist die vorliegende Erfindung nicht auf die dargestellten Details beschränkt. Gleiche Bezugszeichen beziehen sich durchgängig auf gleiche Elemente. In der nachfolgenden Beschreibung wird die ausführliche Beschreibung weggelassen, wenn festgestellt wird, dass die ausführliche Beschreibung der relevanten bekannten Funktion oder Konfiguration den wichtigen Punkt der vorliegenden Erfindung unnötig verschleiert.
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In dem Fall, wo ”aufweisen”, ”haben” und ”enthalten” zur Beschreibung in der vorliegenden Anmeldung verwendet werden, kann ein weiterer Teil hinzugefügt sein, es sei denn, „nur ...” wird verwendet. Die Begriffe in Einzahlform können Mehrzahlformen umfassen, es sei denn, das Gegenteil ist angegeben.
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Bei der Auslegung eines Elements, wird das Element so ausgelegt, dass es einen Fehlerbereich umfasst, obwohl dies nicht explizit beschrieben ist.
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Bei der Beschreibung einer Positionsbeziehung können, wenn eine Positionsbeziehung zwischen zwei Teilen als ”auf ...”, ”über ...”, ”unter ...” und ”neben ...” beschrieben wird, ein oder mehrere andere Teile zwischen den zwei Teilen angeordnet sein, es sei denn, ”genau” oder ”unmittelbar” wird verwendet.
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Bei der Beschreibung einer zeitlichen Beziehung kann, wenn die zeitliche Reihenfolge als ”nach ...”, ”nachfolgend auf ... ”, ”nächste/r/s ...” und ”vor ...” beschrieben ist, der nicht-kontinuierliche Fall umfasst sein, es sei denn, ”genau” oder ”unmittelbar” wird verwendet.
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Es ist zu verstehen, dass, obwohl die Begriffe ”erste/r/s”, ”zweite/r/s”, etc. hierin verwendet sein können, um diverse Elemente zu beschreiben, diese Elemente nicht durch diese Begriffe beschränkt sein sollten. Diese Begriffe werden nur verwendet, um ein Element von einem anderen zu unterscheiden. Zum Beispiel könnte ein erstes Element als ein zweites Element bezeichnet werden, und in ähnlicher Weise könnte ein zweites Element als ein erstes Element bezeichnet werden, ohne den Bereich der vorliegenden Erfindung zu verlassen.
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Eine X-Achsenrichtung, eine Y-Achsenrichtung und eine Z-Achsenrichtung sollten nicht als nur geometrische Beziehung ausgelegt werden, bei der eine Beziehung zwischen ihnen genau senkrecht ist, und können eine breitere Richtungsabhängigkeit angeben innerhalb eines Bereichs, wo Elemente der vorliegenden Erfindung funktional wirken.
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Der Ausdruck ”mindestens eine/r/s” sollte so verstanden werden, dass jede beliebige Kombination von einem oder mehreren der zugehörigen aufgelisteten Elemente umfasst ist. Zum Beispiel bezeichnet der Sinngehalt von „mindestens eines von einem ersten Element, einem zweiten Element, und einem dritten Element” sowohl die Kombination aller Elemente gestellt aus zwei oder mehr von dem ersten Element, dem zweiten Element und dem dritten Element, als auch das erste Element, das zweite Element oder das dritte Element.
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Merkmale von verschiedenen Ausführungsformen der vorliegenden Erfindungen können teilweise oder gänzlich miteinander gekoppelt oder kombiniert werden, und können auf diverse Weise miteinander interagieren und technisch betrieben werden, wie diejenigen, die mit der Technik vertraut sind, hinreichend verstehen können. Die Ausführungsformen der vorliegenden Erfindung können unabhängig voneinander ausgeführt werden, oder können in einer Abhängigkeitsbeziehung zusammen ausgeführt werden.
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Nachfolgend werden beispielhafte Ausführungsformen der vorliegenden Erfindung im Detail beschrieben unter Bezugnahme auf die beigefügten Zeichnungen.
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1 ist ein Blockdiagramm, das eine Anzeigevorrichtung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung darstellt. Unter Bezugnahme auf 1 kann die Anzeigevorrichtung ein Anzeigepanel 10, einen Gatetreiber 20, einen Datentreiber 30 und einen Zeitablaufsteuerschaltkreis 40 aufweisen.
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Beispiele der Anzeigevorrichtung können irgendeine Art von Anzeigevorrichtung umfassen, die Datenspannungen an eine Mehrzahl von Pixeln durch progressive Zeilenabtastung liefert, bei der Gatesignale der Reihe nach an eine Mehrzahl von Gateleitungen G1 bis Gn geliefert werden. Zum Beispiel kann die Anzeigevorrichtung unter Verwendung einer LCD-Vorrichtung, einer organischen lichtemittierenden Anzeigevorrichtung, einer Feldemissionsanzeige(FED)-Vorrichtung oder einer Elektrophoreseanzeigevorrichtung realisiert sein.
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Das Anzeigepanel 10 kann ein oberes Substrat und ein unteres Substrat aufweisen. Eine Mehrzahl von Datenleitungen D1 bis Dm (wobei m eine positive Ganzzahl gleicher oder größer als Zwei ist), eine Mehrzahl von Gateleitungen G1 bis Gn (wobei n eine positive Ganzzahl gleich oder größer als Zwei ist) und ein Pixelarray PA, das eine Mehrzahl von Pixeln P aufweist, können auf dem unteren Substrat bereitgestellt sein. Jedes der Mehrzahl von Pixeln P kann mit einer der Datenleitungen D1 bis Dm und einer der Gateleitungen G1 bis Gn verbunden sein. Daher kann, wenn ein Gatesignal an eine Gateleitung geliefert wird, jedes Pixel P durch eine Datenleitung mit einer Datenspannung versorgt werden und kann entsprechend der gelieferten Datenspannung Licht mit einer bestimmten Helligkeit emittieren.
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Wenn die Anzeigevorrichtung, wie in 2 gezeigt, als LCD-Vorrichtung implementiert ist, kann jedes der Pixel P einen Transistor T, eine Pixelelektrode 11 und einen Speicherkondensator Cst aufweisen. Der Transistor T kann eine Datenspannung einer j-ten (wobei j eine positive Ganzzahl ist, die 1 ≤ j ≤ m erfüllt) Datenleitung Dj an die Pixelelektrode 11 liefern als Antwort auf das Gatesignal einer k-ten (wobei k eine positive Ganzzahl ist, die 1 ≤ k ≤ n erfüllt) Gateleitung Gk. Daher kann jedes der Pixel P mit einem elektrischen Feld, das aus einer Potentialdifferenz zwischen der Datenspannung, die von der Pixelelektrode 11 geliefert wird, und einer gemeinsamen Spannung, die von einer gemeinsamen Elektrode 12 geliefert wird, einen Flüssigkristall einer Flüssigkristallschicht 13 antreiben, wodurch die Transmission von Licht, das von einer Hintergrundbeleuchtungseinheit abgestrahlt wird, gesteuert wird. Die gemeinsame Elektrode 12 kann durch eine Gemeinsame-Spannung-Leitung VcomL mit der gemeinsamen Spannung versorgt werden, und die Hintergrundbeleuchtungseinheit kann unter dem Anzeigepanel 10 angeordnet sein, um gleichmäßiges Licht auf das Anzeigepanel 10 einzustrahlen. Auch kann der Speicherkondensator Cst zwischen der Pixelelektrode 11 und der gemeinsamen Elektrode 12 bereitgestellt sein und kann eine konstante Spannungsdifferenz zwischen Pixelelektrode 11 und der gemeinsamen Elektrode 12 aufrechterhalten.
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Wenn die Anzeigevorrichtung, wie in 3 dargestellt, als organische lichtemittierende Anzeigevorrichtung implementiert ist, kann jedes der Pixel P eine organische Leuchtdiode OLED, einen Scantransistor ST, einen Treibertransistor DT und einen Speicherkondensator Cst aufweisen. Der Scantransistor ST kann eine Datenspannung einer j-ten Datenleitung Dj an eine Gateelektrode des Treibertransistors DT liefern als Antwort auf ein Gatesignal einer k-ten Gateleitung Gk. Der Treibertransistor DT kann einen Treiberstrom steuern, der von einer Hochpegelspannungsleitung VDDL zu der organischen Leuchtdiode OLED fließt, entsprechend der Datenspannung, die an die Gateelektrode des Treibertransistors DT geliefert wird. Die organische Leuchtdiode OLED kann zwischen dem Treibertransistor DT und einer Niedrigpegelspannungsleitung VSSL bereitgestellt sein und kann Licht mit einer bestimmten Helligkeit emittieren entsprechend dem Treiberstrom. Der Speicherkondensator Cst kann zwischen der Gateelektrode und einer Sourceelektrode des Treibertransistors DT bereitgestellt sein zum Aufrechterhalten einer konstanten Spannungsdifferenz zwischen der Gateelektrode und der Sourceelektrode des Treibertransistors DT.
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Der Gatetreiber 20 kann ein Gatesteuersignal GCS von dem Zeitablaufsteuerschaltkreis 40 empfangen, kann Gatesignale erzeugen entsprechend dem Gatesteuersignal GCS, und kann die Gatesignale entsprechend an die Gateleitungen G1 bis Gn liefern. Das Gatesteuersignal GCS kann ein Gatestartsignal (nachfolgend als „Startpuls” bezeichnet) GSP, einen Gateverschiebetakt GSC und ein Gateausgabeaktiviersignal GOE aufweisen. Der Startpuls kann ein Signal sein zum Steuern eines Ausgabezeitablaufs eines ersten Gatepulses korrespondierend zu einer ersten Frameperiode, und kann so schwingen, dass es einen Wert zwischen einem ersten Logikpegel und einem zweiten Logikpegel, welcher höher ist als der erste Logikpegel, hat. Der Gateverschiebetakt GSC kann ein Taktsignal sein zum Verschieben des Gatestartsignals GSP. Das Gateausgabeaktiviersignal GOE kann ein Signal sein zum Steuern von Ausgaben der Gatesignale.
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Der Datentreiber 30 kann digitale Videodaten DATEN und ein Datensteuersignal DCS von dem Zeitablaufsteuerschaltkreis 40 empfangen, kann die digitalen Videodaten DATEN in analoge Datenspannungen umwandeln entsprechend dem Datensteuersignal DCS, und kann die Datenspannungen entsprechend an die Datenleitungen D1 bis Dm liefern.
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Der Zeitablaufsteuerschaltkreis 40 kann die digitalen Videodaten DATEN und ein Zeitablaufsignal von einer externen Systemplatine (nicht gezeigt) empfangen. Das Zeitablaufsignal kann ein Vertikalsynchronisationssignal, ein Horizontalsynchronisationssignal, ein Datenaktiviersignal, und einen Punkttakt aufweisen. Der Zeitablaufsteuerschaltkreis 40 kann das Gatesteuersignal GCS zum Steuern eines Betriebszeitablaufs des Gatetreibers 20 und das Datensteuersignal DCS zum Steuern eines Betriebszeitablaufs des Datentreibers 30 erzeugen basierend auf dem Zeitablaufsignal. Der Zeitablaufsteuerschaltkreis 40 kann das Gatesteuersignal GCS an den Gatetreiber 20 liefern und kann die digitalen Videodaten DATEN und das Datensteuersignal (oder Sourcesteuersignal) DCS an den Datentreiber 30 liefern.
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4 ist ein Diagramm, das ein unteres Substrat, die Gatetreiber-ICs, flexible Gatefilme, Sourcetreiber-ICs, flexible Sourcefilme, eine Sourceleiterplatte, eine Steuerleiterplatte, einen Zeitablaufsteuerschaltkreis, und eine Übertragleitung einer Anzeigevorrichtung darstellt. In 4 sind der Einfachheit der Beschreibung halber Datenleitungen, Gateleitungen und Pixel, die auf einem unteren Substrat eines Anzeigepanels 10 bereitgestellt sind, weggelassen. In 4 ist die Anzeigevorrichtung so dargestellt, dass sie drei Gatetreiber-ICs 110, 120 und 130 aufweist, welche in abhängiger Weise miteinander verbunden sind, aber ist nicht darauf beschränkt. Das heißt, die Anzeigevorrichtung kann s (wobei s eine positive Ganzzahl gleich oder größer als Zwei) Gatetreiber-ICs aufweisen, die in abhängiger Weise miteinander verbunden sind.
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Jeder der Gatetreiber-ICs 110, 120 und 130 kann als Treiberchip hergestellt sein. Jeder der Gatetreiber-ICs 110, 120 und 130 kann auf einem flexiblen Gatefilm 21 angebracht sein. Der flexible Gatefilm 21 kann als Mehrzahl bereitgestellt sein. Jeder der Mehrzahl von flexiblen Gatefilmen 21 kann als ein Chip-auf-Film(COF)-Typ implementiert sein. Der COF kann einen Basisfilm, wie beispielsweise Polyimid, und eine Mehrzahl von internen Leitungen IL, die auf dem Basisfilm bereitgestellt sind, aufweisen. Die internen Leitungen IL können eine Mehrzahl von leitenden Zuleitungsleitungen sein. Die flexiblen Gatefilme 21 können gebogen oder gekrümmt sein. Die flexiblen Gatefilme 21 können an einem unteren Substrat 15 befestigt sein unter Verwendung eines anisotrop leitfähigen Films, und auf diese Weise können die Gatetreiber-ICs 110, 120 und 130 mit einer Mehrzahl von Gateleitungen G1 bis Gn verbunden sein.
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Eine Mehrzahl von Sourcetreiber-ICs 31 können als je ein Treiberchip hergestellt sein. Jeder der Sourcetreiber-ICs 31 kann auf einem flexiblen Sourcefilm 32 angebracht sein. Der flexible Sourcefilm 32 kann als Mehrzahl bereitgestellt sein. Jeder der Mehrzahl von flexiblen Sourcefilmen 32 kann als ein COF implementiert sein. Die flexiblen Sourcefilme 32 können gebogen oder gekrümmt sein. Die flexiblen Sourcefilme 32 können an dem unteren Substrat 15 befestigt sein unter Verwendung eines anisotrop leitfähigen Films. Auf diese Weise können die Sourcetreiber-ICs 31 mit einer Mehrzahl von Datenleitungen D1 bis Dm verbunden sein. Ferner können die flexiblen Sourcefilme 32 an einer Sourceleiterplatte (PCB) 50 befestigt sein. Die Source-PCB 50 kann als flexible PCB implementiert sein, die gebogen oder gekrümmt werden kann.
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Der Zeitablaufsteuerschaltkreis 40 kann auf einer Steuer-PCB 41 angebracht sein. Die Steuer-PCB 41 und die Source-PCB 50 können miteinander verbunden sein mittels einer flexiblen PCB (FPCB) 60, wie beispielsweise einem flexiblen flachen Kabel (FFC), einer flexiblen gedruckten Schaltung (FPC) oder dergleichen. Auch können die Steuer-PCB 41 und die FPCB 60 weggelassen sein, und in diesem Fall kann der Zeitablaufsteuerschaltkreis 40 auf der Source-PCB 50 angebracht sein.
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Eine Startleitung SL kann den Zeitablaufsteuerschaltkreis 40 mit einem ersten Gatetreiber-IC 110 verbinden. Die Startleitung SL kann den Zeitablaufsteuerschaltkreis 40 mit dem ersten Gatetreiber-IC 110 unter Verwendung einer Leitung-auf Glas A (LOG A) verbinden.
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Eine Übertragleitung CL kann die Gatetreiber-ICs 110, 120 und 130 verbinden. Eine erste Übertragleitung CL1 kann einen ersten Gatetreiber-IC 110 mit einem zweiten Gatetreiber-IC 120 verbinden. Eine zweite Übertragleitung CL2 kann den zweiten Gatetreiber-IC 120 mit einem dritten Gatetreiber-IC 130 verbinden. Die Übertragleitung CL kann die Gatetreiber-ICs 110, 120 und 130 unter Verwendung einer Leitung-auf-Glas B (LOG B) verwenden.
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Die internen Leitungen IL können die Gatetreiber-ICs 110, 120 und 130 mit der Startleitung SL oder der Übertragleitung CL, welche auf einem Anzeigepanel als Leitung-auf-Glas-Typ bereitgestellt ist, verbinden. Die internen Leitungen IL können eine Mehrzahl von leitfähigen Zuleitungsleitungen sein.
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5 ist ein Blockdiagramm, das die Gatetreiber-ICs aus 4 darstellt. In 5 ist eine Anzeigevorrichtung so dargestellt, dass sie drei in abhängiger Weise miteinander verbundene Gatetreiber-ICs 110, 120 und 130 aufweist, aber die vorliegende Erfindung ist nicht darauf beschränkt. Das heißt, die Anzeigevorrichtung kann s (wobei s eine positive Ganzzahl gleich oder größer als Zwei ist) Gatetreiber-ICs aufweisen, die in abhängiger Weise miteinander verbunden sind.
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Wie in 5 gezeigt, kann der erste Gatetreiber-IC 110 mit einer Gatestartsignalleitung GSPL, einer Gateverschiebetaktleitung GSCL und einer Gateausgabeaktiviersignalleitung GOEL verbunden sein. Auch kann der erste Gatetreiber-IC 110 mit einer ersten mit p-ten Gateleitung G1 bis Gp verbunden sein (wobei p eine positive Ganzzahl gleich oder größer als Zwei ist). Auch kann der erste Gatetreiber-IC 110 mit der ersten Übertragleitung CL1 verbunden sein.
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Der erste Gatetreiber-IC 110 kann ein erstes bis p-tes Gatesignal erzeugen, welche der Reihe nach ausgegeben werden, basierend auf einem Startpuls, der durch die Gatestartsignalleitung GSPL eingegeben wird, einem Gateverschiebetakt, der durch die Gateverschiebetaktleitung GSCL eingegeben wird, und einem Gateausgabeaktiviersignal, das durch die Gateausgabeaktiviersignalleitung GOEL eingegeben wird. Der erste Gatetreiber-IC 110 kann das erste bis p-te Gatesignal an die erste bis p-te Gateleitung G1 bis Gp ausgeben. Der erste Gatetreiber-IC 110 kann an die erste Übertragleitung CL1 einen Modulationsstartpuls ausgeben, der einen ersten Logikpegel L1 und einen zweiten Logikpegel L2, der höher als der erste Logikpegel L1 ist, aufweist. Dabei kann der erste Gatetreiber-IC 110 den Modulationsstartpuls mit dem zweiten Logikpegel L2 ausgeben, wenn ein Logikpegel des Startpulses ein dritter Logikpegel L3 ist, welcher höher als der erste Logikpegel L1 und niedriger als der zweite Logikpegel L2 ist.
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Die erste Übertragleitung CL1 kann den ersten Gatetreiber-IC 110 mit dem zweiten Gatetreiber-IC 120 verbinden und kann den Modulationsstartpuls, der von dem ersten Gatetreiber-IC 110 ausgegeben wird, empfangen, um einen ersten Übertragpuls an den zweiten Gatetreiber-IC 120 einzugeben. Aufgrund einer parasitären Widerstandskomponente eines parasitären Widerstands R1 und einer parasitären Kapazitätskomponente eines parasitären Kondensators C1, die in der ersten Übertragleitung CL1 bereitgestellt sind, kann der erste Übertragpuls weiter verzögert sein als der Modulationsstartpuls und kann an den zweiten Gatetreiber-IC 120 eingegeben werden.
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Der zweite Gatetreiber-IC 120 kann mit der ersten Übertragleitung CL1, der Gateverschiebetaktleitung GSCL und der Gateausgabeaktiviersignalleitung GOEL verbunden sein. Auch kann der zweite Gatetreiber-IC 120 mit einer (p + 1)-ten bis 2p-ten Gateleitung Gp + 1 bis G2p verbunden sein. Auch kann der zweite Gatetreiber-IC 120 mit der zweiten Übertragleitung CL2 verbunden sein.
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Der zweite Gatetreiber-IC 120 kann ein (p + 1)-tes bis 2p-tes Gatesignal erzeugen, welche der Reihe nach ausgegeben werden basierend auf dem ersten Übertragpuls, der durch die erste Übertragleitung CL1 eingegeben wird, dem Gateverschiebetakt, der durch die Gateverschiebetaktleitung GSCL eingegeben wird, und dem Gateausgabeaktiviersignal, das durch die Gateausgabeaktiviersignalleitung GOEL eingegeben wird. Der zweite Gatetreiber-IC 120 kann das (p + 1)-te bis 2p-te Gatesignal an die (p + 1)-te bis 2p-te Gateleitung Gp + 1 bis G2p ausgeben. Der zweite Gatetreiber-IC 120 kann einen ersten Modulationsübertragpuls an die zweite Übertragleitung CL2 ausgeben. Dabei kann der zweite Gatetreiber-IC 120 den ersten Modulationsübertragpuls mit dem zweiten Logikpegel L2 ausgeben, wenn der erste Übertragpuls mit einem Logikpegel, der gleich oder höher als der dritte Logikpegel L3 ist, eingegeben wird.
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Die zweite Übertragleitung CL2 kann den zweiten Gatetreiber-IC 120 mit dem dritten Gatetreiber-IC 130 verbinden und kann den ersten Modulationsübertragpuls, den von dem zweiten Gatetreiber-IC 120 ausgegeben wird, empfangen, um einen zweiten Übertragpuls an den dritten Gatetreiber-IC 130 einzugeben. Aufgrund einer parasitären Widerstandskomponente eines parasitären Widerstands R2 und einer parasitären Kapazitätskomponente eines parasitären Kondensators C2, die in der zweiten Übertragleitung CL2 bereitgestellt sind, kann der zweite Übertragpuls weiter verzögert sein als der erste Modulationsübertragpuls und kann an den dritten Gatetreiber-IC 130 eingegeben werden.
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Der dritte Gatetreiber-IC 130 kann mit der zweiten Übertragleitung CL2, der Gateverschiebetaktleitung GSCL und der Gateausgabeaktiviersignalleitung GOEL verbunden sein. Auch kann der dritte Gatetreiber-IC 130 mit einer (2p + 1)-ten bis 3p-ten Gateleitung verbunden sein.
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Der dritte Gatetreiber-IC 130 kann ein (2p + 1)-tes bis 3p-tes Gatesignal, welche der Reihe nach ausgegeben werden, erzeugen basierend auf dem zweiten Übertragpuls, der durch die zweite Übertragleitung CL2 eingegeben wird, dem Gateverschiebetakt, der durch die Gateverschiebetaktleitung GSCL eingegeben wird, und dem Gateausgabeaktiviersignal, das durch die Gateausgabeaktiviersignalleitung GOEL eingegeben wird. Der dritte Gatetreiber-IC 130 kann das (2p + 1)-te bis 3p-te Gatesignal an die (2p + 1)-te bis 3p-te Gateleitung G2p + 1 bis G3p ausgeben.
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In einer beispielhaften Ausführungsform der vorliegenden Erfindung kann ein eingangsseitiger Gatetreiber-IC eines r-ten (wobei r eine positive Ganzzahl ist, die 2 ≤ r ≤ s erfüllt) Gatetreiber-ICs ein (r + 1)-ter Gatetreiber-IC sein. Ein ausgangsseitiger Gatetreiber-IC des r-ten Gatetreiber-ICs kann ein (r + 1)-ter Gatetreiber-IC sein. Auch kann ein eingangsseitiger Übertragpuls, der an den r-ten Gatetreiber-IC eingegeben wird, einen (r – 1)-ten Übertragpuls bezeichnen, der durch eine (r – 1)-te Übertragleitung ausgegeben wird. Wie oben beschrieben, können der erste bis dritte Gatetreiber-IC 110, 120 und 130 in abhängiger Weise miteinander verbunden sein und können der Reihe nach Gatesignale erzeugen. Auf diese Weise können die Gatesignale der Reihe nach an eine erste bis 3p-te Gateleitung G1 bis G3p geliefert werden.
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6 ist ein Schaltungsdiagramm, das den ersten Gatetreiber-IC 110 im Detail darstellt. In 6 ist der Einfachheit der Beschreibung halber nur der erste Gatetreiber-IC 110 dargestellt, und der zweite bis s-te Gatetreiber-ICs können jeweils identisch zu dem ersten Gatetreiber-IC 110 implementiert sein.
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Wie in 6 dargestellt, kann der erste Gatetreiber-IC 110 einen Startpulsmodulator 210, eine Schieberegister 220, einen Logikschaltkreis 250 und einen Pegelschieber 260 aufweisen. Der Startpulsmodulator 210 kann mit der Gatestartsignalleitung GSPL verbunden sein und kann den Startpuls empfangen, um den Modulationsstartpuls auszugeben. Der Startpuls kann zwischen dem ersten Logikpegel L1 und dem zweiten Logikpegel L2, welcher höher als der erste Logikpegel L1 ist, schwingen. Der Modulationsstartpuls kann den ersten und zweiten Logikpegel L1 und L2 haben, und ein Zeitpunkt, wann ein Logikpegel des Modulationsstartpulses verschoben wird, kann moduliert sein verglichen mit dem Startpuls.
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Wenn der Startpuls den dritten Logikpegel L3 hat, der höher als der erste Logikpegel L1 und niedriger als der zweite Logikpegel L2 ist, kann der Startpulsmodulator 210 den Modulationsstartpuls mit dem zweiten Logikpegel L2 ausgeben. Daher kann der Modulationsstartpuls mit dem zweiten Logikpegel L2 ausgegeben werden, noch bevor der Startpuls den zweiten Logikpegel L2 erreicht.
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Jeder des zweiten bis s-ten Gatetreiber-ICs 120 und 130 kann mit der Übertragungsleitung verbunden sein und kann einen eingangsseitigen Übertragpuls empfangen, um einen Modulationsübertragpuls auszugeben. Der eingangsseitige Übertragpuls kann zwischen dem ersten Logikpegel L1 und dem zweiten Logikpegel L2, der höher als der erste Logikpegel L1 ist, schwingen. Der Modulationsübertragpuls kann den ersten und zweiten Logikpegel L1 und L2 haben, und ein Zeitpunkt, wann ein Logikpegel des Modulationsübertragpulses verschoben wird, kann moduliert sein verglichen mit dem eingangsseitigen Übertragpuls.
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Wenn der eingangsseitige Übertragpuls den dritten Logikpegel L3 hat, der höher als der erste Logikpegel L1 und niedriger als der zweite Logikpegel L2 ist, kann der Startpulsmodulator 210 den Modulationsübertragpuls mit dem zweiten Logikpegel L2 ausgeben. Daher kann der Modulationsübertragpuls mit dem zweiten Logikpegel L2 ausgegeben werden, noch bevor der eingangsseitige Übertragpuls den zweiten Logikpegel L2 erreicht.
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Daher kann der Startpulsmodulator 210, selbst wenn der Startpuls oder der eingangsseitige Übertragpuls, welcher aufgrund von Widerstands- und Kapazitätskomponenten der Übertragungsleitung verzögert ist, bereitgestellt wird, eine Verzögerungsdauer verkürzen und kann den Modulationsstartpuls oder den Modulationsübertragpuls ausgeben. Details des Startpulsmodulators 210 werden unten im Detail unter Bezugnahme auf 7 beschrieben.
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Das Schieberegister 220 kann den Modulationsstartpuls von dem Startpulsmodulator 210 empfangen. Auch kann das Schieberegister 220 mit der Gateverschiebetaktleitung GSCL verbunden sein und kann den Gateverschiebetakt empfangen. Das Schieberegister 220 kann den Modulationsstartpuls der Reihe nach ausgeben.
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Das Schieberegister 220 kann g (wobei g eine positive Ganzzahl ist) D-Flipflops DFF1 bis DFFg aufweisen, welche in abhängiger Weise miteinander verbunden sind. Die g D-Flipflops DFF1 bis DFFg können jeweils einen Eingabeanschluss D, einen Ausgabeanschluss Q und einen Taktanschluss CLK aufweisen.
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Der Eingabeanschluss D von jedem der g D-Flipflops DFF1 bis DFFg kann mit dem Startpulsmodulator 210 oder mit einem Ausgabeanschluss Q eines eingangsseitigen D-Flipflops verbunden sein. Zum Beispiel kann, wie in 6, ein Eingabeanschluss D eines ersten D-Flipflops DFF1 mit dem Startpulsmodulator 210 verbunden sein, und ein Eingabeanschluss D von jedem des zweiten bis g-ten D-Flipflops DFF2 bis DFFg kann mit einem Ausgabeanschluss Q eines eingangsseitigen D-Flipflops verbunden sein.
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Der Ausgabeanschluss Q von jedem der g D-Flipflops DFF1 bis DFFg kann mit einem Eingabeanschluss D eines ausgangsseitigen D-Flipflops und einer Mehrzahl von Ausgabeleitungen OL1 bis OLg verbunden sein. Zum Beispiel kann, wie in 6 gezeigt, ein Ausgabeanschluss Q von jedem des ersten bis (g – 1)-ten D-Flipflops DFF1 bis DFFg – 1 mit einem Eingabeanschluss D eines ausgangsseitigen D-Flipflops und einer ersten bis (g – 1)-ten Ausgabeleitung OL1 bis OLg – 1 verbunden sein, und ein Ausgabeanschluss Q eines g-ten D-Flipflops DFFg kann mit einer g-ten Ausgabeleitung OLg verbunden sein. Der Taktanschluss CLK von jedem der g D-Flipflops DFF1 bis DFFg kann mit der Gateverschiebetaktleitung GSCL verbunden sein.
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Der Logikschaltkreis 250 kann Modulationsstartpulse empfangen, welche von dem Schieberegister 220 der Reihe nach ausgegeben werden. Auch kann der Logikschaltkreis 250 mit einem ersten Invertierer INV1 verbunden sein, der mit der Gateaktiviersignalleitung GOEL verbunden ist, und kann ein Inversionssignal des Gateaktiviersignals GOE empfangen. Der Logikschaltkreis 250 kann eine UND-Operation auf das Inversionssignal des Gateaktiviersignals GOE und die Modulationsstartpulse, welche der Reihe nach ausgegeben werden, anwenden und dadurch ein Signal, das durch die UND-Operation erzeugt wird, an den Pegelschieber 260 ausgeben.
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Der Logikschaltkreis 250 kann, wie in 6 dargestellt, einen ersten bis g-ten Logisches-UND-Gatter-Schaltkreis aufweisen. Im nachfolgenden kann ein Logisches-UND-Gatter-Schaltkreis als ein „UND-Gatter-Schaltkreis” bezeichnet werden. Ein erster bis g-ter UND-Gatter-Schaltkreis UND1 bis UNDg können eine UND-Operation auf das Inversionssignal des Gateaktiviersignals GOE und die Modulationsstartpulse, welche der Reihe nach ausgegeben werden, anwenden und dadurch ein erstes bis g-tes Gate-Signal erzeugen. Der Logikschaltkreis 250 kann das erste bis g-te Gatesignal an den Pegelschieber 260 ausgeben.
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Der Pegelschieber 260 kann mit dem Logikschaltkreis 250 verbunden sein und kann Ausgabesignale des Logikschaltkreises 250 empfangen. Der Pegelschieber 260 kann die Weite eines Spannungshubs jedes der Ausgabesignale des Logikschaltkreises 250 zu einer Hubweite verändern, die den Betrieb von in dem Anzeigepanel 10 bereitgestellten Transistoren ermöglicht. Das heißt, der Pegelschieber 260 kann die Weite des Spannungshubs jedes der Ausgabesignale zu einer Hubweite aus einer Einschaltspannung, welche die in dem Anzeigepanel 10 bereitgestellten Transistoren einschaltet, und einer Ausschaltspannung, welche die in dem Anzeigepanel 10 bereitgestellten Transistoren 10 ausschaltet, verändern.
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Wie in 2 und 3 ist jeder der in dem Anzeigepanel 10 bereitgestellten Transistoren aus einem Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) gebildet, die Einschaltspannung kann als eine hohe Gatespannung zum Aktivieren von Gates der in dem Anzeigepanel 10 bereitgestellten Transistoren festgelegt sein, und die Ausschaltspannung kann als eine niedrige Gatespannung festgelegt sein, welche niedriger als die hohe Gatespannung ist. Als Ergebnis davon kann der Pegelschieber 260 das erste bis g-te Gatesignal, welche zwischen der niedrigen Gatespannung und der hohen Gatespannung pendeln, an die erste bis g-te Gateleitung G1 bis Gg ausgeben.
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7 ist ein Schaltungsdiagramm, das den Startpulsmodulator 210 der 6 im Detail darstellt.
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Unter Bezugnahme auf 7 kann der Startpulsmodulator 210 eine Inverterpuffereinheit 211 und eine Rauschentferneinheit 212 aufweisen. Die Inverterpuffereinheit 211 kann eine erste und eine zweite Komplementär-Metall-Oxid-Halbleiter(CMOS)-Einheit CMOS1 und CMOS2 aufweisen.
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Die erste CMOS-Einheit CMOS1 kann einen ersten P-Typ-MOSFET P1 und einen ersten N-Typ-MOSFET N1 aufweisen. Ein Drain des ersten P-Typ-MOSFETs P1 kann mit einem Drain des ersten N-Typ-MOSFETs N1 verbunden sein, eine Versorgungsspannung VDD kann an eine Source des ersten P-Typ-MOSFETs P1 geliefert werden, und eine Source des ersten N-Typ-MOSFETs N1 kann mit einer Masse verbunden sein. Der Startpuls kann an ein Gate des ersten P-Typ-MOSFETs P1 und ein Gate des ersten N-Typ-MOSFETs N1 eingegeben werden. Eine Ausgabe der ersten CMOS-Einheit CMOS1 kann an den Drain des ersten P-Typ-MOSFETs P1 und den Drain des ersten N-Typ-MOSFETs N1 ausgegeben werden.
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Die zweite CMOS-Einheit CMOS2 kann einen zweiten P-Typ-MOSFET P2 und einen zweiten N-Typ-MOSFET N2 aufweisen. Ein Drain des zweiten P-Typ-MOSFETs P2 kann mit einem Drain des zweiten N-Typ-MOSFETs N2 verbunden sein, die Versorgungsspannung VDD kann an eine Source des zweiten P-Typ-MOSFETs P2 geliefert werden, und eine Source des zweiten N-Typ-MOSFETs N2 kann mit der Masse verbunden sein. Ein Gate des zweiten P-Typ-MOSFETs P2 und ein Gate des zweiten N-Typ-MOSFETs N2 kann mit einem Ausgabeanschluss der ersten CMOS-Einheit CMOS1 verbunden sein. Daher kann die Ausgabe der ersten CMOS-Einheit CMOS1 kann das Gate des zweiten P-Typ-MOSFETs P2 und das Gate des zweiten N-Typ-MOSFETs N2 ausgegeben werden. Der Modulationsstartpuls kann an den Drain des zweiten P-Typ-MOSFETs P2 und den Drain des zweiten N-Typ-MOSFETs N2 ausgegeben werden.
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In der Inverterpuffereinheit 211 kann eine Gatespannung, die zu einem Eingabeteil korrespondiert, zwischen einer Ausgabespannung und der Masse bereitgestellt werden zum Ansteuern der ersten und zweiten CMOS-Einheit CMOS1 und CMOS2. Das heißt, wenn der Eingabeteil den dritten Logikpegel L3 aufweist, kann die Ausgabespannung den zweiten Logikpegel L2 aufweisen. Daher wird unter Verwendung der Inverterpuffereinheit 211 auf einfache Weise der Startpulsmodulator 210 implementiert, welcher den zweiten Logikpegel L2 dann ausgibt, wenn ein Signalpegel der dritte Logikpegel L3 ist.
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Dabei kann ein Logikpegel, bei dem eine Ausgabe von einem Drain beginnt, durch Anpassen einer Fläche eines MOSFETs gesteuert werden. Die Fläche des MOSFETs kann eine Fläche eines Metallabschnitts in einem Gate, eine Fläche eines Metallabschnitts in einem Drain und eine Fläche eines Metallabschnitts in einer Source beinhalten. Die Fläche des Metallschnitts in dem Gate kann eine Fläche eines Metallabschnitts in einem Abschnitt, an welchen ein Eingabesignal eingegeben wird, bezeichnen, anstelle eines Bodyabschnitts des MOSFETs. Der erste und der zweite P-Typ-MOSFET P1 und P2 können eine erste Fläche haben. Der erste und der zweite N-Typ-MOSFET N1 und N2 können eine zweite Fläche haben, die größer als die erste Fläche ist. In diesem Fall kann ein Strom in dem ersten und dem zweiten N-Typ-MOSFET N1 und N2 bei derselben Spannung besser fließen, und somit kann der dritte Logikpegel L3 niedriger sein verglichen mit der verwandten Technik. Wenn der dritte Logikpegel L3 niedriger ist, kann ein Ausgabestartzeitpunkt der Inverterpuffereinheit 211, die den Modulationsstartpuls mit dem zweiten Logikpegel L2 ausgibt, wenn der Startpuls den dritten Logikpegel L3 oder mehr aufweist, früher sein. Es sollte beachtet werden, dass jeder des zweiten bis s-ten Gatetreiber-ICs 120 und 130 mit der Übertragungsleitung verbunden ist und einen eingangsseitigen Übertragpuls empfängt, um den Modulationsübertragpuls auszugeben.
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Wenn der dritte Logikpegel L3 durch Anpassen einer Fläche eines MOSFETs verringert wird, kann eine Zeitdauer verkürzt werden, die verstreicht, bis der Startpuls oder der eingangsseitige Übertragpuls den dritten Logikpegel L3 erreicht. Auf diese Weise können der Modulationsübertragpuls oder der Modulationsstartpuls mit dem zweiten Logikpegel L2 schneller ausgegeben werden. Daher kann, selbst wenn der Startpuls oder der eingangsseitige Übertragpuls, der bedingt durch Widerstands- und Kapazitätskomponenten der Übertragungsleitung verzögert ist, bereitgestellt wird, der Modulationsstartpuls oder der Modulationsübertragpuls, bei dem eine Verzögerungsdauer stärker verkürzt ist, ausgegeben werden.
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Die Rauschentferneinheit 212 kann eingangsseitig zur Inverterpuffereinheit 211 angeordnet sein. Wenn ein Signal mit dem zweiten Logikpegel L2 oder mehr angelegt wird, welches kürzer als eine erste Zeitdauer T1 aufrechterhalten wird, kann die Rauschentferneinheit 212 den Modulationsübertragpuls oder den Modulationsstartpuls mit dem ersten Logikpegel L1 ausgeben, wodurch in dem Startpuls oder dem eingangsseitigen Übertragpuls enthaltenes Rauschen entfernt wird. Die Rauschentferneinheit 212 kann eine Positivsignalblockiereinheit PSB, eine Negativsignalblockiereinheit NSB, einen P-Typ-MOSFET PMOS und einen N-Typ-MOSFET NMOS aufweisen. Die Rauschentferneinheit 212 kann eine Glitch-Entferneinheit sein.
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Ein Drain des P-Typ-MOSFETs PMOS kann mit einem Drain des N-Typ-MOSFETs NMOS verbunden sein, die Versorgungsspannung VDD kann an eine Source des P-Typ-MOSFETs PMOS geliefert werden, und eine Source des N-Typ-MOSFETs NMOS kann mit der Masse verbunden sein. Der Startpuls kann an ein Gate des P-Typ-MOSFETs PMOS und ein Gate des N-Typ-MOSFETs NMOS eingegeben werden, und ein von Rauschen befreiter Startpuls kann an den Drain des P-Typ-MOSSFETs und den Drain des N-Typ-MOSFETs NMOS ausgegeben werden.
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Die Positivsignalblockiereinheit PSB kann mit dem Gate des P-Typ-MOSFETs PMOS verbunden sein und kann unter Signalen, die an das Gate des P-Typ-MOSFETs PMOS eingegeben werden, ein Signal mit dem zweiten Logikpegel L2 oder mehr, welches kürzer als die erste Zeitdauer T1 aufrechterhalten wird, blockieren. Die Negativsignalblockiereinheit NSB kann mit dem Gate des N-Typ-MOSFETs NMOS verbunden sein und kann unter Signalen, die an das Gate des N-Typ-MOSFETs NMOS eingegeben werden, ein Signal mit dem zweiten Logikpegel L2 oder mehr, welches kürzer als die erste Zeitdauer T1 aufrechterhalten wird, blockieren. Die erste Zeitdauer T1 kann eine Zeitspanne sein, während der eine Rauschkomponente mit einer Hochfrequenzkomponente aufrechterhalten wird, und kann zum Beispiel 10 ns oder weniger betragen. Sowohl die Positivsignalblockiereinheit PSB als auch die Negativsignalblockiereinheit NSB kann ein Tiefpassfilter (LPF) sein, welcher hohe Frequenzen blockiert.
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Der Startpulsmodulator 210 kann einen veränderlichen dritten Logikpegel L3 haben. Zum Beispiel kann, wenn eine Anstiegsgeschwindigkeit des Startpulses oder des eingangsseitigen Übertragpulses schnell ist, der Startpulsmodulator 210 einen dritten Logikpegel L3 haben, der ungefähr gleich dem zweiten Logikpegel L2 ist. Wenn eine Verzögerungsdauer des Startpulses oder des eingangsseitigen Übertragpulses kurz ist, kann der Startpulsmodulator 210 einen dritten Logikpegel L3 haben, der ungefähr gleich dem zweiten Logikpegel L2 ist. Wenn andererseits die Anstiegsgeschwindigkeit des Startpulses oder des eingangsseitigen Übertragpulses langsam ist und die Verzögerungsdauer lang, kann der Startpulsmodulator 210 einen dritten Logikpegel L3 haben, der ungefähr gleich dem ersten Logikpegel L1 ist. Das heißt, der Pegel des dritten Logikpegels L3 kann proportional zur Anstiegszeit des Startpulses oder des eingangsseitigen Übertragpulses sein und kann umgekehrt proportional zur Verzögerungsdauer sein.
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Wenn die Anstiegszeit schnell ist oder die Verzögerungsdauer kurz ist, kann der Startpulsmodulator 210 einen dritten Logikpegel L3 haben, welcher relativ hoch ist. Wenn die Anstiegszeit langsam ist oder die Verzögerungsdauer lang ist, kann der Startpulsmodulator 210 einen dritten Logikpegel L3 haben, welcher relativ niedrig ist. Daher kann, selbst wenn der Startpuls oder der eingangsseitige Übertragpuls mit unterschiedlicher Anstiegsgeschwindigkeit und Verzögerungsdauer eingegeben wird, der dritte Logikpegel L3 des Startpulsmodulators 210 so eingestellt werden, dass der dritte Logikpegel L3 zur selben Zeit erreicht wird.
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8 und 9 sind Wellenformdiagramme, die einen Startpuls oder ein eingangsseitiges Übertragsignal und einen darauf basierenden Modulationsstartpuls oder Modulationsübertragpuls zeigen.
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In 8 ist in einer beispielhaften Konfiguration, bei der vier Gatetreiber-ICs bereitgestellt sind, ein Startpuls, welcher der kürzeste hinsichtlich Verzögerungsdauer ist, ein erstes Signal SP1, und ein erster bis dritter Übertragpuls sind ein zweites bis viertes Signal SP2 bis SP4. Ferner ist ein Modulationsstartpuls ein erstes Modulationssignal MSP1, und ein erster bis dritter Modulationsübertragpuls sind ein zweites bis viertes Modulationssignal MSP2 bis MSP4. Während die vorliegende Erfindung nicht darauf beschränkt ist, können s (wobei s eine positive ganze Zahl gleich oder größer als zwei ist) Gatetreiber-ICs bereitgestellt sein, die in abhängiger Weise miteinander verbunden sind. Daher können ein erstes bis s-tes Signal SP1 bis SPs und ein erstes bis s-tes Modulationssignal MSP1 bis MSPs bereitgestellt werden.
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Ein jeweiliges des ersten bis vierten Modulationssignals MSP1 bis MSP4 kann dann mit dem zweiten Logikpegel L2 ausgegeben werden, wenn ein jeweiliges des ersten bis vierten Signals SP1 bis SP4 den dritten Logikpegel L3 hat. Ein Unterschied zwischen einem Zeitpunkt, wenn das erste Signal SP1 den dritten Logikpegel L3 erreicht, und einem Zeitpunkt, wenn das vierte Signal SP4 den dritten Logikpegel L3 erreicht, kann kleiner sein, als ein Unterschied zwischen einem Zeitpunkt, wenn das erste Signal SP1 den zweiten Logikpegel L2 erreicht, und einem Zeitpunkt, wenn das vierte Signal SP4 den zweiten Logikpegel L2 erreicht. Daher ist, falls ein jeweiliges des ersten bis vierten Modulationssignals MSP1 bis MSP4 dann mit dem zweiten Logikpegel L2 ausgegeben wird, wenn ein jeweiliges des ersten bis vierten Signals SP1 bis SP4 den dritten Logikpegel L3 hat, eine Verzögerungsdauer zwischen dem ersten bis vierten Modulationssignal MSP1 bis MSP4 verkürzt.
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Das heißt, wenn ein Unterschied zwischen Zeitpunkten, ab denen das erste bis vierte Modulationssignal MSP1 bis MSP4 mit dem zweiten Logikpegel L2 ausgegeben werden, verringert ist, ist eine Verzögerung des Gatesteuersignals GCS, die zwischen den Gatetreiber-ICs auftritt, verringert, und eine Pulsbreite mit dem zweiten Logikpegel L2 nimmt zu. Daher ist eine Verzögerung der Gatesignale ebenfalls verringert, und ein Dimmeffekt, bei dem eine horizontale Linie parallel zu einer Gateleitung zwischen den Gatetreiber-ICs für einen Benutzer sichtbar ist, wird verhindert.
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Wie in 9 gezeigt, behält, wenn der Startpuls SP mit dem zweiten Logikpegel L2 während der ersten Zeitdauer T1 angelegt wird, der Modulationsstartpuls MSP oder der Modulationsübertragpuls den ersten Logikpegel L1 bei. Andererseits wird, wenn der Startpuls SP mit dem zweiten Logikpegel L2 während einer zweiten Zeitdauer T2 angelegt wird, die länger aufrechterhalten wird als die erste Zeitdauer T1, der Modulationsstartpuls MSP oder der Modulationsübertragpuls zu dem zweiten Logikpegel L2 verschoben. Die meisten Rauschen weisen eine hohe Frequenz und eine kurze Dauer auf. Daher wird, falls die erste Zeitdauer T1 identisch einer Dauer zu blockierenden Rauschens festgelegt ist, verhindert, dass der Modulationsstartpuls MSP oder der Modulationsübertragpuls durch Rauschen verzerrt werden.
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Wie oben beschrieben, kann gemäß beispielhaften Ausführungsformen der vorliegenden Erfindung der Modulationsübertragpuls oder der Modulationsstartpuls mit dem zweiten Logikpegel dann ausgegeben werden, wenn der Startpuls oder der eingangsseitige Übertragpuls den dritten Logikpegel hat, welcher höher ist als der erste Logikpegel und niedriger als der zweite Logikpegel. Deshalb kann der Modulationsübertragpuls mit dem zweiten Logikpegel ausgegeben werden, bevor der Startpuls oder der eingangsseitige Übertragpuls den zweiten Logikpegel erreicht. Dementsprechend ist in beispielhaften Ausführungsformen der vorliegenden Erfindung eine Verzögerungsdauer des Startpulses oder des eingangsseitigen Übertragpulses verkürzt. Somit wird der Dimmeffekt, bei dem eine horizontale Linie parallel zu einer Gateleitung zwischen den Gatetreiber-ICs von einem Benutzer gesehen wird, verhindert.
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Darüber hinaus ist gemäß beispielhaften Ausführungsformen der vorliegenden Erfindung der dritte Logikpegel verringert, da eine Fläche eines N-Typ-MOSFETs so angepasst ist, dass sie größer ist als die eines P-Typ-MOSFETs in der Inverterpuffereinheit. Deshalb ist eine Zeitdauer, die verstreicht, bis der Startpuls oder der eingangsseitige Übertragpuls den dritten Logikpegel erreicht, verkürzt. Daher wird der Modulationsübertragpuls oder der Modulationsstartpuls mit dem zweiten Logikpegel schneller ausgegeben. Dementsprechend ist in beispielhaften Ausführungsformen der vorliegenden Erfindung die Verzögerungsdauer des eingangsseitigen Übertragpulses oder des Startpulses weiter verkürzt. Somit wird das Auftreten des Dimmeffekts zwischen den Gatetreiber-ICs, bei dem eine horizontale Linie parallel zu einer Gateleitung für einen Benutzer sichtbar ist, verhindert.
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Darüber hinaus kann gemäß beispielhaften Ausführungsformen der vorliegenden Erfindung der Modulationsübertragpuls oder der Modulationsstartpuls mit dem ersten Logikpegel ausgegeben werden, wenn ein Signal mit dem zweiten Logikpegel oder höher, der kürzer als die erste Zeitdauer beibehalten wird, angelegt wird, und somit wird in dem Startpuls oder dem eingangsseitigen Übertragpuls enthaltenes Rauschen durch die Rauschentferneinheit entfernt. Dementsprechend wird verhindert, dass der Modulationsstartpuls oder der Modulationsübertragpuls durch Rauschen verzerrt wird.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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- KR 10-2015-0189207 [0001]
