DE102016116019A1 - Verfahren zum Bilden eines Halbleiterbauelements und Halbleiterbauelemente - Google Patents

Verfahren zum Bilden eines Halbleiterbauelements und Halbleiterbauelemente Download PDF

Info

Publication number
DE102016116019A1
DE102016116019A1 DE102016116019.9A DE102016116019A DE102016116019A1 DE 102016116019 A1 DE102016116019 A1 DE 102016116019A1 DE 102016116019 A DE102016116019 A DE 102016116019A DE 102016116019 A1 DE102016116019 A1 DE 102016116019A1
Authority
DE
Germany
Prior art keywords
trench
insulating layer
semiconductor substrate
procedure
patterned
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102016116019.9A
Other languages
English (en)
Other versions
DE102016116019B4 (de
Inventor
Johannes Georg Laven
Hans-Joachim Schulze
Anton Mauder
Werner Schustereder
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102016116019.9A priority Critical patent/DE102016116019B4/de
Priority to US15/687,874 priority patent/US10366895B2/en
Publication of DE102016116019A1 publication Critical patent/DE102016116019A1/de
Priority to US16/441,534 priority patent/US10679857B2/en
Application granted granted Critical
Publication of DE102016116019B4 publication Critical patent/DE102016116019B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402Field plates
    • H01L29/407Recessed field plates, e.g. trench field plates, buried field plates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356Disposition, e.g. buried gate electrode
    • H01L29/4236Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333Vertical insulated gate bipolar transistors
    • H01L29/66348Vertical insulated gate bipolar transistors with a recessed gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • H01L29/7396Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N15/00Thermoelectric devices without a junction of dissimilar materials; Thermomagnetic devices, e.g. using the Nernst-Ettingshausen effect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/30Electron or ion beam tubes for processing objects
    • H01J2237/304Controlling tubes
    • H01J2237/30472Controlling the beam
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/30Electron or ion beam tubes for processing objects
    • H01J2237/31Processing objects on a macro-scale
    • H01J2237/3151Etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652Through-implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Element Separation (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

Ein Verfahren zum Bilden eines Halbleiterbauelements umfasst ein Bilden eines Grabens, der sich von einer Vorderseitenoberfläche eines Halbleitersubstrats in das Halbleitersubstrat erstreckt. Ferner umfasst das Verfahren ein Bilden von Material, das strukturiert werden soll, im Inneren eines Grabens. Zusätzlich umfasst das Verfahren ein Bestrahlen des Materials, das strukturiert werden soll, mit einem geneigten reaktiven Ionenstrahl in einem nicht-orthogonalen Winkel in Bezug auf die Vorderseitenoberfläche, derart, dass ein unerwünschter Abschnitt des Materials, das strukturiert werden soll, aufgrund der Bestrahlung mit dem geneigten reaktiven Ionenstrahl entfernt wird, während eine Bestrahlung eines anderen Abschnitts des Materials, das strukturiert werden soll, durch einen Rand des Grabens maskiert ist.

Description

  • Technisches Gebiet
  • Ausführungsbeispiele beziehen sich auf Konzepte für Grabenstrukturen von Halbleiterbauelementen und insbesondere auf Verfahren zum Bilden von Halbleiterbauelementen und auf Halbleiterbauelemente.
  • Hintergrund
  • Ein Leistungshalbleitertransistor, z. B. ein Bipolartransistor mit isoliertem Gate (IGBT; IGBT = Insulated-Gate Bipolar Transistor), kann eine vertikale Metall-Oxid-Halbleiter-(MOS-; MOS = Metal-Oxide-Semiconductor)Struktur mit einem vertikalen Gate-Graben aufweisen, der sich in eine Drift-Region des Leistungshalbleitertransistors erstreckt. Ferner kann eine Oxidschicht in dem vertikalen Gate-Graben gebildet sein.
  • Aufgrund ihrer Geometrie kann eine Unterseite des vertikalen Gate-Grabens während eines Betriebs des Leistungshalbleitertransistors hohen elektrischen Feldstärken ausgesetzt sein. Dadurch kann eine unerwünschte hohe Rückwirkungskapazität erzeugt werden. Ferner kann ein vorzeitiges Altern der Oxidschicht, insbesondere an der Unterseite des vertikalen Gate-Grabens, aufgrund der Exposition gegenüber hohen elektrischen Feldstärken gefördert werden.
  • Um die elektrische Feldstärke an der Unterseite des vertikalen Gate-Grabens zu reduzieren, kann eine Dicke der Oxidschicht an der Unterseite des vertikalen Gate-Grabens erhöht werden. Eine solche Oxidschicht kann durch einen unpräzisen, zeitlich festgelegten Oxidätzprozess kombiniert mit einer strukturierten Ätzmaske gebildet werden. Ferner kann ein Anstieg einer Dicke der Oxidschicht in einem oberen Abschnitt des vertikalen Gate-Grabens, z. B. in einer Kanalregion des Leistungshalbleitertransistors, zu einem unerwünschten Anstieg einer Schwellenspannung des Leistungshalbleitertransistors führen.
  • Alternativ kann eine Abschirmelektrode an der Unterseite des vertikalen Gate-Grabens gebildet werden, um die elektrische Feldstärke an der Unterseite des vertikalen Gate-Grabens zu reduzieren. Das Bilden eines Gate-Grabens mit einer Abschirmelektrode kann einen unpräzisen, zeitlich festgelegten Aussparungsätzprozess eines Materials der Abschirmelektrode umfassen.
  • Zusammenfassung
  • Es kann ein Bedarf bestehen zum Bereitstellen eines Konzeptes für Halbleiterbauelemente, das ein Bilden von Strukturen in einem Graben eines Halbleiterbauelements mit einer verbesserten Reproduzierbarkeit und/oder zu geringen Kosten ermöglicht.
  • Ein solcher Bedarf kann durch den Gegenstand der Ansprüche erfüllt sein.
  • Einigen Ausführungsbeispiele beziehen sich auf ein Verfahren zum Bilden eines Halbleiterbauelements. Das Verfahren umfasst ein Bilden eines Grabens, der sich von einer Vorderseitenoberfläche eines Halbleitersubstrats in das Halbleitersubstrat erstreckt. Ferner umfasst das Verfahren ein Bilden eines Materials, das strukturiert werden soll, im Inneren des Grabens. Zusätzlich umfasst das Verfahren ein Bestrahlen des Materials, das strukturiert werden soll, mit einem geneigten reaktiven Ionenstrahl in einem nicht-orthogonalen Winkel in Bezug auf die Vorderseitenoberfläche, derart, dass ein unerwünschter Abschnitt des Materials, das strukturiert werden soll, aufgrund der Bestrahlung mit dem geneigten reaktiven Ionenstrahl entfernt wird, während eine Bestrahlung eines anderen Abschnitts des Materials, das strukturiert werden soll, durch einen Rand des Grabens maskiert ist.
  • Einige Ausführungsbeispiele beziehen sich auf ein Halbleiterbauelement, das einen Gate-Graben einer vertikalen Transistorstruktur umfasst. Der Gate-Graben erstreckt sich von einer Vorderseitenoberfläche eines Halbleitersubstrats in das Halbleitersubstrat. Ferner umfasst zumindest ein lateraler Teil einer Randoberfläche des Gate-Grabens zumindest eines von einem minimalen Winkel zwischen benachbarten Oberflächenabschnitten des zumindest einen lateralen Teils der Randoberfläche, der größer ist als 100°, und einem minimalen Krümmungsradius des zumindest einen lateralen Teils der Randoberfläche, der größer ist als 100 nm. Zusätzlich erstreckt sich der zumindest eine laterale Teil der Randoberfläche von der Vorderseitenoberfläche des Halbleitersubstrats zu einer Seitenwand des Grabens.
  • Kurze Beschreibung der Figuren
  • Einige Ausführungsbeispiele von Vorrichtungen und/oder Verfahren werden nachfolgend nur beispielhaft und Bezug nehmend auf die beiliegenden Figuren beschrieben, in denen
  • 1 ein Flussdiagramm eines Verfahrens zum Bilden eines Halbleiterbauelements zeigt;
  • 2a bis 2f Prozessschritte zum Bilden eines Halbleiterbauelements zeigen;
  • 3a bis 3f Prozessschritte zum Bilden eines Halbleiterbauelements zeigen;
  • 4a bis 4d Prozessschritte zum Bilden eines Halbleiterbauelements zeigen;
  • 5 eine schematische Darstellung eines Halbleiterbauelements zeigt;
  • 6a und 6b schematische Darstellungen von lateralen Teilen einer Randoberfläche zeigen; und
  • 7 eine schematische Darstellung eines reaktiven Ionenstrahlätzsystems zeigt.
  • Detaillierte Beschreibung
  • Verschiedene Ausführungsbeispiele werden nun ausführlicher Bezug nehmend auf die beiliegenden Zeichnungen beschrieben, in denen einige Ausführungsbeispiele dargestellt sind. In den Figuren kann die Dicke der Linien, Schichten und/oder Regionen der Klarheit halber übertrieben sein.
  • Während Abänderungen und alternative Formen von Ausführungsbeispielen möglich sind, werden Ausführungsbeispiele davon dementsprechend in den Figuren beispielhaft gezeigt und hier ausführlich beschrieben. Es versteht sich jedoch, dass es nicht beabsichtigt ist, Ausführungsbeispiele auf die offenbarten bestimmten Formen zu begrenzen, sondern im Gegensatz Ausführungsbeispiele alle in den Rahmen der Offenbarung fallenden Modifikationen, Entsprechungen und Alternativen abdecken sollen. In der gesamten Beschreibung der Figuren beziehen sich gleiche Ziffern auf gleiche oder ähnliche Elemente.
  • Es versteht sich, dass, wenn ein Element als mit einem anderen Element „verbunden” oder „gekoppelt” bezeichnet wird, es direkt mit dem anderen Element verbunden oder gekoppelt sein kann oder Zwischenelemente vorhanden sein können. Wenn im Gegensatz ein Element als „direkt” mit einem anderen Element „verbunden” oder „gekoppelt” bezeichnet wird, sind keine Zwischenelemente vorhanden. Sonstige zum Beschreiben des Verhältnisses zwischen Elementen benutzte Ausdrücke sollen auf gleichartige Weise ausgelegt werden (z. B. „zwischen” gegenüber „direkt zwischen” etc.).
  • Die hier verwendete Terminologie bezweckt nur das Beschreiben bestimmter Ausführungsbeispiele und soll nicht begrenzend für Ausführungsbeispiele sein. Nach hiesigem Gebrauch sollen die Singularformen „ein, eine” und „das, der, die” auch die Pluralformen umfassen, sofern aus dem Zusammenhang nicht eindeutig etwas anderes hervorgeht. Es versteht sich weiterhin, dass die Begriffe „umfasst”, „umfassend”, „aufweist” und/oder „aufweisend” bei hiesigem Gebrauch das Vorhandensein angegebener Merkmale, Ganzzahlen, Schritte, Operationen, Elemente und/oder Komponenten angeben, aber nicht das Vorhandensein oder die Zufügung eines oder mehrerer anderer Merkmale, Ganzzahlen, Schritte, Operationen, Elemente, Komponenten und/oder Gruppen derselben ausschließen.
  • Sofern nicht anderweitig definiert besitzen alle hier benutzten Begriffe (einschließlich technischer und wissenschaftlicher Begriffe) die gleiche Bedeutung wie sie gewöhnlich von einem Durchschnittsfachmann auf dem Gebiet verstanden wird, zu dem Ausführungsbeispiele gehören. Weiterhin versteht es sich, dass Begriffe, z. B. die in gewöhnlich benutzten Wörterbüchern Definierten, als eine Bedeutung besitzend ausgelegt werden sollen, die ihrer Bedeutung im Zusammenhang der entsprechenden Technik entspricht. Sollte die vorliegende Offenbarung einem Ausdruck jedoch eine bestimmte Bedeutung geben, die von einer Bedeutung abweicht, wie sie ein Durchschnittsfachmann üblicherweise versteht, soll diese Bedeutung in dem spezifischen Kontext, in dem diese Definition hier gegeben ist, berücksichtigt werden.
  • 1 zeigt ein Flussdiagramm eines Verfahrens 100 zum Bilden eines Halbleiterbauelements gemäß einem Beispiel. Das Verfahren 100 umfasst ein Bilden 110 eines Grabens, der sich von einer Vorderseitenoberfläche eines Halbleitersubstrats in das Halbleitersubstrat erstreckt. Ferner umfasst das Verfahren 100 ein Bilden 120 von Material, das strukturiert werden soll, im Inneren des Grabens. Zusätzlich umfasst das Verfahren 100 ein Bestrahlen 130 des Materials, das strukturiert werden soll, mit einem geneigten reaktiven Ionenstrahl in einem (ersten) nicht-orthogonalen Winkel in Bezug auf die Vorderseitenoberfläche, derart, dass ein unerwünschter Abschnitt des Materials, das strukturiert werden soll, aufgrund der Bestrahlung 130 mit dem geneigten reaktiven Ionenstrahl entfernt wird, während eine Bestrahlung eines anderen Abschnitts des Materials, das strukturiert werden soll, durch einen Rand des Grabens maskiert ist.
  • Durch die Bestrahlung 130 des Materials, das strukturiert werden soll, mit einem geneigten reaktiven Ionenstrahl in dem nicht-orthogonalen Winkel zu der Vorderseitenoberfläche kann ein niedrigerer Abschnitt des Grabens durch einen ersten Teil des Randes, z. B. durch eine obere Ecke des Grabens, abgeschattet werden. Ferner kann der unerwünschte Abschnitt des Materials, das strukturiert werden soll, von dem Rand des Grabens herunter bis zu einem erwünschten Ätzendpunkt an einer Seitenwand des Grabens entfernt werden. Dadurch kann der erwünschte Ätzendpunkt aus dem nicht-orthogonalen Winkel und einer Breite des Grabens bestimmt werden. Auf diese Weise kann das Material mit einer hohen Reproduzierbarkeit und einer hohen Stabilität strukturiert werden. Ferner kann das Material in dem Graben strukturiert werden, ohne dass eine zusätzliche Maske erforderlich ist, sodass die Kosten des Bildens der strukturierten Grabenstruktur reduziert werden können.
  • Der geneigte reaktive Ionenstrahl kann ein gerichteter Ionenstrahl oder ein hochgradig konformer Ionenstrahl von Ionen sein, in der Lage, bestrahlte Abschnitte des Materials, das strukturiert werden soll, durch Sputtern und/oder eine chemische Reaktion mit dem Material, das strukturiert werden soll, zu entfernen. Ferner kann der geneigte reaktive Ionenstrahl eine hohe Selektivität (z. B. Differenz zwischen Ätzraten) zwischen dem Material, das strukturiert werden soll, und einem Halbleitermaterial des Halbleitersubstrats aufweisen. Zum Beispiel kann die Selektivität größer als 2:1 (z. B. eine Selektivität von 5:1, 10:1 oder 15:1), größer als 20:1 (z. B. eine Selektivität von 25:1, 30:1 oder 35:1) oder größer als 40:1 (z. B. eine Selektivität von 45:1, 50:1 oder 55:1) sein. Ferner kann der (erste) nicht-orthogonale Winkel zwischen einer Hauptstrahlrichtung (z. B. gemittelt über die Bewegungsrichtung der individuellen Ionen des reaktiven Ionenstrahls) und einer Richtung parallel zu der Vorderseitenoberfläche gemessen werden. Zum Beispiel kann der nicht-orthogonale Winkel in dem Bereich von 5° bis 75°, in dem Bereich von 15° bis 75°, in dem Bereich von 25° to 65° oder in dem Bereich von 35° bis 55° sein. Zum Beispiel kann der (erste) nicht-orthogonale Winkel kleiner als 80° (oder kleiner als 70° oder kleiner als 60°) sein. Zum Beispiel kann während einer Bewegung des Ionenstrahls über (z. B. von einem ersten Rand zu einem gegenüberliegenden Rand) das Halbleitersubstrat während der Bestrahlung 130 des Materials, das strukturiert werden soll, mit dem geneigten reaktiven Ionenstrahl in dem (ersten) nicht-orthogonalen Winkel der (erste) nicht-orthogonale Winkel um weniger als 10% (oder um weniger als 5% oder um weniger als 2%) eines angezielten nicht-orthogonalen Winkels, der für die Bestrahlung 130 des Materials, das strukturiert werden soll, erwünscht ist, variieren. Zum Beispiel kann eine Winkelverbreiterung des geneigten reaktiven Ionenstrahls an der Hauptoberfläche des Halbleitersubstrats geringer sein als +/–10°, +/–5°, +/–1°. Die Winkelverbreiterung kann eine Differenz zwischen einem maximalen Einfallswinkel und einem minimalen Einfallswinkel von Ionen des geneigten reaktiven Ionenstrahls an der Hauptoberfläche des Halbleitersubstrats sein. Zum Beispiel kann die Winkelverbreiterung von einer durchschnittlichen Winkelverbreiterung während des Scannens über das Halbleitersubstrats (z. B. von einem ersten Rand zu einem gegenüberliegenden Rand) um weniger als 10% (oder weniger als 5% oder weniger als 2%) der durchschnittlichen Winkelverbreiterung variieren. Die Winkelverbreiterung kann während des Scannens mit dem geneigten reaktiven Ionenstrahl über die Hauptoberfläche des Halbleitersubstrats aufgrund einer variierenden Distanz der Ionenquelle zu der Hauptoberfläche des Halbleitersubstrats während der Bewegung des geneigten reaktiven Ionenstrahls über die Hauptoberfläche des Halbleitersubstrats variieren.
  • Zum Beispiel kann das Bilden 110 des Grabens ein Ätzen des Grabens in das Halbleitersubstrat (z. B. Nassätzprozess oder ein Trockenätzprozess) umfassen. Der Graben kan eine (minimale oder durchschnittliche) Breite an der Vorderseitenoberfläche des Halbleitersubstrats von zumindest 100 nm (z. B. eine Breite von zumindest 500 nm, zumindest 1 μm, zumindest 2 μm, zumindest 3 μm oder zumindest 4 μm), zumindest 5 μm (z. B. eine Breite von zumindest 6 μm, zumindest 7 μm, zumindest 8 μm oder zumindest 9 μm), oder zumindest 10 μm (z. B. eine Breite von zumindest 15 μm, zumindest 20 μm oder zumindest 25 μm) und/oder eine (maximale) Tiefe von zumindest 300 nm (z. B. eine Tiefe von zumindest 500 nm, zumindest 1 μm, zumindest 2 μm, zumindest 3 μm oder zumindest 4 μm), zumindest 5 μm (z. B. eine Tiefe von zumindest 6 μm, zumindest 7 μm, zumindest 8 μm oder zumindest 9 μm), oder zumindest 10 μm (z. B. eine Tiefe von zumindest 15 μm, zumindest 20 μm oder zumindest 25 μm) aufweisen. Der Graben kann ein Gate-Graben einer vertikalen Transistorstruktur, ein Feldelektrodengraben, ein Graben mit einer Gate-Elektrode und einer Feldelektrode, ein Schutzgraben oder ein Isoliergraben sein. Zum Beispiel kann das Verfahren ein Abscheiden von elektrisch leitfähigem Material im Inneren des Grabens umfassen, um eine Gate-Elektrode einer vertikalen Transistorstruktur innerhalb des Grabens nach der Bestrahlung 130 des Materials, das strukturiert werden soll, zu bilden. Auf diese Weise kann ein zuverlässiger Gate-Graben für eine vertikale Transistorstruktur mit geringem Aufwand gebildet werden.
  • Optional ist das Material, das strukturiert werden soll, eine (erste) Isolierschicht. Die (erste) Isolierschicht kann ein Oxid, z. B. ein Siliziumdioxid, oder ein Nitrid, z. B. ein Siliziumnitrid, aufweisen. Ferner kann die (erste) Isolierschicht eine Dicke von zumindest 3 nm (z. B. eine Dicke von 5 nm, 10 nm oder 20 nm), zumindest 25 nm (z. B. eine Dicke von 30 nm, 35 nm oder 40 nm), zumindest 50 nm (z. B. eine Dicke von 60 nm, 70 nm, 80 nm oder 90 nm) oder zumindest 100 nm (z. B. eine Dicke von 150 nm, 200 nm, 300 nm, 400 nm oder 500 nm) aufweisen. Das Bilden 130 der (ersten) Isolierschicht kann einen Thermooxidationsprozess (z. B. trockene oder nasse Thermooxidation) oder einen Chemische-Gasphasenabscheidungs-(CVD-; CVD = Chemical Vapor Deposition)Prozess umfassen. Der geneigte reaktive Ionenstrahl kann Ionen mit einer hohen Ätzrate für das Material der Isolierschicht und einer geringen Ätzrate für das Halbleitermaterial des Halbleitersubstrats umfassen.
  • Zum Beispiel kann das Verfahren 100 ein Bilden einer zweiten Isolierschicht im Inneren des Grabens nach der Bestrahlung 130 der ersten Isolierschicht umfassen, um eine kombinierte Isolierschicht mit vertikal variierender Dicke zu bilden. Auf diese Weise kann eine Isolierschicht mit einem stufenweisen Dickenanstieg in vertikaler Richtung gebildet werden. Die zweite Isolierschicht kann ein Oxid, z. B. ein Siliziumoxid, oder ein Nitrid, z. B. ein Siliziumnitrid, umfassen. Ferner kann die zweite Isolierschicht eine Dicke von zumindest 3 nm (z. B. eine Dicke von 5 nm, 10 nm oder 20 nm), zumindest 25 nm (z. B. eine Dicke von 30 nm, 35 nm oder 40 nm) oder zumindest 50 nm (z. B. eine Dicke von 60 nm, 70 nm, 80 nm, 90 nm oder 100 nm) aufweisen. Das Bilden 130 der zweiten Isolierschicht kann einen Thermooxidationsprozess oder einen Chemische-Gasphasenabscheidungs-(CVD-)Prozess umfassen. Ferner kann die vertikale Variation der Dicke der kombinierten Isolierschicht eine Variation von zumindest 10% (z. B. eine Variation von 15%, 20% oder 25%), von zumindest 30% (z. B. eine Variation von 35%, 40% oder 45%), oder zumindest 50% (z. B. eine Variation von 60%, 70%, 80% oder 90%) einer minimalen Dicke der kombinierten Isolierschicht sein. Zum Beispiel kann eine minimale Dicke der kombinierten Isolierschicht geringer sein als 90% (oder geringer als 70% oder geringer als 50%) einer maximalen Dicke der kombinierten Isolierschicht (z. B. entlang einer Seitenwand des Grabens).
  • Die kombinierte Isolierschicht kann an einer Seitenwand des Grabens gebildet sein. Zum Beispiel kann eine Dicke der kombinierten Isolierschicht in einem oberen Teil der Seitenwand geringer sein als eine Dicke der kombinierten Isolierschicht in einem unteren Teil der Seitenwand. Zum Beispiel kann die Dicke in dem unteren Teil gleich oder mehr als zweimal die Dicke in dem oberen Teil (z. B. dem oberen Teil, der sich näher an der Vorderseitenoberfläche befindet als der untere Teil) sein. Zum Beispiel kann sich der untere Teil der Seitenwand des Grabens in einer Drift-Region einer vertikalen Transistorstruktur befinden, während sich der obere Teil der Seitenwand des Grabens in einer Kanalregion der vertikalen Transistorstruktur befindet. Zum Beispiel kann die kombinierte Isolierschicht eine Übergangszone gestufter Dicke zwischen dem oberen Teil der Seitenwand und dem unteren Teil der Seitenwand des Grabens umfassen.
  • Zum Beispiel kann Halbleitermaterial von einer Seitenwand des Grabens umgewandelt werden (z. B. durch Oxidation), um zumindest einen Teil der zweiten Isolierschicht während des Bildens der zweiten Schicht zu bilden. Ferner kann das Verfahren 100 nach dem Bilden der zweiten Isolierschicht ein Entfernen der kombinierten Isolierschicht aus dem Graben umfassen, um einen Graben mit einer vertikal variierenden Breite zu bilden. Auf diese Weise kann ein Graben mit einer gut definierten Verjüngung gebildet werden. Das Entfernen der kombinierten Isolierschicht kann einen Trockenätzprozess oder einen Nassätzprozess umfassen. Ferner kann die Breite des Grabens vertikal um zumindest 10% (z. B. um 15%, 20% oder 25%), um zumindest 30% (z. B. um 35%, 40% oder 45%), oder um zumindest 50% (z. B. um 60%, 70%, 80% oder 90%) einer Breite des Grabens an der Vorderseitenoberfläche variieren. Zum Beispiel kann eine Breite des Grabens bei 80% einer maximalen Tiefe des Grabens geringer als 90% (oder geringer als 80% oder geringer als 70%) einer Breite des Grabens bei 10% einer maximalen Tiefe des Grabens sein.
  • Optional kann das Verfahren 100 ferner nach dem Entfernen des unerwünschten Abschnitts des Materials, das strukturiert werden soll, ein Einführen oder Einbringen von Dotierstoffen in das Halbleitersubstrat zumindest an Abschnitten der Seitenwand des Grabens umfassen, an denen zumindest ein Abschnitt des Materials, das strukturiert werden soll, während der Bestrahlung mit dem geneigten reaktiven Ionenstrahl entfernt wurde, um eine Dotierungsregion mit einer Dotierungskonzentration zu bilden, die vertikal entlang des Grabens variiert. Alternativ kann das Verfahren 100 ferner nach dem Bilden einer optionalen zweiten Isolierschicht ein Einbringen von Dotierstoffen in das Halbleitersubstrat durch die kombinierte Isolierschicht umfassen, um eine Dotierungsregion mit einer Dotierungskonzentration zu bilden, die vertikal entlang des Grabens variiert. Auf diese Weise kann ein Dotierungsverlauf mit einer gut definierten vertikalen Variation eines Dotierungsniveaus implementiert sein. Dadurch kann ein effektiver Übergangsabschluss für eine vertikale Transistorstruktur gebildet werden. Die Dotierungskonzentration kann vertikal um zumindest 10% einer maximalen Dotierungskonzentration einer Region, die sich benachbart zu dem Graben befindet, variieren. Zum Beispiel kann die Dotierungskonzentration vertikal um zumindest 10% (z. B. um 15%, 20% oder 25%), um zumindest 30% (z. B. um 35%, 40% oder 45%), oder um zumindest 50% (z. B. um 60%, 70%, 80% oder 90%) einer maximalen Dotierungskonzentration einer Region, die sich benachbart zu dem Graben befindet, variieren. Das Verfahren 100 kann ferner nach dem Einbringen der Dotierstoffe in das Halbleitersubstrat z. B. ein Entfernen des Materials, das strukturiert werden soll, oder der kombinierten Isolierschicht aus dem Graben umfassen.
  • Alternativ kann das Material, das strukturiert werden soll, ein elektrisch leitfähiges Material sein. Das elektrisch leitfähige Material kann Aluminium, Kupfer, Wolfram und/oder Polysilizium und/oder eine Legierung aus Aluminium, Kupfer, Wolfram und/oder Polysilizium sein. Das Bilden des elektrisch leitfähigen Materials im Inneren des Grabens kann einen Chemische-Gasphasenabscheidungs-(CVD-)Prozess umfassen. Zum Beispiel kann das elektrisch leitfähige Material eine Gate-Elektrode einer vertikalen Transistorstruktur, eine Steuerelektrode einer vertikalen Transistorstruktur, eine Abschirmungselektrode einer vertikalen Transistorstruktur oder eine Feldelektrode innerhalb des Grabens bilden. Das elektrisch leitfähige Material kann eine schräge Oberseite oder eine dreieckige Oberseite nach dem Bestrahlen 130 des elektrisch leitfähigen Materials aufgrund der geneigten Bestrahlung aufweisen. Ferner kann eine Isolierschicht im Inneren des Grabens gebildet werden vor dem Bilden des elektrisch leitfähigen Materials im Inneren des Grabens. Der geneigte reaktive Ionenstrahl kann Ionen mit einer hohen Ätzrate für das elektrisch leitfähige Material und einer geringen Ätzrate für das Halbleitermaterial des Halbleitersubstrats und/oder das Material der optionalen Isolierschicht, die vor dem elektrisch leitfähigen Material gebildet wird, umfassen.
  • Zum Beispiel kann das Verfahren 100 ferner ein Bilden einer Isolierschicht auf einer Oberfläche des elektrisch leitfähigen Materials nach der Bestrahlung 130 des elektrisch leitfähigen Materials umfassen. Auf diesen Weise kann eine Abdeckungsschicht obenauf dem elektrisch leitfähigen Material (z. B. implementierend eine Feld- oder Abschirmungselektrode) gebildet werden. Ferner kann elektrisch leitfähiges Material auf der Isolierschicht gebildet werden, z. B. um eine Gate-Elektrode einer vertikalen Transistorstruktur zu bilden.
  • Zum Beispiel kann der geneigte reaktive Ionenstrahl ein Bandstrahl sein. Auf diese Weise kann eine Reproduzierbarkeit des gebildeten Halbleiterbauelements verbessert werden und/oder eine Fertigungsgeschwindigkeit kann im Vergleich zu einem Punktstrahl erhöht werden. Alternativ kann der geneigte reaktive Ionenstrahl ein Punktstrahl sein.
  • Zum Beispiel kann der Bandstrahl eine Länge an der Vorderseitenoberfläche des Halbleitersubstrats aufweisen, die größer ist als eine laterale Abmessung des Halbleitersubstrats (z. B. Halbleiterwafer). Auf diese Weise kann eine Mehrzahl von Halbleiterbauelementen auf dem Halbleitersubstrat, z. B. einem Halbleiterwafer, mit einer hohen Reproduzierbarkeit über einen Halbleitersubstratdurchmesser gebildet werden.
  • Zum Beispiel kann der Rand des Grabens aufgrund der Bestrahlung 130 des Materials, das strukturiert werden soll, mit dem geneigten reaktiven Ionenstrahl abgeschrägt, angeschrägt oder gerundet sein. Auf diese Weise kann ein elektrisches Feld, das sich an dem Rand des Grabens ansammelt, vermieden werden. Der Rand des Grabens kann in einem Winkel von zumindest 100° abgeschrägt sein. Alternativ kann der Rand des Grabens in einem Winkel von zumindest 100° angeschrägt sein. Alternativ kann der Rand des Grabens mit einem Krümmungsradius von zumindest 100 nm gerundet sein. Ferner kann eine Form eines Teils des Randes des Grabens eine gerundete Form, eine kreisförmige Form, eine ovale Form, eine parabolische Form, eine Abschrägung, eine Anschrägung oder eine Winkelform sein.
  • Zum Beispiel umfasst das Verfahren 100 ferner nach der Bestrahlung 130 des Materials, das strukturiert werden soll, ein Bestrahlen eines Materials, das strukturiert werden soll (z. B. gleiches Material wie während der Bestrahlung unter dem ersten Winkel oder ein anderes Material, z. B. eine zweite Isolierschicht, die nach der Bestrahlung unter dem ersten Winkel gebildet wird) mit dem geneigten reaktiven Ionenstrahl in einem zweiten nicht-orthogonalen Winkel (anders als der erste nicht-orthogonale Winkel) in Bezug auf die Vorderseitenoberfläche, derart, dass ein unerwünschter Abschnitt des (gleichen oder anderen) Materials, das strukturiert werden soll, aufgrund des Bestrahlens mit dem geneigten reaktiven Ionenstrahl geätzt wird, während eine Bestrahlung eines anderen Abschnitts des Materials, das strukturiert werden soll, (wieder) durch den Rand des Grabens maskiert wird. Auf diese Weise kann das Material, das strukturiert werden soll, mit einem höheren Freiheitsgrad strukturiert werden. Das Material, das strukturiert werden soll, kann das Material sein, das während der Bestrahlung unter dem ersten nicht-orthogonalen Winkel gebildet wird. Alternativ kann das Material, das strukturiert werden soll, in einem zusätzlichen Schritt im Inneren des Grabens gebildet werden. Diese Bestrahlung des anderen Abschnitts des Materials, das strukturiert werden soll, kann durch den ersten Teil des Randes des Grabens maskiert sein. Alternativ kann die Bestrahlung des anderen Abschnitts des Materials, das strukturiert werden soll, durch einen zweiten Teil des Randes des Grabens maskiert sein. Zum Beispiel sind der erste Teil des Randes und der zweite Teil des Randes Ränder des Grabens, die sich an gegenüberliegenden Seiten des Grabens befinden. Ferner kann der zweite nicht-orthogonale Winkel in dem Bereich von 5° bis 75°, in dem Bereich von 15° bis 75°, in dem Bereich von 25° to 65° oder in dem Bereich von 35° bis 55° sein. Auf diese Weise kann eine stufenweise Variation der Oxiddicke mit vielen Stufen erreicht werden, sodass eine nahezu allmähliche Dickenvariation erreicht werden kann.
  • Das Halbleitersubstrat kann ein Siliziumsubstrat sein. Alternativ kann das Halbleitersubstrat ein Halbleitersubstrat mit breitem Bandabstand mit einem Bandabstand größer als der Bandabstand von Silizium (1,1 eV) sein. Zum Beispiel kann das Halbleitersubstrat ein auf Siliziumcarbid (SiC) basierendes Halbleitersubstrat oder ein auf Galliumarsenid (GaAs) basierendes Halbleitersubstrat oder ein auf Galliumnitrid (GaN) basierendes Halbleitersubstrat sein. Ferner kann das Halbleitersubstrat ein Halbleiterwafer oder ein Halbleiterchip sein.
  • Zum Beispiel kann eine vertikale Richtung oder eine vertikale Abmessung orthogonal zu einer Vorderseitenoberfläche des Halbleitersubstrats gemessen werden und eine laterale Richtung oder laterale Abmessungen können parallel zu der Vorderseitenoberfläche des Halbleitersubstrats gemessen werden.
  • Die Vorderseite oder Vorderseitenoberfläche des Halbleitersubstrats kann die Seite sein, die zum Implementieren von höher entwickelten und komplexeren Strukturen verwendet wird als an der Rückseite des Halbleitersubstrats, da die Prozessparameter (z. B. Temperatur) und die Handhabung für die Rückseite eingeschränkt sein können, wenn z. B. bereits Strukturen an einer Seite des Halbleitersubstrats gebildet sind.
  • Zum Beispiel umfasst das Verfahren 100 zusätzliche Prozesse zum Bilden von elektrischen Elementstrukturen (z. B. Bilden von Dotierungsregionen und/oder Verdrahtungsstrukturen) vor und/oder nach dem Bestrahlen des Grabens mit dem geneigten reaktiven Ionenstrahl.
  • Zum Beispiel kann das Halbleiterbauelement ein Leistungshalbleiterbauelement sein. Ein Leistungshalbleiterbauelement und/oder eine elektrische Elementstruktur (z. B. Transistorstruktur oder eine Diodenstruktur) des Leistungshalbleiterbauelements kann eine Durchbruchspannung oder Sperrspannung von mehr als 10 V (z. B. eine Durchbruchspannung von 10 V, 20 V oder 50 V), mehr als 100 V (z. B. eine Durchbruchspannung von 200 V, 300 V, 400 V oder 500 V), mehr 500 V (z. B. eine Durchbruchspannung von 600 V, 700 V, 800 V oder 1000 V) oder mehr als 1000 V (z. B. eine Durchbruchspannung von 1200 V, 1500 V, 1700 V, 2000 V, 3300 V oder 6500 V) aufweisen. Das Halbleiterbauelement kann eine vertikale Transistorstruktur mit einem Gate-Graben, wie vor- oder nachstehend beschrieben, umfassen. Die vertikale Transistorstruktur kann ein vertikaler MOSFET (Metall-Oxid-Halbleiter-FET; MOSFET = Metal-Oxide-Semiconductor-FET) oder ein vertikaler Bipolartransistor mit isoliertem Gate (IGBT), der eine Mehrzahl von Transistorzellen umfasst, sein. Jede Transistorzelle kann einen Gate-Graben umfassen oder einen Gate-Graben mit einer oder mehreren anderen Transistorzellen gemeinschaftlich verwenden.
  • 2a bis 2f zeigen Prozessschritte zum Bilden eines Halbleiterbauelements gemäß einem Beispiel. Das Verfahren zum Bilden des Halbleiterbauelements kann ähnlich sein zu dem in Verbindung mit 1 beschriebenen Verfahren. 2a zeigt ein Halbleitersubstrat 200 mit einer Vorderseitenoberfläche 201. Zumindest ein Graben 210, der sich von der Vorderseitenoberfläche 201 des Halbleitersubstrats 200 in das Halbleitersubstrat 200 erstreckt, wird gebildet wie in 2b gezeigt. Zum Beispiel kann der Graben 210 unter Verwendung herkömmlicher Prozesstechnologien in die Halbleiteroberfläche 200 geätzt werden.
  • Material 220, das strukturiert werden soll, wird im Inneren des Grabens 210 gebildet. Bei diesem Beispiel ist das Material 220, das strukturiert werden soll, eine erste Isolierschicht 221. Zum Beispiel kann die erste Isolierschicht 221 eine erste Oxidschicht aufweisen, die unter Verwendung herkömmlicher Prozesstechnologien gewachsen wird. Ferner kann ein Abschnitt der ersten Isolierschicht 221 die Vorderseitenoberfläche 201 bedecken. 2c zeigt das Halbleitersubstrat 200 nach dem Bilden 120 des Materials 220, das strukturiert werden soll, im Inneren des Grabens 210.
  • 2d zeigt ein Bestrahlen 130 der Isolierschicht 221, die strukturiert werden soll, mit dem geneigten reaktiven Ionenstrahl 230 in einem nicht-orthogonalen Winkel zu der Vorderseitenoberfläche 210 von links. Der reaktive Ionenstrahl 230 wird durch den linken Teil des Randes 211 des Grabens 210 maskiert, derart, dass nur ein Abschnitt der Isolierschicht 221, der höher ist als ein Ätzpunkt 212 an der rechten Seitenwand des Grabens 210, geätzt wird. Zum Beispiel kann die Isolierschicht 221 oder Oxidschicht durch den geneigten reaktiven Ionenstrahl 230 nur bis auf eine erwünschte Tiefe entfernt werden. Die Tiefe, auf die die Isolierschicht 221 entfernt wird, kann durch die Breite des Grabens 210 und den nicht-orthogonalen Winkel des geneigten reaktiven Ionenstrahls 230 gesteuert werden. Zusätzlich kann die Bestrahlung 130 in unterschiedliche Richtungen wiederholt werden oder kann nur in einer Orientierung angewandt werden. Ferner kann der Abschnitt der Isolierschicht 221, der die Vorderseitenoberfläche 201 bedeckt, während des Bestrahlens 130 der Isolierschicht 221, die strukturiert werden soll, mit dem geneigten reaktiven Ionenstrahl 230 geätzt werden.
  • Zum Beispiel kann eine gestufte Dicke der verbleibenden ersten Isolierschicht 221, z. B. eines verbleibenden Oxids, während des Ätzens erreicht werden. Das Ätzen, z. B. ein gerichtetes reaktives Ätzen, kann durch eine Dicke eines Materials auf der linken Ecke des Grabens 210 beeinflusst werden, wo zumindest in einem ersten Ätzschritt kein weiteres Ätzen auftritt. Dieser Effekt kann durch Scannen des Halbleitersubstrats 200, z. B. eines Wafers, mit einem Ätzstrahl erreicht werden, der nur eine geringe Überätzung auf den Oberflächen, wo Seitenwandschichten entfernt werden können, aufweist.
  • 2e zeigt das Halbleitersubstrat 200 mit dem Graben 210 nach dem Bestrahlen 130 der Isolierschicht 221, die strukturiert werden soll, mit dem geneigten reaktiven Ionenstrahl 230. An der rechten Seitenwand des Grabens 210 ist die ersten Isolierschicht 221 von der oberen Ecke des Grabens 210 bis zu dem Ätzendpunkt 212 komplett geätzt. Ferner ist die erste Isolierschicht 221 an dem linken Teil des Randes 211 und an dem Ätzendpunkt 212 abgeschrägt.
  • Eine zweite Isolierschicht wird im Inneren des Grabens 210 nach dem Bestrahlen 130 der ersten Isolierschicht 221 gebildet, um die kombinierte Isolierschicht 240 mit vertikal variierender Dicke zu bilden. Zum Beispiel kann eine zweite Oxidschicht, die sich auf die Oxidschicht in der Tiefe, wo die erste Oxidschicht in dem vorherigen Schritt entfernt wurde, beläuft, gewachsen werden. In größeren Tiefen des Grabens 210 kann eine Gesamtoxiddicke durch die Dicke der kombinierten Verarbeitungsschritte gegeben sein.
  • 2f zeigt das Halbleitersubstrat 200 nach dem Bilden der kombinierten Isolierschicht 240. Auf der rechten Seitenwand des Grabens 210 weist die kombinierte Isolierschicht 240 einen oberen Abschnitt 241 und einen unteren Abschnitt 242 auf, die durch den Ätzendpunkt 212 getrennt sind. Eine Dicke des oberen Abschnitts 241 ist geringer als eine Dicke des unteren Abschnitts 242. Zum Beispiel kann die kombinierte Isolierschicht 240 ein dickes Grabenunterseitenoxid bilden. Auf der linken Seitenwand des Grabens 210 weist die kombinierte Isolierschicht 240 eine konstante Dicke auf. Ferner ist die kombinierte Isolierschicht 240 an dem linken Teil des Randes 211 und an dem Ätzendpunkt 212 abgeschrägt.
  • Zum Beispiel kann der geneigte reaktive Ionenstrahl 230 ein gerichteter reaktiver Strahl mit guter Winkelsteuerung sein. Auf diese Weise können überlegene Strukturen mit noch nie dagewesener Reproduzierbarkeit und Stabilität über eine Abmessung des Halbleitersubstrats 200, z. B. über einen Waferdurchmesser, gebildet werden.
  • Zum Beispiel kann das gebildete Halbleiterbauelement eine Struktur mit einem dicken Grabenunterseitenoxid umfassen. Zum Beispiel kann ein Querschnitt eines Gradienten der kombinierten Isolierschicht 240 eine Dickenvariation zwischen unterschiedlichen Dickenplateaus, z. B. zwischen Oxiddickenplateaus, zeigen.
  • Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Das in 2a bis 2f gezeigte Ausführungsbeispiel kann ein oder mehrere, optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren vorstehend (z. B. 1) oder nachstehend (z. B. 3a7) beschriebenen Ausführungsbeispielen erwähnt sind.
  • 3a bis 3f zeigen Prozessschritte zum Bilden eines Halbleiterbauelements gemäß einem weiteren Ausführungsbeispiel. Das Verfahren zum Bilden des Halbleiterbauelements kann dem in Verbindung mit 2a bis 2f beschriebenen Verfahren entsprechen. Im Unterschied zu dem in Verbindung mit 2a bis 2f beschriebenen Verfahren wird ein geneigter reaktiver Ionenstrahl 230 mit einer geringeren Selektivität in Ätzraten zwischen einem Material des Halbleitersubstrats 200, z. B. Silizium, und einem Material der Isolierschicht 221, z. B. Siliziumdioxid, verwendet. Dadurch ist der linke Teil des Randes 211 aufgrund der Bestrahlung 130 der Isolierschicht 221, die strukturiert werden soll, mit dem geneigten reaktiven Ionenstrahl 230 abgeschrägt. Der abgeschrägte linke Teil des Randes 211 ist in 3d bis 3f gezeigt.
  • Zum Beispiel kann die Selektivität in Ätzraten, z. B. zwischen Silizium und Siliziumdioxid, für den geneigten reaktiven Ionenstrahl 230 oder einen Ionenstrahlprozess eingeschränkt sein. Anders ausgedrückt, als ein Beispiel: Wenn die Isolierschicht 221, z. B. eine Siliziumdioxidschicht, durch das Bestrahlen 130 auf der rechten Seitenwand des Grabens 210 entfernt wird, kann etwas Überätzung wünschenswert sein, während der auch der linke Teil des Randes 211 oder eine abgeschattete Ecke des Maskierungssiliziums des Grabens 210 durch den geneigten reaktiven Ionenstrahl 230 geätzt werden kann. Dieses Ätzen kann zum einem Abschrägen des, z. B. Silizium-, Randes 211 des Grabens 210 führen, was günstig sein kann, da die scharfe Ecke gerundet wird. Dadurch kann ein elektrisches Feld, das sich an dem Rand 211 ansammelt, vermieden werden. Zum Beispiel kann auch der rechte Teil des Randes 211 durch den geneigten reaktiven Ionenstrahl 230 geätzt werden. Dadurch kann der rechte Teil des Randes 211 abgeschrägt oder gerundet werden. Beim Bestrahlen der Isolierschicht 221 von beiden Seiten des Grabens 210 können beide Ecken des Grabens 210 durch den geneigten reaktiven Ionenstrahl 230 unterschiedlich geätzt werden und können somit zumindest eine etwas unterschiedliche Geometrie aufweisen.
  • Zum Beispiel kann mittels eines Wiederholens des Bildens 120 der Isolierschicht 221 und des mehrmaligen Bestrahlens 130 der Isolierschicht 221 unter Verwendung unterschiedlicher nicht-orthogonaler Winkel oder Strahlwinkel eine kombinierte Isolierschicht 240 oder ein Grabenoxid mit einer quasi-durchgehenden vertikalen Variation der Oxiddicke auf gut definierte Weise implementiert werden. Dies kann z. B. eine Implementierung einer kombinierten Isolierschicht 240, von Gateoxiden oder Feldplattenoxiden mit einem hohen Freiheitsgrad für die Variation ihrer vertikalen Dicke ermöglichen. Solche Feldplatten mit Oxiddicken, die in vertikaler Richtung variieren, können auch für Übergangsabschlüsse verwendet werden, die eine oder mehrere vertikale Feldplatten verwenden, wodurch der gestufte Oxiddickenübergang zwischen den unterschiedlichen Plateaus für eine Reduzierung des elektrischen Feldes hilfreich sein kann. Wenn zum Beispiel das Halbleiterbauelement ein auf Siliziumkarbid (SiC) basierendes Bauelement ist, können solche gestuften Oxide aufgrund der hohen elektrischen Feldstärken, die innerhalb dieser Bauelemente auftreten, verwendet werden.
  • Zum Beispiel kann ein Entfernen der kombinierten Isolierschicht 240 oder von gestuften Oxiden eine Implementierung von Gräben mit einer gut definierten Verjüngung ermöglichen, für den Fall, dass die kombinierte Isolierschicht 240 oder die gestuften Oxide durch Trocken- oder Nassthermooxidation erzeugt wurden. Dies kann verwendet werden z. B. für die Implementierung von Inversionskanälen in Ebenen mit verbesserter Mobilität, wie z. B. für den Fall von SiC-Leistungsmetall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET). Beispiele sind eine sogenannte A-Ebene oder eine {0338} Fläche eines 4H-SiC-Kristalls.
  • Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Das in 3a bis 3f gezeigte Ausführungsbeispiel kann ein oder mehrere, optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren vorstehend (z. B. 12f) oder nachstehend (z. B. 4a7) beschriebenen Ausführungsbeispielen erwähnt sind.
  • 4a bis 4d zeigen Prozessschritte zum Bilden eines Halbleiterbauelements gemäß einem weiteren Beispiel. Das Verfahren zum Bilden des Halbleiterbauelements kann ähnlich sein zu dem in Verbindung mit 1 beschriebenen Verfahren. Ein Graben 210, der sich von einer Vorderseitenoberfläche 201 eines Halbleitersubstrats 200 in das Halbleitersubstrat 200 erstreckt, wird gebildet. Zum Beispiel kann das Bilden 110 ein Ätzen des Grabens 210 unter Verwendung herkömmlicher Prozesstechnologien umfassen. Eine dritte Isolierschicht 214, z. B. eine Oxidschicht, wird im Inneren des Grabens 210 gewachsen. Ein Abschnitt der dritten Isolierschicht 214 kann die Vorderseitenoberfläche 201 bedecken. Zum Beispiel kann die dritte Isolierschicht 214 unter Verwendung herkömmlicher Prozesstechnologien gewachsen werden. Die dritte Isolierschicht 214 kann ein Element des Grabens 210 sein oder bilden. Material 220, das strukturiert werden soll, wird im Inneren des Grabens gebildet. Bei diesem Beispiel ist das Material 220, das strukturiert werden soll, ein elektrisch leitfähiges Material 222, z. B. Polysilizium. Ferner kann ein Abschnitt des elektrisch leitfähigen Materials 222 die Vorderseitenoberfläche 201 bedecken. 4a zeigt das Halbleiterbauelement nach dem Bilden 120 des elektrisch leitfähigen Materials 222 im Inneren des Grabens 210.
  • 4b zeigt ein Bestrahlen 130 des elektrisch leitfähigen Materials 222, das strukturiert werden soll, mit dem geneigten reaktiven Ionenstrahl 230 in einem ersten nicht-orthogonalen Winkel zu der Vorderseitenoberfläche 210 von links. Der reaktive Ionenstrahl 230 wird durch den linken Teil des Randes 211 des Grabens 210 maskiert, derart, dass nur ein Abschnitt des elektrisch leitfähigen Materials 222, der höher ist als der Ätzendpunkt 212 an der rechten Seitenwand des Grabens 210, geätzt wird. Zum Beispiel kann das elektrisch leitfähige Material 222 durch den geneigten reaktiven Ionenstrahl 230 nur bis auf eine erwünschte Tiefe entfernt werden. Die Tiefe, auf die das elektrisch leitfähige Material 222 entfernt wird, kann durch die Breite des Grabens 210 und den nicht-orthogonalen Winkel des geneigten reaktiven Ionenstrahls 230 gesteuert werden.
  • Zum Beispiel kann das elektrisch leitfähige Material 222 eine Abschirmelektrode bilden, die unter einer Steuer- oder Gate-Elektrode im Inneren des Grabens 210 angeordnet ist. Ferner kann das elektrisch leitfähige Material 222 ein Elektrodenmaterial für eine Abschirmelektrode oder eine Abschirmungselektrode sein. Wenn zum Beispiel das Bestrahlen 130 des elektrisch leitfähigen Materials 222, das strukturiert werden soll, nur in einer einzigen Richtung verläuft, kann eine schräge obere Steuer- oder Gate-Elektrode durch das elektrisch leitfähige Material 222 gebildet werden.
  • Die Bestrahlung 130 des elektrisch leitfähigen Materials 222, das strukturiert werden soll, kann optional in unterschiedlichen Richtungen wiederholt werden, wie in 4c gezeigt. Die Bestrahlung 130 des elektrisch leitfähigen Materials 222, das strukturiert werden soll, mit dem geneigten reaktiven Ionenstrahl 230 wird in einem zweiten nicht-orthogonalen Winkel zu der Vorderseitenoberfläche 210 von rechts wiederholt. Der reaktive Ionenstrahl 230 wird durch den rechten Teil des Randes 211 des Grabens 210 maskiert, derart, dass nur ein Abschnitt des elektrisch leitfähigen Materials 222, der höher ist als ferner Ätzendpunkt 215 an der linken Seitenwand des Grabens 210, geätzt wird.
  • Eine vierte Isolierschicht 410, z. B. eine Oxidschicht, wird auf das elektrisch leitfähige Material 222 gewachsen, das eine Abdeckungsschicht oben auf dem elektrisch leitfähigen Material 222 bildet. Zum Beispiel kann das elektrisch leitfähige Material 222 eine Abschirmungselektrode bilden. 4d zeigt das Halbleitersubstrat 200 nach dem Wachsen der vierten Isolierschicht 410. Ferner kann ein erwünschtes Elektrodenmaterial für eine Steuerelektrode z. B. oben auf der vierten Isolierschicht 410 angeordnet sein.
  • Zum Beispiel kann das gebildete Halbleiterbauelement eine Struktur mit einer Abschirmelektrode unter einer Steuerelektrode oder einer Gate-Elektrode bilden.
  • Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Das in 4a bis 4d gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren vorstehend (z. B. 13f) oder nachstehend (z. B. 57) beschriebenen Ausführungsbeispielen erwähnt sind.
  • 5 zeigt eine schematische Darstellung eines Halbleiterbauelements 500 gemäß einem Beispiel. Das Halbleiterbauelement 500 umfasst einen Gate-Graben 210 einer vertikalen Transistorstruktur. Der Gate-Graben 210 erstreckt sich von einer Vorderseitenoberfläche 201 eines Halbleitersubstrats 200 in das Halbleitersubstrat 200. Ferner umfasst zumindest ein lateraler Teil 217 einer Randoberfläche des Gate-Grabens 210 zumindest eines von einem minimalen Winkel zwischen benachbarten Oberflächenabschnitten des zumindest einen lateralen Teils 217 der Randoberfläche, der größer ist als 100°, und einem minimalen Krümmungsradius des zumindest einen lateralen Teils 217 der Randoberfläche, der größer ist als 100 nm. Zusätzlich erstreckt sich der zumindest eine laterale Teil 217 der Randoberfläche von der Vorderseitenoberfläche 201 des Halbleitersubstrats 200 zu einer Seitenwand 216 des Grabens 210.
  • Auf diese Weise kann ein Ansammeln eines elektrischen Feldes an dem zumindest einen lateralen Teil 217 während eines Betriebs des Halbleiterbauelements 500 vermieden werden. Dadurch kann ein Altern des Halbleiterbauelements 500 verlangsamt werden.
  • 6a und 6b zeigen schematische Darstellungen des lateralen Teils 217 der Randoberfläche. Bei dem in 6a gezeigten Beispiel erstreckt sich der laterale Teil 217 von der Vorderseitenoberfläche 201 zu der Seitenwand 216 und ist in Bezug auf die Vorderseitenoberfläche 201 um eine Winkel α, der größer ist als 100°, gekippt. Zum Beispiel kann der Winkel α in dem Bereich von 105° bis 175°, in dem Bereich von 115° bis 175°, in dem Bereich von 125° to 155° oder in dem Bereich von 135° bis 145° sein.
  • Zum Beispiel kann jeder Winkel zwischen benachbarten Oberflächenabschnitten des zumindest einen lateralen Teils 217 größer sein als 100°. Zum Beispiel kann jeglicher Winkel zwischen benachbarten Oberflächenabschnitten des zumindest einen lateralen Teils 217 in dem Bereich von 105° bis 175°, in dem Bereich von 115° bis 175°, in dem Bereich von 125° to 155° oder in dem Bereich von 135° bis 145° sein.
  • Bei dem in 6b gezeigten Beispiel erstreckt sich der laterale Teil 217 von der Vorderseitenoberfläche 201 zu der Seitenwand 216 und weist einen minimalen Krümmungsradius R auf, der größer ist als 100 nm. Zum Beispiel kann der Radius R größer als 100 nm (z. B. ein Radius von 110 nm, 120 nm, 130 nm, 140 nm, 150 nm oder 175 nm), größer als 200 nm (z. B. ein Radius von 225 nm, 250 nm, 275 nm, 300 nm oder 350 nm) oder größer als 400 nm (z. B. ein Radius von 450 nm, 500 nm oder 600 nm) sein.
  • Zum Beispiel kann jeglicher Krümmungsradius des zumindest einen lateralen Teils 217 größer sein als 100 nm. Zum Beispiel kann jeglicher Krümmungsradius R des zumindest einen lateralen Teils 217 größer als 100 nm (z. B. ein Radius von 110 nm, 120 nm, 130 nm, 140 nm, 150 nm oder 175 nm), größer als 200 nm (z. B. ein Radius von 225 nm, 250 nm, 275 nm, 300 nm oder 350 nm) oder größer als 400 nm (z. B. ein Radius von 450 nm, 500 nm oder 600 nm) sein.
  • Das Halbleiterbauelement 500 kann unter Verwendung des oben beschriebenen Verfahrens 100 gebildet werden. Weitere optionale zusätzliche Merkmale des Halbleiterbauelements 500 folgen direkt aus den Merkmalen des Verfahrens 100.
  • Zum Beispiel kann das zumindest eine laterale Teil 217 der Randoberfläche einen geneigten Oberflächenabschnitt umfassen. Eine Erstreckung des geneigten Oberflächenabschnitts kann größer sein als 50 nm und ein Winkel zwischen dem geneigten Oberflächenabschnitt und der Vorderseitenoberfläche kann zwischen 20° und 80° sein.
  • Zum Beispiel kann ein erster lateraler Teil der Randoberfläche eine erste Form aufweisen und ein zweiter lateraler Teil der Randoberfläche kann eine zweite Form aufweisen. Die erste Form und die zweite Form können unsymmetrisch sein. Auf diese Weise kann eine Verteilung eines elektrischen Feldes an dem ersten Teil anders sein als eine Verteilung eines elektrischen Feldes an dem zweiten Teil während eines Betriebs des Halbleiterbauelements 500. Ferner kann die erste Form und/oder die zweite Form eine gerundete Form, eine kreisförmige Form, eine ovale Form, eine parabolische Form, eine Abschrägung, eine Anschrägung oder eine Winkelform sein.
  • Zum Beispiel kann die erste Form eine kreisförmige Form mit einem ersten Radius sein und die zweite Form kann eine kreisförmige Form mit einem zweiten Radius sein, wobei der erste Radius größer ist als der zweite Radius. Alternativ kann die erste Form eine Abschrägung mit einem ersten Abschrägwinkel sein und die zweite Form kann eine Abschrägung mit einem zweiten Abschrägwinkel sein, wobei der erste Abschrägwinkel größer ist als der zweite Abschrägwinkel.
  • Zum Beispiel kann eine Seitenwand des Gate-Grabens 210 durch eine Isolierschicht 240 mit vertikal variierender Dicke bedeckt sein. Auf diese Weise kann eine Gate-Elektrode der vertikalen Transistorstruktur, die im Inneren des Grabens gebildet ist, von dem Halbleitersubstrat 200 elektrisch isoliert sein. Die vertikale Variation der Dicke der Isolierschicht 240 kann eine Variation von zumindest 10% (z. B. eine Variation von 15%, 20% oder 25%), von zumindest 30% (z. B. eine Variation von 35%, 40% oder 45%), oder zumindest 50% (z. B. eine Variation von 60%, 70%, 80% oder 90%) einer minimalen Dicke der Isolierschicht 240 sein. Zum Beispiel kann eine minimale Dicke der Isolierschicht 240 geringer sein als 90% (oder geringer als 70% oder geringer als 50%) einer maximalen Dicke der Isolierschicht 240 (z. B. entlang einer Seitenwand des Grabens).
  • Zum Beispiel kann die Isolierschicht 240 an einer Seitenwand des Grabens 210 gebildet sein. Eine Dicke der Isolierschicht 240 in einem oberen Teil der Seitenwand kann geringer sein als eine Dicke der Isolierschicht 240 in einem unteren Teil der Seitenwand. Zum Beispiel kann die Dicke in dem unteren Teil zweimal die Dicke in dem oberen Teil (z. B. dem oberen Teil, der sich näher an der Vorderseitenoberfläche 201 befindet als der untere Teil) sein. Der untere Teil der Seitenwand kann sich an einer Drift-Region der vertikalen Transistorstruktur befinden. Ferner kann sich der obere Teil der Seitenwand an einer Kanalregion der vertikalen Transistorstruktur befinden.
  • Zum Beispiel kann die Isolierschicht 240 gestuft sein. Auf diese Weise kann der Gate-Graben 210 kann als eine Diffusionsmaske verwendet werden, um einen Dotierungsverlauf mit einer gut definierten vertikalen Variation eines Dotierungsniveaus zu implementieren.
  • Zum Beispiel kann eine Breite des Gate-Grabens 210 bei 80% einer maximalen Tiefe des Gate-Grabens 210 geringer sein als 90% einer Breite des Gate-Grabens 210 bei 10% einer maximalen Tiefe des Gate-Grabens 210. Auf diese Weise können Inversionskanäle in Ebenen mit verbesserter Mobilität implementiert werden, z. B. für Siliziumkarbid-(SiC-)Leistungsmetall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET).
  • Zum Beispiel kann das Halbleitersubstrat 200 ein Halbleitersubstrat mit breitem Bandabstand aufweisen. Das Halbleitersubstrat 200 kann ein SiC-Substrat sein. Alternativ kann das Halbleitersubstrat 200 z. B. ein auf Galliumarsenid (GaAs) basierendes Halbleitersubstrat oder ein auf Galliumnitrid (GaN) basierendes Halbleitersubstrat sein. Ferner kann das Halbleitersubstrat 200 ein Halbleiterwafer oder ein Halbleiterchip sein.
  • Zum Beispiel kann die vertikale Transistorstruktur eine Durchbruchsspannung von mehr als 10 V aufweisen. Zum Beispiel kann das Halbleiterbauelement 500 ein Leistungshalbleiterbauelement sein, z. B. ein Bipolartransistor mit isoliertem Gate (IGBT). Ein Leistungshalbleiterbauelement oder eine elektrische Struktur (zum Beispiel Transistorstruktur oder Diodenstruktur) des Leistungshalbleiterbauelements kann eine Durchbruchspannung oder Sperrspannung von mehr als 10 V (z. B. eine Durchbruchspannung von 10 V, 20 V oder 50 V), mehr als 100 V (z. B. eine Durchbruchspannung von 200 V, 300 V, 400 V oder 500 V), mehr als 500 V (z. B. eine Durchbruchspannung von 600 V, 700 V, 800 V oder 1000 V) oder mehr als 1000 V (z. B. eine Durchbruchspannung von 1200 V, 1500 V, 1700 V, 2000 V, 3300 V oder 6500 V) aufweisen.
  • Zum Beispiel kann das Halbleiterbauelement 500 eine Abschirmelektrode oder eine Gate-Elektrode einer vertikalen Transistorstruktur sein, die innerhalb des Grabens 210 angeordnet ist. Die Abschirmelektrode oder die Gate-Elektrode kann eine schräge Oberseite oder eine dreieckige Oberseite aufweisen.
  • Zum Beispiel kann das Halbleiterbauelement 500 ein IGBT mit einem Graben-Gate oder ein vertikaler Graben-MOSFET mit einem Stapel einer Gate-Elektrode und einer Feldplatte auf Source-Potential für Ladungskompensationszwecke sein.
  • Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Das in 5 gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren vorstehend (z. B. 14d) oder nachstehend (z. B. 7) beschriebenen Ausführungsbeispielen erwähnt sind.
  • 7 zeigt eine schematische Darstellung eines reaktiven Ionenstrahlätzsystems 700. Das reaktive Ionenstrahlätzsystem 700 umfasst eine Endstation 710 und eine Plasmakammer 720. Die Endstation 710 umfasst einen Tisch 711, an dem das Halbleitersubstrat 200 angebracht ist. Der Tisch 711 kann in Waferscannrichtungen bewegt werden, die durch den Pfeil 712 angezeigt sind. Ferner befindet sich das Halbleitersubstrat 200 in einer Distanz 713 von der Plasmakammer 720. Die Plasmakammer 720 umfasst eine gepulste Gleichstrom-(DC-; DC = Direct Current)Versorgung 721, eine abstimmbare Optik 722 und eine Radiofrequenz-(RF-)Quelle-Versorgung 723.
  • In der Plasmakammer 710 kann Plasma durch Anlegen eines Radiofrequenz-elektromagnetischen Feldes, das durch die RF-Quelle-Versorgung 723 erzeugt wird, an ein Gas in der Plasmaklammer 710 erzeugt werden. Aufgrund einer Oszillation des Radiofrequenz-elektromagnetischen Feldes können Moleküle des Gases ionisiert werden, indem Elektronen von ihnen abgestreift werden. Zusätzlich kann die abstimmbare Optik 722 den geneigten reaktiven Ionenstrahl 230 aus den ionisierten Molekülen des Gases erzeugen. Die abstimmbare Optik 722 kann ferner den geneigten reaktiven Ionenstrahl 230 in einem nicht-orthogonalen Winkel emittieren, derart, dass der geneigte reaktive Ionenstrahl 230 in dem nicht-orthogonalen Winkel zu der Vorderseite 201 des Halbleiterbauelements 200 bestrahlt wird, wenn die Vorderseitenoberfläche 201 parallel zu der abstimmbaren Optik 722 angeordnet ist. Alternativ kann der Tisch 711 in Bezug auf die abstimmbare Optik 722 gekippt sein, derart, dass der geneigte reaktive Ionenstrahl 230 in dem nicht-orthogonalen Winkel zu der Vorderseite 201 des Halbleiterbauelements 200 bestrahlt wird. Ferner kann der geneigte reaktive Ionenstrahl 230, der durch die abstimmbare Optik 722 emittiert wird, ein gerichteter Bandstrahl sein.
  • Das reaktive Ionenstrahlätzsystem 700 kann verwendet werden zum Bestrahlen 130 des Materials 220, das strukturiert werden soll, mit dem geneigten reaktiven Ionenstrahl 230 in einem nicht-orthogonalen Winkel zu der Vorderseitenoberfläche 201, derart, dass ein unerwünschter Abschnitt des Materials 220, das strukturiert werden soll, aufgrund des Bestrahlens 130 mit dem geneigten reaktiven Ionenstrahl 230 geätzt wird, während eine Bestrahlung eines anderen Abschnitts des Materials 220, das strukturiert werden soll, durch einen Rand 211 des Grabens 210 maskiert ist.
  • Zum Beispiel kann durch Verwenden des reaktiven Ionenstrahlätzsystems 700 eine gerichtete reaktive chemische Verarbeitung mit aus der Implantation bekannten Abschattungseffekten kombiniert werden.
  • Ferner kann das reaktive Ionenstrahlätzsystem 700 eine Erzeugung eines hochgradig konformen Bandstrahls erlauben.
  • Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Das in 7 gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder mit einem oder mehreren der vorstehend (z. B. 16b) beschriebenen Ausführungsbeispiele erwähnt sind.
  • Einige Ausführungsbeispiele beziehen sich auf ein Verfahren für die Realisierung von vertikalen strukturierten Grabenoxiden durch einen gerichteten Ätzprozess. Das Verfahren kann einen gerichteten reaktiven Strahlprozess als eine überlegene Alternative zu herkömmlichen Ätzprozessen umfassen. Durch Verwenden z. B. eines selektiven Oxidätzens kann ein Grabenseitenwandoxid nur auf eine bestimmte Tiefe geätzt werden, unter Verwendung der Abschattung von Silizium-Mesas, um die unteren Regionen zu schützen. Diese Abschirmung kann aufgrund einer hohen Konformität des reaktiven Strahls zusammen mit seiner Selektivität zwischen z. B. Oxid und Silizium verbessert werden. Die Tiefe, bis zu der das Oxid entfernt wird, kann in diesem Fall durch den Winkel des reaktiven Strahls und die Breite der Gräben 210 definiert sein. Dies kann eine hohe Reproduzierbarkeit insbesondere über einen Waferdurchmesser erlauben.
  • Ein Aspekt bezieht sich auf einen Front-End-Fertigungsprozess für Leistungshalbleiterbauelemente mit Grabenelektroden, wobei moderne Werkzeuge mit gerichteten, reaktiven Ionenstrahlen verwendet werden.
  • Ein weiterer Aspekt bezieht sich auf ein Grabenoxid mit einem stufenweisen Dickenanstieg in vertikaler Richtung, kombiniert mit einer gestuften Oxidvariation zwischen den zumindest zwei Plateaus von konstanter Oxiddicke. Zum Beispiel kann optional der Übergang zwischen dem stufenweisen Dickenanstieg in einer vertikalen Richtung eine gestufte Übergangszone zeigen, die auf den beiden Seiten des Grabens 211 unterschiedlich ist. Ferner und optional können die oberen Grabenecken auf beiden Seiten des Grabens 211 eine unsymmetrische Form aufweisen.
  • Ausführungsbeispiele können weiterhin ein Computerprogramm mit einem Programmcode zum Durchführen eines der obigen Verfahren bereitstellen, wenn das Computerprogramm auf einem Computer oder Prozessor ausgeführt wird. Ein Fachmann würde leicht erkennen, dass Schritte verschiedener, oben beschriebener Verfahren durch programmierte Computer ausgeführt werden können. Hierbei sollen einige Ausführungsbeispiele auch Programmspeichervorrichtungen, z. B. Digitaldatenspeichermedien, abdecken, die maschinen- oder computerlesbar sind und maschinenausführbare oder computerausführbare Programme von Anweisungen codieren. Die Anweisungen führen einige oder alle der Schritte der oben beschriebenen Verfahren durch. Die Programmspeichervorrichtungen können z. B. Digitalspeicher, magnetische Speichermedien wie beispielsweise Magnetplatten und Magnetbänder, Festplattenlaufwerke oder optisch lesbare Digitaldatenspeichermedien sein. Auch sollen weitere Ausführungsbeispiele Computer programmiert zum Durchführen der Schritte der oben beschriebenen Verfahren oder (feld-)programmierbare Logik-Arrays ((F)PLA = (Field) Programmable Logic Arrays) oder (feld-)programmierbare Gate-Arrays ((F)PGA = (Field) Programmable Gate Arrays) programmiert zum Durchführen der Schritte der oben beschriebenen Verfahren abdecken.
  • Die Beschreibung und Zeichnungen stellen nur die Grundsätze der Offenbarung dar. Es versteht sich daher, dass der Fachmann verschiedene Anordnungen ableiten kann, die, obwohl sie nicht ausdrücklich hier beschrieben oder gezeigt sind, die Grundsätze der Offenbarung verkörpern und in ihrem Sinn und Rahmen enthalten sind. Weiterhin sollen alle hier aufgeführten Beispiele ausdrücklich nur Lehrzwecken dienen, um den Leser beim Verständnis der Grundsätze der Offenbarung und der durch den (die) Erfinder beigetragenen Konzepte zur Weiterentwicklung der Technik zu unterstützen, und sollen als ohne Begrenzung solcher besonders aufgeführten Beispiele und Bedingungen dienend aufgefasst werden. Weiterhin sollen alle hiesigen Aussagen über Grundsätze, Aspekte und Ausführungsbeispiele der Offenbarung wie auch bestimmte Beispiele derselben deren Entsprechungen umfassen.
  • Der Fachmann sollte verstehen, dass alle hiesigen Blockschaltbilder konzeptmäßige Ansichten beispielhafter Schaltungen darstellen, die die Grundsätze der Offenbarung verkörpern. Auf ähnliche Weise versteht es sich, dass alle Ablaufdiagramme, Flussdiagramme, Zustandsübergangsdiagramme, Pseudocode und dergleichen verschiedene Prozesse darstellen, die im Wesentlichen in computerlesbarem Medium dargestellt und so durch einen Computer oder Prozessor ausgeführt werden können, ungeachtet dessen, ob ein solcher Computer oder Prozessor ausdrücklich dargestellt ist.
  • Weiterhin sind die nachfolgenden Ansprüche hiermit in die detaillierte Beschreibung aufgenommen, wo jeder Anspruch als getrenntes Ausführungsbeispiel für sich stehen kann. Während jeder Anspruch als getrenntes Beispiel für sich stehen kann, ist zu beachten, dass – obwohl ein abhängiger Anspruch sich in den Ansprüchen auf eine bestimmte Kombination mit einem oder mehreren anderen Ansprüchen beziehen kann – andere Ausführungsbeispiele auch eine Kombination des abhängigen Anspruchs mit dem Gegenstand jedes anderen abhängigen oder unabhängigen Anspruchs einschließen können. Diese Kombinationen werden hier vorgeschlagen, sofern nicht angegeben ist, dass eine bestimmte Kombination nicht beabsichtigt ist. Weiterhin sollen auch Merkmale eines Anspruchs für jeden anderen unabhängigen Anspruch eingeschlossen sein, selbst wenn dieser Anspruch nicht direkt abhängig von dem unabhängigen Anspruch gemacht ist.
  • Es ist weiterhin zu beachten, dass in der Beschreibung oder in den Ansprüchen offenbarte Verfahren durch eine Vorrichtung mit Mitteln zum Durchführen jedes der jeweiligen Schritte dieser Verfahren implementiert sein können.
  • Weiterhin versteht es sich, dass die Offenbarung von mehreren, in der Beschreibung oder den Ansprüchen offenbarten Schritten oder Funktionen nicht als in der bestimmten Reihenfolge befindlich ausgelegt werden sollte. Durch die Offenbarung von mehreren Schritten oder Funktionen werden diese daher nicht auf eine bestimmte Reihenfolge begrenzt, es sei denn, dass diese Schritte oder Funktionen aus technischen Gründen nicht austauschbar sind. Weiterhin kann bei einigen Ausführungsbeispielen ein einzelner Schritt mehrere Teilschritte einschließen oder in diese unterteilt werden. Solche Teilschritte können eingeschlossen sein und Teil der Offenbarung dieses Einzelschritts sein, sofern sie nicht ausdrücklich ausgeschlossen sind.

Claims (20)

  1. Ein Verfahren (100) zum Bilden eines Halbleiterbauelements (500), das Verfahren (100) umfassend: Bilden (110) eines Grabens (210), der sich von einer Vorderseitenoberfläche (201) eines Halbleitersubstrats (200) in das Halbleitersubstrat (200) erstreckt; Bilden (120) von Material (220), das im Inneren des Grabens (210) strukturiert werden soll; und Bestrahlen (130) des Materials (220), das strukturiert werden soll, mit einem geneigten reaktiven Ionenstrahl (230) in einem nicht-orthogonalen Winkel in Bezug auf die Vorderseitenoberfläche (201), derart, dass ein unerwünschter Abschnitt des Materials (220), das strukturiert werden soll, aufgrund der Bestrahlung (130) mit dem geneigten reaktiven Ionenstrahl (230) entfernt wird, während eine Bestrahlung eines anderen Abschnitts des Materials (220), das strukturiert werden soll, durch einen Rand (211) des Grabens (210) maskiert ist.
  2. Das Verfahren (100) gemäß Anspruch 1, wobei das Material (220), das strukturiert werden soll, eine Isolierschicht (221) ist.
  3. Das Verfahren (100) gemäß Anspruch 2, ferner umfassend ein Bilden einer zweiten Isolierschicht im Inneren des Grabens (210) nach der Bestrahlung (130) der ersten Isolierschicht (221), um eine kombinierte Isolierschicht (240) mit vertikal variierender Dicke zu bilden.
  4. Das Verfahren (100) gemäß Anspruch 3, wobei Halbleitermaterial von einer Seitenwand (216) des Grabens (210) umgewandelt wird, um zumindest einen Teil der zweiten Isolierschicht während des Bildens der zweiten Isolierschicht zu bilden, das Verfahren (100) ferner umfassend, nach dem Bilden der zweiten Isolierschicht, ein Entfernen der kombinierten Isolierschicht (240) aus dem Graben (210), um einen Graben mit einer vertikal variierenden Breite zu bilden.
  5. Das Verfahren (100) gemäß Anspruch 3, ferner umfassend, nach dem Bilden der zweiten Isolierschicht, ein Einbringen von Dotierstoffen in das Halbleitersubstrat (200) durch die kombinierte Isolierschicht (240), um eine Dotierungsregion mit einer Dotierungskonzentration zu bilden, die vertikal entlang des Grabens variiert.
  6. Das Verfahren (100) gemäß Anspruch 1, wobei das Material (220), das strukturiert werden soll, ein elektrisch leitfähiges Material (222) ist.
  7. Das Verfahren (100) gemäß Anspruch 6, ferner umfassend ein Bilden einer Isolierschicht (410) auf einer Oberfläche des elektrisch leitfähigen Materials (222) nach der Bestrahlung (130) des elektrisch leitfähigen Materials (222).
  8. Das Verfahren (100) gemäß einem der vorherigen Ansprüche, ferner umfassend ein Abscheiden von elektrisch leitfähigem Material im Inneren des Grabens (210), um eine Gate-Elektrode einer vertikalen Transistorstruktur innerhalb des Grabens (210) nach der Bestrahlung (130) des Materials (220), das strukturiert werden soll, zu bilden.
  9. Das Verfahren (100) gemäß einem der vorherigen Ansprüche, wobei der geneigte reaktive Ionenstrahl (230) ein Bandstrahl ist.
  10. Das Verfahren (100) gemäß Anspruch 10, wobei der Bandstrahl eine Länge an der Vorderseitenoberfläche (201) des Halbleitersubstrats (200) aufweist, die größer ist als eine laterale Abmessung des Halbleitersubstrats (200).
  11. Das Verfahren (100) gemäß einem der vorherigen Ansprüche, wobei der Rand (211) des Grabens (210) aufgrund der Bestrahlung (130) des Materials (220), das strukturiert werden soll, mit dem geneigten reaktiven Ionenstrahl (230) abgeschrägt, angeschrägt oder gerundet ist.
  12. Das Verfahren (100) gemäß einem der vorherigen Ansprüche, wobei der nicht-orthogonale Winkel kleiner ist als 80°.
  13. Das Verfahren (100) gemäß einem der vorherigen Ansprüche, ferner umfassend, nach der Bestrahlung (130) des Materials (220), das strukturiert werden soll, ein Bestrahlen eines Materials, das strukturiert werden soll, mit dem geneigten reaktiven Ionenstrahl (230) in einem zweiten nicht-orthogonalen Winkel in Bezug auf die Vorderseitenoberfläche (201), derart, dass ein unerwünschter Abschnitt des Materials, das strukturiert werden soll, aufgrund des Bestrahlens mit dem geneigten reaktiven Ionenstrahl (230) entfernt wird, während eine Bestrahlung eines anderen Abschnitts des Materials, das strukturiert werden soll, durch den Rand (211) des Grabens (210) maskiert ist.
  14. Ein Halbleiterbauelement (500), umfassend: einen Gate-Graben (210) einer vertikalen Transistorstruktur, wobei sich der Gate-Graben (210) von einer Vorderseitenoberfläche (201) eines Halbleitersubstrats (200) in das Halbleitersubstrat (200) erstreckt; wobei zumindest ein lateraler Teil (217) einer Randoberfläche des Gate-Grabens (210) zumindest eines von einem minimalen Winkel (α) zwischen benachbarten Oberflächenabschnitten des zumindest einen lateralen Teils (217) der Randoberfläche, der größer ist als 100°, und einem minimalen Krümmungsradius (R) des zumindest einen lateralen Teils (217) der Randoberfläche, der größer ist als 100 nm, umfasst; und wobei sich der zumindest eine laterale Teil (217) der Randoberfläche von der Vorderseitenoberfläche (201) des Halbleitersubstrats (200) zu einer Seitenwand (216) des Grabens (210) erstreckt.
  15. Das Halbleiterbauelement (500) gemäß Anspruch 14, wobei der zumindest eine laterale Teil (217) der Randoberfläche einen geneigten Oberflächenabschnitt umfasst, wobei eine Erstreckung des geneigten Oberflächenabschnitts größer ist als 50 nm und ein Winkel zwischen dem geneigten Oberflächenabschnitt und der Vorderseitenoberfläche zwischen 20° und 80° ist.
  16. Das Halbleiterbauelement (500) gemäß Anspruch 14, wobei ein erster lateraler Teil der Randoberfläche eine erste Form aufweist, wobei ein zweiter lateraler Teil der Randoberfläche eine zweite Form aufweist, und wobei die erste Form und die zweite Form unsymmetrisch sind.
  17. Das Halbleiterbauelement (500) gemäß Anspruch 14 oder 15, wobei eine Seitenwand des Gate-Grabens (210) durch eine Isolierschicht (240) mit vertikal variierender Dicke bedeckt ist.
  18. Das Halbleiterbauelement (500) gemäß einem der Ansprüche 14 bis 17, wobei eine Breite des Gate-Grabens (210) bei 80% einer maximalen Tiefe des Gate-Grabens (210) geringer ist als 90% einer Breite des Gate-Grabens (210) bei 10% einer maximalen Tiefe des Gate-Grabens (210).
  19. Das Halbleiterbauelement (500) gemäß einem der Ansprüche 14 bis 18, wobei das Halbleitersubstrat (200) ein Halbleitersubstrat mit breitem Bandabstand ist.
  20. Das Halbleiterbauelement (500) gemäß einem der Ansprüche 14 bis 19, wobei die vertikale Transistorstruktur eine Durchbruchspannung von mehr als 10 V aufweist.
DE102016116019.9A 2016-08-29 2016-08-29 Verfahren zum Bilden eines Halbleiterbauelements Active DE102016116019B4 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE102016116019.9A DE102016116019B4 (de) 2016-08-29 2016-08-29 Verfahren zum Bilden eines Halbleiterbauelements
US15/687,874 US10366895B2 (en) 2016-08-29 2017-08-28 Methods for forming a semiconductor device using tilted reactive ion beam
US16/441,534 US10679857B2 (en) 2016-08-29 2019-06-14 Vertical transistor with trench gate insulator having varying thickness

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102016116019.9A DE102016116019B4 (de) 2016-08-29 2016-08-29 Verfahren zum Bilden eines Halbleiterbauelements

Publications (2)

Publication Number Publication Date
DE102016116019A1 true DE102016116019A1 (de) 2018-03-01
DE102016116019B4 DE102016116019B4 (de) 2023-11-23

Family

ID=61166315

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102016116019.9A Active DE102016116019B4 (de) 2016-08-29 2016-08-29 Verfahren zum Bilden eines Halbleiterbauelements

Country Status (2)

Country Link
US (2) US10366895B2 (de)
DE (1) DE102016116019B4 (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6947281B2 (ja) * 2018-02-14 2021-10-13 富士電機株式会社 半導体装置
JP7176206B2 (ja) * 2018-03-14 2022-11-22 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体回路装置
EP3675179A1 (de) * 2018-12-28 2020-07-01 Infineon Technologies AG Verfahren zur herstellung eines grabenoxids in einem graben für eine gate-struktur in einem halbleitersubstrat
US11257916B2 (en) * 2019-03-14 2022-02-22 Semiconductor Components Industries, Llc Electronic device having multi-thickness gate insulator
JP7331653B2 (ja) * 2019-11-19 2023-08-23 株式会社デンソー 半導体装置の製造方法
EP3859788A1 (de) 2020-01-29 2021-08-04 Infineon Technologies Austria AG Transistoranordnung und verfahren zu herstellung einer feldplatte in einem länglichen aktiven graben einer transistorvorrichtung

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10115912A1 (de) 2001-03-30 2002-10-17 Infineon Technologies Ag Verfahren zur Herstellung einer Halbleiteranordnung und Verwendung einer Ionenstrahlanlage zur Durchführung des Verfahrens
DE10333777A1 (de) 2003-07-24 2005-03-03 Infineon Technologies Ag Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle
DE102014107325A1 (de) 2014-05-23 2015-11-26 Infineon Technologies Ag Halbleiterbauelement
DE102015117286A1 (de) 2015-10-09 2017-04-13 Infineon Technologies Ag Verfahren zum herstellen einer siliziumcarbidhalbleitervorrichtung durch entfernen amorphisierter abschnitte

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3396553B2 (ja) 1994-02-04 2003-04-14 三菱電機株式会社 半導体装置の製造方法及び半導体装置
US5610441A (en) 1995-05-19 1997-03-11 International Business Machines Corporation Angle defined trench conductor for a semiconductor device
US6830977B1 (en) * 2000-08-31 2004-12-14 Micron Technology, Inc. Methods of forming an isolation trench in a semiconductor, methods of forming an isolation trench in a surface of a silicon wafer, methods of forming an isolation trench-isolated transistor, trench-isolated transistor, trench isolation structures formed in a semiconductor, memory cells and drams
US6649928B2 (en) 2000-12-13 2003-11-18 Intel Corporation Method to selectively remove one side of a conductive bottom electrode of a phase-change memory cell and structure obtained thereby
DE10240107B4 (de) 2002-08-30 2008-03-06 Infineon Technologies Ag Randabschluss für Leistungshalbleiterbauelement und für Diode sowie Verfahren zur Herstellung einer n-leitenden Zone für einen solchen Randabschluss
JP4867171B2 (ja) * 2005-01-21 2012-02-01 富士電機株式会社 半導体装置の製造方法
TWI400757B (zh) 2005-06-29 2013-07-01 Fairchild Semiconductor 形成遮蔽閘極場效應電晶體之方法
JP2009531850A (ja) 2006-03-28 2009-09-03 エヌエックスピー ビー ヴィ トレンチゲート半導体装置及びその製造方法
KR101152402B1 (ko) * 2010-05-20 2012-06-05 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체장치 및 그 제조 방법
WO2013042333A1 (ja) * 2011-09-22 2013-03-28 パナソニック株式会社 炭化珪素半導体素子およびその製造方法
US9461164B2 (en) 2013-09-16 2016-10-04 Infineon Technologies Ag Semiconductor device and method of manufacturing the same
US9166027B2 (en) 2013-09-30 2015-10-20 Infineon Technologies Ag IGBT with reduced feedback capacitance

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10115912A1 (de) 2001-03-30 2002-10-17 Infineon Technologies Ag Verfahren zur Herstellung einer Halbleiteranordnung und Verwendung einer Ionenstrahlanlage zur Durchführung des Verfahrens
DE10333777A1 (de) 2003-07-24 2005-03-03 Infineon Technologies Ag Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle
DE102014107325A1 (de) 2014-05-23 2015-11-26 Infineon Technologies Ag Halbleiterbauelement
DE102015117286A1 (de) 2015-10-09 2017-04-13 Infineon Technologies Ag Verfahren zum herstellen einer siliziumcarbidhalbleitervorrichtung durch entfernen amorphisierter abschnitte

Also Published As

Publication number Publication date
US10679857B2 (en) 2020-06-09
US20190295848A1 (en) 2019-09-26
US10366895B2 (en) 2019-07-30
US20180061644A1 (en) 2018-03-01
DE102016116019B4 (de) 2023-11-23

Similar Documents

Publication Publication Date Title
DE102016116019B4 (de) Verfahren zum Bilden eines Halbleiterbauelements
DE102005009023B4 (de) Verfahren zum Herstellen einer Gateelektrodenstruktur mit asymmetrischen Abstandselementen und Gateestruktur
DE102014019885B3 (de) Halbleiterbauelement mit IGBT-Zelle und Entsättigungskanalstruktur
AT506666A2 (de) Aufbau und verfahren zum ausbilden eines planaren schottky-kontakts
DE102019119020A1 (de) Siliziumcarbid-vorrichtung mit kompensationsschicht und verfahren zur herstellung
DE102017108738A1 (de) SiC-Halbleitervorrichtung mit einem Versatz in einem Grabenboden
DE112010005626T5 (de) Halbleitervorrichtung
DE102015101692B4 (de) Verfahren zum erzeugen eines grabens unter verwendung von epitaktischem lateralem überwachsen und tiefe vertikale grabenstruktur
DE102013110180A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102018124740A1 (de) Halbleiterbauelement mit einem sic halbleiterkörper und verfahren zur herstellung eines halbleiterbauelements
DE102016226237A1 (de) Siliziumcarbid-halbleitervorrichtung und verfahren zum herstellen einer siliziumcarbid-halbleitervorrichtung
DE102016106967A1 (de) Halbleiterbauelemente und ein Verfahren zum Bilden eines Halbleiterbauelements
DE102019108062B4 (de) Siliziumcarbid-vorrichtung mit graben-gatestruktur und herstellungsverfahren
DE102014118559A1 (de) Verfahren zum herstellen eines halbleiterbauelementes mit einem abgeschrägten randabschluss
DE102018124737A1 (de) Halbleiterbauelement mit einem sic halbleiterkörper und verfahren zur herstellung eines halbleiterbauelements
DE102016118543A1 (de) Halbleiterbauelemente, leistungshalbleiterbauelemente und verfahren zum bilden eines halbleiterbauelements
DE102019114312A1 (de) Siliziumcarbid-vorrichtung mit kompensationsgebiet und herstellungsverfahren
DE102018200237A1 (de) Verfahren zum herstellen einer halbleitervorrichtung
DE102018133433A1 (de) Siliziumcarbid-Körper enthaltende Halbleitervorrichtung und Herstellungsverfahren
DE112013000866T5 (de) SiC Vorrichtung mit hoher Sperrspannung, abgeschlossen durch einen Abflachungskantenabschluss
DE102013112887B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
EP4055632A1 (de) Vertikaler feldeffekttransistor und verfahren zum ausbilden desselben
DE102020201997A1 (de) Vertikaler fin-feldeffekttransistor, fin-feldeffekttransistor-anordnung und verfahren zum bilden eines vertikalen fin-feldeffekttransistors
DE102016101670A1 (de) Ein Halbleiterbauelement und ein Verfahren zum Bilden eines Halbleiterbauelements
DE102004037153A1 (de) Verfahren zum Herstellen eines Leistungshalbleiterbauteils

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division