DE102016105373A1 - Iii-v-verbindungs-und germaniumverbindungs-nanodrahtaufhängung mit germanium enthaltender freigabeschicht - Google Patents

Iii-v-verbindungs-und germaniumverbindungs-nanodrahtaufhängung mit germanium enthaltender freigabeschicht Download PDF

Info

Publication number
DE102016105373A1
DE102016105373A1 DE102016105373.2A DE102016105373A DE102016105373A1 DE 102016105373 A1 DE102016105373 A1 DE 102016105373A1 DE 102016105373 A DE102016105373 A DE 102016105373A DE 102016105373 A1 DE102016105373 A1 DE 102016105373A1
Authority
DE
Germany
Prior art keywords
layer
germanium
subassembly
nanowire
iii
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102016105373.2A
Other languages
English (en)
Inventor
Guy M. Cohen
Isaac Lauer
Alexander Reznicek
Jeffrey W. Sleight
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Adeia Semiconductor Solutions LLC
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE102016105373A1 publication Critical patent/DE102016105373A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/413—Nanosized electrodes, e.g. nanowire electrodes comprising one or a plurality of nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Composite Materials (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Inorganic Chemistry (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

Eine Einheit, umfassend: eine Substratschicht; eine erste Gruppe von Source/Drain-Komponente(n), welche eine nFET(Feldeffekttransistor des n-Typs)-Zone definiert; eine zweite Gruppe von Source/Drain-Komponente(n), welche eine pFET(Feldeffekttransistor des p-Typs)-Zone definiert; einen ersten aufgehängten Nanodraht, der zumindest teilweise über der Substratschicht in der nFET-Zone aufgehängt ist und aus III-V-Material hergestellt ist; und einen zweiten aufgehängten Nanodraht, der zumindest teilweise über der Substratschicht in der pFET-Zone aufgehängt ist und aus Germanium enthaltendem Material hergestellt ist. In einigen Ausführungsformen werden der erste aufgehängte Nanodraht und der zweite aufgehängte Nanodraht durch Hinzufügen geeigneter Nanodrahtschichten oben auf einer Germanium enthaltenden Freigabeschicht und anschließendes Entfernen der Germanium enthaltenden Freigabeschichten hergestellt, so dass die Nanodrähte aufgehängt sind.

Description

  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung betrifft allgemein das Gebiet von Halbleitereinheiten des Nanodraht-Typs und insbesondere Halbleitereinheiten des Nanodraht-Typs mit einer „Freigabeschicht” (das heißt, mit einer Schicht, die unter einem Nanodraht liegt und ihn trägt, wenn die Nanodrahtstruktur anfänglich gebildet wird, die aber dann entfernt wird, so dass der Nanodraht ohne ein Material aufgehängt ist, welches unter den aufgehängten Abschnitten des Nanodrahts liegt und sie trägt). Es ist bekannt, Halbleitereinheiten herzustellen, welche Nanodrahtteile umfassen. Zum Beispiel wird in einigen Transistoren Nanodraht verwendet, um den Gate-Teil des Transistors zu bilden. Die „Freigabe” von Nanodrahteinheiten ist ein Schlüsselschritt im Fabrikationsverfahren. Insbesondere bezieht sich das „Freigeben” eines Nanodrahts in einer Halbleitereinheit des Nanodraht-Typs auf ein Fabrikationsverfahren, wobei ein Nanodraht anfänglich auf der oberen Fläche einer anderen Schicht (d. h. der „Freigabeschicht”) gebildet wird und (ii) die Freigabeschicht oder zumindest ein Teil der Freigabeschicht unterhalb des Nanodrahts entfernt (oder abgelöst) wird (ohne den Nanodraht zu entfernen) und (iii) als ein Ergebnis der Nanodraht über dem Bereich, wo die Freigabeschicht war, aufgehängt ist.
  • Es ist bekannt, „III-V-Verbindungen” als Halbleitermaterial in Halbleitereinheiten zu verwenden. Beispielhafte und weit verbreitet verwendete III-V-Halbleitermaterialien umfassen, ohne darauf beschränkt zu sein, Galliumarsenid (GaAs), Indiumphosphid (InP) und Indiumgalliumarsenid (InGaAs). Es kann jede beliebige andere binäre, ternäre oder andere Kombination von III-V-Halbleitern verwendet werden.
  • KURZDARSTELLUNG
  • Gemäß einer Erscheinungsform der vorliegenden Erfindung umfasst ein Verfahren zum zumindest teilweisen Herstellen einer Halbleitereinheit die folgenden Schritte (nicht notwendigerweise in der folgenden Reihenfolge): (i) Bereitstellen einer ersten Teilbaugruppe, umfassend eine Substratschicht, eine Germanium enthaltende Schicht, die zumindest auf einem Teil einer oberen Fläche der Substratschicht ausgebildet ist, eine III-V-Material-Nanodrahtschicht, die auf einem Teil einer oberen Fläche der Germanium enthaltenden Schicht angeordnet ist, eine Siliciumgermanium(SiGe)-Nanodrahtschicht, die auf einem Teil der oberen Fläche der Germanium enthaltenden Schicht angeordnet ist; und (ii) Weiterverarbeiten der ersten Teilbaugruppe zu einer zweiten Teilbaugruppe durch Entfernen der Germanium enthaltenden Schicht, so dass (a) die III-V-Material-Nanodrahtschicht zumindest teilweise über der Substratschicht aufgehängt ist, und (b) die SiGe-Nanodrahtschicht zumindest teilweise über der Substratschicht aufgehängt ist.
  • Gemäß einer weiteren Erscheinungsform der vorliegenden Erfindung umfasst ein Verfahren zum zumindest teilweisen Herstellen einer Halbleitereinheit die folgenden Schritte (nicht notwendigerweise in der folgenden Reihenfolge): (i) Bereitstellen einer ersten Teilbaugruppe, umfassend einen ersten Träger-Wafer, eine erste Germanium enthaltende Schicht, die zumindest auf einem Teil einer oberen Fläche des ersten Träger-Wafers ausgebildet ist, und eine III-V-Material-Nanodrahtschicht, die auf einem Teil einer oberen Fläche der ersten Germanium enthaltenden Schicht angeordnet ist, wobei die erste Germanium enthaltende Schicht für ein Anwachsen eines III-V-Materials optimiert ist, so dass die III-V-Materialschicht eine relativ niedrige Zugspannung aufweist; (ii) Bereitstellen einer zweiten Teilbaugruppe, umfassend einen zweiten Träger-Wafer und eine zweite Germanium enthaltende Schicht, die zumindest auf einem Teil einer oberen Fläche des zweiten Träger-Wafers ausgebildet ist, wobei die zweite Germanium enthaltende Schicht für eine Verwendung als eine Keimschicht für ein Anwachsen eines Gate-Materials eines Feldeffekttransistors des p-Typs optimiert ist; (iii) Weiterverarbeiten der ersten und zweiten Teilbaugruppe zu einer dritten Teilbaugruppe durch Wafer-Bonden der ersten Teilbaugruppe auf eine obere Fläche der zweiten Teilbaugruppe, so dass die dritte Teilbaugruppe den zweiten Träger-Wafer, die zweite Germanium enthaltende Schicht, die zumindest auf einem Teil einer oberen Fläche des zweiten Träger-Wafers ausgebildet ist, und die III-V-Material-Nanodrahtschicht umfasst, die auf einem Teil einer oberen Fläche der zweiten Germanium enthaltenden Schicht angeordnet ist; (iv) Weiterverarbeiten der dritten Teilbaugruppe zu einer vierten Teilbaugruppe durch Ersetzen eines Teils der III-V-Material-Nanodrahtschicht durch eine Siliciumgermanium(SiGe)-Nanodrahtschicht, wobei die SiGe-Nanodrahtschicht über zumindest einem Teil der oberen Fläche der zweiten Germanium enthaltenden Schicht angeordnet ist; und (v) Weiterverarbeiten der vierten Teilbaugruppe zu einer fünften Teilbaugruppe durch Entfernen der zweiten Germanium enthaltenden Schicht, so dass (a) die III-V-Material-Nanodrahtschicht zumindest teilweise über dem zweiten Träger-Wafer aufgehängt ist, und (b) die SiGe-Nanodrahtschicht zumindest teilweise über der zweiten Träger-Wafer-Schicht aufgehängt ist.
  • Verfahren nach Anspruch 11. Gemäß einer Ausführungsform weist das Verfahren ferner auf: elektrisches Verbinden der III-V-Material-Nanodrahtschicht mit einer ersten Gruppe von Source/Drain-Komponenten, so dass die III-V-Material-Nanodrahtschicht als ein Gate für einen Feldeffekttransistor des n-Typs (nFET) fungiert; und elektrisches Verbinden der SiGe-Nanodrahtschicht mit einer zweiten Gruppe von Source/Drain-Komponenten, so dass die SiGe-Nanodrahtschicht als ein Gate für einen Feldeffekttransistor des p-Typs (pFET) fungiert. Gemäß einer Ausführungsform umfasst die vierte Teilbaugruppe ferner einen Oxidstopp, der auf der oberen Fläche des zweiten Träger-Wafers und zwischen der III-V-Material-Nanodrahtschicht und der SiGe-Nanodrahtschicht angeordnet ist; in der fünften Teilbaugruppe wird ein erstes Ende der III-V-Material-Nanodrahtschicht zumindest teilweise von dem Oxidstopp getragen und in der fünften Teilbaugruppe wird ein erstes Ende der SiGe-Nanodrahtschicht zumindest teilweise von dem Oxidstopp getragen. Gemäß einer Ausführungsform ist der zweite Träger-Wafer nach Ge abgestuft. Gemäß einer Ausführungsform ist das Gitter des III-V-Materials, das verwendet wird, um die III-V-Material-Nanodrahtschicht herzustellen, zumindest teilweise an ein Material angepasst, das verwendet wird, um die erste Germanium enthaltende Schicht herzustellen. Gemäß einer Ausführungsform weist ein Material, das verwendet wird, um die zweite Germanium enthaltende Schicht herzustellen, einen höheren Anteil an Germanium auf als die SiGe-Nanodrahtschicht. Gemäß einer Ausführungsform wird das Entfernen der zweiten Germanium enthaltenden Schicht durch ein Nassätzverfahren durchgeführt. Gemäß einer Ausführungsform wird das Entfernen der zweiten Germanium enthaltenden Schicht durch ein Nassätzverfahren durchgeführt, ohne dass in bedeutendem Maße Material aus der SiGe-Nanodrahtschicht entfernt wird.
  • Gemäß einer weiteren Erscheinungsform der vorliegenden Erfindung umfasst eine Halbleitereinheit: (i) eine Substratschicht; (ii) eine erste Gruppe von Source/Drain-Komponente(n), welche eine nFET(Feldeffekttransistor des n-Typs)-Zone in der Substratschicht definiert; (iii) eine zweite Gruppe von Source/Drain-Komponente(n), welche eine pFET(Feldeffekttransistor des p-Typs)-Zone in der Substratschicht definiert; (iv) einen ersten aufgehängten Nanodraht, der zumindest teilweise über der Substratschicht in der nFET-Zone aufgehängt ist, hergestellt aus III-V-Material, und der elektrisch so verbunden ist, dass er als ein Gate für die erste Gruppe von Source/Drain-Komponente(n) fungiert; und (v) einen zweiten aufgehängten Nanodraht, der zumindest teilweise über der Substratschicht in der pFET-Zone aufgehängt ist, hergestellt aus Siliciumgermanium (SiGe), und der elektrisch so verbunden ist, dass er als ein Gate für die zweite Gruppe von Source/Drain-Komponente(n) fungiert.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1A ist eine longitudinale Querschnittsansicht (Schraffur zur Verdeutlichung der Darstellung weggelassen) einer ersten Zwischenstufe einer Teilbaugruppe, die bei der Herstellung einer ersten Ausführungsform einer Halbleitereinheit gemäß der vorliegenden Erfindung verwendet wird;
  • 1B ist eine longitudinale Querschnittsansicht (Schraffur zur Verdeutlichung der Darstellung weggelassen) einer zweiten Zwischenstufe einer Teilbaugruppe, die bei der Herstellung der Halbleitereinheit der ersten Ausführungsform verwendet wird;
  • 1C ist eine longitudinale Querschnittsansicht (Schraffur zur Verdeutlichung der Darstellung weggelassen) einer dritten Zwischenstufe einer Teilbaugruppe, die bei der Herstellung der Halbleitereinheit der ersten Ausführungsform verwendet wird;
  • 1D ist eine longitudinale Querschnittsansicht (Schraffur zur Verdeutlichung der Darstellung weggelassen) einer vierten Zwischenstufe einer Teilbaugruppe, die bei der Herstellung der Halbleitereinheit der ersten Ausführungsform verwendet wird;
  • 1E ist eine transversale Querschnittsansicht (Schraffur zur Verdeutlichung der Darstellung dargestellt) der vierten Zwischenstufe einer Teilbaugruppe, die bei der Herstellung der Halbleitereinheit der ersten Ausführungsform verwendet wird;
  • 2A ist eine longitudinale Querschnittsansicht (Schraffur zur Vereinfachung der Darstellung weggelassen) einer ersten Zwischenstufe einer Teilbaugruppe, die bei der Herstellung einer zweiten Ausführungsform einer Halbleitereinheit gemäß der vorliegenden Erfindung verwendet wird;
  • 2B ist eine longitudinale Querschnittsansicht (Schraffur zur Vereinfachung der Darstellung weggelassen) einer zweiten Zwischenstufe einer Teilbaugruppe, die bei der Herstellung der Halbleitereinheit der zweiten Ausführungsform verwendet wird;
  • 2C ist eine longitudinale Querschnittsansicht (Schraffur zur Vereinfachung der Darstellung weggelassen) einer dritten Zwischenstufe einer Teilbaugruppe, die bei der Herstellung der Halbleitereinheit der zweiten Ausführungsform verwendet wird;
  • 2D ist eine longitudinale Querschnittsansicht (Schraffur zur Vereinfachung der Darstellung weggelassen) einer vierten Zwischenstufe einer Teilbaugruppe, die bei der Herstellung der Halbleitereinheit der zweiten Ausführungsform verwendet wird;
  • 2E ist eine longitudinale Querschnittsansicht (Schraffur zur Vereinfachung der Darstellung weggelassen) einer fünften Zwischenstufe einer Teilbaugruppe, die bei der Herstellung der Halbleitereinheit der zweiten Ausführungsform verwendet wird; und
  • 2F ist eine transversale Querschnittsansicht (Schraffur zur Verdeutlichung der Darstellung dargestellt) der fünften Zwischenstufe einer Teilbaugruppe, die bei der Herstellung der Halbleitereinheit der zweiten Ausführungsform verwendet wird.
  • DETAILLIERTE BESCHREIBUNG
  • Einige Ausführungsformen der vorliegenden Erfindung betreffen eine Einheit, umfassend: eine Substratschicht; eine erste Gruppe von Source/Drain-Komponente(n), die eine nFET(Feldeffekttransistor des n-Typs)-Zone definiert; eine zweite Gruppe von Source/Drain-Komponente(n), die eine pFET(Feldeffekttransistor des p-Typs)-Zone definiert; einen ersten aufgehängten Nanodraht, der zumindest teilweise über der Substratschicht in der nFET-Zone aufgehängt ist und aus III-V-Material hergestellt ist; und einen zweiten aufgehängten Nanodraht, der zumindest teilweise über der Substratschicht in der pFET-Zone aufgehängt ist und aus Germanium enthaltendem Material hergestellt ist. In einigen Ausführungsformen werden der erste aufgehängte Nanodraht und der zweite aufgehängte Nanodraht durch Hinzufügen geeigneter Nanodrahtschichten oben auf einer Germanium enthaltenden Freigabeschicht und anschließendes Entfernen der Germanium enthaltenden Freigabeschichten hergestellt, so dass die Nanodrähte aufgehängt sind.
  • In einigen Ausführungsformen umfasst ein Herstellungsverfahren zur Herstellung von Halbleitereinheiten des Typs mit aufgehängtem Nanodraht: (i) Herstellen von Nanodrähten aus III-V-Verbindungen und (ii) Verwenden einer Germanium enthaltenden (Ge enthaltenden) Schicht als die Freigabeschicht (welche während der Herstellung zumindest teilweise entfernt wird) für die aufgehängten III-V-Verbindungs-Nanodrähte. „Gitteranpassung” ist eine hilfreiche Technik, die in Verbindung mit Herstellungsverfahren für aufgehängten III-V-Nanodraht/Germanium enthaltende Freigabeschicht angewendet werden kann. Halbleitermaterialien weisen im Allgemeinen eine kristalline Struktur auf, wobei die Atome in einem regelmäßigen Gitter angeordnet sind, das durch eine Gitterkonstante gekennzeichnet ist. Bei der Gitteranpassung wird versucht, die Gitterkonstanten für zwei Halbleitermaterialien, die vermischt und/oder einander benachbart angeordnet werden, anzupassen (oder zumindest annähernd anzupassen). Zum Beispiel: (i) ist GaAs ein III-V-Halbleitermaterial mit einer Gitterkonstante von 5,65325 Å (Ångström) und (ii) ist Germanium ein in Halbleitereinheiten verwendetes Material, das eine Gitterkonstante von 5,658 Å aufweist; und (iii) da die Werte der Gitterkonstanten von GaAs und Germanium recht ähnlich sind, werden diese Materialien für die meisten Zwecke als gitterangepasst angesehen.
  • In einigen Ausführungsformen der vorliegenden Erfindung wird eine Germanium(Ge)- oder Siliciumgermanium(SiGe)-Schicht als eine Freigabeschicht verwendet. Hierin werden eine Germanium-Freigabeschicht und/oder eine SiGe-Freigabeschicht zusammenfassend als eine „Germanium enthaltende Freigabeschicht” bezeichnet. In einigen Ausführungsformen der vorliegenden Erfindung wird die Germanium enthaltende Freigabeschicht selektiv geätzt, was bedeutet, dass die Germanium- oder SiGe-Freigabeschicht (oder Germanium- oder SiGe-Teile einer Freigabeschicht) durch Ätzen mit einem Ätzmittel abgelöst werden, welches das Germanium und/oder SiGe entfernt, ohne andere Materialien in der Zwischenstufe der Halbleiter-Teilbaugruppe des Typs mit aufgehängtem Nanodraht zu entfernen, die hergestellt wird.
  • Das Material, das verwendet wird, um den Träger-Wafer herzustellen, kann bis zu reinem Germanium abgestuft sein. Zur Erläuterung, der Begriff „Abstufen von SiGe”, wie er im vorliegenden Dokument verwendet wird, bezieht sich auf eine Erhöhung des Germaniumgehalts einer SiGe-Schicht bis zu einer maximalen Abstufung von reinem Germanium ohne Silicium. Zum Beispiel wiese SiGe einer Abstufung von 10% 10% Germanium und 90% Silicium im Legierungsaufbau auf.
  • 1A bis 1C zeigen einen ersten Verfahrensablauf zur Herstellung einer Halbleitereinheit 100 des Nanodrahttyps. Spezieller: (i) 1A zeigt eine erste Teilbaugruppen-Zwischenstufe 100a; (ii) 1B zeigt eine zweite Teilbaugruppen-Zwischenstufe 100b und (iii) 1C zeigt eine dritte Teilbaugruppen-Zwischenstufe 100c.
  • Wie in 1A dargestellt, umfasst die erste Teilbaugruppen-Zwischenstufe 100a: einen Träger-Wafer 102; eine Germanium enthaltende Freigabeschicht 104; eine III-V-Verbindungs-Nanodrahtschicht 106 und eine gestrichelte Zone 107. In diesem Beispiel: (i) ist die Träger-Wafer-Schicht aus reinem Silicium hergestellt, mehrere hundert Mikrometer dick; (ii) ist die Germanium enthaltende Freigabeschicht aus relativ Germanium-reichem SiGe hergestellt (alternativ könnte sie aus reinem Ge hergestellt sein), 4 nm (Nanometer) bis 8 nm dick; und (iii) ist die III-V-Verbindungs-Nanodrahtschicht aus einer geeigneten III-V-Verbindung hergestellt, 4 nm bis 8 nm dick (in anderen Ausführungsformen kann die Dicke im Bereich von 2 nm bis 20 nm liegen).
  • Beginnend mit der Teilbaugruppen-Zwischenstufe 100a werden die folgenden Operationen durchgeführt, um eine Oxid-Isolationszone zu bilden: (i) Auftragen von Nitrid; (ii) Ätzen eines Grabens (vgl. die gestrichelte Zone 107, die zeigt, wo der Graben geätzt wird); (iii) Abscheiden eines Oxidstopps 108 (vgl. 1B); (iv) Polieren bis zum Auftrag und (v) Abziehen des Auftrags. Dieses Verfahren zum Bilden einer Oxid-Isolationszone wird nun in den folgenden Absätzen detaillierter beschrieben.
  • In Bezug auf die Operation (i) ist der Nitridauftrag, der in diesem Schritt abgeschieden wird, in den Figuren nicht dargestellt, aber der Fachmann erkennt, dass das Auftragen von Nitrid ein Standardverfahren für eine STI (Shallow Trench Isolation, flache Grabenisolierung) ist. In dieser Ausführungsform ist das spezielle Nitrid, das in der Nitridauftragsoperation verwendet wird, Siliciumnitrid. Insbesondere wird in dieser Ausführungsform die Nitridauftragsoperation durch plasmaunterstützte chemische Abscheidung aus der Gasphase (Plasma-Enhanced Chemical Vapor Deposition, PECVD) durchgeführt, welche ein STI-Verfahren ist, das angewendet wird, um aktive Zonen zu erzeugen. Insbesondere ist der Nitridauftrag hilfreich bei der Erzeugung einer NFET(Feldeffekttransistors des n-Typs)-Zone 120 (vgl. 1C) auf der linken Seite der gestrichelten Zone 107 und einer PFET(Feldeffekttransistors des p-Typs)-Zone 122 (vgl. 1C) auf der rechten Seite der gestrichelten Zone 107.
  • In Bezug auf die Operation (ii) (Ätzen eines Grabens) ist das Verfahren, das angewendet wird, um Material zu entfernen und den Graben herzustellen, RIE (Reactive Ion Etching, Reaktivionenätzen). Wie durch die gestrichelte Zone 107 in 1A angezeigt, erstreckt sich der Graben nach unten in die Germanium enthaltende Schicht 104.
  • In Bezug auf die Operation (iii) wird in dem Graben, der zuvor in der Operation (ii) gebildet wurde, gemäß. derzeitigen herkömmlichen Verfahren zum Abscheiden von Oxidstopps der Oxidstopp 108 abgeschieden.
  • In Bezug auf die Operation (iv), „Polieren bis zum Auftrag”, wird eine chemischmechanische Planarisierung (CMP) durchgeführt, um eine Materialentfernung von oben nach unten vorzunehmen, von der oberen Fläche des (in den Figuren nicht dargestellten) Nitridauftrags nach unten. Die obere Fläche des Oxidstopps 108 stoppt die Materialentfernung von oben nach unten durch die CMP der Operation (iv), so dass der (in den Figuren nicht dargestellte) Nitridauftrag flach und eben ist und eine richtige Höhe aufweist. Insbesondere verhindert der Oxidstopp 108, dass durch die CMP der Operation (iv) Material aus der III-V-Verbindungs-Nanodrahtschicht 106 entfernt wird (welche in diesem Beispiel nur 4 bis 8 Nanometer dick ist und deswegen für herkömmliche CMP-Verfahren nicht realisierbar empfindlich ist).
  • Beim Abziehen des Auftrags, Schritt (v), wird der (in den Figuren nicht dargestellte) Nitridauftrag durch ein herkömmliches Verfahren des Abziehens entfernt, um die flache Grabenisolierung fertigzustellen und dadurch die NFET- und PFET-Zonen zu erzeugen. Nach den Operationen (i) bis (v) des Verfahrens zum Bilden einer Oxid-Isolationszone hat man die Teilbaugruppen-Zwischenstufe 100b der 1B erhalten. Die Teilbaugruppen-Zwischenstufe 100b umfasst: einen Träger-Wafer 102; eine Germanium enthaltende Freigabeschicht 104; eine III-V-Verbindungs-Nanodrahtschicht 106 und einen Oxidstopp 108. Wie in 1B dargestellt, trennt nun der Oxidstopp 108 die III-V-Verbindungsschicht 106 in zwei Zonen 120 und 122.
  • Um von der Teilbaugruppen-Zwischenstufe 100b der 1B zu der Teilbaugruppen-Zwischenstufe 100c der 1C zu kommen, wird ein Verfahren zur Bildung einer SiGe-Nanodrahtschicht durchgeführt. Das Verfahren zur Bildung einer SiGe-Nanodrahtschicht umfasst die folgenden Operationen: (i) Strukturieren mit Hartmaske (zum Beispiel SiN- oder SiO2-Hartmaskenmaterial); (ii) Wegätzen der III-V-Verbindungs-Nanodrahtschicht in der Zone 122 (aber nicht in der Zone 120) und (iii) Anwachsen einer SiGe-Nanodrahtschicht 112 (vgl. 1C). Die Schritte des Verfahrens zur Bildung einer SiGe-Nanodrahtschicht werden in den folgenden Absätzen erörtert.
  • In der Operation (i) des Verfahrens zur Bildung einer SiGe-Nanodrahtschicht wird in der Zone 120, aber nicht in der Zone 122, durch herkömmliche Hartmasken-Auftragsverfahren die Hartmaskenschicht 110 aufgebracht.
  • In der Operation (ii) des Verfahrens zur Bildung einer SiGe-Nanodrahtschicht, wird in der Zone 122, aber nicht in der Zone 120 (wo sie durch die Hartmaskenschicht 110 vor dem Ätzen geschützt ist), die III-V-Verbindungs-Nanodrahtschicht weggeätzt. Die Auswahl der Ätzchemikalien hängt stark von der III-V-Verbindung ab, die verwendet wird, wie es dem Fachmann bekannt ist. Beispielsweise könnte die Ätzchemikalie sein: (i) HF im Fall von GaAs oder InGaAs oder (ii) HCl im Fall von InP.
  • In der Operation (iii) des Verfahrens zur Bildung einer SiGe-Nanodrahtschicht lässt man oben auf der Germanium enthaltenden Freigabeschicht 104 in der Zone 122 (vgl. 1C) eine SiGe-Nanodrahtschicht 112 anwachsen. Die SiGe-Nanodrahtschicht 112 ist im Vergleich zu der SiGe-Freigabeschicht 104 relativ Germanium-arm. Soweit reines Silicium für die Nanodrahtschicht 112 verwendet werden kann, sollte reines Silicium als eine Art „SiGe-Schicht” für die Herstellung von Nanodrähten unter der vorliegenden Offenbarung betrachtet werden. Dies wird später wichtig, wenn die SiGe-Freigabeschicht 104 entfernt (also abgelöst) wird. In dieser Ausführungsform lässt man die SiGe-Nanodrahtschicht 112 durch epitaxiales Wachstum anwachsen, sie kann aber auch durch ein beliebiges Verfahren hinzugefügt werden, das derzeit üblich ist oder in der Zukunft entwickelt wird. In dieser Ausführungsform ist die Schicht 112 2 nm bis 20 nm dick, wobei 4 nm bis 8 nm bevorzugt werden. Während des Schritts des Anwachsens der Germanium enthaltenden Nanodrahtschicht liegt die Germanium enthaltende Freigabeschicht 104 unter der SiGe-Nanodrahtschicht 112 und trägt diese. Am Ende des Schritts des Anwachsens des SiGe-Nanodrahts (iii) hat man die Teilbaugruppen-Zwischenstufe 100c der 1C erhalten.
  • Nach dem oben beschriebenen Verfahren des Bildens der SiGe-Nanodrahtschicht wird die Hartmaskenschicht 110 durch herkömmliche Verfahren entfernt (man vergleiche die Teilbaugruppen-Zwischenstufe 100c der 1C mit der Teilbaugruppen-Zwischenstufe 100d der 1D). Anschließend wird eine Nachbehandlungs-CMP durchgeführt, um die oberen Flächen der III-V-Verbindungs-Nanodrahtschicht 106 und der SiGe-Nanodrahtschicht 112 zu planarisieren. Wiederum fungiert die obere Fläche des Oxidstopps 108 als ein Stopp für die Nachbehandlungs-CMP.
  • Ein Vergleich der Teilbaugruppen-Zwischenstufe 100c der 1C mit der Teilbaugruppen-Zwischenstufe 100d der 1D zeigt das Ablösen der Germanium enthaltenden Freigabeschicht 104, was zur Aufhängung der III-V-Verbindungs-Nanodrahtschicht 106 und der SiGe-Nanodrahtschicht 112 führt. Wie in 1D dargestellt, ist die Aufhängzone 130 nun frei von Material, so dass die III-V-Verbindungs-Nanodrahtschicht und die Germanium enthaltende Nanodrahtschicht über dem Träger-Wafer 102 aufgehängt sind und an ihren entsprechenden Unterseiten nicht getragen werden.
  • Insbesondere wird die Germanium enthaltende Freigabeschicht in dieser Ausführungsform durch ein Nassätzverfahren entfernt (oder „abgelöst”). Der im Vergleich zum Germaniumgehalt der Nanodrahtschicht relativ hohe Germaniumgehalt hilft dabei, die Freigabeschicht selektiv zu entfernen, ohne die Germanium enthaltende Nanodrahtschicht zu beschädigen, da Teile mit hohem Germaniumgehalt nass geätzt werden können, ohne (SiGe)-Teile mit relativ niedrigem Germaniumgehalt wesentlich zu ätzen oder zu beschädigen. Damit ein selektives Ätzen funktioniert, besteht zwischen der SiGe-Freigabeschicht und der SiGe-Nanodrahtschicht typischerweise ein Unterschied im Germaniumgehalt von mindestens 20% bis 30%.
  • Wie in der orthogonalen linksseitigen Seitenansicht 100e der 1E dargestellt (vgl. die Querschnittspfeile in 1D für die Orientierung des Betrachters), weist die III-V-Verbindungs-Nanodrahtschicht 106 in dieser Ausführungsform einen rechteckigen Querschnitt auf. Alternativ können die aufgehängten Nanodrähte (beispielsweise durch Tempern) profiliert werden, so dass sie andere Formen aufweisen, z. B. einen kreisförmigen Querschnitt. Die Nanodrähte 106 und 112 können als Gate-Zonen in eine Feldeffekttransistor(FET)-Einheit integriert sein, wobei: (i) der III-V-Verbindungs-Nanodraht 106 als ein Gate für den nFET-Teil (auch als nFET-Zone bezeichnet) der Halbleitereinheit dient und (ii) der SiGe-Nanodraht 112 als ein Gate für einen pFET-Teil (auch als pFET-Zone bezeichnet) der Halbleitereinheit dient. Die Source/Drain-Komponenten für die pFET- und nFET-Zone (vgl. 10 bei den Blöcken 150 und 152) sind nur in schematischer Form dargestellt, weil diese in dieser Ausführungsform ähnlich wie Source/Drain-Komponenten bekannter nFET/pFET-Halbleitereinheiten strukturiert und angeordnet sind. Nun wird unter Bezugnahme auf 2A bis 2C eine Variation des oben erörterten Halbleiter-Herstellungsverfahrens erörtert. Bei diesem Verfahren wird ein Wafer-Bond-Ansatz angewendet, um eine Verspannungstechnik der PFET-Zone zu realisieren. Das Verfahren beginnt mit dem Bereitstellen einer ersten Teilbaugruppe 200a, wie in 2A dargestellt, und einer zweiten Teilbaugruppe 200b, wie in 2B dargestellt. Die erste Teilbaugruppe 200a umfasst: eine erste Träger-Wafer-Schicht 202; eine erste Germanium enthaltende Schicht 204 (in dieser Ausführungsform SiGe mit Atomanteilen und/oder Dotierung, die für eine Grenzfläche mit einer III-V-Materialschicht zu optimieren sind) und eine III-V-Materialschicht 206. Die zweite Teilbaugruppe 200b umfasst: eine zweite Träger-Wafer-Schicht 220 und eine zweite Germanium enthaltende Schicht 222 (in dieser Ausführungsform SiGe mit Atomanteilen und/oder Dotierung, die für eine Verwendung als eine Keimschicht für einen PFET zu optimieren sind).
  • Die erste und zweite Teilbaugruppe 200a und 200b werden durch „Wafer-Bonden” miteinander verbunden (d. h., so zusammengefügt wie zwei Scheiben Brot bei einem Sandwich), um eine dritte Teilbaugruppe herzustellen, wie in 2C dargestellt. Man beachte, dass die erste und zweite Wafer-Schicht die obere bzw. untere Außenschicht der dritten Teilbaugruppe sind, wie in 2C dargestellt. Die dritte Teilbaugruppe wird weiterverarbeitet, um eine vierte Teilbaugruppe herzustellen, wie nun erörtert wird. Die erste Träger-Wafer-Schicht 202 und die erste Germanium enthaltende Schicht 204 werden von der Oberseite der dritten Teilbaugruppe entfernt (wie in 2C dargestellt), so dass man eine vierte Teilbaugruppe erhält (wie in 2D dargestellt). Die vierte Teilbaugruppe (wie in 2D dargestellt) ähnelt strukturell der ersten Teilbaugruppen-Zwischenstufe 100a, welche das Ausgangsteil für das Verfahren ist, das in Verbindung mit der Figurenserie 1 erörtert wird. In dieser Variation, die in der Figurenserie 2 dargestellt ist, bedeutet jedoch die Tatsache, dass die III-V-Materialschicht 206 anfänglich auf einer Schicht angewachsen ist und/oder abgeschieden wurde, die für eine III-V-Material-Grenzfläche optimiert war (speziell die erste Germanium enthaltende Schicht 204), dass die III-V-Materialschicht 206 weniger nachteiligen Zugspannungen und/oder Verspannungen ausgesetzt sein kann als die III-V-Materialschicht 106 aus der Figurenserie 1.
  • Die vierte Teilbaugruppe (wie in 2D dargestellt) wird dann ähnlich verarbeitet, wie oben in Verbindung mit 1A bis 1E erörtert, so dass die zweite Germanium enthaltende Schicht 222 abgelöst wird und die III-V-Materialschicht 206 als ein aufgehängter Nanodraht über der zweiten Träger-Wafer-Schicht 220 aufgehängt wird (vgl. 2E und 2F).
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung dienen der Veranschaulichung, sollen aber nicht erschöpfend oder auf die offenbarten Ausführungsformen beschränkt sein. Dem Fachmann werden viele Modifikationen und Variationen ersichtlich sein, die vorgenommen werden können, ohne vom Umfang und von der Idee der Erfindung abzuweichen. Die hierin verwendete Terminologie wurde ausgewählt, um die Prinzipien der Ausführungsform, die praktische Anwendung oder die technische Verbesserung gegenüber marktüblichen Technologien bestmöglich zu erläutern oder anderen Fachleuten zu ermöglichen, die hierin offenbarten Ausführungsformen zu verstehen.
  • In den folgenden Absätzen werden einige Definitionen für bestimmte Wörter oder Begriffe gegeben, um das vorliegende Dokument verstehen und/oder interpretieren zu können.
  • Vorliegende Erfindung: sollte nicht als eine absolute Anzeige angesehen werden, dass der Gegenstand, der durch den Begriff „vorliegende Erfindung” beschrieben wird, entweder durch die eingereichten Patentansprüche oder durch die Patentansprüche abgedeckt wird, die schließlich nach dem Erteilungsverfahren und möglichen Klageverfahren ausgegeben werden; obwohl der Begriff „vorliegende Erfindung” verwendet wird, um dazu beizutragen, dem Leser ein allgemeines Gefühl dafür zu geben, welche Offenbarungen hierin als möglicherweise neu anzusehen sind, ist dieses Verständnis, wie es durch die Verwendung des Begriffs „vorliegende Erfindung” angezeigt wird, herantastend und vorläufig und unterliegt einer Veränderung während des Verlaufs des Erteilungsverfahrens und möglicher Klageverfahren, da relevante Informationen entwickelt werden und da die Patentansprüche möglicherweise geändert werden.
  • Ausführungsform: siehe die obige Definition von „vorliegende Erfindung” – ähnliche Warnungen gelten für den Begriff „Ausführungsform”.
  • Und/oder: einschließendes oder; zum Beispiel bedeutet A, B „und/oder” C, dass mindestens eines aus A oder B oder C wahr und anwendbar ist.
  • Über: direkt über und/oder indirekt Ober; wenn zum Beispiel ein Tisch ein Tischtuch aufweist und sich ein Glas „über” dem Tischtuch befindet, dann wird das Glas auch als „über” dem Tisch befindlich angesehen, da das Wort „über” so definiert ist.

Claims (12)

  1. Verfahren zum zumindest teilweisen Herstellen einer Halbleitereinheit, wobei das Verfahren aufweist: Bereitstellen einer ersten Teilbaugruppe, umfassend eine Substratschicht, eine Germanium enthaltende Schicht, die zumindest auf einem Teil einer oberen Fläche der Substratschicht ausgebildet ist, eine III-V-Material-Nanodrahtschicht, die auf einem Teil einer oberen Fläche der Germanium enthaltenden Schicht angeordnet ist, eine Siliciumgermanium(SiGe)-Nanodrahtschicht, die auf einem Teil der oberen Fläche der Germanium enthaltenden Schicht angeordnet ist; und Weiterverarbeiten der ersten Teilbaugruppe zu einer zweiten Teilbaugruppe durch Entfernen der Germanium enthaltenden Schicht, so dass: (i) die III-V-Material-Nanodrahtschicht zumindest teilweise über der Substratschicht aufgehängt ist, und (ii) die SiGe-Nanodrahtschicht zumindest teilweise über der Substratschicht aufgehängt ist.
  2. Verfahren nach Anspruch 1, ferner aufweisend: elektrisches Verbinden der III-V-Material-Nanodrahtschicht mit einer ersten Gruppe von Source/Drain-Komponenten, so dass die III-V-Material-Nanodrahtschicht als ein Gate für einen Feldeffekttransistor des n-Typs (nFET) fungiert; und elektrisches Verbinden der SiGe-Nanodrahtschicht mit einer zweiten Gruppe von Source/Drain-Komponenten, so dass die SiGe-Nanodrahtschicht als ein Gate für einen Feldeffekttransistor des p-Typs (pFET) fungiert.
  3. Verfahren nach Anspruch 2, wobei die erste Teilbaugruppe ferner eine Hartmasken-Materialschicht umfasst, die zumindest im Wesentlichen auf einer oberen Fläche der III-V-Material-Nanodrahtschicht angeordnet ist, wobei das Verfahren ferner aufweist: Weiterverarbeiten der zweiten Teilbaugruppe zu einer dritten Teilbaugruppe durch Abziehen der Hartmasken-Materialschicht von der zweiten Teilbaugruppe.
  4. Verfahren nach Anspruch 2, wobei: die erste Teilbaugruppe ferner einen Oxidstopp umfasst, der auf der oberen Fläche der Substratschicht und zwischen der III-V-Material-Nanodrahtschicht und der Germanium enthaltenden Nanodrahtschicht angeordnet ist; in der zweiten Teilbaugruppe ein erstes Ende der III-V-Material-Nanodrahtschicht zumindest teilweise von dem Oxidstopp getragen wird; und in der zweiten Teilbaugruppe ein erstes Ende der SiGe-Nanodrahtschicht zumindest teilweise von dem Oxid-Stopp getragen wird.
  5. Verfahren nach Anspruch 2, wobei das Substrat ein Träger-Wafer ist, der nach Ge abgestuft ist.
  6. Verfahren nach Anspruch 2, wobei das Gitter des III-V-Materials, das verwendet wird, um die III-V-Material-Nanodrahtschicht herzustellen, zumindest im Wesentlichen an ein Material angepasst ist, das verwendet wird, um die Germanium enthaltende Schicht herzustellen.
  7. Verfahren nach Anspruch 2, wobei ein Material, das verwendet wird, um die Germanium enthaltende Schicht herzustellen, einen höheren Anteil an Germanium aufweist als die SiGe-Nanodrahtschicht.
  8. Verfahren nach Anspruch 2, wobei ein Material, das verwendet wird, um die Germanium enthaltende Schicht herzustellen, einen um mindestens 20 Prozent höheren Anteil an Germanium aufweist als die SiGe-Nanodrahtschicht.
  9. Verfahren nach Anspruch 2, wobei das Entfernen der Germanium enthaltenden Schicht durch ein Nassätzverfahren durchgeführt wird.
  10. Verfahren nach Anspruch 2, wobei das Entfernen der Germanium enthaltenden Schicht durch ein Nassätzverfahren durchgeführt wird, ohne dass in bedeutendem Maße Material aus der SiGe-Nanodrahtschicht entfernt wird.
  11. Verfahren zum zumindest teilweisen Herstellen einer Halbleitereinheit, wobei das Verfahren aufweist: Bereitstellen einer ersten Teilbaugruppe, umfassend einen ersten Träger-Wafer, eine erste Germanium enthaltende Schicht, die zumindest auf einem Teil einer oberen Fläche des ersten Träger-Wafers ausgebildet ist, und eine III-V-Material-Nanodrahtschicht, die auf einem Teil einer oberen Fläche der ersten Germanium enthaltenden Schicht angeordnet ist, wobei die erste Germanium enthaltende Schicht für ein Anwachsen eines III-V-Materials optimiert ist, so dass die III-V-Materialschicht eine relativ niedrige Zugspannung aufweist; Bereitstellen einer zweiten Teilbaugruppe, umfassend einen zweiten Träger-Wafer und eine zweite Germanium enthaltende Schicht, die zumindest auf einem Teil einer oberen Fläche des zweiten Träger-Wafers ausgebildet ist, wobei die zweite Germanium enthaltende Schicht für eine Verwendung als eine Keimschicht für ein Anwachsen eines Gate-Materials eines Feldeffekttransistors des p-Typs optimiert ist; Weiterverarbeiten der ersten und zweiten Teilbaugruppe zu einer dritten Teilbaugruppe durch Wafer-Bonden der ersten Teilbaugruppe auf eine obere Fläche der zweiten Teilbaugruppe, so dass die dritte Teilbaugruppe den zweiten Träger-Wafer, die zweite Germanium enthaltende Schicht, die zumindest auf einem Teil einer oberen Fläche des zweiten Träger-Wafers ausgebildet ist, und die III-V-Material-Nanodrahtschicht umfasst, die auf einem Teil einer oberen Fläche der zweiten Germanium enthaltenden Schicht angeordnet ist; Weiterverarbeiten der dritten Teilbaugruppe zu einer vierten Teilbaugruppe durch Ersetzen eines Teils der III-V-Material-Nanodrahtschicht durch eine Siliciumgermanium(SiGe)-Nanodrahtschicht, wobei die SiGe-Nanodrahtschicht über zumindest einem Teil der oberen Fläche der zweiten Germanium enthaltenden Schicht angeordnet ist; und Weiterverarbeiten der vierten Teilbaugruppe zu einer fünften Teilbaugruppe durch Entfernen der zweiten Germanium enthaltenden Schicht, so dass: (i) die III-V-Material-Nanodrahtschicht zumindest teilweise über dem zweiten Träger-Wafer aufgehängt ist, und (ii) die SiGe-Nanodrahtschicht zumindest teilweise über der zweiten Träger-Wafer-Schicht aufgehängt ist.
  12. Halbleitereinheit, aufweisend: eine Substratschicht; eine erste Gruppe von Source/Drain-Komponente(n), welche eine nFET(Feldeffekttransistor des n-Typs)-Zone in der Substratschicht definiert; eine zweite Gruppe von Source/Drain-Komponente(n), welche eine pFET(Feldeffekttransistor des p-Typs)-Zone in der Substratschicht definiert; einen ersten aufgehängten Nanodraht, der zumindest teilweise über der Substratschicht in der nFET-Zone aufgehängt ist, hergestellt aus III-V-Material, und der elektrisch so verbunden ist, dass er als ein Gate für die erste Gruppe von Source/Drain-Komponente(n) fungiert; und einen zweiten aufgehängten Nanodraht, der zumindest teilweise über der Substratschicht in der pFET-Zone aufgehängt ist, hergestellt aus Siliciumgermanium (SiGe), und der elektrisch so verbunden ist, dass er als ein Gate für die zweite Gruppe von Source/Drain-Komponente(n) fungiert.
DE102016105373.2A 2015-03-24 2016-03-22 Iii-v-verbindungs-und germaniumverbindungs-nanodrahtaufhängung mit germanium enthaltender freigabeschicht Pending DE102016105373A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/666,520 US9390980B1 (en) 2015-03-24 2015-03-24 III-V compound and germanium compound nanowire suspension with germanium-containing release layer
US14/666,520 2015-03-24

Publications (1)

Publication Number Publication Date
DE102016105373A1 true DE102016105373A1 (de) 2016-09-29

Family

ID=56321120

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102016105373.2A Pending DE102016105373A1 (de) 2015-03-24 2016-03-22 Iii-v-verbindungs-und germaniumverbindungs-nanodrahtaufhängung mit germanium enthaltender freigabeschicht

Country Status (3)

Country Link
US (2) US9390980B1 (de)
CN (1) CN106024714B (de)
DE (1) DE102016105373A1 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10535570B1 (en) 2018-06-22 2020-01-14 International Business Machines Corporation Cointegration of III-V channels and germanium channels for vertical field effect transistors
US11107966B2 (en) 2019-11-11 2021-08-31 International Business Machines Corporation Two-sided Majorana fermion quantum computing devices fabricated with ion implant methods
US11316022B2 (en) 2019-11-19 2022-04-26 International Business Machines Corporation Ion implant defined nanorod in a suspended Majorana fermion device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7888753B2 (en) 2006-07-31 2011-02-15 International Business Machines Corporation Ultra-sensitive detection techniques
US20110012090A1 (en) * 2007-12-07 2011-01-20 Agency For Science, Technology And Research Silicon-germanium nanowire structure and a method of forming the same
FR2949901B1 (fr) 2009-09-10 2012-03-16 Commissariat Energie Atomique Procede de stabilisation de nonofils en germanium obtenus par condensation.
FR2950481B1 (fr) * 2009-09-18 2011-10-28 Commissariat Energie Atomique Realisation d'un dispositif microelectronique comprenant des nano-fils de silicium et de germanium integres sur un meme substrat
US20120199812A1 (en) 2009-10-07 2012-08-09 University Of Florida Research Foundation, Incorporated Strain tunable silicon and germanium nanowire optoelectronic devices
US8614492B2 (en) 2009-10-26 2013-12-24 International Business Machines Corporation Nanowire stress sensors, stress sensor integrated circuits, and design structures for a stress sensor integrated circuit
US20120168711A1 (en) 2011-01-05 2012-07-05 Mark Albert Crowder Narrow-Waist Nanowire Transistor with Wide Aspect Ratio Ends
US8580624B2 (en) 2011-11-01 2013-11-12 International Business Machines Corporation Nanowire FET and finFET hybrid technology
CN106653694B (zh) * 2011-12-23 2019-10-18 英特尔公司 Cmos纳米线结构
TWI467666B (zh) * 2011-12-28 2015-01-01 Univ Nat Chiao Tung 具有奈米線通道之半導體元件的製程及藉此形成之半導體元件
US8492208B1 (en) * 2012-01-05 2013-07-23 International Business Machines Corporation Compressive (PFET) and tensile (NFET) channel strain in nanowire FETs fabricated with a replacement gate process
US8674342B2 (en) * 2012-02-27 2014-03-18 International Business Machines Corporation Pad-less gate-all around semiconductor nanowire FETs on bulk semiconductor wafers
US9000533B2 (en) * 2012-04-26 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Device and methods for high-K and metal gate stacks
US20140091279A1 (en) 2012-09-28 2014-04-03 Jessica S. Kachian Non-planar semiconductor device having germanium-based active region with release etch-passivation surface
US8969145B2 (en) 2013-01-19 2015-03-03 International Business Machines Corporation Wire-last integration method and structure for III-V nanowire devices

Also Published As

Publication number Publication date
CN106024714B (zh) 2018-12-11
US9390980B1 (en) 2016-07-12
CN106024714A (zh) 2016-10-12
US20160284805A1 (en) 2016-09-29
US9570563B2 (en) 2017-02-14

Similar Documents

Publication Publication Date Title
DE102013104481B4 (de) FinFETs mit verspannten Bereichen und Verfahren zu deren Herstellung
DE112005001029B4 (de) Halbleiterbauelement auf der Grundlage Si-Ge mit stark verspannter Beschichtung für eine verbesserte Kanalladungsträgerbeweglichkeit
DE102010039147B4 (de) Halbleiterstruktur und ein Verfahren zum Bilden derselben
EP1604390B1 (de) Verfahren zur herstellung einer spannungsrelaxierten schichtstruktur auf einem nicht gitterangepassten substrat sowie verwendung eines solchen schichtsystems in elektronischen und/oder optoelektronischen bauelementen
DE102013103207B4 (de) Halbleiterbauelement-Kanalsystem und Verfahren
DE112004002373T5 (de) Strained-Transistor-Integration für CMOS
DE112013005557T5 (de) Epitaktisches filmaufwachsen auf einem gemusterten substrat
DE10392313T5 (de) Auf Galliumnitrid basierende Vorrichtungen und Herstellungsverfahren
DE112017001617T5 (de) Halbleiter-auf-lsolator-Substrat für HF-Anwendungen
DE112017007040T5 (de) Halbleitereinheit
DE102015217930A1 (de) Verfahren zur Herstellung von Halbleiterstrukturen mit Finnenstrukturen mit unterschiedlichen Spannungszuständen, und zugehörige Halbleiterstrukturen
DE102010064280A1 (de) Verfahren zur Verringerung der Defektraten in PFET-Transistoren, die ein Si/GE Halbleitermaterial aufweisen, durch Vorsehen einer graduellen Ge-Konzentration, und entsprechende PFET-Transistoren
DE102010002450A1 (de) Transistoren mit Metallgateelektrodenstrukturen mit großem ε und angepassten Kanalhalbleitermaterialien
DE102015204411B4 (de) Transistor und Verfahren zur Herstellung eines Transistors
DE102016105373A1 (de) Iii-v-verbindungs-und germaniumverbindungs-nanodrahtaufhängung mit germanium enthaltender freigabeschicht
DE102013112646B4 (de) Verfahren für die spannungsreduzierte Herstellung von Halbleiterbauelementen
DE102014116834B4 (de) Halbleitereinzelchip aufweisend eine Maskierungsstruktur, die Teil von Chip-Vereinzelung-Schnittfugengebieten ist und diese definiert, Verfahren zum Ausbildung eines Halbleiterchips sowie zugehöriger Wafer
DE102011122091A1 (de) Schottky-Halbleiterprozess
DE102020105644B4 (de) Halbleiterbauelement und herstellungsverfahren
DE102017127010B4 (de) Verbundwafer und Verfahren zur Herstellung eines Halbleiterbauelements
EP2245657B1 (de) Optoelektronischer halbleiterkörper und verfahren zur herstellung eines optoelektronischen halbleiterkörpers
WO2015140329A1 (de) Herstellung von halbleiter-auf-isolator-schichtstrukturen
WO2015062817A1 (de) Halbleiterbauelement sowie ein verfahren zur erzeugung eines halbleiterbauelementes in einem eine kristallographische (100)-orientierung aufweisenden substrat
DE102016117030A1 (de) Trägersubstrat für Halbleiterstrukturen, die durch Überführungsdruck übertragbar sind und Herstellung der Halbleiterstrukturen auf dem Trägersubstrat
DE102014223603B4 (de) Halbleiterscheibe und Verfahren zu deren Herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R081 Change of applicant/patentee

Owner name: TESSERA, INC., SAN JOSE, US

Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, N.Y., US

Owner name: TESSERA, INC., SAN JOSE, US

Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, NY, US

R082 Change of representative

Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE

R016 Response to examination communication