DE102016102476A1 - Halbleiteranordnung, die einen mehrschichtigen Träger aufweist - Google Patents

Halbleiteranordnung, die einen mehrschichtigen Träger aufweist Download PDF

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Abstract

Eine Halbleiteranordnung zum Montieren auf eine gedruckte Leiterplatte (PCB) umfasst einen Halbleiterchip in einem Keramikbehälter, einen leitfähigen Träger, der mit dem Halbleiterchip an einer Oberseite des leitfähigen Trägers verbunden ist, wobei der leitfähige Träger eine erste Schicht, die einen ersten Wärmeausdehnungskoeffizienten (CTE) aufweist, und eine zweite Schicht umfasst, die mindestens einen Montagesteg und einen zweiten CTE aufweist. Der leitfähige Träger ist dazu ausgebildet, um die thermischen Spannungen in dem Keramikbehälter zu verringern, wobei der erste CTE gleich oder geringfügig verschieden von dem CTE des Keramikbehälters ist, wobei der zweite CTE größer als der erste CTE ist und wobei ein CTE der PCB größer als oder gleich groß wie der zweite CTE ist. Der leitfähige Träger ist dazu ausgebildet, um eine Leistungselektrode des Halbleiterchips mit der PCB elektrisch zu verbinden.

Description

  • SMD-(Surface Mount Device)-Anordnungen (engl.: SMD packages) können verwendet werden, um Halbleiterbauelemente aufzunehmen und sie direkt mit gedruckten Leiterplatten (Printed Circuit Boards, PCBs) zu verbinden. Eine große Anzahl von elektronischen Schaltkreisbauformen enthalten SMD-Anordnungen aufgrund der zahlreichen Vorzüge, welche die oberflächenmontierten Bauelemente bieten können. In militärischen und Raumfahrtanwendungen (z.B. Hochleistungsfahrzeuge, Flugzeuge, Raumfähren und Satelliten), bei denen eine hohe Zuverlässigkeit zwingend erforderlich ist, können zum Beispiel keramische SMD-Anordnungen die notwendige Widerstandsfähigkeit in extremen oder rauen Umgebungen bereitstellen, während sie Vorzüge wie zum Beispiel kleinere Abmessungen, ein geringeres Gewicht und ein exzellentes thermisches Verhalten bieten.
  • Die Beliebtheit der keramischen SMD-Anordnungen hat jedoch aufgrund der Inkompatibilität des Wärmeausdehnungskoeffizienten (Coefficient of Thermal Expansion, CTE) der SMD-Anordnungen und der PCB-Materialien und aufgrund der wachsenden größeren Betriebstemperaturanforderungen ein wenig gelitten. Wenn zum Beispiel eine keramische SMD-Anordnung auf eine PCB mit einem großen CTE montiert wird, kann eine CTE-Diskrepanz zwischen der keramischen SMD-Anordnung und der PCB thermische Spannungen in der keramischen SMD-Anordnung erzeugen. Die thermischen Spannungen können Risse in der keramischen SMD-Anordnung verursachen, die zu einem Hermetizitätsverlust der Anordnung und Schäden an den Leistungshalbleiterbauelementen und den Schaltungen innerhalb der Anordnung führen können.
  • Dementsprechend besteht eine Notwendigkeit, die Nachteile und Mängel im Stand der Technik zu beheben, indem eine Halbleiteranordnung wie zum Beispiel eine keramisches SMD-Anordnung bereitgestellt wird, das Materialermüdungen und Risse an der Halbleiteranordnung aufgrund von Temperaturwechselbeanspruchungen erheblich zu verringern vermag.
  • Die vorliegende Offenbarung bezieht sich auf eine Halbleiteranordnung, das einen mehrschichtigen Träger aufweist und das im Wesentlichen wie in und/oder im Zusammenhang mit mindestens einer der Figuren beschrieben und in den Ansprüchen definiert ist.
  • 1A veranschaulicht eine perspektivische Ansicht eines Teils einer beispielhaften Halbleiteranordnung gemäß einer Umsetzung der vorliegenden Anmeldung.
  • 1B veranschaulicht eine Querschnittsansicht einer beispielhaften Halbleiteranordnung gemäß einer Umsetzung der vorliegenden Anmeldung.
  • 2A veranschaulicht eine Draufsicht auf einen Teil einer beispielhaften Halbleiteranordnung gemäß einer Umsetzung der vorliegenden Anmeldung.
  • 2B veranschaulicht eine Querschnittsansicht einer beispielhaften Halbleiteranordnung gemäß einer Umsetzung der vorliegenden Anmeldung.
  • 3A veranschaulicht eine Draufsicht auf einen Teil einer beispielhaften Halbleiteranordnung gemäß einer Umsetzung der vorliegenden Anmeldung.
  • 3B veranschaulicht eine Querschnittsansicht einer beispielhaften Halbleiteranordnung gemäß einer Umsetzung der vorliegenden Anmeldung.
  • Die nachfolgende Beschreibung enthält spezifische Informationen, die Umsetzungen in der vorliegenden Offenbarung betreffen. Die Zeichnungen in der vorliegenden Anmeldung und ihre begleitende detaillierte Beschreibung beziehen sich auf rein beispielhafte Umsetzungen. Falls nicht anders angegeben, können gleiche oder sich entsprechende Elemente in den Figuren durch gleiche oder sich entsprechende Bezugszeichen angezeigt werden. Darüber hinaus sind die Zeichnungen und Darstellungen in der vorliegenden Anmeldung im Allgemeinen nicht maßstabsgetreu und sind nicht so zu verstehen, dass sie ihren aktuellen relativen Abmessungen entsprechen.
  • In Bezug auf die 1A und 1B veranschaulicht 1A eine perspektivische Ansicht eines Teils einer beispielhaften Halbleiteranordnung 100 gemäß einer Umsetzung der vorliegenden Anmeldung. 1B veranschaulicht eine Querschnittsansicht der beispielhaften Halbleiteranordnung 100 entlang der Linie B-B in 1A gemäß einer Umsetzung der vorliegenden Anmeldung. Wie in 1A dargestellt ist, ist die Halbleiteranordnung 100 auf ein Substrat 102 montiert. Die Halbleiteranordnung 100 umfasst einen Keramikbehälter 104, einen leitfähigen Träger 106, einen Dichtring 108, einen Deckel 110, Ösen oder Unterlegscheiben 112a und 112b und Anschlusselemente 114a und 114b. Wie in 1B dargestellt ist, umfasst die Halbleiteranordnung 100 auch einen Halbleiterchip 118, der durch eine Öffnung in dem Boden des Keramikbehälters 104 der Halbleiteranordnung 100 an der Oberseite 116 des leitfähigen Trägers 106 zum Beispiel mit einer Lötpaste befestigt ist.
  • Bei der vorliegenden Umsetzung ist die Halbleiteranordnung 100 ein hermetisches Gehäuse mit oberflächenmontierten Bauelementen (Surface Mount Device package, SMD-Gehäuse). Der Halbleiterchip 118 ist zum Beispiel hermetisch in dem Keramikbehälter 104 abgedichtet, sodass die Halbleiteranordnung 100 undurchlässig für Feuchtigkeit und schädliche Gasarten ist. Der Keramikbehälter 104 kann zum Beispiel ein keramisches Material mit einer relativ geringen Massendichte wie zum Beispiel Aluminiumoxid oder Aluminiumnitrid umfassen. Bei einer Umsetzung kann der Keramikbehälter 104 einen CTE in einem Bereich von 4 bis 7 Teilen pro Million pro Grad Celsius (parts per million per degree Centigrade, ppm/°C) aufweisen. Der Dichtring 108 und der Deckel 110 können ein Material mit einer relativ großen Massendichte wie zum Beispiel Kovar umfassen. Bei einer Umsetzung können sowohl der Dichtring 108 als auch der Deckel 110 einen CTE in einem Bereich von 5 bis 6 ppm/°C umfassen. Wie in 1A dargestellt ist, sind die Ösen oder Unterlegscheiben 112a und 112b auf einer Seitenwand des Keramikbehälters 104 ausgebildet, an der sich die Anschlusselemente 114a und 114b durch die Ösen oder Unterlegscheiben 112a bzw. 112b in den Keramikbehälter 104 erstrecken. Die Anschlusselemente 114a und 114b können mit einer oder mehreren Elektroden auf dem (in 1B gezeigten) Halbleiterchip 118 innerhalb der Halbleiteranordnung 100 zum Beispiel durch einen oder mehrere Bonddrähte (z.B. den Bonddraht 120a) elektrisch verbunden sein. Bei einer Umsetzung können die Ösen oder Unterlegscheiben 112a und 112b ein keramisches Material wie zum Beispiel Aluminiumoxid umfassen. Bei einer Umsetzung können die Ösen oder Unterlegscheiben 112a und 112b ein leitfähiges Material wie zum Beispiel Kupfer, eine Kupferlegierung oder Ähnliches umfassen. Bei einer Umsetzung können die Anschlusselemente 114a und 114b Kupfer, eine Kupferlegierung oder Ähnliches umfassen.
  • Es ist selbstverständlich, dass die Halbleiteranordnung 100, das einen Halbleiterchip 118 und Bonddrähte 120a in dem Keramikbehälter 104 aufweist, in einer (in den 1A und 1B nicht ausdrücklich gezeigten) Spritzmasse zum Beispiel durch Spritzgießen eingegossen werden kann. Es ist auch selbstverständlich, dass andere (in den 1A und 1B nicht ausdrücklich gezeigte) Schaltkreiskomponenten und/oder Halbleiteranordnungen in und/oder auf dem Substrat 102 gebildet werden können. Bei einer Umsetzung kann das Substrat 102 eine gedruckte Leiterplatte (Printed Circuit Board, PCB) sein, die eine oder mehrere Schichten aufweist. Das Substrat 102 kann auch (in den 1A und 1B nicht ausdrücklich gezeigte) leitfähige Leiterbahnen umfassen, um weitere Schaltkreiskomponenten und/oder Halbleiteranordnungen in oder auf dem Substrat 102 elektrisch zu verbinden.
  • Wie in 1B dargestellt ist, ist auf der Oberseite 116 des leitfähigen Trägers 106 ein Halbleiterchip 118 durch die Öffnung in dem Boden des Keramikbehälters 104 der Halbleiteranordnung 100 ausgebildet. Bei einer Umsetzung umfasst der Halbleiterchip 118 ein oder mehrere (in 1B nicht ausführlich gezeigte) Halbleiterbauelemente. Bei einer Umsetzung umfasst der Halbleiterchip 118 ein Halbleitermaterial aus der IV. Hauptgruppe, wie zum Beispiel Silicium, Siliciumkarbid (SiC) oder Ähnliches. Bei einer weiteren Umsetzung kann der Halbleiterchip 118 ein Halbleitermaterial aus der III.–V. Hauptgruppe, wie zum Beispiel Galliumnitrid (GaN), Aluminiumgalliumnitrid (AlGaN) oder Ähnliches umfassen. Bei weiteren Umsetzungen kann der Halbleiterchip 118 ein beliebiges anderes geeignetes Halbleitermaterial umfassen. Der Halbleiterchip 118 kann auch seitlich und/oder vertikal leitende Leistungshalbleiterbauelemente wie zum Beispiel Metall-Oxid-Halbleiter-Feldeffekttransistoren (Metal Oxide Semiconductor Field Effect Transistors, FETs), Bipolartransistoren mit isolierter Gate-Elektrode (Insulated Gate Bipolar Transistors, IGBTs) oder Ähnliches umfassen. Bei einer Umsetzung kann der Halbleiterchip ein oder mehrere Leistungshalbleiterbauelemente der III.–V. Hauptgruppe oder Leistungshalbleiterbauelemente der IV. Hauptgruppe umfassen.
  • Wie in 1B dargestellt ist, erstreckt sich das Anschlusselement 114a durch die Öse oder Unterlegscheibe 112a in den Keramikbehälter 104 und ist über den Bonddraht 120a mit dem Halbleiterchip 118 elektrisch verbunden. Es ist selbstverständlich, dass das Anschlusselement 114b ähnlich wie das Anschlusselement 114a, wie in 1A dargestellt ist, sich auch durch die (in 1A gezeigte) Öse oder Unterlegscheibe 112b in den Keramikbehälter 104 erstrecken kann und durch einen anderen (in den 1A und 1B nicht ausdrücklich gezeigten) Bonddraht mit dem Halbleiterchip 118 elektrisch verbunden sein kann. Bei der vorliegenden Umsetzung kann das Anschlusselement 114a mit einer Steuerelektrode (z.B. einer Gate-Elektrode) auf einer Oberseite des Halbleiterchips 118 in der Halbleiteranordnung 100 verbunden sein, während das Anschlusselement 114b mit einer Leistungselektrode (z.B. einer Source-Elektrode) auf der Oberseite des Halbleiterchips 118 verbunden sein kann. Der Halbleiterchip 118 kann auch eine Leistungselektrode (z.B. eine Drain-Elektrode) auf einer Unterseite des Halbleiterchips 118 aufweisen. Eine Anschlussfläche 106a des leitfähigen Trägers 106 ist mechanisch und elektrisch mit der Leistungselektrode (z.B. der Drain-Elektrode auf der Unterseite des Halbleiterchips 118 verbunden. Ein Montagesteg 106b ist mechanisch und elektrisch mit dem Substrat 102 verbunden. Die Anschlussfläche 106a und der Montagesteg 106b können durch Weichlöten, Hartlöten oder einen beliebigen anderen Prozess aneinander befestigt werden. Von daher stellt der leitfähige Träger 106 durch die Öffnung in dem Boden des Keramikbehälters 104 eine elektrische Verbindung des Halbleiterchips 118 mit dem Substrat 102 her.
  • Bei der vorliegenden Umsetzung ist der leitfähige Träger 106 ein mehrschichtiger Träger, der mindestens zwei Schichten leitfähiges Material aufweist. Wie in den 1A und 1B dargestellt ist, umfasst der leitfähige Träger 106 eine erste Schicht, welche die Anschlussfläche 106a aufweist, die mechanisch und elektrisch mit der Leistungselektrode (z.B. der Drain-Elektrode) auf der Unterseite des Halbleiterchips 118 innerhalb der Halbleiteranordnung 100 verbunden ist. Gemäß Umsetzungen der vorliegenden Anmeldung ist es wichtig, dass die Anschlussfläche 106a einen CTE aufweist, der sehr nahe an dem CTE des Keramikbehälters 104 liegt. Bei einer Umsetzung kann die Anschlussfläche 106a einen CTE aufweisen, der gleich dem CTE des Keramikbehälters 104 ist. Bei einer weiteren Umsetzung kann die Anschlussfläche 106a einen CTE aufweisen, der geringfügig verschieden von dem (z.B. größer oder kleiner als der) CTE des Keramikbehälters 104 ist. Die Anschlussfläche 106a kann zum Beispiel einen CTE in einem Bereich von 4 bis 8 ppm/°C aufweisen. Da der CTE der Anschlussfläche 106a sehr nahe an dem CTE des Keramikbehälters 104 liegt, ist die Anschlussfläche 106a dazu ausgebildet, um die mechanischen und thermischen Spannungen aufgrund von Temperaturwechselbeanspruchungen auf den Keramikbehälter 104 erheblich zu verringern und/oder auf ein Mindestmaß herabzusetzen, wodurch die strukturelle Unversehrtheit der Halbleiteranordnung 100 verbessert wird. Bei der vorliegenden Umsetzung kann die Anschlussfläche 106a eine im Wesentlichen gleichförmige Kupfer-Wolfram-Zusammensetzung (CuW-Zusammensetzung) aufweisen. Bei einer weiteren Umsetzung kann die Anschlussfläche 106a eine im Wesentlichen gleichförmige Zusammensetzung aus einem beliebigen metallischen oder nichtmetallischen leitfähigen Material, wie zum Beispiel Kovar oder Kupfermolybdän (CuMo), aufweisen.
  • Wie in den 1A und 1B dargestellt ist, umfasst der leitfähige Träger 106 auch eine zweite Schicht, die einen Montagesteg 106b aufweist, der unter der Anschlussfläche 106a gebildet ist und dazu ausgebildet ist, die Anschlussfläche 106a mit dem Substrat 102 elektrisch zu verbinden. Von daher kann der leitfähige Träger 106, der eine Anschlussfläche 106a und einen Montagesteg 106b aufweist, dazu ausgebildet sein, die Leistungselektrode des Halbleiterchips 118 durch die Öffnung im Boden des Keramikbehälters 104 mit einer oder mehreren (in den 1A und 1B nicht ausdrücklich gezeigten) leitfähigen Leiterbahnen in und/oder auf dem Substrat 102 elektrisch zu verbinden. Gemäß Umsetzungen der vorliegenden Anmeldung ist es wichtig, dass der Montagesteg 106b einen CTE aufweist, der zwischen dem CTE der Anschlussfläche 106a und dem CTE des Substrats 102 liegt. Bei einer Umsetzung kann der CTE des Montagestegs 106b größer als oder gleich groß wie der CTE der Anschlussfläche 106a sein und kleiner als oder gleich groß wie der CTE des Substrats 102 sein. In einem Fall, bei dem das Substrat 102 zum Beispiel eine PCB ist, die einen CTE in einem Bereich von 13 bis 18 ppm/°C aufweist (z.B. eine FR4-PCB, die einen CTE von 13 bis 14 ppm/°C aufweist, oder eine Polyimid-PCB, die einen CTE von 17 bis 18 ppm/°C aufweist), und der Keramikbehälter 104 der Halbleiteranordnung 100 ein Keramikbehälter ist, der einen CTE in einem Bereich von 4 bis 7 ppm/°C aufweist (z.B. ein Aluminiumoxid-Gehäuse, das einen CTE von ungefähr 7 ppm/°C aufweist), kann der Montagesteg 106b einen CTE in einem Bereich von 7 bis 13 ppm/°C, wie zum Beispiel 10 ppm/°C, aufweisen, um einen Pufferschritt bereitzustellen, mit dem die thermischen Spannungen entspannt werden, die sich aus der CTE-Diskrepanz zwischen dem Keramikbehälter 104 und dem Substrat 102 ergeben. Bei einer weiteren Umsetzung kann der CTE des Montagestegs 106b kleiner als oder gleich groß wie der CTE der Anschlussfläche 106a sein und größer als oder gleich groß wie der CTE des Substrats 102. In einem Fall, bei dem das Substrat 102 zum Beispiel eine Keramik-PCB ist, die einen CTE aufweist, der geringfügig kleiner ist als der CTE des Keramikbehälters 104, kann der Montagesteg 106b einen CTE aufweisen, der zwischen dem CTE des Keramikbehälters 104 und dem CTE der Keramik-PCB, zum Beispiel bei ungefähr 7 ppm/°C liegt. Somit können Umsetzungen der vorliegenden Anmeldung durch die sorgfältige Auswahl des Materials für den Montagesteg 106b die mechanischen und thermischen Spannungen wirkungsvoll verringern, die sich aus der CTE-Diskrepanz zwischen der Halbleiteranordnung 100 und dem Substrat 102 ergeben, die jeweils aus einem beliebigen Material hergestellt sind. Von daher kann die Halbleiteranordnung 100, das einen Montagesteg 106b aufweist, auf allen Arten von PCBs oberflächenmontiert werden.
  • Da der CTE des Montagestegs 106b zwischen dem CTE der Anschlussfläche 106a und dem CTE des Substrats 102 liegt, ist der Montagesteg 106b so dazu ausgebildet, dass er als eine Pufferschicht dient, um die mechanischen und thermischen Spannungen, die sich aus der CTE-Diskrepanz zwischen dem Keramikbehälter 104 und dem Substrat 102 ergeben, erheblich zu verringern und/oder auf ein Mindestmaß herabzusetzen, wodurch die strukturelle Unversehrtheit der Halbleiteranordnung 100 verbessert wird und Risse in dem Keramikbehälter 104 verhindert werden. Bei der vorliegenden Umsetzung kann der Montagesteg 106b eine im Wesentlichen gleichförmige Kupfer-Molybdän-Zusammensetzung (CuMo-Zusammensetzung) aufweisen. Bei einer weiteren Umsetzung kann der Montagesteg 106b eine im Wesentlichen gleichförmige Zusammensetzung aus einem beliebigen metallischen oder nichtmetallischen leitfähigen Material, wie zum Beispiel Kupferwolfram, aufweisen, das einen CTE zwischen denjenigen des Keramikbehälters 104 und des Substrats 102 besitzt.
  • Somit kann der leitfähige Träger 106, der eine Anschlussfläche 106a mit einem CTE, der in der Nähe des CTE des Keramikbehälters 104 liegt, und einen Montagesteg 106b mit einem CTE zwischen denjenigen des Keramikbehälters 104 und des Substrats 102 aufweist, eine allmähliche Änderung des CTE zwischen der Halbleiteranordnung 100 und dem Substrat 102 bereitstellen, sodass die mechanischen und thermischen Spannungen, die sich aus der CTE-Diskrepanz zwischen der Halbleiteranordnung 100 und dem Substrat 102 ergeben, im Wesentlichen verringert und/oder auf ein Mindestmaß herabgesetzt werden können.
  • Wie in den 1A und 1B dargestellt ist, erstreckt sich der Montagesteg 106b weder in der x-Richtung noch in der y-Richtung bis an die Ränder der Anschlussfläche 106a. Die Erfinder der vorliegenden Anmeldung haben herausgefunden, dass für die CTE-Diskrepanz zwischen dem Keramikbehälter 104 und dem Substrat 102 eine bestimmte Größe der Länge (z.B. in der x-Richtung) und eine bestimmte Größe der Breite (z.B. in der y-Richtung) erforderlich ist, damit sich mechanische und thermische Spannungen aufbauen. Somit kann eine Verringerung der Größe des Montagestegs 106b in der x- und in der y-Richtung die Größe der mechanischen und thermischen Spannungen in einer Ebene (z.B. der x-y-Ebene) auf den Keramikbehälter 104 erheblich verringern. Dies kann auch die mechanischen und thermischen Spannungen an der Lötverbindung zwischen dem Montagesteg 106b und dem Substrat 102 verringern. Außerdem kann der Montagesteg 106b des leitfähigen Trägers 106 einen großen Freiraum zwischen der Halbleiteranordnung 100 und dem Substrat 102 bereitstellen, was das Entfernen von Flussmittelrückständen nach dem Löten der Halbleiteranordnung 100 auf das Substrat 102 wesentlich einfacher macht.
  • In Bezug auf die 2A und 2B veranschaulicht 2A eine Draufsicht auf einen Teil einer beispielhaften Halbleiteranordnung 200 gemäß einer Umsetzung der vorliegenden Anmeldung. 2B veranschaulicht eine Querschnittsansicht der beispielhaften Halbleiteranordnung 200 entlang der Linie B-B in 2A gemäß einer Umsetzung der vorliegenden Anmeldung. Wie in 2A dargestellt ist, wobei ähnliche Bezugszeichen ähnliche Merkmale in der Halbleiteranordnung 100 der 1A und 1B darstellen, ist die Halbleiteranordnung 200 auf ein Substrat 202, wie zum Beispiel eine PCB, montiert. Die Halbleiteranordnung 200 umfasst einen Keramikbehälter 204, einen leitfähigen Träger 206, einen Dichtring 208, einen Deckel 210, Ösen oder Unterlegscheiben 212a und 212b, Anschlusselemente 214a und 214b, Bonddrähte 220a, 220b und 220c, und einen Halbleiterchip 218. Es wird darauf hingewiesen, dass der Dichtring 208 und der Deckel 210 der Halbleiteranordnung 200 in 2A deutlichkeitshalber weggelassen wurden, aber ansonsten vorhanden wären, wie in 2B dargestellt ist.
  • Wie in den 2A und 2B zur Halbleiteranordnung 200 dargestellt ist, ist der Halbleiterchip 218 durch eine Öffnung in dem Boden des Keramikbehälters 204 an einer Oberseite 216 des leitfähigen Trägers 206 zum Beispiel durch Lötpaste befestigt. Bei einer Umsetzung umfasst der Halbleiterchip 218 ein oder mehrere (in 2A nicht ausführlich gezeigte) Halbleiterbauelemente. Bei einer Umsetzung umfasst der Halbleiterchip 218 ein Halbleitermaterial aus der IV. Hauptgruppe, wie zum Beispiel Silicium, Siliciumcarbid (SiC) oder Ähnliches. Bei einer weiteren Umsetzung kann der Halbleiterchip 218 ein Halbleitermaterial aus der III.–V. Hauptgruppe, wie zum Beispiel Galliumnitrid (GaN), Aluminiumgalliumnitrid (AlGaN) oder Ähnliches umfassen. Bei weiteren Umsetzungen kann der Halbleiterchip 218 ein beliebiges anderes geeignetes Halbleitermaterial umfassen. Der Halbleiterchip 218 kann auch seitlich und/oder vertikal leitende Leistungshalbleiterbauelemente wie zum Beispiel Metall-Oxid-Halbleiter-Feldeffekttransistoren (Metal Oxide Semiconductor Field Effect Transistors, FETs), Bipolartransistoren mit isolierter Gate-Elektrode (Insulated Gate Bipolar Transistors, IGBTs) oder Ähnliches umfassen.
  • Wie in 2A dargestellt ist, erstreckt sich das Anschlusselement 214a durch die Öse oder Unterlegscheibe 212a in den Keramikbehälter 204 und ist über den Bonddraht 220a mit dem Halbleiterchip 218 elektrisch verbunden. Das Anschlusselement 214b erstreckt sich durch die Öse oder Unterlegscheibe 212b in den Keramikbehälter 204 und ist über die Bonddrähte 220b und 220c mit dem Halbleiterchip 218 elektrisch verbunden. Bei der vorliegenden Umsetzung kann das Anschlusselement 214a mit einer Steuerelektrode (z.B. einer Gate-Elektrode) auf einer Oberseite des Halbleiterchips 218 in der Halbleiteranordnung 200 verbunden sein, während das Anschlusselement 214b mit einer Leistungselektrode (z.B. einer Source-Elektrode) auf der Oberseite des Halbleiterchips 218 verbunden sein kann. Der Halbleiterchip 218 kann auch eine Leistungselektrode (z.B. eine Drain-Elektrode) auf einer Unterseite des Halbleiterchips 218 aufweisen. Eine Anschlussfläche 206a des leitfähigen Trägers 206 ist mechanisch und elektrisch mit der Leistungselektrode (z.B. der Drain-Elektrode auf der Unterseite des Halbleiterchips 218 verbunden. Ein Montagesteg 206b ist mechanisch und elektrisch mit dem Substrat 202 verbunden. Die Anschlussfläche 206a und der Montagesteg 206b können durch Weichlöten, Hartlöten oder einen beliebigen anderen Prozess aneinander befestigt werden. Von daher stellt der leitfähige Träger 206 durch die Öffnung in dem Boden des Keramikbehälters 204 eine elektrische Verbindung des Halbleiterchips 218 mit dem Substrat 202 her.
  • Bei der vorliegenden Umsetzung ist der leitfähige Träger 206 ein mehrschichtiger Träger, der mindestens zwei Schichten leitfähiges Material aufweist. Wie in den 2A und 2B dargestellt ist, umfasst der leitfähige Träger 206 eine erste Schicht, welche die Anschlussfläche 206a aufweist, die mechanisch und elektrisch mit der Leistungselektrode (z.B. der Drain-Elektrode) auf der Unterseite des Halbleiterchips 218 innerhalb der Halbleiteranordnung 200 verbunden ist. Gemäß Umsetzungen der vorliegenden Anmeldung ist es wichtig, dass die Anschlussfläche 206a einen CTE aufweist, der sehr nahe an dem CTE des Keramikbehälters 204 liegt. Bei einer Umsetzung kann die Anschlussfläche 206a einen CTE aufweisen, der gleich dem CTE des Keramikbehälters 204 ist. Bei einer weiteren Umsetzung kann die Anschlussfläche 206a einen CTE aufweisen, der geringfügig verschieden von dem (z.B. größer oder kleiner als der) CTE des Keramikbehälters 204 ist. Die Anschlussfläche 206a kann zum Beispiel einen CTE in einem Bereich von 4 bis 8 ppm/°C aufweisen. Da der CTE der Anschlussfläche 206a sehr nahe an dem CTE des Keramikbehälters 204 liegt, ist die Anschlussfläche 206a dazu ausgebildet, die mechanischen und thermischen Spannungen aufgrund von Temperaturwechselbeanspruchungen auf den Keramikbehälter 204 erheblich zu verringern und/oder auf ein Mindestmaß herabzusetzen, wodurch die strukturelle Unversehrtheit der Halbleiteranordnung 200 verbessert wird. Bei der vorliegenden Umsetzung kann die Anschlussfläche 206a eine im Wesentlichen gleichförmige Kupfer-Wolfram-Zusammensetzung (CuW-Zusammensetzung) aufweisen. Bei einer weiteren Umsetzung kann die Anschlussfläche 206a eine im Wesentlichen gleichförmige Zusammensetzung aus einem beliebigen metallischen oder nichtmetallischen leitfähigen Material, wie zum Beispiel Kovar oder Kupfermolybdän (CuMo), aufweisen.
  • Wie in den 2A und 2B dargestellt ist, umfasst der leitfähige Träger 206 auch eine zweite Schicht, die einen Montagesteg 206b aufweist, der unter der Anschlussfläche 206a gebildet ist und dazu ausgebildet ist, die Anschlussfläche 206a mit dem Substrat 202 elektrisch zu verbinden. Von daher kann der leitfähige Träger 206, der eine Anschlussfläche 206a und einen Montagesteg 206b aufweist, dazu ausgebildet sein, die Leistungselektrode des Halbleiterchips 218 durch die Öffnung im Boden des Keramikbehälters 204 mit einer oder mehreren (in den 2A und 2B nicht ausdrücklich gezeigten) leitfähigen Leiterbahnen in und/oder auf dem Substrat 202 elektrisch zu verbinden. Gemäß Umsetzungen der vorliegenden Anmeldung ist es wichtig, dass der Montagesteg 206b einen CTE aufweist, der zwischen dem CTE der Anschlussfläche 206a und dem CTE des Substrats 202 liegt. Bei einer Umsetzung kann der CTE des Montagestegs 206b größer als oder gleich groß wie der CTE der Anschlussfläche 206a sein und kleiner als oder gleich groß wie der CTE des Substrats 202. In einem Fall, bei dem das Substrat 202 zum Beispiel eine PCB ist, die einen CTE in einem Bereich von 13 bis 18 ppm/°C aufweist (z.B. eine FR4-PCB, die einen CTE von 13 bis 14 ppm/°C aufweist, oder eine Polyimid-PCB, die einen CTE von 17 bis 18 ppm/°C aufweist), und der Keramikbehälter 204 der Halbleiteranordnung 200 ein Keramikbehälter ist, der einen CTE in einem Bereich von 4 bis 7 ppm/°C aufweist (z.B. ein Aluminiumoxid-Gehäuse, das einen CTE von ungefähr 7 ppm/°C aufweist), kann der Montagesteg 206b einen CTE in einem Bereich von 7 bis 13 ppm/°C, wie zum Beispiel 10 ppm/°C, aufweisen, um einen Pufferschritt bereitzustellen, mit dem die thermischen Spannungen entspannt werden, die sich aus der CTE-Diskrepanz zwischen dem Keramikbehälter 204 und dem Substrat 202 ergeben. Bei einer weiteren Umsetzung kann der CTE des Montagestegs 206b kleiner als oder gleich groß wie der CTE der Anschlussfläche 206a sein und größer als oder gleich groß wie der CTE des Substrats 202. In einem Fall, bei dem das Substrat 202 zum Beispiel eine Keramik-PCB ist, die einen CTE aufweist, der geringfügig kleiner ist als der CTE des Keramikbehälters 204, kann der Montagesteg 206b einen CTE aufweisen, der zwischen dem CTE des Keramikbehälters 104 und dem CTE der Keramik-PCB, zum Beispiel bei ungefähr 7 ppm/°C liegt. Somit können Umsetzungen der vorliegenden Anmeldung durch die sorgfältige Auswahl des Materials für den Montagesteg 206b die mechanischen und thermischen Spannungen wirkungsvoll verringern, die sich aus der CTE-Diskrepanz zwischen der Halbleiteranordnung 200 und dem Substrat 202 ergeben, die jeweils aus einem beliebigen Material hergestellt sind. Von daher kann die Halbleiteranordnung 200, das einen Montagesteg 206b aufweist, auf allen Arten von PCBs oberflächenmontiert werden.
  • Da der CTE des Montagestegs 206b zwischen dem CTE der Anschlussfläche 206a und dem CTE des Substrats 202 liegt, ist der Montagesteg 206b so dazu ausgebildet, dass er als eine Pufferschicht dient, um die mechanischen und thermischen Spannungen, die sich aus der CTE-Diskrepanz zwischen dem Keramikbehälter 204 und dem Substrat 202 ergeben, erheblich zu verringern und/oder auf ein Mindestmaß herabzusetzen, wodurch die strukturelle Unversehrtheit der Halbleiteranordnung 200 verbessert wird und Risse in dem Keramikbehälter 204 verhindert werden. Bei der vorliegenden Umsetzung kann der Montagesteg 206b eine im Wesentlichen gleichförmige Kupfer-Molybdän-Zusammensetzung (CuMo-Zusammensetzung) aufweisen. Bei einer weiteren Umsetzung kann der Montagesteg 206b eine im Wesentlichen gleichförmige Zusammensetzung aus einem beliebigen metallischen oder nichtmetallischen leitfähigen Material, wie zum Beispiel Kupferwolfram, aufweisen, das einen CTE zwischen denjenigen des Keramikbehälters 204 und des Substrats 202 besitzt.
  • Somit kann der leitfähige Träger 206, der eine Anschlussfläche 206a mit einem CTE, der in der Nähe des CTE des Keramikbehälters 204 liegt, und einen Montagesteg 206b mit einem CTE zwischen denjenigen des Keramikbehälters 204 und des Substrats 202 aufweist, eine allmähliche Änderung des CTE zwischen der Halbleiteranordnung 200 und dem Substrat 202 bereitstellen, sodass die mechanischen und thermischen Spannungen, die sich aus der CTE-Diskrepanz zwischen der Halbleiteranordnung 200 und dem Substrat 202 ergeben, im Wesentlichen verringert und/oder auf ein Mindestmaß herabgesetzt werden können.
  • Wie in den 2A und 2B dargestellt ist, haben der Montagesteg 206b und die Anschlussfläche 206a in der x-Richtung die gleiche Länge. Bei der vorliegenden Umsetzung erstreckt sich der Montagesteg 206b jedoch in der y-Richtung nicht bis an die Ränder der Anschlussfläche 206a. Somit kann eine Verringerung der Größe des Montagestegs 206b in der y-Richtung die Größe der mechanischen und thermischen Spannungen in einer Ebene (z.B. der x-y-Ebene) auf den Keramikbehälter 204 erheblich verringern. Dies kann auch die thermischen und mechanischen Spannungen an der Lötverbindung zwischen dem Montagesteg 206b und dem Substrat 202 verringern. Außerdem kann der Montagesteg 206b des leitfähigen Trägers 206 auch einen großen Freiraum zwischen der Halbleiteranordnung 200 und dem Substrat 202 bereitstellen, was das Entfernen von Flussmittelrückständen nach dem Löten der Halbleiteranordnung 200 auf das Substrat 202 wesentlich einfacher macht. Bei einer Umsetzung können der Montagesteg 206b und die Anschlussfläche 206a die gleiche Länge (z.B. in der x-Richtung) und die gleiche Breite (z.B. in der y-Richtung) aufweisen.
  • In Bezug auf die 3A und 3B veranschaulicht 3A eine Draufsicht auf einen Teil einer beispielhaften Halbleiteranordnung 300 gemäß einer Umsetzung der vorliegenden Anmeldung. 3B veranschaulicht eine Querschnittsansicht der beispielhaften Halbleiteranordnung 300 entlang der Linie B-B in 3A gemäß einer Umsetzung der vorliegenden Anmeldung. Wie in 3A dargestellt ist, wobei ähnliche Bezugszeichen ähnliche Merkmale in der Halbleiteranordnung 100 der 1A und 1B darstellen, ist die Halbleiteranordnung 300 auf ein Substrat 302, wie zum Beispiel eine PCB, montiert. Die Halbleiteranordnung 300 umfasst einen Keramikbehälter 304, einen leitfähigen Träger 306, einen Dichtring 308, einen Deckel 310, Ösen oder Unterlegscheiben 312a und 312b, Anschlusselemente 314a und 314b, Bonddrähte 320a, 320b und 320c, und einen Halbleiterchip 318. Es wird darauf hingewiesen, dass der Dichtring 308 und der Deckel 310 der Halbleiteranordnung 300 in 3A deutlichkeitshalber weggelassen wurden, aber ansonsten vorhanden wären, wie in 3B dargestellt ist.
  • Wie in den 3A und 3B zur Halbleiteranordnung 300 dargestellt ist, ist der Halbleiterchip 318 durch eine Öffnung in dem Boden des Keramikbehälters 304 an einer Oberseite 316 des leitfähigen Trägers 206 zum Beispiel durch Lötpaste befestigt. Bei einer Umsetzung umfasst der Halbleiterchip 318 ein oder mehrere (in 3A nicht ausführlich gezeigte) Halbleiterbauelemente. Bei einer Umsetzung umfasst der Halbleiterchip 318 ein Halbleitermaterial aus der IV. Hauptgruppe, wie zum Beispiel Silicium, Siliciumkarbid (SiC) oder Ähnliches. Bei einer weiteren Umsetzung kann der Halbleiterchip 318 ein Halbleitermaterial aus der III.–V. Hauptgruppe, wie zum Beispiel Galliumnitrid (GaN), Aluminiumgalliumnitrid (AlGaN) oder Ähnliches umfassen. Bei weiteren Umsetzungen kann der Halbleiterchip 318 ein beliebiges anderes geeignetes Halbleitermaterial umfassen. Der Halbleiterchip 318 kann auch seitlich und/oder vertikal leitende Leistungshalbleiterbauelemente, wie zum Beispiel Metall-Oxid-Halbleiter-Feldeffekttransistoren (Metal Oxide Semiconductor Field Effect Transistors, FETs), Bipolartransistoren mit isolierter Gate-Elektrode (Insulated Gate Bipolar Transistors, IGBTs) oder Ähnliches umfassen.
  • Wie in 3A dargestellt ist, erstreckt sich das Anschlusselement 314a durch die Öse oder Unterlegscheibe 312a in den Keramikbehälter 304 und ist über den Bonddraht 320a mit dem Halbleiterchip 318 elektrisch verbunden. Das Anschlusselement 314b erstreckt sich durch die Öse oder Unterlegscheibe 312b in den Keramikbehälter 304 und ist über die Bonddrähte 320b und 320c mit dem Halbleiterchip 318 elektrisch verbunden. Bei der vorliegenden Umsetzung kann das Anschlusselement 314a mit einer Steuerelektrode (z.B. einer Gate-Elektrode) auf einer Oberseite des Halbleiterchips 318 in der Halbleiteranordnung 300 verbunden sein, während das Anschlusselement 314b mit einer Leistungselektrode (z.B. einer Source-Elektrode) auf der Oberseite des Halbleiterchips 318 verbunden sein kann. Der Halbleiterchip 318 kann auch eine Leistungselektrode (z.B. eine Drain-Elektrode) auf einer Unterseite des Halbleiterchips 318 aufweisen. Eine Anschlussfläche 306a des leitfähigen Trägers 306 ist mechanisch und elektrisch mit der Leistungselektrode (z.B. der Drain-Elektrode) auf der Unterseite des Halbleiterchips 318 verbunden. Montagestege 306b sind mechanisch und elektrisch mit dem Substrat 302 verbunden. Die Anschlussfläche 306a und die Montagestege 306b können durch Weichlöten, Hartlöten oder einen beliebigen anderen Prozess aneinander befestigt werden. Von daher stellt der leitfähige Träger 306 durch die Öffnung in dem Boden des Keramikbehälters 304 eine elektrische Verbindung des Halbleiterchips 318 mit dem Substrat 302 her.
  • Bei der vorliegenden Umsetzung ist der leitfähige Träger 306 ein mehrschichtiger Träger, der mindestens zwei Schichten eines leitfähigen Materials aufweist. Wie in den 3A und 3B dargestellt ist, umfasst der leitfähige Träger 306 eine erste Schicht, welche die Anschlussfläche 306a aufweist, die mechanisch und elektrisch mit der Leistungselektrode (z.B. der Drain-Elektrode) auf der Unterseite des Halbleiterchips 318 innerhalb der Halbleiteranordnung 300 verbunden ist. Gemäß Umsetzungen der vorliegenden Anmeldung ist es wichtig, dass die Anschlussfläche 306a einen CTE aufweist, der sehr nahe an dem CTE des Keramikbehälters 304 liegt. Bei einer Umsetzung kann die Anschlussfläche 306a einen CTE aufweisen, der gleich dem CTE des Keramikbehälters 304 ist. Bei einer weiteren Umsetzung kann die Anschlussfläche 306a einen CTE aufweisen, der geringfügig verschieden von dem (z.B. größer oder kleiner als der) CTE des Keramikbehälters 304 ist. Die Anschlussfläche 306a kann zum Beispiel einen CTE in einem Bereich von 4 bis 8 ppm/°C aufweisen. Da der CTE der Anschlussfläche 306a sehr nahe an dem CTE des Keramikbehälters 304 liegt, ist die Anschlussfläche 306a dazu ausgebildet, die mechanischen und thermischen Spannungen aufgrund von Temperaturwechselbeanspruchungen auf den Keramikbehälter 304 erheblich zu verringern und/oder auf ein Mindestmaß herabzusetzen, wodurch die strukturelle Unversehrtheit der Halbleiteranordnung 300 verbessert wird. Bei der vorliegenden Umsetzung kann die Anschlussfläche 306a eine im Wesentlichen gleichförmige Kupfer-Wolfram-Zusammensetzung (CuW-Zusammensetzung) aufweisen. Bei einer weiteren Umsetzung kann die Anschlussfläche 306a eine im Wesentlichen gleichförmige Zusammensetzung aus einem beliebigen metallischen oder nichtmetallischen leitfähigen Material, wie zum Beispiel Kovar oder Kupfermolybdän (CuMo), aufweisen.
  • Wie in den 3A und 3B dargestellt ist, umfasst der leitfähige Träger 306 auch eine zweite Schicht, die einige Montagestege 306b aufweist, die unter der Anschlussfläche 306a gebildet sind und dazu ausgebildet sind, die Anschlussfläche 306a mit dem Substrat 302 elektrisch zu verbinden. Von daher kann der leitfähige Träger 306, der eine Anschlussfläche 306a und Montagestege 306b aufweist, dazu ausgebildet sein, die Leistungselektrode des Halbleiterchips 318 durch die Öffnung im Boden des Keramikbehälters 304 mit einer oder mehreren (in den 3A und 3B nicht ausdrücklich gezeigten) leitfähigen Leiterbahnen in und/oder auf dem Substrat 302 elektrisch zu verbinden. Gemäß einer Umsetzung der vorliegenden Anmeldung ist es wichtig, dass die Montagestege 306b einen CTE aufweisen, der zwischen dem CTE der Anschlussfläche 306a und dem CTE des Substrats 302 liegt. Bei einer Umsetzung kann der CTE der Montagestege 306b größer als oder gleich groß wie der CTE der Anschlussfläche 306a sein und kleiner als oder gleich groß wie der CTE des Substrats 302. In einem Fall, bei dem das Substrat 302 zum Beispiel eine PCB ist, die einen CTE in einem Bereich von 13 bis 18 ppm/°C aufweist (z.B. eine FR4-PCB, die einen CTE von 13 bis 14 ppm/°C aufweist, oder eine Polyimid-PCB, die einen CTE von 17 bis 18 ppm/°C aufweist), und der Keramikbehälter 304 der Halbleiteranordnung 300 ein Keramikbehälter ist, der einen CTE in einem Bereich von 4 bis 7 ppm/°C aufweist (z.B. ein Aluminiumoxid-Gehäuse, das einen CTE von ungefähr 7 ppm/°C aufweist), können die Montagestege 306b jeweils einen CTE in einem Bereich von 7 bis 13 ppm/°C, wie zum Beispiel 10 ppm/°C, aufweisen, um einen Pufferschritt bereitzustellen, mit dem die thermischen Spannungen entspannt werden, die sich aus der CTE-Diskrepanz zwischen dem Keramikbehälter 304 und dem Substrat 302 ergeben. Bei einer weiteren Umsetzung kann der CTE der Montagestege 206b kleiner als oder gleich groß wie der CTE der Anschlussfläche 306a sein und größer als oder gleich groß wie der CTE des Substrats 302. In einem Fall, bei dem das Substrat 302 zum Beispiel eine Keramik-PCB ist, die einen CTE aufweist, der geringfügig kleiner ist als der CTE des Keramikbehälters 304, können die Montagestege 306b jeweils einen CTE aufweisen, der zwischen dem CTE des Keramikbehälters 304 und dem CTE der Keramik-PCB, zum Beispiel bei ungefähr 7 ppm/°C liegt. Somit können Umsetzungen der vorliegenden Anmeldung durch die sorgfältige Auswahl des Materials für die Montagestege 306b die mechanischen und thermischen Spannungen wirkungsvoll verringern, die sich aus der CTE-Diskrepanz zwischen der Halbleiteranordnung 300 und dem Substrat 302 ergeben, die jeweils aus einem beliebigen Material hergestellt sind. Von daher kann die Halbleiteranordnung 300, das Montagestege 306b aufweist, auf allen Arten von PCBs oberflächenmontiert werden.
  • Da der CTE der Montagestege 306b zwischen dem CTE der Anschlussfläche 306a und dem CTE des Substrats 302 liegt, sind die Montagestege 306b so dazu ausgebildet, dass sie als eine Pufferschicht dienen, welche die mechanischen und thermischen Spannungen, die sich aus der CTE-Diskrepanz zwischen dem Keramikbehälter 304 und dem Substrat 302 ergeben, erheblich verringern und/oder auf ein Mindestmaß herabsetzen, wodurch die strukturelle Unversehrtheit der Halbleiteranordnung 300 verbessert wird und Risse in dem Keramikbehälter 304 verhindert werden. Bei der vorliegenden Umsetzung können die Montagestege 306b jeweils eine im Wesentlichen gleichförmige Kupfer-Molybdän-Zusammensetzung (CuMo-Zusammensetzung) aufweisen. Bei einer weiteren Umsetzung können die Montagestege 306b jeweils eine im Wesentlichen gleichförmige Zusammensetzung aus einem beliebigen metallischen oder nichtmetallischen leitfähigen Material, wie zum Beispiel Kupferwolfram, aufweisen.
  • Somit kann der leitfähige Träger 306, der eine Anschlussfläche 306a mit einem CTE, der in der Nähe des CTE des Keramikbehälters 304 liegt, und Montagestege 306b mit einem CTE zwischen denjenigen des Keramikbehälters 304 und des Substrats 302 aufweist, eine allmähliche Änderung des CTE zwischen der Halbleiteranordnung 300 und dem Substrat 302 bereitstellen, sodass die mechanischen und thermischen Spannungen, die sich aus der CTE-Diskrepanz zwischen der Halbleiteranordnung 300 und dem Substrat 302 ergeben, im Wesentlichen verringert und/oder auf ein Mindestmaß herabgesetzt werden können.
  • Wie in den 3A und 3B dargestellt ist, erstreckt sich jeder der Montagestege 306b weder in der x-Richtung noch in der y-Richtung bis an die Ränder der Anschlussfläche 306a.
  • Somit kann eine Verringerung der Größe jedes der Montagestege 306b in der x- und in der y-Richtung die Größe der mechanischen und thermischen Spannungen in einer Ebene (z.B. der x-y-Ebene) auf den Keramikbehälter 304 erheblich verringern. Dies kann auch die thermischen und mechanischen Spannungen an der Lötverbindung zwischen den Montagestegen 306b und dem Substrat 302 verringern. Außerdem können die Montagestege 306b des leitfähigen Trägers 306 auch einen großen Freiraum zwischen der Halbleiteranordnung 300 und dem Substrat 302 bereitstellen, was das Entfernen von Flussmittelrückständen nach dem Löten der Halbleiteranordnung 300 auf das Substrat 302 wesentlich einfacher macht. Es ist selbstverständlich, dass die zweite Schicht des leitfähigen Trägers 306 mehr als zwei Montagestege 306b aufweisen kann. Bei einer Umsetzung kann die zweite Schicht des leitfähigen Trägers 306 zum Beispiel vier Montagestege 306b in der Nähe von jeder Ecke der Anschlussfläche 306a aufweisen. Mehrere Montagestege 306b können die Gesamtmenge der mechanischen und thermischen Spannungen in einer Ebene in verschiedene örtlich begrenzte Bereiche zerstreuen, wodurch die gesamten mechanischen und thermischen Spannungen auf den Keramikbehälter 304 verringert werden.
  • Aus der obigen Beschreibung geht hervor, dass verschiedene Techniken für das Umsetzen der in der vorliegenden Anmeldung beschriebenen Konzepte verwendet werden können, ohne vom Umfang dieser Konzepte abzuweichen. Obwohl die Konzepte mit einem spezifischen Bezug auf bestimmte Umsetzungen beschrieben wurden, wird ein Durchschnittsfachmann darüber hinaus erkennen, dass Änderungen an der Form und den Einzelheiten vorgenommen werden können, ohne vom Umfang dieser Konzepte abzuweichen. Von daher sind die beschriebenen Umsetzungen in jeder Hinsicht als rein veranschaulichend, aber nicht als einschränkend zu verstehen. Es ist selbstverständlich, dass die vorliegende Anmeldung nicht auf die speziellen hier beschriebenen Umsetzungen beschränkt ist, sondern dass viele Umgestaltungen, Veränderungen und Substituierungen möglich sind, ohne vom Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleiteranordnung zum Montieren auf eine gedruckte Leiterplatte (Printed Circuit Board, PCB), wobei die Halbleiteranordnung aufweist: einen Halbleiterchip in einem Keramikbehälter; einen leitfähigen Träger, der an einer Oberseite des leitfähigen Trägers mit dem Halbleiterchip gekoppelt ist; wobei der leitfähige Träger eine erste Schicht mit einem ersten Wärmeausdehnungskoeffizienten (Coefficient of Thermal Expansion, CTE) und eine zweite Schicht, mit mindestens einen Montagesteg und einem zweiten CTE aufweist, wobei der leitfähige Träger dazu ausgebildet ist, thermische Spannungen in dem Keramikbehälter zu verringern.
  2. Halbleiteranordnung nach Anspruch 1, bei dem der erste CTE gleich oder geringfügig verschieden von einem CTE des Keramikbehälters ist.
  3. Halbleiteranordnung nach Anspruch 1 oder 2, bei dem der zweite CTE größer als der erste CTE ist.
  4. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, bei dem ein CTE der PCB größer als oder gleich groß wie der zweite CTE ist.
  5. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, bei dem die erste Schicht des leitfähigen Trägers Kupferwolfram aufweist.
  6. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, bei dem die zweite Schicht des leitfähigen Trägers Kupfermolybdän (CuMo) aufweist.
  7. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, bei dem der leitfähige Träger dazu ausgebildet ist, eine Leistungselektrode des Halbleiterchips mit der PCB elektrisch zu verbinden.
  8. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, bei dem der Halbleiterchip in dem Keramikbehälter hermetisch abgedichtet ist.
  9. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, bei dem der Halbleiterchip ein Gruppe III–V-Leistungshalbleiterbauelement oder ein Gruppe IV-Leistungshalbleiterbauelement aufweist.
  10. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, bei dem der Halbleiterchip einen Leistungsfeldeffekttransistor, einen Leistungsbipolartransistor mit isolierter Gate-Elektrode oder eine Leistungsdiode aufweist.
  11. Eine SMD-(Surface Mount Device)-Anordnung, die aufweist: einen Halbleiterchip, der in einem Keramikbehälter hermetisch abgedichtet ist; einen leitfähigen Träger, der an einer Oberseite des leitfähigen Trägers mit einer Leistungselektrode des Halbleiterchips gekoppelt ist; wobei der leitfähige Träger eine erste Schicht mit einem ersten Wärmeausdehnungskoeffizienten (Coefficient of Thermal Expansion, CTE) und eine zweite Schicht mit mindestens einem Montagesteg und einem zweiten CTE aufweist, wobei der leitfähige Träger dazu ausgebildet ist, thermische Spannungen in dem Keramikbehälter zu verringern.
  12. SMD-Anordnung nach Anspruch 11, bei der der erste CTE gleich oder geringfügig verschieden von einem CTE des Keramikbehälters ist.
  13. SMD-Anordnung nach Anspruch 11 oder 12, bei der der zweite CTE größer als der erste CTE ist.
  14. SMD-Anordnung nach einem der Ansprüche 11 bis 13, bei der die zweite Schicht des leitfähigen Trägers auf eine gedruckte Leiterplatte (Printed Circuit Board, PCB) montiert ist.
  15. SMD-Anordnung nach Anspruch 14, bei der ein CTE der PCB größer als oder gleich groß wie der zweite CTE ist.
  16. SMD-Anordnung nach einem der Ansprüche 11 bis 15, bei der die erste Schicht des leitfähigen Trägers Kupferwolfram aufweist.
  17. SMD-Anordnung nach einem der Ansprüche 11 bis 16, bei der die zweite Schicht des leitfähigen Trägers Kupfermolybdän (CuMo) aufweist.
  18. SMD-Anordnung nach einem der Ansprüche 11 bis 17, bei der der Halbleiterchip ein III-Nitrid-Leistungshalbleiterbauelement oder ein Gruppe-IV-Leistungshalbleiterbauelement aufweist.
  19. SMD-Anordnung nach einem der Ansprüche 11 bis 18, bei der der Halbleiterchip einen Leistungsfeldeffekttransistor, einen Leistungsbipolartransistor mit isolierter Gate-Elektrode oder eine Leistungsdiode aufweist.
  20. SMD-Anordnung nach einem der Ansprüche 11 bis 19, wobei der Halbleiterchip ein vertikal leitendes Leistungshalbleiterbauelement umfasst.
DE102016102476.7A 2015-02-26 2016-02-12 Halbleiteranordnung, die einen mehrschichtigen Träger aufweist Active DE102016102476B4 (de)

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US201562121364P 2015-02-26 2015-02-26
US62/121,364 2015-02-26
US14/948,072 US9559026B2 (en) 2015-02-26 2015-11-20 Semiconductor package having a multi-layered base
US14/948,072 2015-11-20

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