DE102015202256A1 - Halbleitervorrichtung, Verfahren zum Herstellen einer Halbleitervorrichtung und Positionslehre - Google Patents

Halbleitervorrichtung, Verfahren zum Herstellen einer Halbleitervorrichtung und Positionslehre Download PDF

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Abstract

Eine Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleitervorrichtung 200 bereitzustellen, die eine Vielzahl von kleinformatigen Halbleiter-Chips umfasst, die parallelgeschaltet zwischen einer isolierten Leiterplatte 3, die ein Leiterbild aufweist, und einer Anschlussklemme 19 angeordnet sind, wobei die Halbleitervorrichtung 200 beim Positionieren der Halbleiter-Chips eine hohe Genauigkeit aufweist. Die vorliegende Erfindung stellt auch ein Verfahren zum Herstellen einer derartigen Halbleitervorrichtung 200 und eine Positionslehre 100 zur Verwendung bei der Herstellung der Halbleitervorrichtung 200 bereit. Die Halbleitervorrichtung 200 umfasst: eine isolierte Leiterplatte 3, die ein Leiterbild aufweist; einen ersten Halbleiter-Chip mit einer rechteckigen Form, der über ein erstes Fügematerial mit dem Leiterbild verbunden ist; einen zweiten Halbleiter-Chip mit einer rechteckigen Form, der auf dem Leiterbild getrennt von dem ersten Halbleiter-Chip angeordnet und über ein zweites Fügematerial mit dem Leiterbild verbunden ist; und eine Anschlussklemme 19, die über dem ersten Halbleiter-Chip und dem zweiten Halbleiter-Chip angeordnet ist, über ein drittes Fügematerial mit dem ersten Halbleiter-Chip verbunden ist und über ein viertes Fügematerial mit dem zweiten Halbleiter-Chip verbunden ist. Die Anschlussklemme 19 weist ein Durchgangsloch 20 über einer Stelle zwischen dem ersten Halbleiter-Chip und dem zweiten Halbleiter-Chip auf.

Description

  • KREUZVERWEIS AUF VERWANDTE ANMELDUNG
  • Die vorliegende Anmeldung basiert auf der japanischen Patentanmeldung Nr. 2014-044683 , eingereicht am 7. März 2014, deren Inhalt hiermit zur Bezugnahme übernommen wird, und nimmt ihre Priorität in Anspruch.
  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft eine Positionslehre zur Verwendung bei der Herstellung eines Leistungshalbleitermoduls, beispielsweise einer Halbleitervorrichtung, die unter Verwendung der Lehre hergestellt wird, und ein Verfahren zum Herstellen der Halbleitervorrichtung.
  • Allgemeiner Stand der Technik
  • 16A und 16B zeigen einen wesentlichen Teil eines herkömmlichen Leistungshalbleitermoduls 500, wobei 16A eine Draufsicht ist und 16B eine Seitenansicht ist, von dem Pfeil A aus gesehen, der in 16A angegeben ist. Diese Figuren zeigen eine Zwischenproduktstruktur im Innern eines Harzgehäuses.
  • Das Leistungshalbleitermodul 500 umfasst: eine isolierte Leiterplatte 53, die ein Leiterbild aufweist, wie etwa ein direktes Kupferbonding (DCB); einen IGBT-Chip 51 und einen Siliziumdioden-Chip 52, der auf ein Leiterbild 53c der isolierten Leiterplatte 53, die ein Leiterbild aufweist, gelötet ist; eine erste Anschlussklemme 54, die an den IGBT-Chip 51 und den Siliziumdioden-Chip 52 angelötet ist; und eine zweite Anschlussklemme 55, die an das Leiterbild 53c angelötet ist. Das Leistungshalbleitermodul 500 umfasst ferner Bonddrähte 57, die an ihrem einen Ende an Gate-Elektroden-Kontaktflächen 56 des IGBT-Chips 51 angeschlossen werden, und Brückenelektroden 58, an welche die anderen Enden der Bonddrähte 57 angeschlossen werden. Obwohl dies nicht abgebildet ist, ist das Leistungshalbleitermodul 500 mit nach außen führenden Anschlussklemmen versehen, die an die erste Anschlussklemme 54 und die zweite Anschlussklemme 55 angeschlossen sind, und mit Steuerstiften, die an die Brückenelektroden 58 angelötet sind. Das Leistungshalbleitermodul 500 weist auch ein Harzgehäuse auf, welches das gesamte Leistungshalbleitermodul 500 abdichtet, außer dass es die Spitzenabschnitte der nach außen führenden Anschlussklemmen und der Steuerstifte freilegt. Die erste Anschlussklemme 54 ist mit den Vorderflächen des IGBT-Chips 51 und des Siliziumdioden-Chips 52 mit Lötmetall verbunden. Die zweite Anschlussklemme 55 ist mit dem Leiterbild 53c mit Lötmetall verbunden. Die Vorderfläche und die Rückfläche des IGBT-Chips 51 und des Siliziumdioden-Chips 52 sind zwischen der ersten Anschlussklemme 54 und dem Leiterbild 53c eingeschoben.
  • Im Verlauf der Herstellung eines Leistungshalbleitermoduls 500, wird durch Montieren eines IGBT-Chips 51 und eines Si-Dioden-Chips 52 zuerst ein Zwischenprodukt, das als Leistungszelle 501 bezeichnet wird, zusammengebaut. Die Leistungszelle 501 weist den IGBT-Chip 51 und den Si-Dioden-Chip 52 auf, deren Rückflächen an die isolierte Leiterplatte 53, die ein Leiterbild aufweist, angelötet werden. Die Leistungszelle 501 weist auch eine erste Anschlussklemme 54 eines Kupferleiterrahmens, der an eine Emitter-Elektrode 51a des IGBT-Chips 51 und eine Anoden-Elektrode 52a des Si-Dioden-Chips 52 angelötet ist, auf. Die Leistungszelle 501 weist ferner eine zweite Anschlussklemme 55 auf, die an die isolierte Leiterplatte 53, die ein Leiterbild aufweist, angelötet ist. Die Leistungszelle 501 wird auf ihre statischen und dynamischen Eigenschaften getestet. Der Test trägt zur Verbesserung einer Rate von fehlerfreien Einheiten fertiggestellter Leistungshalbleitermodule 500 bei. Die isolierte Leiterplatte 53, die ein Leiterbild aufweist, besteht aus einer Isolierplatte 53a, einer leitenden Folie 53b auf ihrer Rückfläche und aus einem Leiterbild 53c auf ihrer Vorderfläche.
  • 17 ist eine Draufsicht eines wesentlichen Teils einer Positionslehre 600 zur Verwendung beim Zusammenbauen eines Leistungshalbleitermoduls 500 aus 16A und 16B. Im Verlauf des Zusammenbauens einer Leistungszelle 501, die das Leistungshalbleitermodul 500 bildet, wird eine Positionslehre 600 verwendet, die für jedes Leistungshalbleitermodul 500 dediziert ist, das die Bauteile des IGBT-Chips 51, des Si-Dioden-Chips 52, der Lötplatten (nicht gezeigt) zur Verwendung beim Löten der IGBT- 51 und Si-Dioden-Chips 52, der ersten Anschlussklemme 54 und der zweiten Anschlussklemme 55 umfasst. Die Verwendung der dedizierten Positionslehre 600 verhindert, dass sich die Bauteile aus ihren Positionen verschieben.
  • Die Positionslehre 600 weist eine erste Öffnung 61 zum Positionieren des IGBT-Chips 51, des Si-Dioden-Chips 52 und der Lötplatten (nicht gezeigt), die zum Löten des IGBT-Chips 51 und des Si-Dioden-Chips 52 verwendet werden, und eine zweite Öffnung 62 zum Positionieren der zweiten Anschlussklemme 55 auf. Es gibt drei erste Öffnungen 61 und zwei zweite Öffnungen 62. Hier wird die Beschreibung bezüglich einer Positionslehre zum Positionieren der ersten Anschlussklemme 54 ausgelassen, weil diese Lehre am Positionieren der Chips nicht beteiligt ist.
  • Eine Positionsverschiebung der Chips wird dadurch vermieden, dass die vier Ecken A, B, C und D des IGBT-Chips 51 und des Si-Dioden-Chips 52, die den vier Ecken der ersten Öffnung 61 entsprechen, festgehalten werden.
  • Falls der Lötprozess ohne Verwendung der Positionslehre 600 erfolgt und sich die Positionen des IGBT-Chips 51 und des Si-Dioden-Chips 52 verschieben, kann der folgende Schritt, beispielsweise das Löten der ersten Anschlussklemme 54, nicht erfolgen, wodurch die Herstellung eines Leistungshalbleitermoduls 500 behindert wird. Selbst wenn der Lötprozess ausgeführt werden kann, wird es sehr schwierig, auf Grund der Positionsverschiebung die theoretische Leistung, wie etwa die Stromführungskapazität und den Wärmewiderstand, zu erreichen.
  • Falls zusätzlich die Positionsverschiebung so groß ist, dass die angrenzenden Chips in Kontakt miteinander kommen, kann geschmolzenes Lötmetall über die Chip-Oberfläche fließen, was zu einer Verschlechterung der Durchbruchspannung führt.
  • Die nachstehend erwähnten Patentschriften offenbaren Beispiele der Verwendung einer Positionslehre im Verlauf des Zusammenbauens eines Leistungshalbleitermoduls.
  • Die Patentschrift 1 offenbart eine Halbleitervorrichtung, bei der ein erster vertiefter Teil zum Montieren eines Halbleiter-Chips auf einem Leiterbild einer isolierten Leiterplatte, die ein Leiterbild aufweist, gebildet wird. Eine positionierende externe Anschlussklemme, die zum Positionieren verwendet wird und an das Leiterbild angeschlossen ist, dringt durch ein Durchgangsloch in eine Leiterplatte mit Stützstiften ein, wodurch die Spitzen der Stützstifte auf einer Gate-Kontaktfläche und einer Emitter-Elektroden-Kontaktfläche des Halbleiter-Chips positioniert werden. Diese Bauform hat die Positionsgenauigkeit der Stützstifte auf der Kontaktfläche bei geringen Kosten deutlich verbessert. Ein Lötmaterial und ein Halbleiter-Chip werden auf dem ersten vertieften Teil montiert, der in dem Leiterbild der isolierten Leiterplatte, die ein Leiterbild aufweist, gebildet ist. Ein Lötmetall wird auf einen vierten vertieften Teil gelegt. Das Positionieren wird dadurch ausgeführt, dass zwei dedizierte Positionsstifte, die mit der Leiterplatte verbunden sind, die Stützstifte aufweist, in den vierten vertieften Teil in dem Leiterbild eingefügt werden.
  • Die Patentschrift 2 offenbart eine Montagelehre, die zum Montieren eines Kugelgitteranordnungs-(BGA)Gehäuses verwendet wird, das eine Mehrzahl von Lötaugen aufweist, die eine Lötmetallkugel für eine elektrische Verbindung unter dem Gehäuse auf einer Leiterplatte aufweisen. Die Montagelehre umfasst eine Rahmenstruktur, welche die Bewegung in der Richtung rechtwinklig zur Montagerichtung einschränkt und dabei die Bewegung in der Montagerichtung des BGA-Gehäuses erlaubt, und die große Teile der Peripherie des BGA-Gehäuses beschränkt. Die Rahmenstruktur weist Stifte auf, die in Positionslöcher eingreifen können, die auf der Leiterplatte gebildet sind. Diese Bauform ermöglicht es, das BGA-Gehäuse durch die Handhabung des Arbeiters einfach und genau zu geringen Kosten zu bestücken, ohne die Struktur des BGA-Gehäuses selber zu ändern. Die wesentliche Bauform der Patentschrift 2 ist die Rahmenstruktur, die über Stifte verfügt, die mit dem Positionsloch verknüpfbar sind, das in der Leiterplatte gebildet ist.
  • Die Patentschrift 3 offenbart eine Positionslehre, die eine erste Lehre und eine nachstehend beschriebene zweite Lehre aufweist.
  • Die erste Lehre weist ein Positionsloch bzw. eine Öffnung auf, in das bzw. die ein Lötblech und ein Halbleitervorrichtungselement eingefügt werden können. Das Positionsloch ist über einer Leiterplatte angeordnet, um einem Metallschaltkreis zu entsprechen. Die zweite Lehre kann in das Positionsloch eingefügt und daraus entnommen werden. Die zweite Lehre weist eine Anpressfläche auf, die gegenüber dem Metallschaltkreis in einem Zustand angeordnet ist, in dem sie in das Positionsloch der zweiten Lehre eingefügt ist und das Halbleitervorrichtungselement auf einem Lötblech auf die Seite des Schaltungssubstrats drückt. Die zweite Lehre wird durch die Wandfläche des Positionslochs derart positioniert, dass die Anpressfläche gegenüber dem Metallschaltkreis angeordnet ist, wenn die zweite Lehre in das Positionsloch eingefügt wird.
    • Patentschrift 1 Japanische Offenlegungsschrift Nr. 2012-129336 , insbesondere 10 und Paragraf 0087–0090
    • Patentschrift 2 Japanische Offenlegungsschrift Nr. H11-177204
    • Patentschrift 3 Japanische Offenlegungsschrift Nr. 2007-194477
  • Neuerdings haben Leistungshalbleitervorrichtungen der nächsten Generation damit begonnen, Siliziumcarbid-(SiC)Dioden zu verwenden. Die SiC-Dioden werden hauptsächlich verwendet, um kleinere Chips, beispielsweise 3 mm2, als die herkömmlichen Siliziumdioden anzufertigen, auf Grund der höheren Kosten eines SiC-Substrats gegenüber einem herkömmlichen Siliziumsubstrat und einer schlechteren Rate von fehlerfreien Einheiten auf Grund von Defekten in dem SiC-Substrat. Großformatige Chips sind anfällig für Gitterdefekte, wodurch sie die Rate der fehlerfreien Einheiten senken und die Chip-Kosten erhöhen. Folglich wird ein einziger Siliziumdioden-Chip durch eine Mehrzahl von etwa sechs SiC-Dioden ersetzt. Somit ist es notwendig, eine Mehrzahl von kleinformatigen SiC-Dioden-Chips parallel zu schalten.
  • 18A und 18B zeigen die Bauform einer Positionslehre 70, die bei diesem Beispiel die Anzahl von sechs ersten Öffnungen 71 aufweist, die der Anzahl von kleinformatigen SiC-Dioden-Chips 81 entspricht, wobei 18A eine Draufsicht ist, die 17 entspricht, und 18B eine vergrößerte Ansicht des Bereichs F ist, der in 18A angegeben ist.
  • Diese Positionslehre 70 umfasst: drei Sätze von sechs ersten Öffnungen 71, jeweils zum Positionieren der sechs SiC-Dioden-Chips 81, drei Sätze einer zweiten Öffnung 72, jeweils zum Positionieren eines IGBT-Chips 51, und zwei dritte Öffnungen 73, jeweils zum Positionieren einer zweiten Anschlussklemme 75. Wie zuvor erwähnt, entfällt die Beschreibung bezüglich der Positionslehre zum Positionieren der ersten Anschlussklemme, die nicht an der Positionierung der Chips beteiligt ist. Unter Verwendung dieser Positionslehre 70 sind die vier Seiten des SiC-Dioden-Chips 81 von den Seitenwänden der ersten Öffnung 71 umgeben, und der SiC-Dioden-Chip 81 ist an seinen vier Ecken positioniert, die den vier Ecken der ersten Öffnung 71 entsprechen.
  • Falls jedoch die erste Anschlussklemme 74 an die oberen Oberflächen der sechs SiC-Dioden-Chips 81 zusammen unter Verwendung dieser Positionslehre 70 angeschlossen ist, kann die Positionslehre 70 nach Beendigung des Lötprozesses wegen der Behinderung durch die erste Anschlussklemme 74 nicht abgenommen werden.
  • 19 ist eine Draufsicht eines wesentlichen Teils einer Positionslehre 90, die ohne Behinderung durch die erste Anschlussklemme 92 abnehmbar ist. 19 entspricht 18B. Die Positionslehre 90 weist eine Öffnung 91 auf, die sich über den gesamten Bereich unter der ersten Anschlussklemme 92 auftut. Es befindet sich kein Abschnitt der Positionslehre 90 unter der ersten Anschlussklemme 92. Diese Positionslehre 90 ist nach dem Löten der ersten Anschlussklemme 92 ohne Behinderung durch die erste Anschlussklemme 92 abnehmbar.
  • Diese Positionslehre 90 positioniert jedoch nicht alle vier Ecken A, B, C und D des SiC-Dioden-Chips 81 wie die Positionslehre 70, sondern positioniert nur die drei Ecken A, B und C, wobei die Ecke D nicht positioniert wird. Somit kann sich ein SiC-Dioden-Chip 81, der auf dem geschmolzenen Lötmetall schwimmt, in die Position bewegen, die durch die punktierte Linie angegeben wird, und in Kontakt mit dem angrenzenden SiC-Dioden-Chip 81 kommen. Wenn zwei SiC-Dioden-Chips 81 in Kontakt miteinander kommen, kann das geschmolzene Lötmetall über die Vorderfläche des SiC-Dioden-Chips 81 fließen und eine verschlechterte Durchbruchspannung verursachen. Somit kommt es zu einer Verschiebung des Chips während des Lötprozesses, weil die Ecke D des SiC-Dioden-Chips 81 nicht positioniert ist, wodurch kaum eine genaue Positionierung des SiC-Dioden-Chips 81 erreicht wird.
  • Keine der Patentschriften 1 bis 3 erwähnt eine Halbleitervorrichtung, bei der eine Vielzahl von kleinformatigen Halbleiter-Chips sowohl mit einer isolierten Leiterplatte, die ein Leiterbild aufweist, als auch mit einer Anschlussklemme gleichzeitig über jeweilige Fügematerialien verbunden ist.
  • KURZDARSTELLUNG DER ERFINDUNG
  • Eine Aufgabe der vorliegenden Erfindung besteht darin, die zuvor beschriebenen Probleme zu lösen und eine Halbleitervorrichtung bereitzustellen, die eine Vielzahl von kleinformatigen Halbleiter-Chips aufweist, die zwischen einer isolierten Leiterplatte, die ein Leiterbild aufweist, und einer Anschlussklemme parallel geschaltet sind, wobei die Halbleiter-Chips mit hoher Genauigkeit positioniert werden. Die vorliegende Erfindung stellt auch ein Verfahren zum Herstellen der Halbleitervorrichtung und eine Positionslehre zur Verwendung bei der Herstellung der Halbleitervorrichtung bereit.
  • Um die obige Aufgabe zu erreichen, umfasst eine erfindungsgemäße Halbleitervorrichtung Folgendes: eine isolierte Leiterplatte, die ein Leiterbild aufweist; einen ersten Halbleiter-Chip mit einer rechteckigen Form, der über ein erstes Fügematerial mit dem Leiterbild verbunden ist; einen zweiten Halbleiter-Chip mit einer rechteckigen Form, der auf dem Leiterbild getrennt von dem ersten Halbleiter-Chip angeordnet und durch ein zweites Fügematerial mit dem Leiterbild verbunden ist; eine Anschlussklemme, die über dem ersten Halbleiter-Chip und dem zweiten Halbleiter-Chip angeordnet ist, über ein drittes Fügematerial mit dem ersten Halbleiter-Chip verbunden und über ein viertes Fügematerial mit dem zweiten Halbleiter-Chip verbunden ist, wobei die Anschlussklemme ein Durchgangsloch über einer Stelle zwischen dem ersten Halbleiter-Chip und dem zweiten Halbleiter-Chip aufweist.
  • Diese Bauform ermöglicht es, eine Positionslehre, die in Kontakt mit dem ersten Halbleiter-Chip und dem zweiten Halbleiter-Chip steht, durch das Durchgangsloch einzufügen, wodurch die Positionen des ersten Halbleiter-Chips und des zweiten Halbleiter-Chips mit hoher Genauigkeit bestimmt werden.
  • Bei der erfindungsgemäßen Halbleitervorrichtung liegt eine Lücke zwischen den gegenüberliegenden Seiten des ersten Halbleiter-Chips und des zweiten Halbleiter-Chips bevorzugt in dem Bereich von 0,2 mm bis 2 mm.
  • Diese Bauform verhindert, dass das erste Fügematerial und das zweite Fügematerial miteinander verschmelzen. Falls die Lücke kleiner als 0,2 mm ist, neigen das erste Fügematerial und das zweite Fügematerial dazu, ohne Weiteres miteinander zu verschmelzen; falls die Lücke breiter als 2 mm ist, ergibt sich der Nachteil eines größeren Formats der Halbleitervorrichtung.
  • Bei der erfindungsgemäßen Halbleitervorrichtung ist die Anschlussklemme bevorzugt ein Leiterrahmen aus Kupfer, einer Kupferlegierung, Aluminium oder einer Aluminiumlegierung.
  • Diese Bauform ermöglicht es, die Anschlussklemmen zu bilden, indem ein Leiterrahmen gebildet wird, der eine Vielzahl von Anschlussklemmen außen verbindet, und die Anschlussklemmen abzuschneiden, nachdem die Anschlussklemmen mit den Fügematerialien befestigt wurden. Daher sind die Anschlussklemmen mühelos zu handhaben.
  • Bei der erfindungsgemäßen Halbleitervorrichtung sind das erste Fügematerial und das zweite Fügematerial Weichlot oder ein Lötzusatzwerkstoff.
  • Diese Bauform ermöglicht es, alle Fügearbeiten in einem Reflow-Ofen auszuführen.
  • Ein erfindungsgemäßes Verfahren zum Herstellen einer Halbleitervorrichtung ist ein Verfahren zum Herstellen einer derartigen Halbleitervorrichtung, die Folgendes umfasst: eine isolierte Leiterplatte, die ein Leiterbild aufweist; einen ersten Halbleiter-Chip mit einer rechteckigen Form, der über ein erstes Fügematerial mit dem Leiterbild verbunden ist; einen zweiten Halbleiter-Chip mit einer rechteckigen Form, der auf dem Leiterbild angeordnet, von dem ersten Halbleiter-Chip getrennt und über ein zweites Fügematerial mit dem Leiterbild verbunden ist; eine Anschlussklemme, die über dem ersten Halbleiter-Chip und dem zweiten Halbleiter-Chip angeordnet, über ein drittes Fügematerial mit dem ersten Halbleiter-Chip verbunden und über ein viertes Fügematerial mit dem zweiten Halbleiter-Chip verbunden ist; wobei die Anschlussklemme ein Durchgangsloch über einer Stelle zwischen dem ersten Halbleiter-Chip und dem zweiten Halbleiter-Chip aufweist, wobei das Verfahren einen Positionierungsschritt umfasst, bei dem der erste Halbleiter-Chip an mindestens drei Stellen positioniert wird, der zweite Halbleiter-Chip an mindestens drei Stellen positioniert wird, und mindestens eine der drei Positionierungsstellen mit einem Positionierungselement positioniert wird, das in das Durchgangsloch eingefügt wird.
  • Diese Bauform des Verfahrens verbessert die Positionierungsgenauigkeit des Halbleiter-Chips.
  • Das erfindungsgemäße Verfahren zum Herstellen einer Halbleitervorrichtung umfasst bevorzugt einen Positionierungsschritt, der Folgendes positioniert: zwei Seiten, die eine Ecke des ersten Halbleiter-Chips bilden; zwei Seiten, die eine Ecke des zweiten Halbleiter-Chips bilden, wobei die Ecke nicht dem ersten Halbleiter-Chip gegenübersteht; eine Ecke in einer diagonalen Position der Ecke des ersten Halbleiter-Chips; und eine Ecke in einer diagonalen Position der Ecke des zweiten Halbleiter-Chips.
  • Diese Bauform des erfindungsgemäßen Verfahrens bewirkt, dass jeder von dem ersten Halbleiter-Chip und dem zweiten Halbleiter-Chip an zwei Seiten und einer Ecke positioniert wird, um den Halbleiter-Chip zu befestigen.
  • Ein anderes erfindungsgemäßes Verfahren zum Herstellen einer Halbleitervorrichtung umfasst bevorzugt einen Positionierungsschritt, der Folgendes positioniert: zwei Ecken an den beiden Enden einer Seite des ersten Halbleiter-Chips, wobei die Seite dem zweiten Halbleiter-Chip gegenübersteht; eine Seite des ersten Halbleiter-Chips, wobei die Seite nicht in direktem Kontakt mit den beiden Ecken steht; zwei Ecken an den beiden Enden einer Seite des zweiten Halbleiter-Chips, wobei die Seite dem ersten Halbleiter-Chip gegenübersteht; und eine Seite des zweiten Halbleiter-Chips, wobei die Seite nicht in direktem Kontakt mit den beiden Ecken steht.
  • Diese Bauform des erfindungsgemäßen Verfahrens bewirkt, dass jeder von dem ersten Halbleiter-Chip und dem zweiten Halbleiter-Chip auf einer Seite und an zwei Ecken positioniert wird, um den Halbleiter-Chip zu befestigen.
  • Das erfindungsgemäße Verfahren zum Herstellen einer Halbleitervorrichtung umfasst bevorzugt Folgendes: einen ersten Schritt des Anordnens des ersten Fügematerials, des ersten Halbleiter-Chips und des dritten Fügematerials, die nacheinander auf das Leiterbild laminiert werden, und des Anordnens des zweiten Fügematerials, des zweiten Halbleiter-Chips und des vierten Fügematerials, die nacheinander auf das Leiterbild laminiert werden; einen zweiten Schritt des Legens der Anschlussklemme auf das dritte Fügematerial und das vierte Fügematerial; den Positionierungsschritt; einen Fließlötschritt einer Fließlötbehandlung der bis dahin zusammengebauten Halbleitervorrichtung; wobei die Schritte in dieser Reihenfolge ausgeführt werden; wobei der Positionierungsschritt ausgeführt wird, indem ein Positionierungselement in ein Durchgangsloch eingefügt wird, das in der Anschlussklemme gebildet ist, um die relativen Positionen des ersten Halbleiter-Chips und des zweiten Halbleiter-Chips im Verhältnis zu der Anschlussklemme zu bestimmen.
  • Diese Bauform des erfindungsgemäßen Verfahrens bewirkt, dass der Halbleiter-Chip, der sich verschoben hat, durch das Positionierungselement, das in das Durchgangsloch eingefügt wird, in seine normale Position zurückgebracht wird.
  • Eine erfindungsgemäße Positionslehre zur Verwendung bei der Herstellung einer Halbleitervorrichtung, die einen ersten Halbleiter-Chip mit einer rechteckigen Form und einen zweiten Halbleiter-Chip mit einer rechteckigen Form umfasst, die voneinander getrennt auf einer Leiterplatte bereitgestellt werden, wobei die Positionslehre Folgendes umfasst: ein erstes Positionierungselement, das eine Öffnung aufweist, wobei der erste Halbleiter-Chip und der zweite Halbleiter-Chip durch die Öffnung eingefügt werden können, und einen Eindringraum aufweist, der in mindestens einem Teil eines Bereichs zwischen dem ersten Halbleiter-Chip und dem zweiten Halbleiter-Chip gebildet ist; ein zweites Positionierungselement, das eine Öffnung aufweist, wobei der erste Halbleiter-Chip und der zweite Halbleiter-Chip durch die Öffnung eingefügt werden können und eine Anschlussklemme positionieren, die ein Durchgangsloch aufweist und eine Breite aufweist, die schmaler ist als die Breite des Eindringraums über einer Stelle zwischen dem ersten Halbleiter-Chip und dem zweiten Halbleiter-Chip, so dass sich die Anschlussklemme über den ersten Halbleiter-Chip und den zweiten Halbleiter-Chip erstreckt, wobei das zweite Positionierungselement auf dem ersten Positionierungselement angeordnet ist; und ein drittes Positionierungselement, das durch das Durchgangsloch in den Eindringraum in dem ersten Positionierungselement zum Positionieren des ersten Halbleiter-Chips und des zweiten Halbleiter-Chips eingefügt wird.
  • Diese Bauform einer erfindungsgemäßen Positionslehre ermöglicht es, das erste Positionierungselement abzunehmen, nachdem die Anschlussklemme, die kleiner als der Öffnungsraum in dem ersten Positionierungselement ist, an den Halbleiter-Chip angeschlossen wurde.
  • Bei der zuvor angegebenen erfindungsgemäßen Positionslehre ist das Material des ersten Positionierungselements, des zweiten Positionierungselements und des dritten Positionierungselements bevorzugt Kohlenstoff.
  • Diese Bauform der Positionslehre verhindert, dass die Positionslehre mit dem Fügeelement zusammen kommt, weil sich Kohlenstoff kaum mit dem Fügeelement aus Weichlot und einem Lötzusatzwerkstoff verbindet.
  • Gemäß der vorliegenden Erfindung können bei einer Halbleitervorrichtung, die eine Vielzahl von kleinformatigen Halbleiter-Chips aufweist, die zwischen einer isolierten Leiterplatte, die ein Leiterbild aufweist, und einer Anschlussklemme parallel geschaltet sind, die Halbleiter-Chips auf der isolierten Leiterplatte, die ein Leiterbild aufweist, mit hoher Genauigkeit positioniert werden, indem die Ecke(n) des Halbleiter-Chips, der nicht mit einem ersten Positionierungselement positioniert wird, unter Verwendung eines Stegs, wobei es sich um ein drittes Positionierungselement handelt, positioniert wird bzw. werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Es zeigen:
  • 1 eine Draufsicht eines wesentlichen Teils einer ganzen Positionslehre 100 gemäß einem ersten Ausführungsbeispiel der Erfindung;
  • 2A, 2B und 2C Schnittansichten eines wesentlichen Teils der Positionslehre 100, wobei 2A eine Schnittansicht ist, die entlang der Linie X-X geschnitten ist, die in 1 angegeben ist, 2B eine Schnittansicht ist, die entlang der Linie Y1-Y1 geschnitten ist, die in 1 angegeben ist, und 2C eine Schnittansicht ist, die entlang der Linie Y2-Y2 geschnitten ist, die in 1 angegeben ist;
  • 3A, 3B und 3C eine Bauform eines ersten Positionierungselements 7, wobei 3A eine Draufsicht eines wesentlichen Teils ist, 3B eine Schnittansicht eines wesentlichen Teils ist, die entlang der Linie X-X geschnitten ist, die in 3A angegeben ist, und 3C eine Schnittansicht eines wesentlichen Teils ist, die entlang der Linie Y-Y geschnitten ist, die in 3A angegeben ist;
  • 4A, 4B und 4C eine Bauform eines zweiten Positionierungselements 15, wobei 4A eine Draufsicht eines wesentlichen Teils ist, 4B eine Schnittansicht eines wesentlichen Teils ist, die entlang der Linie X-X geschnitten ist, die in 4A angegeben ist, und 4C eine Schnittansicht eines wesentlichen Teils ist, die entlang der Linie Y-Y geschnitten ist, die in 4A angegeben ist;
  • 5A und 5B eine Bauform eines dritten Positionierungselements 21, wobei 5A eine Draufsicht eines wesentlichen Teils ist und 5B eine Schnittansicht eines wesentlichen Teils ist, die entlang der Linie X-X geschnitten ist, die in 5A angegeben ist;
  • 6 ein Positionierungsverfahren von SiC-Dioden-Chips 10a bis 10d unter Verwendung eines Stegs 21a, wobei es sich um ein drittes Positionierungselement 21 handelt;
  • 7A, 7B und 7C einige Beispiele von Konfigurationen des Stegs 21a;
  • 8A und 8B eine Bauform einer Halbleitervorrichtung 200 gemäß dem zweiten Ausführungsbeispiel der Erfindung, wobei 8A eine Draufsicht eines wesentlichen Teils der gesamten Halbleitervorrichtung 200 ist und 8B eine Seitenansicht eines wesentlichen Teils ist, der aus der Richtung gesehen ist, die durch den Pfeil G in 8A angegeben ist;
  • 9A und 9B einen Schritt in einem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung, wobei 9A eine Draufsicht eines wesentlichen Teils der gesamten Bauform ist und 9B eine Schnittansicht eines wesentlichen Teils ist, die entlang der Linie X-X geschnitten ist, die in 9A angegeben ist;
  • 10A und 10B einen Schritt, der auf den Schritt aus 9A und 9B folgt, in einem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung, wobei 10A eine Draufsicht eines wesentlichen Teils der gesamten Bauform ist und 10B eine Schnittansicht eines wesentlichen Teils ist, die entlang der Linie X-X geschnitten ist, die in 10A angegeben ist;
  • 11A und 11B einen Schritt, der auf den Schritt aus 10A und 10B folgt, in einem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung, wobei 11A eine Draufsicht eines wesentlichen Teils der gesamten Bauform ist und 11B eine Schnittansicht eines wesentlichen Teils ist, die entlang der Linie X-X geschnitten ist, die in 11A angegeben ist;
  • 12A und 12B einen Schritt, der auf den Schritt aus 11A und 11B folgt, in einem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung, wobei 12A eine Draufsicht eines wesentlichen Teils der gesamten Bauform ist und 12B eine Schnittansicht eines wesentlichen Teils ist, die entlang der Linie X-X geschnitten ist, die in 12A angegeben ist;
  • 13A und 13B einen Schritt, der auf den Schritt aus 12A und 12B folgt, in einem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung, wobei 13A eine Draufsicht eines wesentlichen Teils der gesamten Bauform ist und 13B eine Schnittansicht eines wesentlichen Teils ist, die entlang der Linie X-X geschnitten ist, die in 13A angegeben ist;
  • 14A und 14B einen Schritt, der auf den Schritt aus 13A und 13B folgt, in einem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung, wobei 14A eine Draufsicht eines wesentlichen Teils der gesamten Bauform ist und 14B eine Schnittansicht eines wesentlichen Teils ist, die entlang der Linie X-X geschnitten ist, die in 14A angegeben ist;
  • 15A und 15B einen Schritt, der auf den Schritt aus 14A und 14B folgt, in einem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung, wobei 15A eine Draufsicht eines wesentlichen Teils der gesamten Bauform ist und 15B eine Schnittansicht eines wesentlichen Teils ist, aus der Richtung des Pfeils G gesehen, der in 15A angegeben ist;
  • 16A und 16B eine Bauform eines herkömmlichen Leistungshalbleitermoduls 500, wobei 16A eine Draufsicht eines wesentlichen Teils des Halbleitermoduls 500 ist und 16B eine Seitenansicht eines wesentlichen Teils ist, aus der Richtung gesehen, die durch den Pfeil A in 16A angegeben ist;
  • 17 eine Draufsicht eines wesentlichen Teils einer Positionslehre 600, die zum Zusammenbauen des Leistungshalbleitermoduls 500 aus 16A und 16B verwendet wird;
  • 18A und 18B eine Bauform einer Positionslehre 70, die eine Vielzahl von, bei diesem Beispiel sechs, ersten Öffnungen 71 aufweist, die der Anzahl von kleinformatigen SiC-Dioden-Chips 81 entspricht, wobei 18A eine Draufsicht ist, die 17 entspricht, und 18B eine vergrößerte Ansicht des Bereichs F in 18A ist; und
  • 19 eine Draufsicht eines wesentlichen Teils einer Positionslehre 90, die ohne Behinderung durch eine erste Anschlussklemme 92 abnehmbar ist.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Nachstehend werden einige bevorzugte Ausführungsformen der vorliegenden Erfindung mit Bezug auf die beiliegenden Zeichnungen ausführlich beschrieben. Eine Beschreibung, dass ein Element in Kontakt mit einem anderen Element steht, bedeutet, dass die Situation einbezogen ist, in der eine Lücke mit einer zulässigen Toleranz vorhanden ist. Es sei zu beachten, dass die vorliegende Erfindung nicht auf die nachstehenden Ausführungsbeispiele eingeschränkt ist, sondern auf Variationen und Modifikationen im Geist und Umfang der vorliegenden Erfindung anwendbar ist.
  • Erstes Ausführungsbeispiel
  • Eine Positionslehre, die bei diesem ersten Ausführungsbeispiel beschrieben wird, ist eine Positionslehre zur Verwendung bei der Herstellung einer Halbleitervorrichtung, die einen ersten Halbleiter-Chip mit einer rechteckigen Form und einen zweiten Halbleiter-Chip mit einer rechteckigen Form umfasst, die voneinander getrennt auf einer Leiterplatte bereitgestellt werden, wobei die Positionslehre Folgendes umfasst: ein erstes Positionierungselement, das eine Öffnung aufweist, wobei der erste Halbleiter-Chip und der zweite Halbleiter-Chip durch die Öffnung hindurch eingefügt werden können, und einen Eindringraum aufweist, der in mindestens einem Teil eines Bereichs zwischen dem ersten Halbleiter-Chip und dem zweiten Halbleiter-Chip gebildet ist; ein zweites Positionierungselement, das eine Öffnung aufweist, wobei der erste Halbleiter-Chip und der zweite Halbleiter-Chip durch die Öffnung hindurch eingefügt werden können, und eine Anschlussklemme positioniert, die ein Durchgangsloch aufweist, und eine Breite aufweist, die schmaler ist als die Breite des Eindringraums über einer Stelle zwischen dem ersten Halbleiter-Chip und dem zweiten Halbleiter-Chip, so dass sich die Anschlussklemme über dem ersten Halbleiter-Chip und dem zweiten Halbleiter-Chip erstreckt, wobei das zweite Positionierungselement auf dem ersten Positionierungselement angeordnet ist; und ein drittes Positionierungselement, das durch das Durchgangsloch hindurch in den Eindringraum eingefügt wird, um den ersten Halbleiter-Chip und den zweiten Halbleiter-Chip zu positionieren.
  • 1 eine Draufsicht eines wesentlichen Teils einer gesamten Positionslehre 100 gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung. Eine erste Anschlussklemme und die SiC-Dioden-Chips sind durch punktierte Linien angegeben.
  • 2A ist eine Schnittansicht eines wesentlichen Teils der Positionslehre 100, entlang der Linie X-X geschnitten, die in 1 angegeben ist; 2B ist eine Schnittansicht eines wesentlichen Teils der Positionslehre 100, entlang der Linie Y1-Y1 geschnitten, die in 1 angegeben ist; und 2C ist eine Schnittansicht eines wesentlichen Teils der Positionslehre 100, entlang der Linie Y2-Y2 geschnitten, die in 1 angegeben ist.
  • Die Positionslehre 100, die in 1 und 2A, 2B und 2C gezeigt ist, umfasst drei Positionierungselemente 7, 15 und 21. Ein erstes Positionierungselement 7 wird verwendet, um die SiC-Dioden-Chips 10, die IGBT-Chips 11 und die zweiten Anschlussklemmen 14 zu positionieren, die alle mit einem Leiterbild 6 durch Lötmetall auf den Rückflächen dieser Chips und Anschlussklemmen verbunden sind. (Das Leiterbild ist in 1, 2A, 2B und 2C nicht angegeben, sondern ist in 8 angegeben.)
  • Das erste Positionierungselement 7 wird auch verwendet, um die Lötplatten 9 und 12 zu positionieren. Ein zweites Positionierungselement 15 wird verwendet, um eine erste Anschlussklemme 19 zu positionieren, die mit den Vorderflächen der SiC-Dioden-Chips 10 und der IGBT-Chips 11 verbunden ist. Nachstehend werden die Positionierungselemente 7, 15 und 21 beschrieben.
  • 3A, 3B und 3C zeigen eine Bauform des ersten Positionierungselements 7, wobei 3A eine Draufsicht eines wesentlichen Teils des ersten Positionierungselements 7 ist; 3B eine Schnittansicht eines wesentlichen Teils des ersten Positionierungselements 7 ist, die entlang der Linie X-X geschnitten ist, die in 3A angegeben ist; und 3C eine Schnittansicht eines wesentlichen Teils des ersten Positionierungselements 7 ist, die entlang der Linie Y-Y geschnitten ist, die in 3A angegeben ist.
  • Das erste Positionierungselement 7 positioniert die SiC-Dioden-Chips 10, die IGBT-Chips 11 und die zweiten Anschlussklemmen 14 und positioniert gleichzeitig drei Sätze von Chips, wobei jeder Satz sechs SiC-Dioden-Chips 10 und einen IGBT-Chip 11 umfasst.
  • Das erste Positionierungselement 7 weist in einer Kohlenstoffplatte 1a eine erste Öffnung 8 zum Positionieren von sechs SiC-Dioden-Chips 10 und einem IGBT-Chip 11 und eine zweite Öffnung 13 zum Positionieren der zweiten Anschlussklemme 14, die mit dem Leiterbild 6 verbunden ist, auf. Drei erste Öffnungen 8 sind beispielsweise parallel angeordnet und voneinander getrennt. Die erste Öffnung 8 kann, wie in 6 gezeigt, die drei Ecken A, B und C eines SiC-Dioden-Chips 10a positionieren, doch die eine Ecke D wird nicht positioniert. 6 zeigt auch, dass beiden Ecken J und L des SiC-Dioden-Chips 10c positioniert sind, jedoch die beiden Ecken K und M nicht positioniert sind. Somit ist die Positionierung der SiC-Dioden-Chips 10 unvollständig ohne zusätzliche Mittel. Falls in dieser Konfiguration ein Löten ausgeführt wird, würde sich der SiC-Dioden-Chip 10 drehen oder verschieben, indem er auf dem geschmolzenen Lötmetall schwimmt, und könnte mit dem angrenzenden SiC-Dioden-Chip 10 in Kontakt kommen. Daraufhin fließt geschmolzenes Lötmetall über die Vorderfläche des SiC-Dioden-Chips 10, wodurch sich die Durchbruchspannung des SiC-Dioden-Chips 10 verschlechtert und die Halbleitervorrichtung zu einem fehlerhaften Produkt wird.
  • Der vertiefte Teil 16, der in 3A angegeben ist, nimmt einen vorstehenden Teil 16a auf, um das zweite Positionierungselement 15 zu positionieren. Das dritte Positionierungselement 21 positioniert eine Ecke des SiC-Dioden-Chips 10 und wird in ein Durchgangsloch 20 eingefügt, das in der ersten Anschlussklemme 19 gebildet ist, die in 4A, 4B und 4C angegeben ist.
  • 4A, 4B und 4C zeigen eine Bauform eines zweiten Positionierungselements 15, wobei 4A eine Draufsicht eines wesentlichen Teils des zweiten Positionierungselements 15 ist; 4B eine Schnittansicht eines wesentlichen Teils des zweiten Positionierungselements 15 ist, die entlang der Linie X-X geschnitten ist, die in 4A angegeben ist; und 4C eine Schnittansicht eines wesentlichen Teils des zweiten Positionierungselements 15 ist, die entlang der Linie Y-Y geschnitten ist, die in 4A angegeben ist. Das zweite Positionierungselement 15 weist in einer Kohlenstoffplatte 1b eine dritte Öffnung 17, um die erste Anschlussklemme 19 zu positionieren, und eine vierte Öffnung 18, um die zweite Anschlussklemme 14 zu positionieren, auf. Die Abmessung der vierten Öffnung 18 ist etwas größer als die zweite Öffnung 13, und die Abmessung der zweiten Öffnung 13 ist etwas größer als die der zweiten Anschlussklemme 14.
  • Die dritte Öffnung 17 ist an der ersten Öffnung 8 angeordnet und positioniert die erste Anschlussklemme 19.
  • 5A und 5B zfeigen eine Bauform eines dritten Positionierungselements 21, wobei 5A eine Draufsicht eines wesentlichen Teils des dritten Positionierungselements 21 ist, und 5B eine Schnittansicht eines wesentlichen Teils des dritten Positionierungselements 21 ist, die entlang der Linie X-X geschnitten ist, die in 5A angegeben ist.
  • Das dritte Positionierungselement 21 positioniert den SiC-Dioden-Chip 10 in Zusammenwirkung mit dem ersten Positionierungselement 7. Das dritte Positionierungselement 21 ist beispielsweise ein Steg 21a mit einer zylindrischen Form.
  • 6 bildet das Positionieren der SiC-Dioden-Chips 10 unter Verwendung eines Stegs 21a ab, wobei es sich um ein drittes Positionierungselement 21 handelt. Wie in 6 gezeigt, ist die Spitze des Stegs 21a an der Stelle E in Kontakt mit dem Leiterbild 6 ausgebildet, wo sich vier SiC-Dioden-Chips 10a, 10b, 10c und 10d gegenüberstehen. In dieser Konfiguration steht der SiC-Dioden-Chip 10a in Kontakt mit dem ersten Positionierungselement 7 entlang der Seite zwischen den Ecken A und B und entlang der Seite zwischen den Ecken A und C. Die Ecke D des SiC-Dioden-Chips 10a steht in Kontakt mit der Spitze der Seitenfläche des Stegs 21a. Der SiC-Dioden-Chip 10b steht in Kontakt mit dem ersten Positionierungselement 7 entlang der Seite zwischen den Ecken F und G und entlang der Seite zwischen den Ecken G und I des SiC-Dioden-Chips 10b. Die Ecke H des SiC-Dioden-Chips 10b steht in Kontakt mit der Spitze der Seitenfläche des Stegs 21a. Der Dioden-Chip 10c steht in Kontakt mit dem ersten Positionierungselement 7 entlang der Seite zwischen den Ecken J und L. Die Ecke K des SiC-Dioden-Chips 10c steht in Kontakt mit den Spitze der Seitenfläche des Stegs 21a, und die Ecke M des SiC-Dioden-Chips 10c steht in Kontakt mit der Spitze der Seitenfläche des Stegs 21b. Der Dioden-Chip 10d steht in Kontakt mit dem ersten Positionierungselement 7 entlang der Seite zwischen den Ecken O und Q. Die Ecke N des SiC-Dioden-Chips 10d steht in Kontakt mit der Spitze der Seitenfläche des Stegs 21a, und die Ecke P des SiC-Dioden-Chips 10d steht in Kontakt mit der Spitze der Seitenfläche des Stegs 21b. (In 6 sind die Stege aus praktischen Gründen mit einer gewissen Lücke gegenüber den benachbarten Chips abgebildet.) Die Seitenfläche des Spitzenabschnitts des Stegs 21a positioniert die Ecken D, H, K und N, und die Seitenfläche des Spitzenabschnitts des Stegs 21b positioniert die Ecken M und P. Somit sind die SiC-Dioden-Chips 10a und 10b auf der isolierten Leiterplatte 3, die ein Leiterbild aufweist, mit hoher Genauigkeit positioniert. Folglich werden die SiC-Dioden-Chips 10 daran gehindert, sich bei dem Lötprozess zu drehen und zu verschieben. Obwohl 6 die inneren Ecken des ersten Positionierungselements 7 gegenüber den Ecken der Halbleiter-Chips 10a bis 10d abbildet, wie sie einen rechten Winkel bilden, falls es schwierig ist, die inneren Ecken des ersten Positionierungselements 7 im rechten Winkel zu schneiden, werden diese Teile bevorzugt unter Verwendung eines Bohrers abgeschnitten. Dann stehen die Ecken der Halbleiter-Chips 10a bis 10d nicht in Kontakt mit den inneren Ecken des ersten Positionierungselements 7, und somit wirkt sich die Arbeitsgenauigkeit der inneren Ecken des ersten Positionierungselements 7 nicht negativ auf die Positionsgenauigkeit aus, wodurch das erste Positionierungselement 7 mühelos hergestellt werden kann.
  • 7A, 7B und 7C bilden andere Konfigurationen des Stegs 21a ab, wobei 7A einen Steg mit einem vieleckigen Querschnitt zeigt; 7B einen Steg mit einem kreuzförmigen Querschnitt zeigt; und 7C einen Steg mit einer sich verjüngenden Spitze zeigt. Die planare Form des Durchgangslochs 20 der ersten Anschlussklemme 19, in das der Steg aus 7A oder 7B eingefügt wird, ist ähnlich gebildet wie die Querschnittsform des Stegs 21a. Der Steg mit einer kreuzförmigen Querschnittsform, wie in 7B gezeigt, bewirkt, dass der SiC-Dioden-Chip 10 durch die Seitenfläche des Spitzenabschnitts des Stegs 21a im Vergleich zu den kreisförmigen und vieleckigen Querschnittsformen genauer positioniert wird, und vermeidet bei dem Lötprozess mit Sicherheit eine Positionsverschiebung, wozu eine Drehung des Chips gehört.
  • Für den Fall, dass sich der Spitzenabschnitt des Stegs 21a verjüngt, wie in 7C gezeigt, kann der Steg 21a ohne Weiteres in das Durchgangsloch 20 eingefügt werden.
  • Unter Verwendung der Positionslehre 100, die das erste Positionierungselement 7, das zweite Positionierungselement 15 und das dritte Positionierungselement 21 und das Durchgangsloch 20, das in der ersten Anschlussklemme 19 gebildet ist, umfasst, wird die Mehrzahl von kleinformatigen SiC-Dioden-Chips 10 mit hoher Genauigkeit gegenüber dem Leiterbild 6 und der ersten Anschlussklemme 19 positioniert, und das zusammengebaute Zwischenprodukt kann in einem Reflow-Ofen gelötet werden.
  • Zweites Ausführungsbeispiel
  • Die Halbleitervorrichtung des zweiten Ausführungsbeispiels der vorliegenden Erfindung umfasst: eine isolierte Leiterplatte, die ein Leiterbild aufweist; einen ersten Halbleiter-Chip mit einer rechteckigen Form, der über ein erstes Fügematerial mit dem Leiterbild verbunden ist; einen zweiten Halbleiter-Chip mit einer rechteckigen Form, der auf dem Leiterbild getrennt von dem ersten Halbleiter-Chip angeordnet und über ein zweites Fügematerial mit dem Leiterbild verbunden ist; eine Anschlussklemme, die über dem ersten Halbleiter-Chip und dem zweiten Halbleiter-Chip angeordnet ist, über ein drittes Fügematerial mit dem ersten Halbleiter-Chip verbunden ist, und über ein viertes Fügematerial mit dem zweiten Halbleiter-Chip verbunden ist, wobei die Anschlussklemme ein Durchgangsloch über einer Stelle zwischen dem ersten Halbleiter-Chip und dem zweiten Halbleiter-Chip aufweist.
  • 8A und 8B zeigen eine Bauform einer Halbleitervorrichtung eines zweiten Ausführungsbeispiels der vorliegenden Erfindung, wobei 8A eine Draufsicht eines wesentlichen Teils der gesamten Halbleitervorrichtung 200 ist, und 8B eine Seitenansicht eines wesentlichen Teils der Halbleitervorrichtung 200 ist, aus der Richtung G gesehen, die in 8A angegeben ist. Diese Figuren zeigen eine Bauform einer Leistungszelle 201.
  • Diese Halbleitervorrichtung 200 umfasst: eine isolierte Leiterplatte 3, die ein Leiterbild, das eine leitende Folie 3b auf der Rückfläche einer Isolierplatte 3a bildet, und ein Leiterbild 3c, das auf einer Vorderfläche der Isolierplatte 3a gebildet ist, aufweist, und drei Sätze von sechs SiC-Dioden-Chips 10 und einem IGBT-Chip 11, die mit dem Leiterbild 3c durch Lötmetall verbunden sind (in der Figur nicht gezeigt), und eine erste Anschlussklemme 19, die mit den Vorderflächen der sechs SiC-Dioden-Chips 10 und des einen IGBT-Chips 11 durch Lötmetall verbunden ist (in der Figur nicht gezeigt).
  • Die vorliegende Erfindung stellt eine Bauform zum Positionieren von Halbleiter-Chips unabhängig von der Art des Halbleiter-Chips bereit. Bei dem zweiten Ausführungsbeispiel sind der erste Halbleiter-Chip und der zweite Halbleiter-Chip, die zuvor erwähnt wurden, zwei angrenzende SiC-Dioden-Chips 10.
  • Die Leistungszelle 201 weist die ersten Anschlussklemmen 19, die mit den sechs SiC-Dioden-Chips 10 und einem IGBT-Chip 11 verbunden sind, die in drei parallelen Reihen angeordnet sind, und zwei zweite Anschlussklemmen 14, die mit dem Leiterbild 3c durch Lötmetall verbunden sind, auf. Die Leistungszelle 201 umfasst ferner Bonddrähte 11b, welche die Gate-Elektroden-Kontaktflächen 11a und die Brückenelektroden 11c verbinden. Somit wird eine Leistungszelle hergestellt. Eine Halbleitervorrichtung 200 wird hergestellt, indem die drei ersten Anschlussklemmen 19 der Leistungszelle 201 mit einem Leiter, der die Dioden antiparallel schaltet, die wie Freilaufdioden funktionieren, und den IGBTs verbunden werden.
  • Ein Steuerstift 11e, bei dem es sich um eine Steuerklemme handelt, ist mit der Brückenelektrode 11c verbunden, eine erste nach außen führende Anschlussklemme 19a ist mit der ersten Anschlussklemme 19 verbunden, und eine zweite nach außen führende Anschlussklemme 14a ist mit der zweiten Anschlussklemme 14 verbunden. Die gesamte Halbleitervorrichtung 200 ist mit Harz 30 abgedichtet, das die Spitze des Steuerstifts 11e, die Spitze der ersten nach außen führenden Anschlussklemme 19a und die Spitze der zweiten nach außen führenden Anschlussklemme 14a freilegt. Somit wird eine Halbleitervorrichtung 200 fertiggestellt.
  • Die Leistungszellen 201 werden zu dritt in einer Spalte und zu zweit in einer Reihe angeordnet, d. h. in einer 3 × 2-Anordnung, und die zweiten nach außen führenden Anschlussklemmen 19a werden mit einer ersten Anschlussklemme verbunden, und die zweiten nach außen führenden Anschlussklemmen 14a werden mit einer zweiten Anschlussklemme verbunden. Nach dem Abdichten mit Harz 30, wobei die Spitzen der nach außen führenden Anschlussklemmen 19a und 14a und die Spitzen der Steuerstifte 11e freigelegt werden, ist eine Halbleitervorrichtung 200 fertiggestellt, die sechs unabhängige Leistungszellen aufweist, die in einem einzigen Gehäuse aus Harz 30 installiert sind.
  • Unter Verwendung einer Vielzahl der Halbleitervorrichtungen 200 können diverse Schaltungen, wie etwa ein Wechselrichter, gestaltet werden. Beispielsweise sind die Leistungszellen 201 senkrecht angeordnet, und die erste Anschlussklemme 19 der oberen Leistungszelle 201 und die zweite Anschlussklemme 14 der unteren Leistungszelle 201 sind mit einem Leiter verbunden, dann ist eine Phase einer Wechselrichterschaltung aus in Reihe geschalteten oberen und unteren Leistungszellen 201 gestaltet. Drei Sätze des Satzes von oberen und unteren Leistungszellen sind angeordnet, und jeder der Leiter, welche die erste Anschlussklemme 19 der oberen Leistungszelle 201 und die zweite Anschlussklemme 14 der unteren Leistungszelle 201 verbinden, ist mit einer nach außen führenden Anschlussklemme verbunden. Die drei nach außen führenden Anschlussklemmen werden als Anschlussklemmen der Phase U, V und W entnommen. Wenn die ersten Anschlussklemmen 19 aller oberen Leistungszellen 201 mit einer nach außen führenden Anschlussklemme verbunden sind, dann ist die nach außen führende Anschlussklemme eine N-Anschlussklemme; und wenn die zweiten Anschlussklemmen 14 von allen unteren Leistungszellen 201 mit einer anderen nach außen führenden Anschlussklemme verbunden sind, ist die nach außen führende Anschlussklemme eine P-Anschlussklemme. Somit wird eine Halbleitervorrichtung erzielt, die eine dreiphasige Wechselrichterschaltung gestaltet.
  • Bei der Halbleitervorrichtung 200 der vorliegenden Erfindung weist jede der drei ersten Anschlussklemmen 19 ein Durchgangsloch 20 auf, das gebildet ist, um einen Steg 21a einzufügen, bei dem es sich um ein drittes Positionierungselement 21 handelt, das zum Positionieren der SiC-Dioden-Chips 10 verwendet wird. Dieses Durchgangsloch 20 ist über der Stelle E angeordnet, an der die Ecken der vier SiC-Dioden-Chips 10 einander gegenüberstehen, wie in 6 gezeigt.
  • Drittes Ausführungsbeispiel
  • Ein Verfahren zum Herstellen einer Halbleitervorrichtung des dritten Ausführungsbeispiels der vorliegenden Erfindung ist ein Verfahren zum Herstellen einer Halbleitervorrichtung, die Folgendes umfasst: eine isolierte Leiterplatte, die ein Leiterbild aufweist; einen ersten Halbleiter-Chip mit einer rechteckigen Form, der über ein erstes Fügematerial mit dem Leiterbild verbunden ist; einen zweiten Halbleiter-Chip mit einer rechteckigen Form, der auf dem Leiterbild getrennt von dem ersten Halbleiter-Chip angeordnet und über ein zweites Fügematerial mit dem Leiterbild verbunden ist; eine Anschlussklemme, die über dem ersten Halbleiter-Chip und dem zweiten Halbleiter-Chip angeordnet ist, über ein drittes Fügematerial mit dem ersten Halbleiter-Chip verbunden ist, und über ein viertes Fügematerial mit dem zweiten Halbleiter-Chip verbunden ist; wobei die Anschlussklemme ein Durchgangsloch über einer Stelle zwischen dem ersten Halbleiter-Chip und dem zweiten Halbleiter-Chip aufweist; wobei das Verfahren einen Positionierungsschritt umfasst, bei dem der erste Halbleiter-Chip an mindestens drei Stellen positioniert wird, der zweite Halbleiter-Chip an mindestens drei Stellen positioniert wird, und mindestens eine der drei Positionierungsstellen mit einem Positionierungselement positioniert wird, das in das Durchgangsloch eingefügt wird.
  • Genauer gesagt umfasst ein Verfahren der vorliegenden Erfindung zum Herstellen einer Halbleitervorrichtung die folgenden beiden Aspekte.
  • Der erste Aspekt umfasst einen Positionierungsschritt, der Folgendes positioniert: zwei Seiten, die eine Ecke des ersten Halbleiter-Chips bilden; zwei Seiten, die eine Ecke des zweiten Halbleiter-Chips bilden, wobei die Ecke nicht dem ersten Halbleiter-Chip gegenübersteht; eine Ecke in einer diagonalen Position der Ecke des ersten Halbleiter-Chips; und eine Ecke in einer diagonalen Position der Ecke des zweiten Halbleiter-Chips.
  • Der zweite Aspekt umfasst einen Positionierungsschritt, der Folgendes positioniert: zwei Ecken an den beiden Enden einer Seite des ersten Halbleiter-Chips, wobei die Seite dem zweiten Halbleiter-Chip gegenübersteht; eine Seite des ersten Halbleiter-Chips, wobei die Seite nicht in direktem Kontakt mit den beiden Ecken steht; zwei Ecken an den beiden Enden einer Seite des zweiten Halbleiter-Chips, wobei die Seite dem ersten Halbleiter-Chip gegenübersteht; und eine Seite des zweiten Halbleiter-Chips, wobei die Seite nicht in direktem Kontakt mit den beiden Ecken steht.
  • 6 bildet das Positionieren einer Vielzahl von SiC-Dioden-Chips 10 unter Verwendung des Stegs 21a ab, bei dem es sich um ein drittes Positionierungselement 21 handelt.
  • 9A und 9B bis 15A und 15B zeigen ein Verfahren zum Herstellen einer Halbleitervorrichtung der dritten Ausführungsform der Erfindung und bilden die Reihenfolge der Herstellungsschritte ab. 9A, 10A, 11A, 12A, 13A, 14A und 15A sind Draufsichten von wesentlichen Teilen. 9B, 10B, 11B, 12B, 13B und 14B sind Schnittansichten von wesentlichen Teilen, die entlang der Linie X-X geschnitten sind, die jeweils in 9A, 10A, 11A, 12A, 13A und 14A angegeben ist. 15B ist eine Seitenansicht eines wesentlichen Teils, die aus der Richtung G gesehen ist, die in 15a angegeben ist. Dieser Schritt baut eine Leistungszelle zusammen, wobei es sich um ein Zwischenprodukt handelt.
  • Zuerst werden mit Bezug auf 9A und 9B eine isolierte Leiterplatte 3, die ein Leiterbild aufweist, und ein erstes Positionierungselement 7 in dieser Reihenfolge in einen vertieften Teil 2 einer Kohlenstoffplatte 1 gelegt. Genauer gesagt, weist die Kohlenstoffplatte 1 eine Fläche auf, die größer ist als die isolierte Leiterplatte 3, die ein Leiterbild aufweist. Die Tiefe des vertieften Teils 2 ist mindestens die Summe der Dicke des ersten Positionierungselements 7 und der Dicke des zweiten Positionierungselements 15. Die Wandfläche des vertieften Teils 2 dient zur Führung der Positionen des ersten Positionierungselements 7 und des zweiten Positionierungselements 15. Die isolierte Leiterplatte 3, die ein Leiterbild aufweist, besteht aus einer Isolierplatte 3a, einer leitenden Folie 3b, die auf der Rückfläche der Isolierplatte 3a bereitgestellt wird, und aus einem Leiterbild 3c, das auf der Vorderfläche der Isolierplatte 3a bereitgestellt wird. Das Positionieren des ersten Positionierungselements 7 erfolgt durch Einpassen in den vertieften Teil 2 der Kohlenstoffplatte 1. Das erste Positionierungselement 7 weist einen kreisförmigen vertieften Teil 16 auf, der verwendet wird, um das zweite Positionierungselement 15 mit Bezug auf das erste Positionierungselement 7 zu positionieren. Der vertiefte Teil 16 und der vorstehende Teil 16a sind in einer Position angeordnet, die im Verhältnis zu der relativen Position des ersten Positionierungselements 7 und des zweiten Positionierungselements 15 nicht drehsymmetrisch ist. Folglich kann sich das zweite Positionierungselement 15 nicht in einer Position von 180 Grad Drehung mit Bezug auf das erste Positionierungselement 7 befinden.
  • Nun werden mit Bezug auf 10 die Lötplatten 9, die SiC-Dioden-Chips 10 und die Lötplatten 12 nacheinander in dieser Reihenfolge in einem Teil einer ersten Öffnung 8 des ersten Positionierungselements 7 aufeinandergelegt, um die SiC-Dioden-Chips 10 anzuordnen. Eine Lötplatte 9, ein IGBT-Chip 11 und eine Lötplatte 12 werden nacheinander in dieser Reihenfolge in einem Teil der ersten Öffnung 8 des ersten Positionierungselements 7 aufeinandergelegt, um den IGBT-Chip 11 anzuordnen. Eine Lötplatte 9 und eine zweite Anschlussklemme 14 werden in eine zweite Öffnung 13 gesetzt.
  • Dann wird mit Bezug auf 11 das zweite Positionierungselement 15 in den vertieften Teil 2 der Kohlenstoffplatte 1 eingefügt und auf das erste Positionierungselement 7 gelegt. Bei diesem Prozess wird der vorstehende Teil 16a mit einer zylindrischen Form, der unten an dem zweiten Positionierungselement 15 gebildet ist, mit dem vertieften Teil der zweiten Metallleitung 16 mit einer kreisförmigen Form des ersten Positionierungselements 7 gekoppelt. Die Positionierung des zweiten Positionierungselements 15 erfolgt durch den vertieften Teil 2 der Kohlenstoffplatte 1, den vertieften Teil 16 des ersten Positionierungselements 7 und den vorstehenden Teil 16a des zweiten Positionierungselements 15. Das zweite Positionierungselement 15 weist eine dritte Öffnung 17 und eine vierte Öffnung 18 auf. Die Breite der dritten Öffnung 17 wird als Breite zum Positionieren einer ersten Anschlussklemme 19 definiert. Die Breite der Öffnung 18 ist größer als die Breite der zweiten Öffnung 13, so dass das zweite Positionierungselement 15 nicht mit der zweiten Anschlussklemme 14 in Kontakt kommt, die in der zweiten Öffnung 13 angeordnet wurde.
  • Nun werden mit Bezug auf 12 die ersten Anschlussklemmen 19 durch die drei parallel angeordneten dritten Öffnungen 17 des zweiten Positionierungselements 15 auf der Lötplatte 12 gelegt, die in die ersten Öffnungen 8 des ersten Positionierungselements 7 angeordnet ist.
  • Dann wird mit Bezug auf 13 ein Steg 21a, bei dem es sich um ein drittes Positionierungselement 21 handelt, in ein Durchgangsloch 20 eingefügt, das in der ersten Anschlussklemme 19 gebildet ist. Wie in 6 gezeigt, kommt daraufhin die Spitze des Stegs 21a in Kontakt mit dem Leiterbild 6 an der Stelle E, an der vier SiC-Dioden-Chips 10a, 10b, 10c und 10d einander gegenüberstehen. Bei dieser Anordnung stehen von dem SiC-Dioden-Chip 10a die Seite zwischen der Ecke A und der Ecke B des SiC-Dioden-Chips 10a und die Seite zwischen der Ecke A und der Ecke C in Kontakt mit dem ersten Positionierungselement 7, und die Ecke D des SiC-Dioden-Chips 10a steht in Kontakt mit der Spitze der Seitenfläche des Stegs 21a. Bei dieser Anordnung stehen von dem SiC-Dioden-Chip 10b die Seite zwischen der Ecke F und der Ecke G des SiC-Dioden-Chips 10b und die Seite zwischen der Ecke G und der Ecke I in Kontakt mit dem ersten Positionierungselement 7, und die Ecke H des SiC-Dioden-Chips 10b steht in Kontakt mit der Spitze der Seitenfläche des Stegs 21a. Bei dieser Anordnung steht von dem SiC-Dioden-Chip 10c die Seite zwischen der Ecke J und der Ecke L des SiC-Dioden-Chips 10c in Kontakt mit dem ersten Positionierungselement 7, und die Ecke K des SiC-Dioden-Chips 10c steht in Kontakt mit der Spitze der Seitenfläche des Stegs 21a, und die Ecke M des SiC-Dioden-Chips 10c steht in Kontakt mit der Spitze der Seitenfläche des Stegs 21b. Bei dieser Anordnung steht von dem SiC-Dioden-Chip 10d die Seite zwischen der Ecke O und der Ecke Q des SiC-Dioden-Chips 10d in Kontakt mit dem ersten Positionierungselement 7, die Ecke N des SiC-Dioden-Chips 10d steht in Kontakt mit der Spitze der Seitenfläche des Stegs 21a, und die Ecke P des SiC-Dioden-Chips 10d steht in Kontakt mit der Spitze der Seitenfläche des Stegs 21b. (Aus praktischen Gründen ist 6 jedoch so abgebildet, als ob es eine Lücke zwischen den Elementen gäbe, die „in Kontakt” miteinander stehen.) Die Spitze der Seitenfläche des Stegs 21a positioniert die Ecken D, H, K und N, und die Spitze der Seitenfläche des Stegs 21b positioniert die Ecken M und P. Folglich können die SiC-Dioden-Chips 10a und 10b mit einer hohen Genauigkeit positioniert und auf die isolierte Leiterplatte 3, die ein Leiterbild aufweist, gelötet werden.
  • Dann werden mit Bezug auf 14 die Kohlenstoffplatte 1 und alle Bauteile, die auf der Kohlenstoffplatte 1 montiert sind, in einen Reflow-Ofen 22 gelegt, wobei die Bauteile die isolierte Leiterplatte 3, die ein Leiterbild aufweist, die Halbleiter-Chips 10a bis 10d und 11, die Lötplatten 9 und 12, die erste Anschlussklemme 19, die zweite Anschlussklemme 14 und die Positionslehre 100, die aus den Positionierungselementen 7, 15 und 21 besteht, umfassen. Die Lötplatten 9 und 12 schmelzen und erstarren dann, um die SiC-Dioden-Chips 10a bis 10d, den IGBT-Chip 11, das Leiterbild 6, die erste Anschlussklemme 19 und die zweite Anschlussklemme 14 an jeweiligen geeigneten Stellen zusammenzufügen. Die SiC-Dioden-Chips 10a bis 10d, die auf dem geschmolzenen Lötmetall schwimmen, werden jeweils an drei Stellen festgehalten, wie zuvor beschrieben, wodurch ihre Drehung oder Verschiebung vermieden wird. Daher sind die SiC-Chips fest positioniert und zusammengelötet.
  • Nun werden mit Bezug auf 15 die Kohlenstoffplatte 1 und die Positionslehre 100 und die gelöteten Bauteile, die auf der Kohlenstoffplatte 1 montiert sind, aus dem Reflow-Ofen 22 genommen, wobei die gelöteten Bauteile die isolierte Leiterplatte 3, die ein Leiterbild aufweist, die Chips 10 (einschließlich der Chips 10a bis 10f) und 11, die erste Anschlussklemme 19 und die zweite Anschlussklemme 14 umfassen. Dann wird der Steg 21a aus dem Durchgangsloch 20 gezogen, und die Positionierungselemente 7 und 8 werden abgenommen. Anschließend wird ein Ende des Bonddrahtes 11b mit der Gate-Elektrodenfläche 11a des IGBT-Chips 11 verbunden, und das andere Ende wird mit der Brückenelektrode 11c verbunden. Somit wird eine Leistungszelle 201 fertiggestellt. Die Emitter-Elektrode 11d des IGBT-Chips 11 wurde mit der ersten Anschlussklemme 19 zusammengelötet.
  • Dann wird ein Steuerstift 11e, bei dem es sich um eine Steueranschlussklemme handelt, mit der Brückenelektrode 11c verbunden; eine erste nach außen führende Anschlussklemme 19a wird mit der ersten Anschlussklemme 19 verbunden; und eine zweite nach außen führende Anschlussklemme 14a wird mit der zweiten Anschlussklemme 14 verbunden. Die gesamte Vorrichtung, die bis dahin zusammengebaut wurde, wird mit Harz 30 abgedichtet, wobei die Spitzen der nach außen führenden Anschlussklemmen 19a und 14a und die Spitzen der Steuerstifte 11e freigelegt sind. Somit wird eine Halbleitervorrichtung 200 fertiggestellt.
  • Wenn auf die erste Anschlussklemme 19, die in dem Herstellungsprozess verwendet wird, zuvor Lötmetall aufgetragen wird, muss die Lötplatte 12 nicht auf der Vorderfläche der Chips 10 und 11 bereitgestellt werden. In der Phase der Fertigstellung der Leistungszelle 201 werden Tests ausgeführt, um fehlerhafte Produkte auszuschließen, und dann wird das Abdichten mit Harz ausgeführt, um die Herstellung einer Halbleitervorrichtung 200 abzuschließen. Diese Vorgehensweise verbessert die Rate der fehlerfreien Produkte.
  • Nachstehend erfolgt eine weitere Beschreibung des Verfahrens zum Positionieren der SiC-Dioden-Chips 10 unter Verwendung des ersten Positionierungselements 7 und des Stegs 21a, wobei es sich um das dritte Positionierungselement 21 handelt.
  • Der Steg 21a wird in das Durchgangsloch 20 der ersten Anschlussklemme 19 eingefügt, um die Spitze des Stegs 21a in Kontakt mit dem Leiterbild 6 in der Position E zu bringen, in der die vier SiC-Dioden-Chips 10 einander gegenüberstehen. Das Positionieren der SiC-Dioden-Chips 10a erfolgt mit der Spitze der Seitenfläche des Stegs 21a in Kontakt mit der Ecke D des SiC-Dioden-Chips 10a. Somit wird der SiC-Dioden-Chip 10a dadurch daran gehindert, seine Position zu verschieben, dass der Steg 21a, bei dem es sich um ein drittes Positionierungselement 21 handelt, und das erste Positionierungselement 7 verwendet werden.
  • Falls ein SiC-Dioden-Chip 10 in Kontakt mit einem anderen SiC-Dioden-Chip 10 kommt, fließt das geschmolzene Lötmetall über die Chip-Oberfläche. Entsprechend wird eine Lücke T zwischen den Seiten der gegenüberliegenden Chips 10 ausgebildet, die mindestens 0,2 mm misst.
  • Eine zu breite Lücke schafft jedoch einen großen Totraum. Demnach ist die Lücke T bevorzugt nicht größer als 2 mm. Die Lücke liegt weiter bevorzugt in dem Bereich von 0,5 mm bis 1,5 mm.
  • Einer der wesentlichen Punkte der vorliegenden Erfindung besteht darin, dass die SiC-Dioden-Chips 10 unter Verwendung eines Stegs 21a positioniert werden, bei dem es sich um ein drittes Positionierungselement 21 handelt, das in ein Durchgangsloch 20 eingefügt wird, das in einer ersten Anschlussklemme 19 gebildet ist. Eines der Merkmale einer Halbleitervorrichtung 200 besteht darin, dass die erste Anschlussklemme 19 ein Durchgangsloch 20 aufweist, das in der ersten Anschlussklemme 19 gebildet ist.
  • Die vorliegende Erfindung ist effektiv auf den Fall anwendbar, bei dem eine isolierte Leiterplatte, die ein Leiterbild aufweist, Halbleiter-Chips, die SiC-Dioden-Chips 10 und einen IGBT-Chip 11 umfassen, und eine erste Anschlussklemme 19, die ein Leiterrahmen sein kann, der aus Kupfer besteht, auf einer Wärmeabstrahlungsplatte, wie etwa einer Kupferbasis, zusammengelötet werden.
  • Die Merkmale, Bauteile und spezifischen Einzelheiten der Strukturen der zuvor beschriebenen Ausführungsformen können ausgetauscht oder kombiniert werden, um weitere Ausführungsformen zu bilden, die für die jeweilige Anwendung optimiert sind. Soweit diese Änderungen für den Fachmann ohne Weiteres ersichtlich sind, sind sie implizit durch die obige Beschreibung offenbart, ohne dass der Übersichtlichkeit der vorliegenden Beschreibung halber jede mögliche Kombination ausdrücklich vorgegeben wird.
  • Bezugszeichenliste
    • 1, 1a, 1b
    Kohlenstoffplatte
    2, 16
    vertiefter Teil
    3, 53
    isolierte Leiterplatte, die ein Leiterbild aufweist
    3a, 53a
    Isolierplatte
    3b, 53b
    leitender Film
    3c, 53c
    Leiterbild
    7
    erstes Positionierungselement
    8, 61, 71
    erste Öffnung
    9
    Lötplatte
    10, 10a, 10b, 10c, 10d, 10e, 10f, 52, 81
    SiC-Dioden-Chip
    11, 51
    IGBT-Chip
    11a, 56
    Gate-Elektroden-Kontaktfläche
    11b, 57
    Bonddraht
    11c, 58
    Brückenelektrode
    11d, 51a
    Emitter-Elektrode
    11
    Steuerstift
    12
    Lötplatte
    13, 62, 72
    zweite Öffnung
    14, 55, 75
    zweite Anschlussklemme
    14a
    zweite nach außen führende Anschlussklemme
    15
    zweites Positionierungselement
    16a
    vorstehender Teil
    17, 73
    dritte Öffnung
    18
    vierte Öffnung
    19, 54, 74, 92
    erste Anschlussklemme
    19a
    erste nach außen führende Anschlussklemme
    20
    Durchgangsloch
    21a
    Steg
    21
    drittes Positionierungselement
    22
    Reflow-Ofen
    30
    Harz
    52a
    Anoden-Elektrode
    70, 90, 100, 600
    Positionslehre
    91
    Öffnung
    200
    Halbleitervorrichtung
    201, 501
    Leistungszelle
    500
    herkömmliches Leistungshalbleitermodul
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Claims (10)

  1. Halbleitervorrichtung (200), umfassend: eine isolierte Leiterplatte (3), die ein Leiterbild aufweist; einen ersten Halbleiter-Chip mit einer rechteckigen Form, der über ein erstes Fügematerial mit dem Leiterbild verbunden ist; einen zweiten Halbleiter-Chip mit einer rechteckigen Form, der auf dem Leiterbild getrennt von dem ersten Halbleiter-Chip angeordnet und über ein zweites Fügematerial mit dem Leiterbild verbunden ist; eine Anschlussklemme (19), die über dem ersten Halbleiter-Chip und dem zweiten Halbleiter-Chip angeordnet ist, über ein drittes Fügematerial mit dem ersten Halbleiter-Chip verbunden ist, und über ein viertes Fügematerial mit dem zweiten Halbleiter-Chip verbunden ist, wobei die Anschlussklemme (19) ein Durchgangsloch (20) über einer Stelle zwischen dem ersten Halbleiter-Chip und dem zweiten Halbleiter-Chip aufweist.
  2. Halbleitervorrichtung (200) nach Anspruch 1, wobei eine Lücke (T) zwischen einer Seite des ersten Halbleiter-Chips und einer Seite des zweiten Halbleiter-Chips, wobei sich die beiden Seiten gegenüberstehen, in einem Bereich von 0,2 mm bis 2 mm liegt.
  3. Halbleitervorrichtung (200) nach Anspruch 1 oder 2, wobei die Anschlussklemme (19) ein Leiterrahmen ist, der aus Kupfer, einer Kupferlegierung, Aluminium oder einer Aluminiumlegierung besteht.
  4. Halbleitervorrichtung (200) nach Anspruch 1 oder 2, wobei das erste Fügematerial und das zweite Fügematerial aus Weichlot oder einem Lötzusatzwerkstoff bestehen.
  5. Verfahren zum Herstellen einer Halbleitervorrichtung (200), die Folgendes umfasst: eine isolierte Leiterplatte (3), die ein Leiterbild aufweist; einen ersten Halbleiter-Chip mit einer rechteckigen Form, der über ein erstes Fügematerial mit dem Leiterbild verbunden ist; einen zweiten Halbleiter-Chip mit einer rechteckigen Form, der auf dem Leiterbild getrennt von dem ersten Halbleiter-Chip angeordnet und über ein zweites Fügematerial mit dem Leiterbild verbunden ist; eine Anschlussklemme (19), die über dem ersten Halbleiter-Chip und dem zweiten Halbleiter-Chip angeordnet ist, über ein drittes Fügematerial mit dem ersten Halbleiter-Chip verbunden ist und über ein viertes Fügematerial mit dem zweiten Halbleiter-Chip verbunden ist; wobei die Anschlussklemme (19) ein Durchgangsloch (20) über einer Stelle zwischen dem ersten Halbleiter-Chip und dem zweiten Halbleiter-Chip aufweist, wobei das Verfahren einen Positionierungsschritt umfasst, bei dem der erste Halbleiter-Chip an mindestens drei Stellen positioniert wird, der zweite Halbleiter-Chip an mindestens drei Stellen positioniert wird, und mindestens eine der drei Positionierungsstellen mit einem Positionierungselement (7; 15; 21), das in das Durchgangsloch eingefügt wird (20), positioniert wird.
  6. Verfahren zum Herstellen einer Halbleitervorrichtung (200) nach Anspruch 5, umfassend einen Positionierungsschritt, der Folgendes positioniert: zwei Seiten, die eine Ecke des ersten Halbleiter-Chips bilden; zwei Seiten, die eine Ecke des zweiten Halbleiter-Chips bilden, wobei die Ecke dem ersten Halbleiter-Chip nicht gegenübersteht; eine Ecke in einer diagonalen Position der Ecke des ersten Halbleiter-Chips; und eine Ecke in einer diagonalen Position der Ecke des zweiten Halbleiter-Chips.
  7. Verfahren zum Herstellen einer Halbleitervorrichtung (200) nach Anspruch 5, umfassend einen Positionierungsschritt, der Folgendes positioniert: zwei Ecken an den beiden Enden einer Seite des ersten Halbleiter-Chips, wobei die Seite dem zweiten Halbleiter-Chip gegenübersteht; eine Seite des ersten Halbleiter-Chips, wobei die Seite nicht in direktem Kontakt mit den beiden Ecken steht; zwei Ecken an den beiden Enden einer Seite des zweiten Halbleiter-Chips, wobei die Seite dem ersten Halbleiter-Chip gegenübersteht; und eine Seite des zweiten Halbleiter-Chips, wobei die Seite nicht in direktem Kontakt mit den beiden Ecken steht.
  8. Verfahren zum Herstellen einer Halbleitervorrichtung (200) nach einem der Ansprüche 5 bis 7, umfassend: einen ersten Schritt des Anordnens des ersten Fügematerials, des ersten Halbleiter-Chips und des dritten Fügematerials, die nacheinander auf das Leiterbild laminiert werden, und des Anordnens des zweiten Fügematerials, des zweiten Halbleiter-Chips und des vierten Fügematerials, die nacheinander auf das Leiterbild laminiert werden; einen zweiten Schritt des Setzens der Anschlussklemme (19) auf das dritte Fügematerial und das vierte Fügematerial; den Positionierungsschritt; einen Fließlötschritt einer Fließlötbehandlung der Halbleitervorrichtung, die bis dahin zusammengebaut wurde; wobei die Schritte in dieser Reihenfolge ausgeführt werden; wobei der Positionierungsschritt dadurch ausgeführt wird, dass ein Positionierungselement in ein Durchgangsloch (20) eingefügt wird, das in der Anschlussklemme (19) gebildet ist, um die relativen Positionen des ersten Halbleiter-Chips und des zweiten Halbleiter-Chips im Verhältnis zu der Anschlussklemme (19) zu bestimmen.
  9. Positionslehre (100) zur Verwendung bei der Herstellung ein Halbleitervorrichtung (200), die einen ersten Halbleiter-Chip mit einer rechteckigen Form und einen zweiten Halbleiter-Chip mit einer rechteckigen Form umfasst, die voneinander getrennt auf einer Leiterplatte bereitgestellt werden, wobei die Positionslehre (100) Folgendes umfasst: ein erstes Positionierungselement (7), das eine Öffnung (8) aufweist, wobei der erste Halbleiter-Chip und der zweite Halbleiter-Chip durch die Öffnung (8) hindurch eingefügt werden können, und einen Eindringraum aufweist, der in mindestens einem Teil eines Bereichs zwischen dem ersten Halbleiter-Chip und dem zweiten Halbleiter-Chip gebildet ist; ein zweites Positionierungselement (15), das eine Öffnung (17) aufweist, wobei der erste Halbleiter-Chip und der zweite Halbleiter-Chip durch die Öffnung (17) hindurch eingefügt werden können, und eine Anschlussklemme (19) positioniert, die ein Durchgangsloch (20) aufweist und eine Breite aufweist, die schmaler als die Breite des Eindringraums über einer Stelle zwischen dem ersten Halbleiter-Chip und dem zweiten Halbleiter-Chip ist, so dass sich die Anschlussklemme (19) über den ersten Halbleiter-Chip und den zweiten Halbleiter-Chip erstreckt, wobei das zweite Positionierungselement (15) auf dem ersten Positionierungselement (7) angeordnet ist; und ein drittes Positionierungselement (21), das durch das Durchgangsloch (20) hindurch in den Eindringraum eingefügt wird, um den ersten Halbleiter-Chip und den zweiten Halbleiter-Chip zu positionieren.
  10. Positionslehre (100) nach Anspruch 9, wobei die Materialien des ersten Positionierungselements (7), des zweiten Positionierungselements (15) und des dritten Positionierungselements (21) Kohlenstoffe sind.
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