DE102015117862B4 - Halbleitervorrichtung mit FinFET-Zellen vom Anreicherungs- und Verarmungstyp - Google Patents

Halbleitervorrichtung mit FinFET-Zellen vom Anreicherungs- und Verarmungstyp Download PDF

Info

Publication number
DE102015117862B4
DE102015117862B4 DE102015117862.1A DE102015117862A DE102015117862B4 DE 102015117862 B4 DE102015117862 B4 DE 102015117862B4 DE 102015117862 A DE102015117862 A DE 102015117862A DE 102015117862 B4 DE102015117862 B4 DE 102015117862B4
Authority
DE
Germany
Prior art keywords
semiconductor device
gate structures
semiconductor
finfet cells
connection structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102015117862.1A
Other languages
English (en)
Other versions
DE102015117862A1 (de
Inventor
Rolf Weis
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Dresden GmbH and Co KG
Original Assignee
Infineon Technologies Dresden GmbH and Co KG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Dresden GmbH and Co KG filed Critical Infineon Technologies Dresden GmbH and Co KG
Publication of DE102015117862A1 publication Critical patent/DE102015117862A1/de
Application granted granted Critical
Publication of DE102015117862B4 publication Critical patent/DE102015117862B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0883—Combination of depletion and enhancement field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors

Abstract

Halbleitervorrichtung (500), die aufweist:
FinFET-Zellen vom Anreicherungstyp (TE), die erste Halbleiterfinnen (160a) trennende erste Gatestrukturen (150a) aufweisen;
FinFET-Zellen vom Verarmungstyp (TD), die zweite Halbleiterfinnen (160b) trennende zweite Gatestrukturen (150b) aufweisen; und
eine zwischen den ersten und zweiten Gatestrukturen (150a, 150b) angeordnete und die ersten Halbleiterfinnen von den zweiten Halbleiterfinnen (160a, 160b) trennende Verbindungsstruktur (180), wobei ein spezifischer Leitwert der Verbindungsstruktur (180) größer ist als in den zweiten Halbleiterfinnen (160b).

Description

  • HINTERGRUND
  • Leistungshalbleiterbauelemente wie Leistungs-MOSFETs (MetallOxid-Halbleiter-Feldeffekttransistoren) widerstehen einer hohen Durchbruchsspannung in einem Sperrbetrieb und weisen einen niedrigen Einschaltwiderstand in einem leitfähigen Modus auf. In lateralen Leistungs-MOSFETs fließt ein Laststrom in einer lateralen Richtung parallel zu einer Hauptoberfläche eines Halbleiterrohchips (Halbleiterdies). Der laterale Stromfluss führt zu Flächenbeschränkungen im Hinblick auf Kanalweite, Gateelektrode, Driftzone und Kontakte. Laterale Leistungs-FinFETs (Fin-Feldeffekttransistoren bzw. Feldeffekttransistoren mit Finne) erniedrigen den Einschaltwiderstand durch Erhöhen der Kanalweite in einer vertikalen Richtung. Es ist wünschenswert, laterale Leistungshalbleitervorrichtungen mit verbesserten elektrischen Eigenschaften anzugeben.
  • Die US 2013 / 0 193 525 A1 beschreibt einen ADZFET (active drift zone FET) mit jeweils in Serie geschalteten Einzeltransistoren. Die Einzeltransistoren sind hintereinander ausgebildete U-Shaped-Surround-Gate FinFETs oder Doppel-Gate FinFETs, deren aktiven Gebiete durch dielektrische Strukturen voneinander getrennt sind.
  • ZUSAMMENFASSUNG
  • Die Aufgabe wird gelöst durch die Lehre der unabhängigen Patentansprüche. Weiterbildungen sind Gegenstand der abhängigen Ansprüche.
  • Eine Halbleitervorrichtung gemäß einer Ausführungsform umfasst FinFET-Zellen vom Anreicherungstyp sowie FinFET-Zellen vom Verarmungstyp. Die FinFET-Zellen vom Anreicherungstyp weisen erste Halbleiterfinnen trennende erste Gatestrukturen auf. Die FinFET-Zellen vom Verarmungstyp weisen zweite Halbleiterfinnen trennende zweite Gatestrukturen auf. Zwischen den ersten und zweiten Gatestrukturen trennt eine Verbindungsstruktur die ersten von den zweiten Halbleiterfinnen. Die Verbindungsstruktur weist einen spezifischen Leitwert auf, der größer ist als der spezifische Leitwert in den zweiten Halbleiterfinnen.
  • Eine Halbleitervorrichtung gemäß einer anderen Ausführungsform umfasst FinFET-Zellen vom Anreicherungstyp, die zwischen ersten Halbleiterfinnen angeordnete erste Gatestrukturen aufweisen. Erste FinFET-Zellen vom Verarmungstyp weisen zweite Gatestrukturen auf, welche zweite Halbleiterfinnen trennen und welche mit einer Sourcezone der FinFET-Zellen vom Anreicherungstyp elektrisch verbunden sind. Zweite FinFET-Zellen vom Verarmungstyp weisen dritte Gatestrukturen auf, welche dritte Halbleiterfinnen trennen und welche mit einer Sourcezone der ersten FinFET-Zellen vom Verarmungstyp elektrisch verbunden sind.
  • Der Fachmann wird zusätzliche Merkmale und Vorteile nach Lesen der folgenden Detailbeschreibung und Betrachten der begleitenden Zeichnungen erkennen.
  • Figurenliste
  • Die begleitenden Zeichnungen sind beigeschlossen, um ein weiteres Verständnis der Erfindung zu liefern, und sie sind in die Offenbarung der Erfindung einbezogen und bilden einen Teil von dieser. Die Zeichnungen veranschaulichen die Ausführungsbeispiele der vorliegenden Erfindung und dienen zusammen mit der Beschreibung zum Erläutern von Prinzipien der Erfindung. Andere Ausführungsbeispiele der Erfindung und beabsichtigte Vorteile werden sofort gewürdigt, da sie unter Hinweis auf die folgende Detailbeschreibung besser verstanden werden.
    • 1A ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung gemäß einer Ausführungsform, die eine Verbindungsstruktur zwischen FinFET-Zellen vom Anreicherungstyp und FinFET-Zellen vom Verarmungstyp aufweist.
    • 1B ist eine schematische Querschnittsansicht des Halbleitervorrichtungsbereichs der 1A entlang der Linie B-B.
    • 2 ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung gemäß einer Ausführungsform, die Kanalkontaktzonen für FinFET-Zellen vom Verarmungstyp vorsieht.
    • 3 ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung gemäß einer Ausführungsform, die eine Verbindungsstruktur mit einem metallischen Füllbereich vorsieht.
    • 4A ist eine schematische Querschnittsansicht eines Bereichs einer Halbleitervorrichtung gemäß einer Ausführungsform, die FinFET-Zellen vom Anreicherungstyp und FinFET-Zellen vom Verarmungstyp in Kaskodenanordnung vorsieht.
    • 4B ist ein schematisches Ersatzschaltbild der Halbleitervorrichtung von 4A.
    • 5A ist ein Ersatzschaltbild einer Halbleitervorrichtung gemäß einer Ausführungsform, welche eine Kaskodenkonfiguration mit zwei FinFET-Zellen vom Verarmungstyp betrifft.
    • 5B ist eine schematische Draufsicht auf einen Bereich der Halbleitervorrichtung von 5A.
    • 5C ist eine schematische Querschnittsansicht des Halbleitervorrichtungsbereichs von 5B entlang der Linie C-C.
    • 6 ist ein Ersatzschaltdiagramm einer Halbleitervorrichtung gemäß einer Ausführungsform, die eine Kaskodenkonfiguration mit mehr als zwei FinFET-Zellen vom Verarmungstyp betrifft.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden Detailbeschreibung wird Bezug genommen auf die begleitenden Zeichnungen, die einen Teil der Offenbarung bilden und in denen für Veranschaulichungszwecke spezifische Ausführungsbeispiele gezeigt sind, in denen die Erfindung ausgestaltet werden kann. Es ist zu verstehen, dass andere Ausführungsbeispiele verwendet und strukturelle oder logische Änderungen gemacht werden können, ohne von der vorliegenden Erfindung abzuweichen. Beispielsweise können Merkmale, die für ein Ausführungsbeispiel veranschaulicht oder beschrieben sind, bei oder im Zusammenhang mit anderen Ausführungsbeispielen verwendet werden, um zu noch einem weiteren Ausführungsbeispiel zu gelangen. Es ist beabsichtigt, dass die vorliegende Erfindung derartige Modifikationen und Veränderungen einschließt. Die Beispiele sind mittels einer spezifischen Sprache beschrieben, die nicht als den Bereich der beigefügten Patentansprüche begrenzend aufgefasst werden soll. Die Zeichnungen sind nicht maßstabsgetreu und dienen lediglich für Veranschaulichungszwecke. Zur Klarheit sind die gleichen Elemente durch entsprechende Bezugszeichen in den verschiedenen Zeichnungen versehen, falls nicht etwas anderes festgestellt wird.
  • Die Begriffe „haben“, „enthalten“, „umfassen“, „aufweisen“ und ähnliche Begriffe sind offene Begriffe, und diese Begriffe geben das Vorhandensein der festgestellten Strukturen, Elemente oder Merkmale an, schließen jedoch das Vorhandensein von zusätzlichen Elementen oder Merkmalen nicht aus. Die unbestimmten Artikel und die bestimmten Artikel sollen sowohl den Plural als auch den Singular angeben, falls sich aus dem Zusammenhang nicht klar etwas anderes ergibt.
  • Der Begriff „elektrisch verbunden“ beschreibt eine permanente niederohmige Verbindung zwischen elektrisch verbundenen Elementen, beispielsweise einen direkten Kontakt zwischen den betreffenden Elementen oder eine niederohmige Verbindung über ein Metall und/oder einen hochdotierten Halbleiter. Der Begriff „elektrisch gekoppelt“ umfasst, dass ein oder mehrere dazwischenliegende Elemente, die für eine Signalübertragung angepasst sind, zwischen den elektrisch gekoppelten Elementen vorhanden sein können, beispielsweise Elemente, die zeitweise eine niederohmige Verbindung in einem ersten Zustand und eine hochohmige elektrische Entkopplung in einem zweiten Zustand vorsehen.
  • Die Figuren veranschaulichen relative Dotierungs-konzentrationen durch Angabe von „-“ oder „+“ neben dem Dotierungstyp „n“ oder „p“. Beispielsweise bedeutet „n-“ eine Dotierungskonzentration, die niedriger als die Dotierungskonzentration eines „n“-Dotierungsbereiches ist, während ein „n+“-Dotierungsbereich eine höhere Dotierungskonzentration hat als ein „n“-Dotierungsbereich. Dotierungsbereiche der gleichen relativen Dotierungskonzentration haben nicht notwendigerweise die gleiche absolute Dotierungskonzentration. Beispielsweise können zwei verschiedene „n“-Dotierungsbereiche die gleichen oder verschiedene absolute Dotierungs-konzentrationen haben.
  • Die 1A und 1B betreffen eine laterale Leistungshalbleitervorrichtung 500 mit FinFET-Zellen von Anreicherungstyp TE und FinFET-Zellen von Verarmungstyp TD.
  • Ein Halbleiterbereich 100 der Halbleitervorrichtung 500 basiert auf einem einkristallinen Halbleitermaterial, beispielsweise Silizium Si, Siliziumcarbid SiC, Germanium Ge, einem Silizium-Germanium-Kristall SiGe, Galliumnitrid GaN oder Galliumarsenid GaAs. Eine erste Oberfläche 101 und eine gegenüberliegende zweite Oberfläche 102 des Halbleiterbereichs 100 liegen parallel zueinander. Richtungen parallel zur ersten Oberfläche 101 sind laterale Richtungen und eine Normale zur ersten Oberfläche 101 definiert eine vertikale Richtung.
  • Der Halbleiterbereich 100 kann eine n-dotierte oder p-dotierte Basisschicht 190 aufweisen, die direkt an die zweite Oberfläche 102 angrenzt. Die Basisschicht 190 kann einer dielektrischen Schicht entsprechen oder eine solche aufweisen, beispielsweise eine Siliziumoxidschicht sein oder eine Glasschicht. In der dargestellten Ausführungsform ist die Basisschicht 190 eine leicht n-dotierte Halbleiterschicht. Die Basisschicht 190 ist optional und kann auch fehlen. Eine optionale Metall-enthaltende Substratschicht 390 kann direkt an die zweite Oberfläche 102 angrenzen.
  • Die FinFET-Zellen vom Anreicherungstyp TE umfassen erste Gatestrukturen 150a, die zwischen ersten Halbleiterfinnen 160a angeordnet sind, wobei die ersten Halbleiterfinnen 160a aus hervorragenden Abschnitten des Halbleiterbereichs 100 zwischen den ersten Gatestrukturen 150a gebildet sind. Die ersten Gatestrukturen 150a erstrecken sich von einer durch die erste Oberfläche 101 an einer Vorderseite aufgespannten Ebene in den Halbleiterbereich 100 hinab bis zu einer ersten Grundebene GP1 in einem Abstand d1 zur ersten Oberfläche 101. Longitudinale Achsen der Gatestrukturen 150a als auch longitudinale Achsen der ersten Halbleiterfinnen 160a sind parallel zur ersten lateralen Richtung.
  • Die ersten Gatestrukturen 150a können regelmäßig zueinander benachbart in einer entlang einer zweiten lateralen Richtung senkrecht zur ersten lateralen Richtung verlaufenden Spalte angeordnet sein und einen regelmäßigen Mitte-zu-Mitte Abstand (Pitch) aufweisen. Der Pitch der ersten Gatestrukturen 150a kann zwischen 50 nm und 1000 nm liegen, beispielweise zwischen 100 nm und 250 nm. Eine Breite der ersten Gatestrukturen 150a entlang der zweiten lateralen Richtung kann beispielsweise zwischen 50 nm und 200 nm betragen.
  • Jede erste Gatestruktur 150a weist einen Bereich einer leitfähigen ersten Gateelektrode 155a auf. Eine erste Gateverdrahtungsleitung 330a kann oberhalb der ersten Oberfläche 101 angeordnet sein und entlang der zweiten lateralen Richtung verlaufen sowie die Bereiche der ersten Gateelektrode 155a verbinden.
  • Die ersten Gatestrukturen 150a weisen zudem erste Gatedielektrika 151a auf, welche die ersten Gateelektroden 155a wenigstens von Bodyzonen 115a, die in Bereichen der ersten Halbleiterfinnen 160a ausgebildet sind, dielektrisch trennen. Die ersten Gatedielektrika 151a können die ersten Gateelektroden 155a sowie die erste Gateverdrahtungsleitung 330a vollständig von dem Halbleiterbereich 100 isolieren. Gemäß weiteren Ausführungsformen können ebenso weitere Isolatorstrukturen, welche sich von den ersten Gatedielektrika 151a wenigstens in der Zusammensetzung und/oder Dicke unterscheiden entlang Endflächen der ersten Gatestrukturen 150a als auch entlang der ersten Grundfläche GP1 ausgebildet sein. Die ersten Gatedielektrika 151a können auch die Bodyzonen 115a von der ersten Gateverdrahtung 330a derart trennen, dass Bereiche der ersten Gateverdrahtung 330a oberhalb der ersten Halbleiterfinnen 160a als weitere Bereiche der ersten Gateelektrode 155a wirken.
  • Die FinFET-Zellen vom Verarmungstyp TD weisen zweite Gatestrukturen 150b auf, die zwischen zweiten Halbleiterfinnen 160b angeordnet sind, wobei die zweiten Halbleiterfinnen 160b aus hervorragenden Abschnitten des Halbleiterbereichs 100 zwischen den zweiten Gatestrukturen 150b gebildet sind. Die zweiten Gatestrukturen 150b erstrecken sich von einer durch die erste Oberfläche 101 aufgespannten Ebene in den Halbleiterbereich 100 hinunter bis zu einer zweiten Grundebene GP2 in einem zweiten Abstand d2 zur ersten Oberfläche 101. Die ersten und zweiten Abstände d1, d2 können übereinstimmen. Gemäß einer Ausführungsform ist der zweite Abstand d2 wenigstens um 10 % größer als der erste Abstand d1. Longitudinale Achsen der zweiten Gatestrukturen 150b als auch longitudinale Achsen der zweiten Halbleiterfinnen 160b verlaufen parallel zur ersten lateralen Richtung.
  • Die zweiten Gatestrukturen 150b können regelmäßig zueinander benachbart in einer sich entlang der zweiten lateralen Richtung erstreckenden Spalte in regelmäßigem Pitch (Mitte-zu-Mitte Abstand) angeordnet sind. Breite und Pitch der zweiten Gatestrukturen 150b können gleich groß wie, oder auch kleiner oder größer als die Breiten und Mitte-zu-Mitte Abstände der ersten Gatestrukturen 150a sein.
  • Jede zweite Gatestruktur 150b weist einen Bereich einer leitfähigen zweiten Gateelektrode 155b auf. Eine zweite Gateverdrahtungsleitung 330b kann oberhalb der ersten Oberfläche 101 angeordnet sein, entlang der zweiten lateralen Richtung verlaufen und die Bereiche der zweiten Gateelektrode 155b verbinden.
  • Die zweiten Gatestrukturen 150b weisen zudem zweite Gatedielektrika 151b auf, welche die zweiten Gateelektroden 155b und die zweite Gateverdrahtungsleitung 330b wenigstens von Kanalzonen 115b, welche in den zweiten Halbleiterfinnen 160b ausgebildet sind, dielektrisch trennen. Die zweite Gatedielektrika 151b können die zweiten Gateelektroden 155b und die zweite Gateverdrahtungsleitung 330b vollständig von dem Halbleiterbereich 100 isolieren. Gemäß weiteren Ausführungsformen können weitere Isolatorstrukturen, die sich von den zweiten Gatedielektrika 151b wenigstens in der Zusammensetzung und/oder Dicke unterscheiden, wenigstens an einer Endfläche der zweiten Gatestrukturen 150b und/oder entlang der zweiten Grundebene GP2 ausgebildet sein. Das zweite Gatedielektrikum 151b kann die Kanalzonen 115b von der zweiten Gateverdrahtungsleitung 330b derart trennen, dass Bereiche der zweiten Gateverdrahtungsleitung 330b oberhalb der zweiten Halbleiterfinnen 160b als weitere Bereiche der zweiten Gateelektrode 150b wirken.
  • Die ersten und zweiten vergrabenen Gateelektroden 150a, 150b als auch die ersten und zweiten Gateverdrahtungen 330a, 330b können aus demselben Material oder auch aus verschiedenen leitfähigen Materialien bestehen. Gemäß einer Ausführungsform bestehen die ersten und zweiten Gateelektroden 150a, 150b als auch die ersten und zweiten Gateverdrahtungen 330a, 330b aus einem Bereich von hochdotiertem polykristallinem Silizium oder können hochdotiertes polykristallines Silizium aufweisen. Gemäß weiteren Ausführungsformen können die ersten und zweiten Gateelektroden 150a, 150b und/oder die ersten und zweiten Gateverdrahtungsleitungen 330a, 330b einen Metall-enthaltenden Bereich wie beispielsweise eine Metallsilizidschicht, eine Titan oder Tantal aufweisend Schicht, und/oder eine Wolfram W, Aluminium Al oder Kupfer Cu aufweisende Schicht enthalten.
  • Die ersten und zweiten Gatedielektrika 151a, 151b können sich im Hinblick auf Aufbau, Materialzusammensetzung und Dicke unterscheiden oder aus denselben Materialien im selben Aufbau bei selber Dicke gestaltet sein. Jede einzelne der ersten und zweiten Gatedielektrika 151a, 151b oder auch beide können aus einer Halbleiteroxidschicht wie beispielsweise einem thermisch gewachsenen Siliziumoxid, einer abgeschiedenen Siliziumoxidschicht, wie etwa Siliziumoxid aus TEOS (Tetraethyl-Orthosilikat) als Precursor-Material, einer Siliziumnitridschicht oder einer Siliziumoxinitridschicht bestehen oder eine solche aufweisen.
  • Die ersten Halbleiterfinnen 160a weisen Bodyzonen 115a von einem zweiten Leitfähigkeitstyp auf, der entgegengesetzt ist zu einem ersten Leitfähigkeitstyp von unten definierten Source- und Drainzonen.
  • Obgleich in den dargestellten Ausführungsformen der erste Leitfähigkeitstyp ein n-Typ ist und die FinFET-Zellen TE, TD n-Kanal-FinFET-Zellen sind, gelten übereinstimmende Betrachtungen auch für Ausführungsformen, bei denen der erste Leitfähigkeitstyp ein p-Typ ist und die FinFET-Zellen TE, TD n- oder p-Kanal-FinFET-Zellen sind.
  • Die FinFET-Zellen vom Anreicherungstyp TE weisen zudem eine Sourcezone 110a vom ersten Leitfähigkeitstyp auf. Erste Bereiche der Sourcezonen 110a erstrecken sich entlang ersten Endflächen der ersten Gatestrukturen 150a, abgewandt von den zweiten Gatestrukturen 150b, entlang der ersten lateralen Richtung. Zweite Bereiche der zweiten Sourcezone 110a können sich in die ersten Halbleiterfinnen 160a erstrecken und mit den ersten Gateelektroden 155a überlappen. Pn-Übergänge zwischen der Sourcezone 110a und den Bodyzonen 115a der FinFET-Zellen vom Anreicherungstyp TE erstrecken sich innerhalb der ersten Halbleiterfinnen 160a in einer Ebene vertikal zur ersten Oberfläche 101.
  • Die zweiten Halbleiterfinnen 160b weisen Kanalzonen 115b der FinFET-Zellen vom Verarmungstyp TD als auch den Leitfähigkeitstyp der Sourcezonen 110a auf. Die Kanalzonen 115b sind von weiteren Gebieten des ersten Leitfähigkeitstyps außerhalb der zweiten Halbleiterfinnen 160b getrennt.
  • Eine Drainzone 130b der FinFET-Zellen vom Verarmungstyp TD hat den ersten Leitfähigkeitstyp und erstreckt sich entlang der zweiten lateralen Richtung an einer Seite der zweiten Gatestrukturen 150b abgewandt von den ersten Gatestrukturen 150a. Die Drainzone 130b kann in einem Abstand zu den zweiten Halbleiterfinnen 160b ausgebildet sein, kann direkt an die zweiten Halbleiterfinnen 160b angrenzen oder sich auch in die zweiten Halbleiterfinnen 160b hinein erstrecken. Eine mittlere Netto-Dotierstoffkonzentration in der Drainzone 130b ist wenigstens zehnmal größer als eine mittlere Netto-Dotierstoffkonzentration in der Kanalzone 115b und ist ausreichend groß, um einen ohmschen Kontakt mit einem Material eines Metall-enthaltenden Kontaktstreifens zu bilden.
  • Ein Sourcekontaktstreifen 310 erstreckt sich von einer durch die erste Oberfläche 101 aufgespannten Ebene in den Halbleiterbereich 100 und grenzt direkt an die Sourcezone 110a an einer von den ersten Gatestrukturen 150a abgewandten Seite an. Ein Drainkontaktstreifen 320 kann sich von der Vorderseite in den Halbleiterbereich 100 erstrecken und an die Drainzone 130b an einer von den zweiten Gatestrukturen 150b abgewandten Seite direkt angrenzen.
  • Die Source- und Drainkontaktstreifen 310, 320 können übereinstimmend konfiguriert sein. Beispielsweise kann der Sourcekontaktstreifen 310 eine erste Barrierenauskleidung 311 aufweisen und der Drainkontaktstreifen 320 kann eine zweite Barrierenauskleidung 321 aufweisen, wobei beide Barrierenauskleidungen 311, 321 an den Halbleiterbereich 100 direkt angrenzen und eine Dicke im Bereich von 1 nm bis 50 nm aufweisen und aus einem Silizid, Kobalt Co, Titan Ti, Titannitrid TiN, Tantal Ta oder Tantalnitrid TaN bestehen oder eines oder mehrere dieser Elemente aufweisen.
  • Die Sourcekontaktstreifen 310 können einen ersten Füllbereich 315 aufweisen und der Drainkontaktstreifen 320 kann einen zweiten Füllbereich 325 aufweisen, wodurch die Querschnittsfläche der entsprechenden Kontaktstreifen 310, 320 um die entsprechenden Barrierenschichten 311, 321 gefüllt werden. Das Material der Füllbereiche 315, 325 kann beispielsweise aus Wolfram W bestehen. Gemäß weiterer Ausführungsformen können die Source- und Drainkontaktstreifen 310, 320 eine Schicht aus hochdotiertem polykristallinem Silizium sowie eine Metall-enthaltende Schicht wie etwa ein Silizid aufweisen.
  • Eine ununterbrochene Trennschicht 140 vom zweiten Leitfähigkeitstyp kann zwischen den Body- und Kanalzonen 115a, 115b auf einer Seite sowie der Basisschicht 190 auf der anderen Seite ausgebildet sein. Abhängig von der Dotierung erstreckt sich ein pn-Übergang zwischen der Trennschicht 140 und der Basisschicht 190 parallel zu den ersten und zweiten Oberflächen 101, 102.
  • Eine stark dotierte vergrabene Bodykontaktzone 117 vom zweiten Leitfähigkeitstyp stellt einen ohmschen Kontakt zwischen den Sourcekontaktstreifen 310 und den Bodyzonen 115a her. Gemäß weiterer Ausführungsformen kann die vergrabene Bodykontaktzone 117 direkt an die Kanalzonen 115b angrenzen. Entlang der vertikalen Richtung kann die vergrabene Bodykontaktzone 117 zwischen der Sourcezone 110a und der Trennschicht 140 angeordnet sein, wobei der Sourcekontaktstreifen 310 sich in die vergrabene Bodykontaktzone 117 erstrecken kann.
  • Sowohl der Sourcekontaktstreifen 310 als auch der Drainkontaktstreifen 320 können einer weiteren Transistorzellanordnung einschließlich FinFET-Zellen vom Anreicherungstyp TE und FinFET-Zellen vom Verarmungstyp TD zugeordnet sein, welche spiegelverkehrt bezüglich einer zentralen vertikalen Achse des Sourcekontaktstreifens 310 und/oder des Drainkontaktstreifens 320 angeordnet sein.
  • Eine dielektrische Struktur 210 grenzt direkt an die erste Oberfläche 101 an. Die dielektrische Struktur 210 kann aus einer thermisch gewachsenen Halbleiteroxidschicht wie einer Siliziumoxidschicht und/oder einer oder mehrerer abgeschiedener Schichten wie einer abgeschiedenen Siliziumoxidschicht oder einer dotierten oder undotierten Silikatglasschicht bestehen oder eine oder mehrere dieser Schichten aufweisen. Beispielsweise weist die dielektrische Struktur 210 eine erste Schicht 211 eines thermisch gewachsenen Halbleiteroxids als auch ein Zwischenschichtdielektrikum 215 auf, das aus wenigstens einer aus einem Silikatglas gebildeten Schicht besteht, beispielsweise PSG (Phosphorsilikatglas), BSG (Borsilikatglas) oder BPSG (Borphosphorsilikatglas). Die erste Schicht 211 kann den ersten und zweiten Gatedielektrika 151a, 151b im Hinblick auf Material, Aufbau und Dicke entsprechen und kann gleichzeitig mit den Gatedielektrika 151a, 151b ausgebildet werden.
  • Die Halbleitervorrichtung 500 weist zudem eine Verbindungsstruktur 180 zwischen den ersten Gatestrukturen 150a an einer ersten Seite sowie den zweiten Gatestrukturen 150b an der anderen Seite auf. Die Verbindungsstruktur 180 trennt die ersten Halbleiterfinnen 160a von den zweiten Halbleiterfinnen 160b. Eine vertikale Erstreckung der Verbindungsstruktur 180 kann größer sein als eine vertikale Erstreckung der ersten Halbleiterfinnen 160a. Ein spezifischer Leitwert der Verbindungsstruktur 180 ist größer als der spezifische Leitwert in den zweiten Halbleiterfinnen 160b. Beispielsweise kann die Verbindungsstruktur 180 einen Metall-enthaltenden Streifen aufweisen, der sich von der ersten Oberfläche 101 in den Halbleiterbereich 100 erstreckt.
  • Gemäß einer weiteren Ausführungsform entspricht die Verbindungsstruktur 180 stark dotierten Zonen vom ersten Leitfähigkeitstyp oder weist solche auf, wobei eine mittlere Netto-Dotierstoffkonzentration in den stark dotierten Zonen der Verbindungsstruktur 180 wenigstens zehnmal oder wenigstens hundertmal größer ist als eine mittlere Netto-Dotierstoffkonzentration in den Kanalzonen 115b. Gemäß einer Ausführungsform ist die Dotierstoffkonzentration in den stark dotierten Zonen ausreichend groß, um einen ohmschen Kontakt mit einer metallischen Verbindungsstruktur 180 herzustellen. Direkt an die Bodyzonen 115a angrenzende stark dotierte Bereiche der Verbindungsstruktur 180 wirken als Drainzonen 180a der FinFET-Zellen vom Anreicherungstyp TE und direkt an die Kanalzonen 115b angrenzende stark dotierte Bereiche wirken als Sourcezonen 180b der FinFET-Zellen vom Verarmungstyp TD.
  • Die Verbindungsstruktur 180 schirmt die erste Gateelektrode 155a gegen ein an den Drainkontaktstreifen 320 angelegtes Potential ab und reduziert eine gesamte Gate-zu-Drainkapazität CGD. Außerdem ermöglicht die Verbindungsstruktur 180 einen direkten Kanalzonenkontakt jeweils für die FinFET-Zellen vom Verarmungstyp TD, der Anordnung von Dioden parallel zu den FinFET-Zellen vom Anreicherungstyp als auch parallel zu den FinFET-Zellen vom Verarmungstyp, sowie eine Kaskodenkonfiguration der FinFET-Zellen vom Anreicherungs- und Verarmungstyp TE, TD.
  • 2 bezieht sich auf direkte Kanalkontaktzonen 180c entlang der Oberfläche der Verbindungsstruktur 180. Die vergrabene Bodykontaktzone 117 kann im Bereich der FinFET-Zellen vom Verarmungstyp TD fehlen. Stattdessen kann die Verbindungsstruktur 180 stark dotierte Kanalkontaktzonen 180c vom zweiten Leitfähigkeitstyp aufweisen, die als flache Wannen ausgebildet sind, welche sich von der ersten Oberfläche 101 in den Rest der Verbindungsstruktur 180 erstrecken. Die Kanalkontaktzonen 180c sind von der Trennschicht 140 als auch von der vergrabenen Bodykontaktzone 117 getrennt und grenzen direkt an die Kanalzonen 115b wenigstens in einem Bereich an, in dem sich Minoritätsladungsträger im leitfähigen Zustand sammeln.
  • In der dargestellten Ausführungsform grenzt jede Kanalkontaktzone 180c an eine der zweiten Gatestrukturen 150b an und führt Minoritätsladungsträger ab, welche sich entlang der vertikalen Seitenwände der entsprechenden zweiten Gatestruktur 150b sammeln, wenn die zweite Gateelektrode 155b für einen leitfähigen Modus der FinFET-Zellen vom Verarmungstyp TD vorgespannt ist. Beispielsweise führen die Kanalkontaktzonen 180c bei n-Kanal-FinFET-Zellen vom Verarmungstyp TD Löcher ab, die sich im leitfähigen Zustand entlang der vertikalen Seitenwände der Kanalzonen 115b bei negativer Vorspannung der zweiten Gateelektrode 155b in Bezug auf die Kanalzonen 115b ansammeln.
  • Gemäß weiterer Ausführungsformen kann sich eine ununterbrochene Kanalkontaktzone 180c entlang der zweiten lateralen Richtung erstrecken. Eine oder mehrere Kanalkontaktstrukturen 317 können sich durch die dielektrische Struktur 220 hinab bis oder in die Verbindungsstruktur 180 erstrecken und direkt an die Kanalkontaktzonen 180c und an einen Bereich der Verbindungsstruktur 180 vom ersten Leitfähigkeitstyp angrenzen. Gemäß weiterer Ausführungsformen erstreckt sich eine einzelne Kontaktstruktur 317 entlang der zweiten lateralen Richtung und verbindet eine ununterbrochene streifenförmige Kanalkontaktzone 180c oder eine Mehrzahl von räumlich getrennten Kanalkontaktzonen 180c. Für weitere Details wird Bezug auf die detaillierte Beschreibung der 1A bis 1B genommen.
  • Eine elektrische Verbindung der Kanalzonen 115b durch die Kanalkontaktzonen 180c weist einen geringeren Widerstand auf als eine Verbindung der Kanalzonen 115b durch die vergrabene Bodykontaktzone 117 wie in 1B gezeigt.
  • Die Halbleitervorrichtung 500 von 3 weist eine Verbindungsstruktur 180 auf, die eine Barrierenauskleidung 180e umfasst als auch einen metallischen Füllbereich 180d aufweist. Die Barrierenauskleidung 180e kann übereinstimmend zu den ersten und zweiten Barrierenauskleidungen 311, 321 konfiguriert sein. Der Füllbereich 180d kann auf denselben Materialien basieren und dieselbe Konfiguration aufweisen wie die ersten und zweiten Füllbereiche 315, 325 der Source- und Drainkontaktstreifen 310, 320. Die Verbindungsstruktur 180 weist zudem eine erste hochdotierte Halbleiterzone vom ersten Leitfähigkeitstyp auf, die pn-Übergänge mit den Bodyzonen 150a bildet und als Drainzonen 180a der FinFET-Zellen vom Anreicherungstyp TE wirkt, als auch eine zweite stark dotierte Halbleiterzone vom ersten Leitfähigkeitstyp, die als Sourcezone der FinFET-Zellen vom Verarmungstyp TD wirkt. Für weitere Details wird auf die detaillierte Beschreibung der 1A, 1C und 2 verwiesen.
  • Die Metall-enthaltenden Bereiche 180e, 180d der Verbindungsstruktur 180 können gemeinsam mit den Source- und Drainkontaktstreifen 310, 320 ausgebildet werden und erniedrigen den Widerstand zu weiteren Vorrichtungen, welche elektrisch mit den FinFET-Zellen vom Anreicherungstyp und Verarmungstyp TE, TD elektrisch verbunden sind.
  • Die Halbleitervorrichtung 500 der 4A bis 4B basiert auf einer der Halbleitervorrichtungen, die im Detail mit Bezug auf die vorhergehenden Figuren beschrieben wurden. Die Halbleitervorrichtung 500 kann beispielsweise eine Leistungshalbleiterschaltvorrichtung sein.
  • Die Sourcekontaktstreifen 310 sind mit einer Sourceelektrode 311 elektrisch verbunden, wobei die Sourceelektrode 311 auf oder oberhalb der dielektrischen Struktur 210 ausgebildet sein kann. Die Sourceelektrode 311 kann ein Sourceanschluss S der Halbleitervorrichtung 500 ausbilden oder hiermit elektrisch verbunden sein. Der Drainkontaktstreifen 320 ist mit einer Drainelektrode 321 elektrisch verbunden, wobei die Drainelektrode 321 auf oder oberhalb der dielektrischen Struktur 210 ausgebildet sein kann. Die Drainelektrode 321 kann einen Drainanschluss D bilden oder hiermit elektrisch verbunden sein. Die ersten Gateverdrahtungsleitungen 330a können mit einem Gatepad bzw. -anschlussbereich 331 elektrisch verbunden sein, wobei das Gatepad auf oder oberhalb der dielektrischen Struktur 210 ausgebildet sein kann. Das Gatepad 331 kann einen Gateanschluss G der Halbleitervorrichtung 500 bilden oder hiermit elektrisch verbunden sein. Eine Transistorverdrahtung 341 verbindet die zweite Gateverdrahtungsleitung 330b elektrisch mit der Sourceelektrode 311.
  • Die Halbleitervorrichtung 500 weist zudem Zener- oder Avalanchedioden Z0 und Z1 oder eine weitere Vorrichtung oder ein Spannungsbegrenzungselement auf, das eine angelegte Spannung auf einen bestimmten Wert limitieren kann. Eine erste Elektrode an einem ersten Spannungsbegrenzungselement wie beispielsweise eine Anode einer ersten Zenerdiode Z1 ist mit der Sourceelektrode 311 elektrisch verbunden. Eine zweite Elektrode des ersten Spannungsbegrenzungselements wie beispielsweise ein Kathode der ersten Zenerdiode Z0 und eine erste Elektrode eines zweiten Spannungsbegrenzungselements wie etwa eine Anode einer zweiten Zenerdiode Z1 sind mit der Verbindungsstruktur 180 elektrisch verbunden, beispielsweise durch die Kontaktstruktur 317. Die zweite Elektrode des zweiten Spannungsbegrenzungselements wie etwa eine Kathode der Zenerdiode Z1 ist mit dem Drainanschluss D elektrisch verbunden.
  • In der Halbleitervorrichtung 500 sind die FinFET-Zellen vom Anreicherungstyp TE und die FinFET-Zellen vom Verarmungstyp TD in einer wie in 4B gezeigten Kaskodenanordnung positioniert. Im Folgenden wird der Betriebsmodus der Halbleitervorrichtung 500 für n-Kanal-FinFET-Zellen vom Anreicherungs- und Verarmungstyp TE, TD beschrieben, bei dem der erste Leitfähigkeitstyp ein n-Typ ist. Übereinstimmende Überlegungen treffen ebenso für Ausführungen zu, bei denen der erste Leitfähigkeitstyp ein p-Typ ist und p-Kanal-FinFET-Zellen vom Anreicherungs- und Verarmungstyp TE, TD vorliegen.
  • In einem leitfähigen Modus der Halbleitervorrichtung 500 induziert ein an den Gateanschluss G angelegtes positives Potential einen n-Typ Inversionskanal durch die Bodyzonen 115a der FinFET-Zellen vom Anreicherungstyp TE, wodurch das an die Sourcekontaktstreifen 310 angelegte Sourcepotential auf die Verbindungsstruktur 180 auf der Drainseite der FinFET-Zellen vom Anreicherungstyp TE geschaltet wird. Dasselbe Potential wird an die zweiten Gateelektroden 155b der FinFET-Zellen vom Verarmungstyp TD über die Transistorverdrahtung 341 angelegt. Wenn das an die zweiten Gateelektroden 150b angelegte Gatepotential dem Sourcepotential der FinFET-Zellen vom Verarmungstyp TC entspricht, werden die FinFET-Zellen vom Verarmungstyp TD leitfähig und schalten das Potential an der Verbindungsstruktur 180 auf den Drainkontaktstreifen 320.
  • Sobald das Potential am Gateanschluss G unter die Schwellspannung der FinFET-Zellen vom Anreicherungstyp TE tritt, sperren die FinFET-Zellen vom Anreicherungstyp TE und die Verbindungsstruktur 180 nimmt ein positives Potential an, das an die Schaltungsumgebung über den Drainanschluss D an die Verbindungsstruktur 180 angelegt ist. Da die zweiten Gateelektroden 150b der FinFET-Zellen vom Verarmungstyp TD auf das Sourcepotential verankert sind, welches kleiner ist als das Potential der Verbindungsstruktur 180, fällt das Gatepotential der FinFET-Zellen vom Verarmungstyp TD unter die Schwellspannung und die FinFET-Zellen vom Verarmungstyp TD wechseln in den Sperrzustand. Die Kanalzonen 115b in den FinFET-Zellen vom Verarmungstyp TD verarmen, wobei die beweglichen negativen Ladungsträger (Elektronen) aus den Kanalzonen 115b abgeführt werden und positiv geladene stationäre Dotierstoffionen hinterlassen. Die negativ vorgespannten zweiten Gateelektroden 150b können die verbleibende positive Ladung in den Kanalzonen 115b kompensieren, so dass die FinFET-Zellen vom Verarmungstyp TD eine hohe Sperrspannungsfestigkeit aufweisen, selbst bei vergleichsweise hohen Dotierstoffkonzentrationen in den Kanalzonen 115b, wobei die hohe Dotierstoffkonzentration in den Kanalzonen 115b den Einschaltwiderstand als auch die statischen Verluste der Halbleitervorrichtung 500 verringern.
  • Die Sperrfestigkeit der Halbleitervorrichtung 500 kann durch Variieren der Anzahl von FinFET-Zellen vom Verarmungstyp TD, die in Serie zwischen der Verbindungsstruktur 180 und den Drainkontaktstreifen 320 angeordnet sind, skaliert werden. Die Sperrspannung wird in einer lateralen Richtung aufgenommen, so dass eine Skalierung der Sperrfestigkeit vergleichsweise teure und zeitaufwändige Schleifprozesse und CMP (chemisch mechanisches Polieren) umgeht. Die ersten und zweiten Zenerdioden Z0, Z1 können die FinFET-Zellen vom Anreicherungs- und Verarmungstyp TE, TD gegen Überspannungsbedingungen schützen.
  • Während in herkömmlichen Leistungs-FinFETs die Gate-zu-Kanal-Spannung mit jeder Stufe zunimmt, was in einer ansteigenden minimalen Gatedielektrikdicke resultiert, kann in den Halbleitervorrichtungen 500 gemäß Ausführungsformen dieselbe Gate-zu-Kanal-Spannung, z.B. 20 V, in jeder Stufe aufgenommen werden, wobei die erforderliche minimale Gatedielektrikumsdicke für alle Stufen dieselbe ist. Die Halbleitervorrichtung 500 umfasst auch ADZFET (Feldeffekttransistoren mit aktiver Driftzone) auf Basis lateraler FinFET-Konzepte.
  • Die Halbleitervorrichtung der 5A bis 5C unterscheidet sich von der Halbleitervorrichtung 500 der 4A darin, dass zwei Spalten von ersten FinFET-Zellen vom Verarmungstyp TD1 und zweiten FinFET-Zellen vom Verarmungstyp TD2 die einzelnen Spalten der FinFET-Zellen von Verarmungstyp TD der 4A ersetzen.
  • Die ersten und zweiten FinFET-Zellen vom Verarmungstyp TD1, TD2 können im Hinblick auf geometrische Abmessungen, Konfiguration und/oder Material verschieden sein oder dieselben geometrischen Abmessungen und dieselbe Konfiguration aufweisen und aus denselben Materialien gebildet sein. Eine weitere Verbindungsstruktur 181 trennt zwei Gatestrukturen 150b der ersten FinFET-Zellen vom Verarmungstyp TD1 von dritten Gatestrukturen 150c der zweiten FinFET-Zellen vom Verarmungstyp TD2. Die erste Verbindungsstruktur 180 ist mit einer dritten Gateverdrahtungsleitung 330c elektrisch verbunden, wobei die dritte Gateverdrahtungsleitung 330c den zweiten FinFET-Zellen vom Verarmungstyp TD zugeordnet ist. Eine dritte Zenerdiode Z2 oder ein weiteres Spannungsbegrenzungselement kann parallel zu den zweiten FinFET-Zellen vom Verarmungstyp TD geschaltet sein. Für weitere Details wird auf die detaillierte Beschreibung der 4A bis 4B verwiesen, wobei anstelle der Kanalkontaktzonen 180c, 181c die vergrabene Bodykontaktzone 117 direkt an die ersten und zweiten Kanalzonen 115b angrenzen kann.
  • Im Sperrzustand dissipiert jede der FinFET-Zellen vom Anreicherungs- und Verarmungstyp einen Teil der angelegten Sperrspannung. Wenn die Halbleitervorrichtung 500 in den leitfähigen Zustand schaltet, schalten, beginnend von den FinFET-Zellen vom Anreicherungstyp TE, die Spalten der Transistorzellen vom Anreicherungs- und Verarmungstyp TE, TD nacheinander in den eingeschalteten Zustand. Wenn die Halbleitervorrichtung 500 in den ausgeschalteten Zustand schaltet, schalten die Spalten der FinFET-Zellen vom Anreicherungs- und Verarmungstyp TE, TD ausgehend von der ersten Spalte einschließlich der FinFET-Zellen vom Anreicherungstyp TE in den Sperrzustand.
  • 6 zeigt das Ersatzschaltdiagramm einer weiteren Halbleitervorrichtung 500 mit mehr als zwei Spalten von FinFET-Zellen vom Verarmungstyp TD1, TD2, TDn. Die Anzahl n von Spalten von FinFET-Zellen vom Verarmungstyp lässt sich in einfacher Weise an die Anforderungen der Anwendung anpassen, z.B. an die gewünschte Sperrfähigkeit, so dass Vorrichtungen verschiedener Sperrfähigkeiten basierend auf demselben lateralen Layoutkern ohne Schleif- und CMP-Prozesse zur Dünnung des Halbleiterbereichs 100 hergestellt werden können.

Claims (19)

  1. Halbleitervorrichtung (500), die aufweist: FinFET-Zellen vom Anreicherungstyp (TE), die erste Halbleiterfinnen (160a) trennende erste Gatestrukturen (150a) aufweisen; FinFET-Zellen vom Verarmungstyp (TD), die zweite Halbleiterfinnen (160b) trennende zweite Gatestrukturen (150b) aufweisen; und eine zwischen den ersten und zweiten Gatestrukturen (150a, 150b) angeordnete und die ersten Halbleiterfinnen von den zweiten Halbleiterfinnen (160a, 160b) trennende Verbindungsstruktur (180), wobei ein spezifischer Leitwert der Verbindungsstruktur (180) größer ist als in den zweiten Halbleiterfinnen (160b).
  2. Halbleitervorrichtung (500) nach Anspruch 1, wobei die Verbindungsstruktur (180) hochdotierte Halbleiterzonen aufweist, die als Drainzonen (180a) für die FinFET-Zellen vom Anreicherungstyp (TE) und als Sourcezonen (180b) für die FinFET-Zellen vom Verarmungstyp (TD) wirken.
  3. Halbleitervorrichtung (500) nach einem der vorangehenden Ansprüche, wobei eine vertikale Erstreckung der Verbindungsstruktur (180) größer ist als eine vertikale Erstreckung der ersten Halbleiterfinnen (160a).
  4. Halbleitervorrichtung (500) nach einem der vorangehenden Ansprüche, wobei die Verbindungsstruktur (180) eine Halbleiterzone vom Leitfähigkeitstyp der in den zweiten Halbleiterfinnen (160b) ausgebildeten Kanalzonen aufweist, und eine Dotierstoffkonzentration in der Halbleiterzone wenigstens zehnmal größer ist als eine mittlere Dotierstoffkonzentration in den Kanalzonen.
  5. Halbleitervorrichtung (500) nach einem der vorangehenden Ansprüche, die zudem aufweist: eine direkt an die Verbindungsstruktur (180) angrenzende Metallkontaktstruktur.
  6. Halbleitervorrichtung (500) nach einem der vorangehenden Ansprüche, die zudem aufweist: eine Transistorverdrahtung (341), die eine Sourcezone (110a) der FinFET-Zellen vom Anreicherungstyp (TE) mit Gateelektroden (155b) der FinFET-Zellen vom Verarmungstyp (TD) elektrisch verbindet.
  7. Halbleitervorrichtung (500) nach einem der vorangehenden Ansprüche, die zudem aufweist: eine direkt an die Verbindungsstruktur (180) angrenzende Kontaktstruktur (317), weitere FinFET-Zellen vom Verarmungstyp, die zwischen dritten Halbleiterfinnen angeordnete dritte Gatestrukturen (150c) aufweisen; eine zwischen den zweiten und dritten Gatestrukturen (150b, 150c) angeordnete weitere Verbindungsstruktur (181), wobei eine spezifische Leitfähigkeit der weiteren Verbindungsstruktur (181) größer ist als eine spezifische Leitfähigkeit der dritten Halbleiterfinnen; und eine weitere Transistorverdrahtung, die die Kontaktstruktur (317) und die dritten Gatestrukturen (150c) elektrisch verbindet.
  8. Halbleitervorrichtung (500) nach einem der vorangehenden Ansprüche, zudem aufweisend: eine Zenerdiode (Z0), die eine Anode aufweist, welche mit einer Sourcezone (110a) der FinFET-Zellen vom Anreicherungstyp elektrisch (TE) verbunden ist, sowie eine Kathode, die mit der Verbindungsstruktur (180) elektrisch verbunden ist.
  9. Halbleitervorrichtung (500) nach einem der vorangehenden Ansprüche, wobei longitudinale Achsen der ersten Gatestrukturen (150a) und longitudinale Achsen der zweiten Gatestrukturen (150b) parallel zu einer ersten Richtung sind und eine longitudinale Achse der Verbindungsstruktur (180) sich in einer zweiten lateralen Richtung erstreckt, die gegenüber der ersten lateralen Richtung geneigt ist.
  10. Halbleitervorrichtung (500) nach einem der vorangehenden Ansprüche, wobei die Verbindungsstruktur (180) Kontaktzonen (180c) eines zum Leitfähigkeitstyp von in den zweiten Halbleiterfinnen (160b) ausgebildeten Kanalzonen (115b) entgegengesetzten Leitfähigkeitstyps aufweist, wobei die Kontaktzonen (180c) direkt an Bereiche der Kanalzonen (115b) angrenzen, welche direkt an die zweiten Gatestrukturen (150b) angrenzen.
  11. Halbleitervorrichtung (500), die aufweist: FinFET-Zellen vom Anreicherungstyp (TE), die zwischen ersten Halbleiterfinnen (160a) angeordnete erste Gatestrukturen (150a) aufweisen; erste FinFET-Zellen vom Verarmungstyp (TD1), die zwischen zweiten Halbleiterfinnen (160b) angeordnete zweite Gatestrukturen (150b) aufweisen und mit einer Source der FinFET-Zellen vom Anreicherungstyp (TE) elektrisch verbunden sind; und zweite FinFET-Zellen vom Verarmungstyp (TD2), die zwischen dritten Halbleiterfinnen angeordnete dritte Gatestrukturen (150c) aufweisen und mit einer Sourcezone der ersten FinFET-Zellen vom Verarmungstyp (TD1) elektrisch verbunden sind.
  12. Halbleitervorrichtung (500) nach Anspruch 11, zudem aufweisend: ein erstes Spannungsbegrenzungselement (Z0), das eine mit der Sourcezone der FinFET-Zellen vom Anreicherungstyp (TE) elektrisch verbundene erste Elektrode aufweist sowie eine zweite Elektrode, die mit einer Sourcezone der ersten FinFET-Zellen vom Verarmungstyp (TD1) elektrisch verbunden ist.
  13. Halbleitervorrichtung (500) nach Anspruch 11 oder 12, zudem aufweisend: ein zweites Spannungsbegrenzungselement (Z1), das eine mit der Sourcezone der ersten FinFET-Zellen vom Verarmungstyp (TD1) elektrisch verbundene erste Elektrode aufweist sowie eine zweite Elektrode, die mit der Sourcezone der zweiten FinFET-Zellen vom Verarmungstyp (TD2) elektrisch verbunden ist.
  14. Halbleitervorrichtung (500) nach einem der Ansprüche 11 bis 13, zudem aufweisend: eine zwischen den ersten und zweiten Gatestrukturen (150a, 150b) angeordnete Verbindungsstruktur (180), wobei ein spezifischer Leitwert der Verbindungsstruktur (180) größer ist als ein spezifischer Leitwert in den zweiten Halbleiterfinnen (160b).
  15. Halbleitervorrichtung (500) nach einem der Ansprüche 11 bis 14, zudem aufweisend: eine zwischen den zweiten und dritten Gatestrukturen (150b, 150c) angeordnete weitere Verbindungsstruktur, wobei ein spezifischer Leitwert der weiteren Verbindungsstruktur größer ist als ein spezifischer Leitwert in der dritten Halbleiterfinne.
  16. Halbleitervorrichtung (500) nach einem der Ansprüche 11 bis 15, zudem aufweisend: eine direkt an die Verbindungsstruktur (180) angrenzende metallische Kontaktstruktur (317).
  17. Halbleitervorrichtung (500) nach einem der Ansprüche 11 bis 16, zudem aufweisend: eine Transistorverdrahtung, welche die Kontaktstruktur (317) mit in den dritten Gatestrukturen (150c) enthaltenen dritten Gateelektroden elektrisch verbindet.
  18. Halbleitervorrichtung (500) nach einem der Ansprüche 11 bis 17, wobei die ersten Gatestrukturen (150a) in ersten Spalten angeordnet sind, die zweite Gatestrukturen (150b) in zweiten Spalten angeordnet sind, und die dritten Gatestrukturen (150c) in dritten Spalten angeordnet sind, wobei die zweite Spalte zwischen der ersten Spalte und der dritten Spalte positioniert ist.
  19. Halbleitervorrichtung (500) nach Anspruch 18, zudem aufweisend: eine zwischen der ersten Spalte und der zweiten Spalte angeordnete Verbindungsstruktur (180) sowie eine zwischen der zweiten und der dritten Spalte angeordnete weitere Verbindungsstruktur (181).
DE102015117862.1A 2014-10-31 2015-10-20 Halbleitervorrichtung mit FinFET-Zellen vom Anreicherungs- und Verarmungstyp Expired - Fee Related DE102015117862B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/529,322 2014-10-31
US14/529,322 US9659929B2 (en) 2014-10-31 2014-10-31 Semiconductor device with enhancement and depletion FinFET cells

Publications (2)

Publication Number Publication Date
DE102015117862A1 DE102015117862A1 (de) 2016-05-04
DE102015117862B4 true DE102015117862B4 (de) 2019-03-28

Family

ID=55753834

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102015117862.1A Expired - Fee Related DE102015117862B4 (de) 2014-10-31 2015-10-20 Halbleitervorrichtung mit FinFET-Zellen vom Anreicherungs- und Verarmungstyp

Country Status (3)

Country Link
US (1) US9659929B2 (de)
CN (1) CN105575963B (de)
DE (1) DE102015117862B4 (de)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9659929B2 (en) * 2014-10-31 2017-05-23 Infineon Technologies Dresden Gmbh Semiconductor device with enhancement and depletion FinFET cells
DE102015106688B4 (de) * 2015-04-29 2020-03-12 Infineon Technologies Ag Schalter mit einem feldeffekttransistor, insbesondere in einer integrierten schaltung zur verwendung in systemen mit lasten
US9799646B2 (en) * 2015-07-24 2017-10-24 Semiconductor Components Industries, Llc Cascode configured semiconductor component
JP6643382B2 (ja) 2017-03-20 2020-02-12 インフィニオン テクノロジーズ オーストリア アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｕｓｔｒｉａ ＡＧ パワー半導体デバイス
US10515815B2 (en) * 2017-11-21 2019-12-24 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for fin field effect transistor formation
US10734238B2 (en) 2017-11-21 2020-08-04 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for critical dimension control
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
US10446394B2 (en) 2018-01-26 2019-10-15 Lam Research Corporation Spacer profile control using atomic layer deposition in a multiple patterning process
CN109727918B (zh) * 2018-12-29 2020-05-19 苏州汉骅半导体有限公司 集成增强型与耗尽型场效应管的结构及其制造方法
US11158624B1 (en) * 2020-04-24 2021-10-26 Globalfoundries U.S. Inc. Cascode cell
US11152506B1 (en) * 2020-06-15 2021-10-19 Texas Instruments Incorporated FinFET with lateral charge balance at the drain drift region
DE102020215044A1 (de) 2020-11-30 2022-06-02 Robert Bosch Gesellschaft mit beschränkter Haftung Leistungstransistor mit Finnenstruktur und Verfahren zum Herstellen eines Leistungstransistors mit Finnenstruktur
CN113488525B (zh) * 2021-07-01 2023-05-26 重庆邮电大学 一种具有电荷积累效应的超结ea-sj-finfet器件
US11728804B1 (en) * 2022-05-05 2023-08-15 National Technology & Engineering Solutions Of Sandia, Llc High voltage switch with cascaded transistor topology

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130193525A1 (en) * 2012-01-31 2013-08-01 Infineon Technologies Austria Ag Semiconductor Arrangement with Active Drift Zone

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2622347A4 (de) * 2010-09-29 2015-05-06 Univ Texas Fin-fet-biosensor mit verbesserter empfindlichkeit und spezifität
US8455948B2 (en) 2011-01-07 2013-06-04 Infineon Technologies Austria Ag Transistor arrangement with a first transistor and with a plurality of second transistors
US8569842B2 (en) * 2011-01-07 2013-10-29 Infineon Technologies Austria Ag Semiconductor device arrangement with a first semiconductor device and with a plurality of second semiconductor devices
US20130264654A1 (en) * 2012-04-06 2013-10-10 Infineon Technologies Dresden Gmbh Integrated Switching Device with Parallel Rectifier Element
US8847311B2 (en) 2012-12-31 2014-09-30 Infineon Technologies Ag Semiconductor device and method of manufacturing a semiconductor device
US9659929B2 (en) * 2014-10-31 2017-05-23 Infineon Technologies Dresden Gmbh Semiconductor device with enhancement and depletion FinFET cells

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130193525A1 (en) * 2012-01-31 2013-08-01 Infineon Technologies Austria Ag Semiconductor Arrangement with Active Drift Zone

Also Published As

Publication number Publication date
US9659929B2 (en) 2017-05-23
CN105575963B (zh) 2018-07-13
CN105575963A (zh) 2016-05-11
US20160126243A1 (en) 2016-05-05
DE102015117862A1 (de) 2016-05-04

Similar Documents

Publication Publication Date Title
DE102015117862B4 (de) Halbleitervorrichtung mit FinFET-Zellen vom Anreicherungs- und Verarmungstyp
DE112013005871B4 (de) Verfahren zum Ausbilden einer FinFET-Struktur und FinFET-Struktur
DE102013022570B4 (de) Halbleiterbauelement und verfahren zu seiner herstellung
DE102015103067B3 (de) Halbleitervorrichtung mit trenchgatestrukturen in einem halbleiterkörper mit hexagonalem kristallgitter
DE102014112371B4 (de) Halbleitervorrichtung und elektronische anordnung mit einer halbleitervorrichtung
DE102016101679B4 (de) Halbleitervorrichtung mit einem lateralen Transistor
DE102013100683B4 (de) Integrierte Schaltung mit Feldeffekttransistorstrukturen mit Gate- und Feldelektroden und Verfahren zum Herstellen einer solchen integrierten Schaltung
DE102014108963B4 (de) Herstellungsverfahren für eine Halbleitervorrichtung mit Leistungstransistorzellen und lateralen Transistoren
DE102014107295B4 (de) Halbleitervorrichtung, verfahren zum herstellen einer halbleitervorrichtung und integrierte schaltung
DE102014114836B4 (de) Halbleitervorrichtung
DE102013113286B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102014119174B4 (de) Halbleitervorrichtung mit mehrfach-schwellspannung und verfahren zu ihrer herstellung
DE102015121497B4 (de) Halbleitervorrichtung mit einem ersten gategraben und einem zweiten gategraben
DE102015104988A1 (de) Halbleitervorrichtung mit Gate-Finnen
DE102014108821A1 (de) Verfahren zum Herstellen einer Halbleitervorrichtung mit vergrabenen Gateelektrodenstrukturen und Halbleitervorrichtung
DE102016120292A1 (de) Halbleitervorrichtung, die eine Transistorvorrichtung enthält
DE102015105679B4 (de) Halbleitervorrichtung, integrierte schaltung und verfahren zum herstellen der halbleitervorrichtung
DE102013113540B4 (de) Transistorzellenanordnung mit halbleiterdiode
DE102014104589B4 (de) Halbleitervorrichtung und integrierte Schaltung
DE102017118121B4 (de) Halbleiterbauelement und Herstellungsverfahren dafür
DE102014111981B4 (de) Halbleiterschaltvorrichtung mit Ladungsspeicherstruktur
DE102014105790B4 (de) Halbleitervorrichtung mit elektrostatischer Entladungsschutzstruktur
DE102015105632B4 (de) Halbleitervorrichtung mit einem transistor
DE102014116625B4 (de) Vertikale Halbleitervorrichtung und Verfahren für deren Herstellung
DE102014115743B4 (de) Integrierte schaltung und verfahren zum herstellen einer integrierten schaltung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee