DE102015114874A1

DE102015114874A1 - Eine Lötformteilstruktur zum Löten einer Halbleiterchipanordnung, ein Verfahren zum Bilden einer Lötformteilstruktur für eine Halbleiterchipanordnung und ein Verfahren zum Löten einer Halbleiterchipanordnung

Info

Publication number: DE102015114874A1
Application number: DE102015114874.9A
Authority: DE
Inventors: Friedrich Kroener
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2014-09-05
Filing date: 2015-09-04
Publication date: 2016-03-10
Also published as: US20160071814A1; US9536851B2; CN105405824A; CN105405824B; US20170084567A1

Abstract

Eine Lötformteilstruktur zum Löten einer Halbleiterchipanordnung umfasst eine Kohlenstofffaser-Verbundlage und eine Lötschicht, die über der Kohlenstofffaser-Verbundlage gebildet ist.

Description

TECHNISCHES GEBIET
Ausführungsbeispiele beziehen sich auf das Löten eines Halbleiterchips und insbesondere auf eine Lötformteilstruktur zum Löten einer Halbleiterchipanordnung, ein Verfahren zum Bilden einer Lötformteilstruktur für eine Halbleiterchipanordnung und ein Verfahren zum Löten einer Halbleiterchipanordnung.
HINTERGRUND
Die Temperaturbelastung zwischen einem Siliziumchip und einem Leiterrahmen kann durch Lötverbindungen verursacht werden. Mit Weichloten kann eine Lötlegierungsanschlussfläche zwischen dem Chip und dem Substrat erlauben, dass sich der Chip deformiert solange das Lötmittel flüssig ist, was dessen interne Temperaturbelastung minimiert. Mit Diffusionslötmitteln jedoch können andere Mittel erforderlich sein, um die ebene Form der Chips zu erhalten, was mechanische Kräfte zusätzlich zu der Temperaturbelastung erzeugen kann. Diese Belastungen sind besonders groß im Vergleich zu Weichloten und können dauerhaft in den individuellen Schichten der Chips bleiben.
ZUSAMMENFASSUNG
Es besteht ein Bedarf zum Bereitstellen eines verbesserten Konzepts für eine Lötformteilstruktur zum Löten einer Halbleiterchipanordnung, ein Verfahren zum Bilden einer Lötformteilstruktur für eine Halbleiterchipanordnung und ein Verfahren zum Löten einer Halbleiterchipanordnung.
Ein solcher Bedarf kann durch den Gegenstand von einem oder mehreren beliebigen der Ansprüche erfüllt werden.
Einige Ausführungsbeispiele beziehen sich auf eine Lötformteilstruktur zum Löten einer Halbleiterchipanordnung. Die Lötformteilstruktur umfasst eine Kohlenstofffaser-Verbundlage und eine Lötschicht, die über der Kohlenstofffaser-Verbundlage gebildet ist.
Einige Ausführungsbeispiele beziehen sich auf ein Verfahren zum Bilden einer Lötformteilstruktur für eine Halbleiterchipanordnung. Das Verfahren umfasst das Heißpressen von Kohlenstofffasern und einem ergänzenden Material, um eine Kohlenstofffaser-Verbundlage zu erhalten. Das Verfahren umfasst ferner das Bilden einer Lötformteilstruktur basierend auf der Kohlenstofffaser-Verbundlage.
Einige Ausführungsbeispiele beziehen sich auf ein Verfahren zum Löten einer Halbleiterchipanordnung. Das Verfahren umfasst das Anordnen einer Lötformteilstruktur zwischen einem Halbleiterchip und einer Trägerstruktur. Ein Oberflächenbereich einer lateralen Seite der Lötformteilstruktur ist kleiner als ein Oberflächenbereich einer lateralen Seite des Halbleiterchips. Das Verfahren umfasst ferner das Löten der Halbleiterchipanordnung.
KURZE BESCHREIBUNG DER FIGUREN
Nachfolgend werden einige Ausführungsbeispiele von Vorrichtungen und/oder Verfahren ausschließlich beispielhaft und bezugnehmend auf die beiliegenden Figuren beschrieben, in denen:
1 eine schematische Darstellung einer Lötformteilstruktur zeigt;
2 eine schematische Darstellung einer weiteren Lötformteilstruktur zeigt;
3 eine schematische Darstellung einer Halbleiterchipanordnung zeigt;
4 ein Flussdiagramm eines Verfahrens zum Bilden einer Lötformteilstruktur zeigt;
5a ein Flussdiagramm eines Verfahrens zum Löten einer Halbleiterchipanordnung zeigt;
5b eine schematische Darstellung einer Halbleiterchipanordnung vor dem Diffusionslöten zeigt;
5c eine schematische Darstellung einer weiteren Halbleiterchipanordnung zeigt.
DETAILLIERTE BESCHREIBUNG
Verschiedene Ausführungsbeispiele werden nun ausführlicher Bezug nehmend auf die beiliegenden Zeichnungen beschrieben, in denen einige Ausführungsbeispiele dargestellt sind. In den Figuren kann die Dicke der Linien, Schichten und/oder Regionen der Klarheit halber übertrieben sein.
Während dementsprechend verschiedene Abänderungen und alternative Formen von weiteren Ausführungsbeispielen möglich sind, werden Ausführungsbeispiele davon in den Zeichnungen beispielhaft gezeigt und hier ausführlich beschrieben. Es versteht sich jedoch, dass es nicht beabsichtigt ist, Ausführungsbeispiele auf die offenbarten bestimmten Formen zu begrenzen, sondern im Gegensatz die Ausführungsbeispiele alle in den Schutzbereich der Offenbarung fallenden Abänderungen, Entsprechungen und Alternativen abdecken sollen. In der gesamten Beschreibung der Figuren beziehen sich gleiche Ziffern auf gleiche oder ähnliche Elemente.
Es versteht sich, dass wenn ein Element als mit einem anderen Element „verbunden“ oder „gekoppelt“ bezeichnet wird, es direkt mit dem anderen Element verbunden oder gekoppelt sein kann oder Zwischenelemente vorhanden sein können. Wenn im Gegensatz ein Element als „direkt“ mit einem anderen Element „verbunden“ oder „gekoppelt“ bezeichnet wird, sind keine Zwischenelemente vorhanden. Sonstige zum Beschreiben des Verhältnisses zwischen Elementen benutzte Worte sollten auf gleichartige Weise ausgelegt werden (z. B. „zwischen“ gegenüber „direkt zwischen“, „benachbart“ gegenüber „direkt benachbart“ usw.).
Die hier angewandte Terminologie bezweckt nur das Beschreiben bestimmter Ausführungsbeispiele und soll nicht begrenzend für weitere Ausführungsbeispiele sein. Nach hiesigem Gebrauch sollen die Einzelformen „ein, eine“ und „das, der, die“ auch die Pluralformen umfassen, wenn der Zusammenhang nicht deutlich sonstiges anzeigt. Es versteht sich weiterhin, dass die Begriffe „umfasst“, „umfassend“, „aufweisen“ und/oder „aufweisend“ bei hiesigem Gebrauch das Vorhandensein angegebener Merkmale, Ganzzahlen, Schritte, Operationen, Elemente und/oder Bestandteile angeben, aber nicht das Vorhandensein oder die Zufügung eines oder mehrerer anderer Merkmale, Ganzzahlen, Schritte, Operationen, Elemente, Bestandteile und/oder Gruppen derselben ausschließen.
Sofern nicht anderweitig definiert besitzen alle hier benutzten Begriffe (einschließlich technischer und wissenschaftlicher Begriffe) die gleiche Bedeutung wie sie gewöhnlich von einem Durchschnittsfachmann auf dem Gebiet verstanden wird, zu dem Ausführungsbeispiele gehören. Weiterhin versteht es sich, dass Begriffe, z. B. die in gewöhnlich benutzten Wörterbüchern definierten, als eine Bedeutung besitzend ausgelegt werden sollten, die ihrer Bedeutung im Zusammenhang der entsprechenden Technik entspricht, und nicht in einem idealisierten oder übermäßig formalen Sinn ausgelegt werden, sofern sie nicht ausdrücklich so definiert sind.
1 zeigt eine schematische Darstellung einer Lötformteilstruktur 100 zum Löten einer Halbleiterchipanordnung gemäß einem Ausführungsbeispiel.
Die Lötformteilstruktur 100 umfasst eine Kohlenstofffaser-Verbundlage 102 und eine Lötschicht 104, die über der Kohlenstofffaser-Verbundlage 102 gebildet ist.
Aufgrund der Einlagerung einer Kohlenstofffaser-Verbundlage und einer Lötschicht in einer Lötformteilstruktur können Temperaturbelastungen, die durch Lötmittel erzeugt werden, die zum Löten von Halbleiterchipanordnungen verwendet werden, reduziert werden. Z.B. können die Temperaturbelastungen aufgrund einer Ähnlichkeit eines Wärmeausdehnungskoeffizienten der Kohlenstofffaser-Verbundlage zu dem eines Halbleiterchips der Halbleiterchipanordnung reduziert werden. Ferner kann eine Lötformteilstruktur, die eine Kohlenstofffaser-Verbundlage umfasst, sowohl eine elektrisch leitfähige als auch thermisch leitfähige Verbindung zu einer Halbleiterchipanordnung bereitstellen.
Die Halbleiterchipanordnung, die gelötet werden soll, kann einen Halbleiterchip oder einen Halbleiter-Die umfassen, der z.B. einen Teil eines Halbleitersubstrats oder Wafers umfassen kann. Z.B. kann der Halbleiterchip (oder Die) aus einem Halbleitersubstrat oder Wafer, der eine Mehrzahl von Halbleiterchips (oder Dies) umfasst, vereinzelt oder individualisiert werden, sodass die Halbleiterchipanordnung vordefinierte, laterale Ober- und Unter-Seiten oder -Oberflächen aufweist, wobei jede derselben eine vordefinierte laterale Oberflächenfläche bzw. Oberflächenbereich aufweist. Z.B. kann ein lateraler Oberflächenbereich von Halbleiterchips 0,5 mm × 0,5 mm oder größer sein, z.B. 1 mm × 1 mm oder größer oder z.B. 10 mm × 10 mm oder größer. Der Halbleiterchip der Halbleiterchipanordnung kann ein oder mehrere aktive oder passive elektrische Elemente oder Bauelemente umfassen (z.B. Transistoren, Dioden oder Thyristoren), die z.B. in dem Halbleiterchip gebildet sind. Der Halbleiterchip kann ein Halbleitersubstrat umfassen, das ein auf Silizium basierendes Halbleitersubstrat, ein auf Siliziumcarbid basierendes Halbleitersubstrat, ein auf Galliumarsenid basierendes Halbleitersubstrat oder ein auf Galliumnitrid basierendes Halbleitersubstrat sein kann.
Die Halbleiterchipanordnung kann auch eine Trägerstruktur umfassen (z.B. Leiterrahmen, eine Platine oder eine Schaltungsplatine), die an den Halbleiterchip über die Lötformteilstruktur gelötet sein kann. Z.B. kann ein Leiterrahmen ein Kupferlegierungs- oder ein Kupferleitungs-Rahmen sein.
Die Lötformteilstruktur 100 kann eine vorgeformte oder vorgefertigte Struktur sein, die z.B. eine oder mehrere, vorbestimmte laterale Abmessungen aufweisen kann. Z.B. kann die Lötformteilstruktur eine Dicke aufweisen, die zwischen 200 µm bis 400 µm liegt, z.B. zwischen 250 µm bis 400 µm oder z.B. zwischen 275 µm bis 350 µm. Z.B. kann die Lötformteilstruktur eine vordefinierte laterale Ober- und Unter-Seite mit einem vordefinierten lateralen Oberflächenbereich aufweisen. Abhängig von der Anwendung kann ein Oberflächenbereich einer lateralen Seite oder Oberfläche der Lötformteilstruktur 100 ausgewählt werden. Bei einigen Beispielen kann ein Oberflächenbereich einer lateralen Seite oder Oberfläche der Lötformteilstruktur 100 ungefähr gleich oder größer sein als ein Oberflächenbereich der lateralen Seite oder Oberfläche eines Halbleiterchips der Halbleiterchipanordnung, die gelötet werden soll. Bei anderen Beispielen kann ein Oberflächenbereich einer lateralen Seite oder eine Oberfläche der Lötformteilstruktur 100 kleiner sein als ein Oberflächenbereich der lateralen Seite oder Oberfläche eines Halbleiterchips der Halbleiterchipanordnung, die gelötet werden soll.
Die Kohlenstofffaser-Verbundlage 102 kann eine Mischung aus Kohlenstofffasern und Kupfer und/oder Chrom umfassen, heißgepresst, um die Kohlenstofffaser-Verbundlage 102 zu bilden. Die Kohlenstofffaser-Verbundlage 102 der Lötformteilstruktur 100 kann eine heißgepresste Verbundlage sein und kann z.B. eine erste laterale Seite oder Oberfläche und eine zweite laterale Seite oder Oberfläche umfassen. Z.B. kann eine laterale Länge oder Breite der ersten lateralen Seite und der zweiten lateralen Seite größer sein als eine Dicke der Kohlenstofffaser-Verbundlage. Z.B. kann eine laterale Länge oder Breite der ersten lateralen Seite und der zweiten lateralen Seite größer sein als 10 Mal oder z.B. größer als 100 Mal oder z.B. größer als 500 Mal die Dicke der Kohlenstofffaser-Verbundlage. Die Kohlenstofffaser-Verbundlage kann eine Dicke aufweisen, die zwischen 50 µm bis 250 µm liegt, z.B. zwischen 50 µm bis 200 µm oder z.B. zwischen 100 µm bis 175 µm. Z.B. kann die Kohlenstofffaser-Verbundlage zwischen 50% bis 80%, z.B. zwischen 55% bis 75% oder z.B. zwischen 60% bis 70% Kupfer oder Chrom aufweisen.
Die Lötformteilstruktur 100 kann z.B. eine Lötmaterialschicht zum Löten der Halbleiterchipanordnung umfassen. Z.B. kann die Lötschicht 104 Gold-Zinn oder Silber-Zinn umfassen. Der Halbleiterchip kann z.B. an den Leiterrahmen über die Lötformteilstruktur gelötet werden (z.B. über die Lötschicht 104 der Lötformteilstruktur). Die Lötschicht 104 kann (z.B. direkt oder indirekt) auf die Kohlenstofffaser-Verbundlage 102 abgeschieden sein.
Durch Ausführen von einem oder mehreren Polierprozessen der Kohlenstofffaser-Verbundlage 102 (z.B. vor dem Abscheiden der Lötschicht) kann eine Oberflächenrauigkeit der Lötschicht 104, die über der Kohlenstofffaser-Verbundlage 102 gebildet ist, kleiner als 2 µm oder z.B. kleiner als 1,5 µm oder z.B. kleiner als 1 µm sein. Optional oder zusätzlich kann die Lötschicht 104 über eine Seite des Halbleiterchips abgeschieden sein, die gelötet werden soll, oder über eine Seite des Leiterrahmens, der gelötet werden soll, anstelle von oder zusätzlich dazu, dass sie über der Kohlenstofffaser-Verbundlage 102 abgeschieden ist.
Aufgrund der Verwendung einer Lötformteilstruktur, die eine Kohlenstofffaser-Verbundlage zum Löten einer Halbleiterchipanordnung umfasst, können z.B. Temperaturbelastungen, die durch die Lötmittel erzeugt werden, reduziert werden. Ferner kann eine solche Lötformteilstruktur sowohl eine elektrisch leitfähige als auch thermisch leitfähige Verbindung (z.B. größer als ungefähr 100 W/mK oder z.B. größer als ungefähr 1000 W/mK oder z.B. größer als ungefähr 2000 W/mK) zwischen einer Halbleiterchipanordnung und einem Leiterrahmen aufweisen und kann verwendet werden zum Tragen oder Leiten elektrischer Signale zwischen dem Halbleiterchip und dem Leiterrahmen.
2 zeigt eine schematische Darstellung einer Lötformteilstruktur 200 gemäß einem Ausführungsbeispiel. Die Lötformteilstruktur 200 kann ähnlich zu den Lötformteilstrukturen sein, die im Hinblick auf 1 beschrieben sind.
Die Lötformteilstruktur 200 kann eine Kohlenstofffaser-Verbundlage 102 umfassen, die eine erste laterale Seite 205 oder Oberfläche und eine zweite laterale Seite 206 oder Oberfläche aufweisen kann. Die Lötformteilstruktur 200 kann eine elektrisch leitfähige Schicht 203a umfassen, die zwischen der Kohlenstofffaserlage 102 und der Lötschicht gebildet ist.
Z.B. kann die elektrisch leitfähige Schicht 203a zwischen der Kohlenstofffaser-Verbundlage 102 und der Lötschicht 104 an der ersten lateralen Seite 205 der Kohlenstofffaser-Verbundlage 102 gebildet sein. Z.B. kann die elektrisch leitfähige Schicht 203a über oder direkt auf einer ersten lateralen Seite 205 der Kohlenstofffaserverbundlage 102 gebildet sein und eine erste Lötschicht 104a kann über oder direkt auf der ersten elektrisch leitfähigen Schicht 203 gebildet sein.
Optional oder zusätzlich kann eine zweite elektrisch leitfähige Schicht 203b zwischen der Kohlenstofffaser-Verbundlage 102 und einer zweiten Lötschicht 104b an der zweiten lateralen Seite der Kohlenstofffaser-Verbundlage 102 gebildet sein. Die zweite laterale Seite 206 kann gegenüberliegend zu der ersten lateralen Seite 205 der Kohlenstofffaser-Verbundlage sein. Z.B. kann die zweite elektrisch leitfähige Schicht 203b über oder direkt auf der zweiten lateralen Seite 206 der Kohlenstofffaser-Verbundlage 102 gebildet sein und die zweite Lötschicht 104 kann über oder direkt auf der zweiten elektrisch leitfähigen Schicht 203b gebildet sein.
Es kann möglich sein, dass die elektrisch leitfähige Schicht eine oder mehrere elektrisch leitfähige Zwischenschichten in einem elektrisch leitfähigen Schichtstapel umfassen kann. Die elektrisch leitfähige Schicht kann die erste laterale Seite 205 und/oder die zweite laterale Seite 206 der Kohlenstofffaser-Verbundlage zumindest teilweise, im Wesentlichen oder vollständig abdecken.
Die Lötschicht (z.B. 104a bzw. 104b) kann die elektrisch leitfähige Schicht (z.B. 203a bzw. 203b) zumindest teilweise oder vollständig abdecken. Die Lötschicht, die Gold-Zinn oder Silber-Zinn umfassen kann, kann eine oder mehrere Lötzwischenschichten umfassen, falls nötig. Z.B. kann eine erste Zwischenschicht aus Zinn, die über (oder direkt auf) der elektrisch leitfähigen Schicht gebildet ist, eine Dicke aufweisen, die zwischen 1 µm bis 2 µm oder z.B. zwischen 1,2 µm bis 1,8 µm liegt. Eine Dicke kleiner als 1 µm kann dazu führen, dass die unebenen Oberflächen von Leiterrahmen aufgrund ihrer hohen Rauigkeit (ein bester Fall von quadratischem Mittelwert r.m.s (root mean square) 0,5 µm) durch polierte CMP-Oberflächen ersetzt werden. Dicken größer als 2 µm können zu längeren Lötzeiten und zusätzlichen Effekten führen, die schwierig zu steuern sein können.
Eine weitere Zwischenschicht aus Silber oder Gold, die gegen Korrosion schützen kann, die über (oder direkt auf) der Zwischenschicht aus Zinn gebildet ist, kann eine Dicke aufweisen, die zwischen 0,5 µm bis 5 µm oder z.B. zwischen 0,5 µm bis 1 µm liegt. Die Oberflächenrauigkeit der Lötformteilstruktur kann weniger sein als die Dicke der Lötschicht, z.B. der Zinn-Schicht.
Eine laterale Größe der Lötformteilstruktur 200 (vor dem Löten) kann im Vergleich zu einer lateralen Größe des Halbleiterchips ausgewählt werden. Z.B. kann die laterale Größe der Lötformteilstruktur 200 gleich sein zu oder innerhalb +/–10% oder z.B. +/–5% oder z.B. +/–2% der lateralen Größe des Halbleiterchips sein. Z.B. kann eine Länge von einer (oder jeder) lateralen Seite der Lötformteilstruktur 200 ungefähr 10 µm oder z.B. ungefähr 20 µm oder z.B. ungefähr 50 µm größer oder kleiner sein als eine Länge von einer (oder jeder) lateralen Seite des Halbleiterchips.
Weitere Details oder Aspekte werden in Verbindung mit den vorangehend oder nachfolgend beschriebenen Ausführungsbeispielen erwähnt (z.B. die Lötformteilstruktur, die Halbleiterchipanordnung, die Kohlenstofffaser-Verbundlage, die elektrisch leitfähige Schicht, die lateralen Seiten der Kohlenstofffaser-Verbundlage und die Lötschicht). Das in 2 gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale gemäß einem oder mehreren Aspekten aufweisen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren der vorangehend (z.B. 1) oder nachfolgend (z.B. 3–5c) beschriebenen Ausführungsbeispiele erwähnt wurden.
3 zeigt eine Halbleiterchipanordnung 300 gemäß einem Ausführungsbeispiel.
Die Halbleiterchipanordnung 300 umfasst einen Halbleiterchip 307 und einen Leiterrahmen 308. Die Halbleiterchipanordnung 300 umfasst ferner eine Lötzwischenschicht 309, die Kohlenstofffasern umfasst. Der Halbleiterchip ist elektrisch mit dem Leiterrahmen durch die Lötzwischenschicht 309 verbunden.
Aufgrund der Implementierung einer Lötzwischenschicht, die Kohlenstofffasern zwischen dem Halbleiterchip und dem Leiterrahmen umfasst, können Temperaturbelastungen in der Halbleiterchipanordnung reduziert werden. Z.B. können Temperaturbelastungen in einem Halbleiterchipsubstrat oder in metallischen oder isolierenden Schichten des Halbleiterchips oder in dem Leiterrahmen, der mit dem Halbleiterchip verbunden ist, reduziert werden.
Die Lötzwischenschicht 309 kann ähnlich zu den Lötformteilstrukturen sein, die im Hinblick auf 1 oder 2 beschrieben wurden, und kann ein oder mehrere oder alle der Merkmale umfassen, die bereits im Hinblick auf die Lötformteilstrukturen beschrieben wurden.
Der Halbleiterchip der Halbleiterchipanordnung kann z.B. eine laterale Chipvorderseite 312 oder Oberfläche und eine laterale Chiprückseite 311 oder Oberfläche umfassen. Eine Dicke des Halbleiterchips 307, z.B. eine vertikale Distanz zwischen der lateralen Chipvorderseite 312 oder Oberfläche und der lateralen Chiprückseite 311 oder Oberfläche kann zwischen 40 µm bis ungefähr 800 µm oder zwischen 40 µm bis ungefähr 200 µm oder z.B. zwischen 40 µm bis ungefähr 150 µm liegen.
Eine Vorderseite 312 oder Oberfläche des Chips kann eine Oberfläche des Substrats hin zu Metallschichten, Isolierschichten und/oder Passivierungsschichten auf der Oberfläche des Substrats oder einer Oberfläche einer dieser Schichten sein. Z.B. können komplexere Strukturen an der Chipvorderseite 312 als an der Chiprückseite 311 angeordnet sein. Z.B. kann bei einem Leistungshalbleiterchip eine Chipvorderseite 312 eine Seite des Chips sein, auf der eine erste Source/Drain-Region und eine Gate-Region gebildet sind. Z.B. können metallische Kupferschichten (z.B. Leistungskupferschichten) über einer Chipvorderseite 312 gebildet sein. Z.B. kann der Halbleiterchip Kupfermetallschichten umfassen, z.B. Leistungs-Cu, die ungefähr 7 µm dick sein können, oder z.B. 3 µm bis 10 µm, oder z.B. zwischen 5 µm bis 10 µm dick sein können. Das Leistungskupfer kann auf der Chipsubstrat-Vorderseite 312 gebildet sein und kann ungefähr die Hälfte oder mehr einer Vorderseitenoberfläche des Halbleiterchips abdecken. Der Halbleiterchip kann eine isolierende Bor-Phosphorsilikat-Glasschicht (BPSG; BPSG = Borophosphosilicate Glass) umfassen, die an der Chipvorderseite gebildet sein kann und die zum Bereitstellen einer elektrischen Isolierung zwischen den metallischen Schichten des Halbleiterchips verwendet werden kann. Die BPSG-Schicht kann z.B. ungefähr 1,5 µm dick sein. Das BPSG kann eine Dicke aufweisen, die zwischen 0,5 µm bis 10 µm oder z.B. zwischen 1 µm bis 5 µm oder z.B. zwischen 1 µm Dicke bis 3 µm liegt.
Die Chiprückseite 311 kann eine Seite des Chips sein, auf der eine zweite Source/Drain-Region gebildet ist. Z.B. kann der Halbleiterchip 307 eine oder mehrere Chiprückseiten-Metallisierungsschichten umfassen, die über der Chiprückseite 311 gebildet sind. Eine Chiprückseiten-Metallisierungsschicht kann Kupfer oder z.B. jegliches andere geeignete, elektrisch leitfähige Material umfassen. Z.B. kann eine Kupferschicht über einer Chiprückseite 311 gebildet sein, z.B. eine Kupferschicht, die ungefähr 2 µm dick sein kann und eine Biegekompensation für ein Diffusionslötmittel bereitstellen kann.
Der Leiterrahmen 308 kann ein elektrisch leitfähiger Leiterrahmen sein, der elektrisch mit einer lateralen Rückseite 311 des Halbleiterchips 307 verbunden sein kann. Der Halbleiterchip 307 kann an den Leiterrahmen 308 über die Lötzwischenschicht 309 gelötet sein, die z.B. eine Lötformteilstruktur sein kann. Z.B. kann eine Rückseite 311 des Chips an den Leiterrahmen 308 über die Zwischenschicht 309 gelötet sein. Z.B. kann die Lötzwischenschicht 309 zwischen dem Halbleiterchip 307 und dem Leiterrahmen 308 angeordnet sein und kann an den Halbleiterchip 307 (z.B. über die Chiprückseiten-Metallisierungsschicht) und den Leiterrahmen 308 gelötet sein. Z.B. kann eine erste laterale Seite der Lötzwischenschicht 309 an einen Halbleiterchip 307 gelötet sein und eine zweite laterale Seite der Lötzwischenschicht 309 kann an den Leiterrahmen 308 gelötet sein. Eine Gesamtdicke der Lötzwischenschicht 309 und des Leiterrahmens 308 kann ungefähr 1 mm sein oder z.B. mehr als 1 mm.
Der Oberflächenbereich einer lateralen Seite oder Oberfläche der Lötzwischenschicht 309, gezeigt in 3, kann z.B. größer sein als ein Oberflächenbereich der lateralen Seite oder Oberfläche eines Halbleiterchips der zu lötenden Halbleiterchipanordnung. Z.B. kann eine Länge von einer (oder jeder) lateralen Seite der Lötzwischenschicht 309 ungefähr 10 µm oder z.B. ungefähr 20 µm oder z.B. ungefähr 50 µm größer sein als eine Länge von einer (oder jeder) lateralen Seite des Halbleiterchips.
Der Halbleiterchip 307 kann ferner thermisch mit dem Leiterrahmen 308 durch die Lötzwischenschicht 309 verbunden sein. Die Lötzwischenschicht 309 kann eine Wärmeleitfähigkeit von mehr als ungefähr 100 W/mK aufweisen und kann einen Wärmeausdehnungskoeffizienten (CTE; Coefficient of Thermal Expansion) nahe dem eines Siliziumsubstrats aufweisen, der z.B. ungefähr 2,7 × 10^–6 K^–1 sein kann.
Z.B. zeigt Tabelle 1 das Verhalten von Beispielen von Lötformteilstrukturen (oder Lötanschlussflächen) gemäß Ausführungsbeispielen. Numerische Berechnungen und analytische Lösungen der Temperaturbelastung, die in dünnen kreisförmigen Platten erfahren wird, und Materialwerte von makroskopischen Metallen und Glasarten einer Halbleiterchipanordnung sind gezeigt.
Eine Halbleiterchipanordnung (z.B. 300) kann einen Halbleiterchip umfassen. Der Halbleiterchip kann z.B. ein Siliziumsubstrat mit einer Dicke von ungefähr 40 µm umfassen. Der Halbleiterchip kann ferner BPSG (Bor-Phosphorsilikat-Glas) aufweisen, das ungefähr z.B. 1,5 µm dick sein kann. Der Halbleiterchip kann auch ein Kupfermetall umfassen, z.B. Leistungs-Cu, das ungefähr 7 µm dick sein kann, das die Hälfte der Oberfläche abdeckt und auf der Chipsubstrat-Vorderseite gebildet ist. Auf der Chipsubstrat- oder Wafer-Rückseite kann eine Kupferschicht gebildet sein, z.B. eine Kupferschicht, die ungefähr 2 µm dick sein kann, die eine Biegekompensation für ein Diffusionslötmittel bereitstellen kann. Der Einfachheit halber wird von keinen kryogenen Prozessen ausgegangen, obwohl in der Praxis solche Prozesse optional ausgeführt werden können. Es kann angenommen werden, dass die Kupferschichten aus reinem Kupfer gebildet sind, das hart wird und sich unter 100° Celsius strikt an das Hookesche Gesetz hält. Es kann angenommen werden, dass das BPSG unter 400° Celsius strikt elastisch ist. Es kann angenommen werden, dass der Chip an eine Vorform eines Verbundmaterials gelötet ist, das z.B. 50-50 Kupfer/Grafit aufweist. Es kann angenommen werden, dass die Vorform eine variable Dicke aufweist, wobei die Gesamtdicke aus Vorform und Leiterrahmen gemäß Annahme ungefähr 1 mm beträgt.

Die Belastungswerte sind in MPa in Tabelle 1 gezeigt und positive Werte zeigen Druckbeanspruchung an und negative Werte zeigen Zugbeanspruchung an, was die größte Beanspruchung sein kann, die innerhalb einer Schicht getragen wird.

Max Vorform (µm)	Belastung (MPa)
	Leistungs-Cu	BPSG	Substrat	BS-Metall	Vorform	Leiterrahmen

Nur Wafer (ohne Lötmittel)	–98	36	45	–285
0 (Diffusionslötmittel Direkt auf Kupfer)	73	260	286	–126	–70
200	–26	152	182	–207	113	–117
400	–119	51	83	–287	110	–110
600	–152	10	41	–311	128	–90
Alle Verbundstoffe	32	60	78	71	–22	–15

TABELLE 1

Durch die Verwendung von Kohlenstofffaser-Verbund-Lötformteilstrukturen (z.B. C-Cu) und durch die Auswahl der Dicke der Kohlenstofffaser-Verbund-Lötformteilstrukturen kann die Temperaturbelastung des Substrats oder des Leistungs-Cu geschützt werden. Eine mögliche Dicke für die Kohlenstofffaser-Verbund-Vorformen kann z.B. zwischen 200 µm und 400 µm sein. Eine minimale Temperaturbelastung des Substrats und des Leistungs-Cu kann z.B. mit Kohlenstofffaser-Verbund-Vorformen mit Dicken zwischen z.B. 200 µm und 400 µm erreicht werden.
Durch Verwenden von Materialien, die einen CTE nahe Silizium aufweisen, können Temperaturbelastungen reduziert werden. Z.B. können heißgepresste Leiterrahmen verwendet werden, die Kohlenstofffaser-Kupfer-Verbundmaterial umfassen, wobei durch einen stark reduzierten CTE die Temperaturbelastungen reduziert werden können, die durch Lötmittel verursacht werden. Tabelle 1 zeigt ferner einen Fall, in dem das Leistungskupfer durch eine mit Siebdruck hergestellte Grafitpaste ersetzt ist, wobei denkbar ist, dass deren Zwischenräume mit elektrolytischem Kupfer gefüllt sind und dass der Leiterrahmen durch einen Kohlenstoffverbund-Leiterrahmen ersetzt ist (Zeile gezeigt als alle Verbundstoffe). Wie gezeigt ist, wenn jegliche dicken Metallschichten durch Verbundmaterialien ersetzt werden würden, können Temperaturbelastungen dramatisch fallen. Unter Berücksichtigung der Kostenbetrachtungen, die sich auf die Verwendung von Kohlenstofffaserverbundstoffen beziehen, verringern die hierin beschriebenen Ausführungsbeispiele die Temperaturbelastungen auf einen Halbleiterchip einer Halbleiterchipanordnung auf erschwingliche und effektive Weise.
Weitere Details und Aspekte werden in Verbindung mit den vorangehend oder nachfolgend beschriebenen Ausführungsbeispielen erwähnt (z.B. die Lötformteilstruktur, die Lötzwischenschicht, die Halbleiterchipanordnung, die Kohlenstofffaser-Verbundlage, die elektrisch leitfähige Schicht, die lateralen Seiten der Kohlenstofffaser-Verbundlage und die Lötschicht). Das in 3 gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale gemäß einem oder mehreren Aspekten aufweisen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren der vorangehend (z.B. 1 oder 2) oder nachfolgend (z.B. 4–5c) beschriebenen Ausführungsbeispiele erwähnt wurden.
4 zeigt ein Flussdiagramm eines Verfahrens 400 zum Bilden einer Lötformteilstruktur für eine Halbleiterchipanordnung gemäß einem Ausführungsbeispiel.
Das Verfahren 400 kann ein Heißpressen 410 von Kohlenstofffasern und zusätzlichem Material umfassen, um eine Kohlenstofffaser-Verbundlage zu erhalten.
Das Verfahren 400 kann ferner das Bilden 420 einer Lötformteilstruktur basierend auf der Kohlenstofffaser-Verbundlage umfassen.
Aufgrund des Wärmepressens von Kohlenstofffasern, um eine Kohlenstofffaser-Verbundlage zu bilden, kann eine leitfähige und kompakte Kohlenstofffaser-Verbundlage produziert werden, die ein Netzwerk aus Kohlestofffasern umfasst. Ferner kann eine Lötformteilstruktur, die die Kohlenstofffaser-Verbundlage aufweist, Temperaturbelastungen reduzieren, wenn sie zum Löten von Halbleiterchipanordnungen verwendet wird. Z.B. können die Temperaturbelastungen in einem Halbleiterchipsubstrat, in metallischen oder isolierenden Schichten des Halbleiterchips oder in einem Leiterrahmen einer Halbleiterchipanordnung reduziert werden.
Die Kohlenstofffasern, die zum Bilden der Kohlenstofffaser-Verbundlage verwendet werden, können z.B. Pech-Phasen-Kohlenstofffasern umfassen, die eine hohe thermische Leitfähigkeit (z.B. größer als 2000 W/mK) im Vergleich zu Polyacrylonitril-Kohlenstofffasern (PAN-Kohlenstofffasern; PAN = Polyacrylonitril) aufweisen können, die eine hohe Zugfestigkeit aber schlechte thermische Leitfähigkeit aufweisen. Die Kohlenstofffasern können einen durchschnittlichen Durchmesser aufweisen, der zwischen 5 µm und 15 µm oder z.B. zwischen 5 µm und 10 µm liegt. Die Kohlenstofffasern können eine durchschnittliche Länge aufweisen, die zwischen 200 µm und 600 µm oder z.B. zwischen 200 µm und 500 µm oder z.B. zwischen 250 µm und 480 µm liegt.
Das zusätzliche Material kann ein Kupferpulver umfassen, das eine Reinheit von mehr als 90% oder z.B. mehr als 99% aufweisen kann. Die Kohlenstofffasern und das Kupferpulver können miteinander vermischt werden, um eine im Wesentlichen homogene Mischung zu bilden. Alternativ oder zusätzlich kann das zusätzliche Material Kupfer oder Chrom umfassen, das auf die Kohlenstofffasern plattiert ist. Die Kohlenstofffasern können mit zumindest einem von Chrom oder Kupfer vorplattiert sein.
Die Kohlenstofffasern und das zusätzliche Material können bei einer Temperatur von mehr als ungefähr 1000°C heißgepresst werden, um eine Wafer-artige Kohlenstofffaser-Verbundlage oder einen Kern zu bilden, z.B. unter Verwendung einer Schnellheißpresstechnik. Die Mischung aus Kohlenstofffasern und zusätzlichem Material kann z.B. bei Druckwerten größer als ungefähr 2000 psi, 3000 psi oder 4000 psi heißgepresst werden. Das heißgepresste zusätzliche Material, z.B. Kupfer oder Chrom, kann die Haftung der Kohlenstofffasern aneinander verbessern, was z.B. zu einer Wafer-artigen heißgepressten Kohlenstofffaser-Verbundlage führt. Die heißgepresste Kohlenstofffaser-Verbundlage kann eine Dicke aufweisen, die zwischen 50 µm bis 250 µm liegt, z.B. zwischen 50 µm bis 200 µm oder z.B. zwischen 100 µm bis 175 µm.
Das Verfahren 400 kann ferner das Abscheiden einer elektrisch leitfähigen Schicht über zumindest einer ersten lateralen Seite und einer zweiten lateralen Seite der Kohlenstofffaser-Verbundlage umfassen. Die elektrisch leitfähige Schicht kann z.B. Kupfer umfassen (oder jegliches andere geeignete Metall oder Material) oder kann eine Kupferschicht sein und kann elektrolytisch über einer oder direkt auf die erste laterale Seite und/oder die zweite laterale Seite der Kohlenstofffaser-Verbundlage abgeschieden werden. Z.B. kann die elektrisch leitfähige Schicht die erste laterale Seite und die zweite laterale Seite der Kohlenstofffaser-Verbundlage zumindest teilweise oder vollständig abdecken. Die elektrisch leitfähige Schicht kann eine Dicke aufweisen, die zwischen 4 µm bis 10 µm oder z.B. zwischen 5 µm bis 7 µm liegt.
Das Verfahren 400 kann ferner das Glätten der Oberfläche der elektrisch leitfähigen Schicht umfassen. Das Glätten der Oberfläche der elektrisch leitfähigen Schicht kann durch chemisch-mechanisches polieren ausgeführt werden. Das Glätten kann ausgeführt werden, um sicherzustellen, dass eine Oberflächenrauigkeit der schließlichen Lötformteilstruktur weniger als ungefähr 2 µm oder z.B. weniger als ungefähr 1,5 µm oder z.B. weniger als ungefähr 1 µm sein kann oder kann eine Oberflächenrauigkeit nahe der (z.B. innerhalb +/–20% von oder z.B. innerhalb +/–10% von) der Oberflächenrauigkeit eines Materials aufweisen, an das die Lötformteilstruktur gelötet wird.
Nachfolgend kann eine Lötschicht oder ein Lötschichtstapel über der elektrisch leitfähigen Schicht abgeschieden werden. Eine Lötschicht kann z.B. Gold-Zinn oder Silber-Zinn umfassen. Z.B. kann zuerst eine Zwischenschicht aus Zinn über oder direkt auf der elektrisch leitfähigen Schicht gebildet werden. Nachfolgend kann eine weitere Zwischenschicht aus Silber und/oder Gold, die gegen Korrosion schützen kann, über oder direkt auf der Zwischenschicht aus Zinn gebildet werden.
Aufgrund der Glättung der Oberfläche der elektrisch leitfähigen Schicht kann eine Oberflächenrauigkeit der Lötschicht, die über der Kohlenstofffaser-Verbundlage gebildet wird, und eine schließliche Oberflächenrauigkeit der Lötformteilstruktur weniger als 2 µm oder z.B. weniger als 1 µm sein. Z.B. kann eine Lötformteilstruktur erzeugt werden, deren obere und/oder untere Oberfläche annähernd oder ungefähr dieselbe (z.B. innerhalb +/–20% oder z.B. innerhalb +/–10%) Oberflächenrauigkeit aufweisen wie normale Leiterrahmen.
Das Verfahren 400 kann ferner das Individualisieren der Kohlenstofffaser-Verbundlage, die eine oder mehrere zusätzliche Schichten umfasst (z.B. die elektrisch leitfähige Schicht und die Lötschicht, die jegliche Zwischenschichten umfasst) in eine Mehrzahl von Lötformteilstrukturen aufweisen. Jede Lötformteilstruktur kann basierend auf der Kohlenstofffaser-Verbundlage durch Individualisieren oder Vereinzeln der Kohlenstofffaser-Verbundlage in Lötformteilstrukturen gebildet werden, die vorbestimmte laterale Abmessungen aufweisen, z.B. so, dass ein Oberflächenbereich einer lateralen Seite oder Oberfläche der Lötformteilstruktur gleich, größer oder kleiner sein kann als ein Oberflächenbereich einer lateralen Seite oder Oberfläche des zu lötenden Halbleiterchips.
Nachfolgend kann die Lötformteilstruktur an einen Halbleiterchip und/oder einen Leiterrahmen gelötet werden, um eine Verbindung (z.B. eine unlösbare Verbindung) zwischen der Lötformteilstruktur und dem Halbleiterchip und/oder dem Leiterrahmen zu bilden und um eine thermische und elektrische Verbindung zwischen dem Halbleiterchip und/oder dem Leiterrahmen bereitzustellen.
Weitere Details und Aspekte werden in Verbindung mit den vorangehend oder nachfolgend beschriebenen Ausführungsbeispielen erwähnt (z.B. die Lötformteilstruktur, die Halbleiterchipanordnung, die Kohlenstofffaser-Verbundlage, die elektrisch leitfähige Schicht, die lateralen Seiten der Kohlenstofffaser-Verbundlage und die Lötschicht). Das in 4 gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale gemäß einem oder mehreren Aspekten aufweisen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren der vorangehend (z.B. 1 bis 3) oder nachfolgend (z.B. 5–5c) beschriebenen Ausführungsbeispiele erwähnt wurden.
5a zeigt ein Flussdiagramm eines Verfahrens 500 zum Löten einer Halbleiterchipanordnung gemäß einem Ausführungsbeispiel.
Das Verfahren 500 umfasst das Anordnen 510 einer Lötformteilstruktur zwischen einem Halbleiterchip und einer Trägerstruktur. Ein Oberflächenbereich einer lateralen Seite der Lötformteilstruktur ist kleiner als ein Oberflächenbereich einer lateralen Seite des Halbleiterchips.
Das Verfahren 500 umfasst ferner das Löten 520 der Halbleiterchipanordnung.
Aufgrund der Anordnung einer Lötformteilstruktur mit einer kleineren lateralen Größe als der lateralen Größe eines Halbleiterchips zwischen dem Halbleiterchip und der Trägerstruktur kann z.B. ein Benetzen der Seitenwände des Halbleiterchips aufgrund der eutektischen Mischung aus Zinn und Kupfer während des Lötens der Halbleiterchipanordnung reduziert oder verhindert werden.
Die Lötformteilstruktur kann z.B. eine Kohlenstofffaser-Verbundlage und eine Lötschicht umfassen, die z.B. über der Kohlenstofffaser-Verbundlage gebildet ist. Das Löten kann z.B. durch Diffusionslöten ausgeführt werden.
5b zeigt einen Halbleiterchip 507, eine Lötformteilstruktur 522 und einen Leiterrahmen 508 vor dem Löten (z.B. vor dem Diffusionslöten). Die Lötformteilstruktur 522 kann z.B. ähnlich zu den Lötformteilstrukturen 100, 200 sein.
Die Lötformteilstruktur 522 oder Lötstruktur kann eine Kohlenstoffverbundlage umfassen, die bereits mit Zinn auf zumindest einer oder beiden Seiten vorbeschichtet ist. Z.B. kann die Lötformteilstruktur 522 eine Kohlenstofffaser-Verbundlage 502 aufweisen, die Kohlenstofffasern und Kupfer umfassen kann. Die Lötformteilstruktur 522 kann z.B. eine vorbeschichtete erste Lötschicht 504a (die Zinn umfasst, z.B. Au-Sn oder Ag-Sn), die über einer ersten lateralen Seite der Kohlenstofffaser-Verbundlage 502 gebildet ist, und eine zweite Lötschicht 504b, die über einer zweiten lateralen Seite der Kohlenstofffaser-Verbundlage 102 gebildet ist, umfassen.
Ein Oberflächenbereich einer lateralen Seite oder Oberfläche der Lötformteilstruktur 522 kann z.B. kleiner sein als ein Oberflächenbereich der lateralen Seite oder Oberfläche eines Halbleiterchips 507 der zu lötenden Halbleiterchipanordnung. Z.B. kann eine Länge von einer (oder jeder) lateralen Seite der Lötformteilstruktur 522 ungefähr 10 µm bis 20 µm kleiner sein als eine (oder jede) Länge einer lateralen Seite des Halbleiterchips. Z.B. kann eine laterale Größe der Lötformteilstruktur 522 kleiner sein als 99% oder z.B. kleiner als 95% oder z.B. kleiner als 90% der lateralen Größe des Halbleiterchips.
Der Halbleiterchip 507 kann z.B. eine elektronische Leistungskomponente aufweisen, die ein n-Typ (oder p-Typ) Materialsubstrat 514 mit p-Typ (oder n-Typ) Diffusionszonen umfassen kann. Die elektronische Leistungskomponente kann z.B. eine Betriebsspannung von größer als ungefähr 10 V oder z.B. größer als ungefähr 100 V aufweisen und kann Ströme größer als ungefähr 1 A oder z.B. größer als ungefähr 10 A leiten oder schalten. Der Halbleiterchip 507 kann eine Zellstruktur 512 oder einen aktiven Bereich und eine Hochspannungsrandregion 513 umfassen.
Wie in 5b und 5c gezeigt ist, kann der Halbleiterchip 107 über dem Leiterrahmen 508 mit der Lötformteilstruktur 522 zwischen dem Halbleiterchip 507 und dem Leiterrahmen 508 angeordnet sein. Z.B. kann die Lötformteilstruktur 522 zwischen einer Hauptoberfläche (z.B. unteren Oberfläche) des Halbleiterchips 507 und einer lateralen Oberfläche des Leiterrahmens 508 angeordnet sein.
Aufgrund der kleineren lateralen Größe oder dem Oberflächenbereich der Lötformteilstruktur 522 im Vergleich zu dem Halbleiterchip 507 kann eine Seiten-Rille oder -Einkerbung 517 an den Seitenwänden der Lötformteilstruktur 522 gebildet sein. Z.B. kann die Lötformteilstruktur 522 so angeordnet sein, dass eine Rille (z.B. 517) mit einer Breite von ungefähr 10 µm bis 20 µm, die sich von den Umfängen des Halbleiterchips zu den Umfängen der Lötformteilstruktur erstreckt, die Lötformteilstruktur umgibt. Z.B. kann die Seiten-Rille oder -Einkerbung 517 eine hohle oder konkave Region (oder Unterschnittregion) sein und kann in den Regionen gebildet sein, wo der Oberflächenbereich der Lötformteilstruktur 522 kleiner ist als ein Oberflächenbereich der lateralen Oberfläche des Halbleiterchips 507 oder diesen unterschneidet. Die Geometrie der Seitenrille 517 kann z.B. definiert sein durch planare Oberflächenregionen des Leiterrahmens 508, an die der Halbleiterchip 507 gelötet wird, eine Seitenwand der Lötformteilstruktur 522 und planare Oberflächenregionen des Halbleiterchips 507, die an den Leiterrahmen gelötet werden sollen. Die Seitenrille 517 kann die Lötformteilstruktur 522 umgeben (z.B. vollständig umgeben).
Wenn der Lötprozess beginnt, kann die verflüssigte Mischung (die z.B. verflüssigte Lötschichten 104a und 104b umfassen kann, z.B. eine eutektische Mischung aus Zinn und Kupfer) zumindest teilweise die Seitenrille 517 an der Chipoberflächenregion füllen (z.B. planare Oberflächenregionen des Halbleiterchips, die an den Leiterrahmen gelötet werden sollen), anstatt an die Seitenwände des Chips zu kriechen.
5c zeigt die Halbleiterchipanordnung 500 nach dem Diffusionslöten. Die Halbleiterchipanordnung 500 kann den Halbleiterchip 507, eine Lötzwischenschicht 509 (aus der Lötformteilstruktur 522) und den Leiterrahmen 508 nach dem Diffusionslöten umfassen. Der Halbleiterchip 507 kann an einen Leiterrahmen diffusionsgelötet sein, um z.B. die Temperaturbelastung zu reduzieren. Nach dem Löten kann das neu gebildete Lötmittel die Seitenrille 517 füllen oder zumindest teilweise füllen, wobei z.B. durch die Oberflächenbelastung und/oder Schnittstellenenergien ein Meniskus gebildet werden kann.
Aufgrund der Implementierung der Verwendung einer Lötformteilstruktur mit einer kleineren lateralen Größe als der lateralen Größe eines Halbleiterchips kann das Benetzen der Seitenwände des Halbleiterchips aufgrund der eutektischen Mischung aus Zinn und Kupfer während des Diffusionslötens der Halbleiterchips reduziert oder verhindert werden. Kristalldefekte z.B. von Kupfersilikat können ebenfalls reduziert oder verhindert werden. Aufgrund der Bildung einer Rillenstruktur können Chips oder große Halbleiterchips an Kupferleiterrahmen oder direkt Kupfer-gebondete (DCB; Direct Copper Bonded) gedruckte Schaltungsplatinen diffusionsgelötet werden und verflüssigte eutektische Mischungen können in die Seitenrillenstrukturen fließen anstatt an die Seitenwände des Chips zu kriechen während der Chip unten gehalten wird. Ferner ist z.B. eine zusätzliche Strukturierung der Kupferleiterrahmen oder DCBs zum Erzeugen zusätzlicher Rillen in den Leiterrahmen oder DCBs möglicherweise nicht mehr notwendig. Zusätzlich dazu kann eine Reduktion einer Temperaturbelastung nach der Aushärtung des Lötmittels erreicht werden, z.B. aufgrund des Vorhandenseins der Kohlenstofffaser-Verbundlage in der Lötzwischenschicht.
Weitere Details und Aspekte werden in Verbindung mit den vorangehend oder nachfolgend beschriebenen Ausführungsbeispielen erwähnt (z.B. die Lötformteilstruktur, die Lötzwischenschicht, die Halbleiterchipanordnung, die Kohlenstofffaser-Verbundlage, die elektrisch leitfähige Schicht, die lateralen Seiten der Kohlenstofffaser-Verbundlage, die Lötschicht und der Leiterrahmen). Das in 5A bis 5C gezeigte Ausführungsbeispiel kann ein oder mehrere optionale zusätzliche Merkmale gemäß einem oder mehreren Aspekten aufweisen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren der vorangehend (z.B. 1 bis 4) oder nachfolgend beschriebenen Ausführungsbeispiele erwähnt wurden.
Verschiedene Ausführungsbeispiele beziehen sich auf eine Vorform eines Kohlenstofffaser-Kupfer-Verbundmaterials. Die Lötformteilstrukturen oder Lötanschlussflächen eines Kohlenstofffaser-Kupfer-Verbundmaterials können eine Dicke von ungefähr 50 bis 250 µm aufweisen und ihre obere und/oder untere Oberfläche können dieselbe Rauigkeit aufweisen wie normale Leiterrahmen. Die Lötformteilstrukturen oder Lötanschlussflächen können erzeugt und an Halbleiterchipanordnungen angebracht werden und können eine Alternative zu Molybdän-Anschlussflächen sein. Solche Lötformteilstrukturen oder Lötanschlussflächen können eine graduelle Zunahme des CTE zwischen Chip und Leiterrahmen und eine Reduktion der Temperaturbelastung erreichen. Ferner können sie eine Möglichkeit bereitstellen, dass ein größerer Chip diffusionsgelötet wird. Durch Abscheiden einer Gold-Zinn-(Au-Sn)-Schicht auf einer Seite kann eine Lötformteilstruktur gebildet werden, die z.B. an einen Kupferleiterrahmen diffusionsgelötet werden kann. Eine Au-Sn-Schicht auf der Rückseite des Chips kann z.B. ein Diffusionslot zwischen dem Chip und der Vorform sicherstellen. Durch Abscheiden einer anderen Au-Sn-Schicht auf beiden Seiten kann eine Vorform erreicht werden, die auf beiden Seiten diffusionsgelötet werden kann.
Verschiedene Ausführungsbeispiele beziehen sich auf ein Heißpressen eines Wafer-artigen Kerns aus Kohlenstofffasern, vermischt mit Pech-Fasern und Kupferpulver oder aus Chromvorplattierten oder Kupfer-plattierten Fasern. Beide Seiten des Wafer-artigen Kerns können elektrolytisch mit Kupfer abgeschieden werden. Ein chemisch mechanisches Polieren kann ausgeführt werden, um die Kupferoberfläche zu Glätten. Die Endbearbeitung von einer oder beiden Oberflächen kann ausgeführt werden durch Abscheiden von Zinn und einem Korrosionsschutz für das Diffusionslöten, z.B. durch Au-Sn oder Ag-Sn. Eine Individualisierung des Wafer-artigen Vorformkerns kann ausgeführt werden, um Lötanschlussflächen zu erzeugen, die etwas größer sind als die individuellen Chips. Die Lötanschlussflächen zum Diffusionslöten auf Siliziumchips können einen Wafer-artigen Kern aus heißgepresstem Kohlenstofffaser-Kupferverbundmaterial aufweisen und können eine oder zwei diffusionslötbare Oberflächen mit einer Oberflächenrauigkeit von deutlich weniger als 1 µm aufweisen. Genauer gesagt kann die Vorform zum Diffusionslöten von Siliziumchips auf Kupferleiterrahmen z.B. heißgepresstes Kupferfaser-Kupferverbund-Material umfassen oder daraus bestehen. Beide Seiten der Oberflächen können auf ähnliche Weise mit der diffusionslötbaren Gold-Zinn- oder Silber-Zinn-Schicht abgedeckt sein, die gegen Korrosion schützt.
Verschiedene Ausführungsbeispiele beziehen sich auf eine selbst eingestellte Lötrille unter Verwendung einer Vorform, umfassend oder hergestellt aus gesinterten Kohlenstofffaser-Verbundstoffen. Verschiedene Ausführungsbeispiele beziehen sich auch auf das Anordnen von elektronischen Leistungskomponenten unter Verwendung einer Kohlenstoffverbundstoff-(z.B. C-Cu) Vorformlötstruktur. Die Lötformteilstruktur kann kleiner sein als der Chip und ein wesentlicher Teil der Flüssigkeit kann eine Rille an der Seite oder Seitenwänden der gepressten Lötstruktur füllen.
Zwischenschichtanordnungen von Molybdänanschlussflächen können einen graduellen Übergang des CTE durch eine Anordnung von Lateral-Diffusions-Metalloxidhalbleiter-Chips (LDMOS-Chips; LDMOS = Laterally Diffusion Metal Oxide Semiconductor) für Mobiltelefone im Gigahertz-Bereich bereitstellen. Während ein Kaltelektrolyseprozess möglicherweise verwendet wurde, um Verbundmaterialien auf dem Wafer zu erzeugen, wird die Haftung von stromlos abgeschiedenem Kupfer auf Kohlenstofffasern durch Heißpressprozesse erreicht. Eine elektrolytische oder Siebdruck-Vorbehandlung der Kohlenstofffasern kann mit einer Haftmetallschicht bereitgestellt werden, z.B. Chrom. Ferner können gelegentlich andere Faktoren der Ausführung einer Vorbehandlung solch industrieller Qualität im Wege stehen.
Kohlenstofffasern, die zum Bilden einer Kohlenstofffaser-Verbundlage für eine Lötformteilstruktur geeignet sind, können kommerziell ungefähr mit 50€/kg oder weniger erworben oder produziert werden. Obwohl die entsprechende Kupfermenge basierend auf dem Volumen zumindest 10 Mal so teuer sein kann, wäre das Verbundmaterial aus Rohmaterialien nur halb so teuer wie reines Kupfer. Z.B. aufgrund des niedrigen spezifischen Gewichts der Kohlenstofffaser kann der Volumenpreis viel niedriger sein als der von Kupfer. Molybdän kann im Hinblick auf den Preis z.B. nicht mithalten.
Die Verwendung von Palladium für den stromlosen Abscheidungsprozess von Kupfer auf die Kohlenstofffasern für Heißpressen kann ein Grund für einen hohen Preis der heißgepressten Kohlenstofffaser-Kupfer-Verbundmaterialien sein. Die Kosten können beträchtlich in Fällen sein, in denen alle Kupferschichten z.B. durch das Kohlenstofffaser-Verbundmaterial ausgetauscht werden müssen. Nichtsdestotrotz kann das Verbundmaterial ohne stromlose Abscheidung von Kupfer erreicht werden und die Rohmaterialien für eine Chromplattierung der Fasern können beträchtlich kostengünstiger sein als z.B. ein Bad mit Palladiumzusätzen.
Beispiele können weiterhin ein Computerprogramm mit einem Programmcode zum Durchführen eines der obigen Verfahren bereitstellen, wenn das Computerprogramm auf einem Computer oder Prozessor ausgeführt wird. Ein Fachmann würde leicht erkennen, dass Schritte verschiedener oben beschriebener Verfahren durch programmierte Computer durchgeführt werden können. Hierbei sollen einige Beispiele auch Programmspeichervorrichtungen, z. B. Digitaldatenspeichermedien abdecken, die maschinen- oder computerlesbar sind und maschinenausführbare oder computerausführbare Programme von Anweisungen codieren, wobei die Anweisungen einige oder alle der Handlungen der oben beschriebenen Verfahren durchführen. Die Programmspeichervorrichtungen können z. B. Digitalspeicher, magnetische Speichermedien wie beispielsweise Magnetplatten und Magnetbänder, Festplattenlaufwerke oder optisch lesbare Digitaldatenspeichermedien sein. Auch sollen die Beispiele Computer programmiert zum Durchführen der Handlungen der oben beschriebenen Verfahren oder (feld-)programmierbare Logik-Arrays ((F)PLA – (Field) Programmable Logic Arrays) oder (feld-)programmierbare Gate-Arrays ((F)PGA – (Field) Programmable Gate Arrays) programmiert zum Durchführen der Handlungen der oben beschriebenen Verfahren abdecken.
Durch die Beschreibung und Zeichnungen werden nur die Grundsätze der Offenbarung dargestellt. Es versteht sich daher, dass der Fachmann verschiedene Anordnungen ableiten kann, die, obwohl sie nicht ausdrücklich hier beschrieben oder dargestellt sind, die Grundsätze der Offenbarung verkörpern und in ihrem Wesen und Schutzbereich enthalten sind. Weiterhin sollen alle hier aufgeführten Beispiele grundsätzlich nur Lehrzwecken dienen, um den Leser beim Verständnis der Grundsätze der Offenbarung und der durch den (die) Erfinder beigetragenen Konzepte zur Weiterentwicklung der Technik zu unterstützen, und sollen als ohne Begrenzung solcher besonders aufgeführten Beispiele und Bedingungen dienend aufgefasst werden. Weiterhin sollen alle hiesigen Aussagen über Grundsätze, Aspekte und Beispiele der Offenbarung wie auch besondere Beispiele derselben deren Entsprechungen umfassen.
Als „Mittel für...“ (Durchführung einer gewissen Funktion) bezeichnete Funktionsblöcke sind als Funktionsblöcke umfassend Schaltungen zu verstehen, die jeweils zum Durchführen einer gewissen Funktion eingerichtet sind. Daher kann ein „Mittel für etwas“ ebenso als „Mittel ausgebildet für oder geeignet für etwas“ verstanden werden. Ein Mittel eingerichtet zum Durchführen einer gewissen Funktion bedeutet daher nicht, dass ein solches Mittel notwendigerweise die Funktion durchführt (in einem gegebenen Zeitmoment).
Funktionen verschiedener in den Figuren dargestellter Elemente einschließlich jeder als „Mittel“, „Mittel zur Bereitstellung eines Sensorsignals“, „Mittel zum Erzeugen eines Sendesignals“ usw. bezeichneter Funktionsblöcke können durch die Verwendung dedizierter Hardware wie beispielsweise „eines Signalanbieters“, „einer Signalverarbeitungseinheit“, „eines Prozessors“, „einer Steuerung“, usw. wie auch als Hardware fähig der Ausführung von Software in Verbindung mit zugehöriger Software bereitgestellt werden. Weiterhin könnte jede hier als „Mittel“ beschriebene Instanz als „ein oder mehrere Module“, „eine oder mehrere Vorrichtungen“, „eine oder mehrere Einheiten“, usw. implementiert sein oder diesem entsprechen. Bei Bereitstellung durch einen Prozessor können die Funktionen durch einen einzigen dedizierten Prozessor, durch einen einzelnen geteilten Prozessor oder durch eine Vielzahl einzelner Prozessoren bereitgestellt werden, von denen einige geteilt sein können. Weiterhin soll ausdrückliche Verwendung des Begriffs „Prozessor“ oder „Steuerung“ nicht als ausschließlich auf zur Ausführung von Software fähige Hardware bezogen ausgelegt werden, und kann implizit ohne Begrenzung Digitalsignalprozessor-(DSP-)Hardware, Netzprozessor, anwendungsspezifische integrierte Schaltung (ASIC – Application Specific Integrated Circuit), feldprogrammierbare Logikanordnung (FPGA – Field Programmable Gate Array), Nurlesespeicher (ROM – Read Only Memory) zum Speichern von Software, Direktzugriffsspeicher (RAM – Random Access Memory) und nichtflüchtige Speicherung einschließen.
Auch kann sonstige Hardware, herkömmliche und/oder kundenspezifische, eingeschlossen sein.
Der Fachmann sollte verstehen, dass alle hiesigen Blockschaltbilder konzeptmäßige Ansichten beispielhafter Schaltungen darstellen, die die Grundsätze der Offenbarung verkörpern. Auf ähnliche Weise versteht es sich, dass alle Ablaufdiagramme, Flussdiagramme, Zustandsübergangsdiagramme, Pseudocode und dergleichen verschiedene Prozesse darstellen, die im Wesentlichen in computerlesbarem Medium dargestellt und so durch einen Computer oder Prozessor ausgeführt werden, ungeachtet dessen, ob ein solcher Computer oder Prozessor ausdrücklich dargestellt ist.
Weiterhin sind die nachfolgenden Ansprüche hiermit in die detaillierte Beschreibung aufgenommen, wo jeder Anspruch als getrenntes Beispiel für sich stehen kann. Wenn jeder Anspruch als getrenntes Beispiel für sich stehen kann, ist zu beachten, dass – obwohl ein abhängiger Anspruch sich in den Ansprüchen auf eine besondere Kombination mit einem oder mehreren anderen Ansprüchen beziehen kann – andere Beispiele auch eine Kombination des abhängigen Anspruchs mit dem Gegenstand jedes anderen abhängigen oder unabhängigen Anspruchs einschließen können. Diese Kombinationen werden hier vorgeschlagen, sofern nicht angegeben ist, dass eine bestimmte Kombination nicht beabsichtigt ist. Weiterhin sollen auch Merkmale eines Anspruchs für jeden anderen unabhängigen Anspruch eingeschlossen sein, selbst wenn dieser Anspruch nicht direkt abhängig von dem unabhängigen Anspruch gemacht ist.
Es ist weiterhin zu beachten, dass in der Beschreibung oder in den Ansprüchen offenbarte Verfahren durch eine Vorrichtung mit Mitteln zum Durchführen jeder der jeweiligen Handlungen dieser Verfahren implementiert sein können.
Weiterhin versteht es sich, dass die Offenbarung vielfacher, in der Beschreibung oder den Ansprüchen offenbarter Handlungen oder Funktionen nicht als in der bestimmten Reihenfolge befindlich ausgelegt werden sollten. Durch die Offenbarung von vielfachen Handlungen oder Funktionen werden diese daher nicht auf eine bestimmte Reihenfolge begrenzt, es sei denn, dass diese Handlungen oder Funktionen aus technischen Gründen nicht austauschbar sind. Weiterhin kann in einigen Beispielen eine einzelne Handlung mehrere Teilhandlungen einschließen oder in diese aufgebrochen werden. Solche Teilhandlungen können eingeschlossen sein und Teil der Offenbarung dieser Einzelhandlung bilden, sofern sie nicht ausdrücklich ausgeschlossen sind.

Claims

Eine Lötformteilstruktur (100) zum Löten einer Halbleiterchipanordnung, die Lötformteilstruktur umfassend: eine Kohlenstofffaser-Verbundlage (102); und eine Lötschicht (104), die über der Kohlenstofffaser-Verbundlage (102) gebildet ist.
Die Lötformteilstruktur gemäß Anspruch 1, wobei die Kohlenstofffaser-Verbundlage (102) Kohlenstofffasern und zumindest eines aus Kupfer oder Chrom umfasst.
Die Lötformteilstruktur gemäß einem der vorangehenden Ansprüche, wobei die Kohlenstofffaser-Verbundlage (102) zwischen 50% bis 80% Kupfer oder Chrom aufweist.
Die Lötformteilstruktur gemäß einem der vorangehenden Ansprüche, wobei eine Oberflächenrauigkeit der Lötschicht (104), die über der Kohlenstofffaser-Verbundlage (102) gebildet ist, kleiner ist als 2 µm.
Die Lötformteilstruktur gemäß einem der vorangehenden Ansprüche, wobei die Lötformteilstruktur (100) ferner eine elektrisch leitfähige Schicht aufweist, die zwischen der Kohlenstofffaser-Verbundlage (102) und der Lötschicht (104) gebildet ist.
Die Lötformteilstruktur gemäß Anspruch 5, wobei die elektrisch leitfähige Schicht Kupfer aufweist.
Die Lötformteilstruktur gemäß Anspruch 5 oder 6, umfassend die elektrisch leitfähige Schicht, gebildet zwischen der Kohlenstofffaser-Verbundlage (102) und der Lötschicht (104) an einer ersten lateralen Seite der Kohlenstofffaser-Verbundlage (102); und eine zweite elektrisch leitfähige Schicht, die zwischen der Kohlenstofffaser-Verbundlage (102) und einer zweiten Lötschicht (104) an einer zweiten lateralen Seite der Kohlenstofffaser-Verbundlage (102) gegenüberliegend zu der ersten lateralen Seite der Kohlenstofffaser-Verbundlage (102) gebildet ist.
Die Lötformteilstruktur (100) gemäß einem der vorangehenden Ansprüche, wobei die Lötschicht (104) Gold-Zinn oder Silber-Zinn aufweist.
Die Lötformteilstruktur gemäß einem der vorangehenden Ansprüche, wobei die Kohlenstofffaser-Verbundlage (102) eine Dicke aufweist, die zwischen 50 µm bis 250 µm liegt.
Die Lötformteilstruktur gemäß einem der vorangehenden Ansprüche, wobei die Lötformteilstruktur (100) eine Dicke aufweist, die zwischen 200 µm bis 400 µm liegt.
Ein Verfahren (400) zum Bilden einer Lötformteilstruktur für eine Halbleiterchipanordnung, das Verfahren umfassend: Heißpressen (410) von Kohlenstofffasern und einem Zusatzmaterial, um eine Kohlenstofffaser-Verbundlage zu erhalten; und Bilden (420) einer Lötformteilstruktur basierend auf der Kohlenstofffaser-Verbundlage.
Das Verfahren gemäß Anspruch 11, wobei das Zusatzmaterial Kupferpulver aufweist.
Das Verfahren gemäß Anspruch 11 oder 12, wobei das Zusatzmaterial Chrom oder Kupfer aufweist, das auf die Kohlenstofffasern plattiert wird.
Das Verfahren gemäß einer der Ansprüche 11 bis 13, umfassend das Abscheiden einer elektrisch leitfähigen Schicht über zumindest eine von einer ersten lateralen Seite und einer zweiten lateralen Seite der Kohlenstofffaser-Verbundlage.
Das Verfahren gemäß Anspruch 14, ferner umfassend das Abscheiden einer Lötschicht über der elektrisch leitfähigen Schicht.
Das Verfahren gemäß Anspruch 15, ferner umfassend das Glätten der Oberfläche der elektrisch leitfähigen Schicht so, dass eine Oberflächenrauigkeit der Lötschicht, die über der Kohlenstofffaser-Verbundlage gebildet ist, kleiner ist als 2 µm.
Das Verfahren gemäß einem der Ansprüche 11–16, das ferner das Individualisieren der Kohlenstofffaser-Verbundlage in eine Mehrzahl von Lötformteilstrukturen aufweist.
Ein Verfahren (500) zum Löten einer Halbleiterchipanordnung, das Verfahren umfassend: Anordnen (510) einer Lötformteilstruktur zwischen einem Halbleiterchip und einer Trägerstruktur, wobei ein Oberflächenbereich einer lateralen Seite der Lötformteilstruktur (100) kleiner ist als ein Oberflächenbereich einer lateralen Seite des Halbleiterchips; und Löten (520) der Halbleiterchipanordnung.
Das Verfahren gemäß Anspruch 18, wobei die Lötformteilstruktur eine Kohlenstofffaser-Verbundlage und eine Lötschicht aufweist, die über der Kohlenstofffaser-Verbundlage gebildet ist.
Das Verfahren gemäß Anspruch 18 oder 19, wobei das Löten durch Diffusionslöten ausgeführt wird.