DE102014223362A1

DE102014223362A1 - Steuerungseinrichtung für I²C-Slave-Einrichtungen

Info

Publication number: DE102014223362A1
Application number: DE102014223362.3A
Authority: DE
Inventors: Dorde CVEJANOVIC; Jan Hayek
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2014-11-17
Filing date: 2014-11-17
Publication date: 2016-05-19
Also published as: KR102414143B1; CN105608038B; KR20160058709A; US20160140078A1; US9892085B2; CN105608038A

Abstract

Verfahren zum Ansteuern einer I2C-Slave-Einrichtung mittels einer Steuerungseinrichtung (100), aufweisend die Schritte: – Auswerten von Zuständen auf einer Datenleitung (SDA) und auf einer Taktleitung (SCL) des I2C-Busses; und – Zuordnen der Zustände auf der Datenleitung (SDA) und auf der Taktleitung (SCL) zu Zuständen (DL, DH, I, SP, ST) eines Zustandsdiagramms (FSM), wobei mittels der Steuerungseinrichtung (100) aus den Zuständen (DL, DH, I, SP, ST) des Zustandsdiagramms (FSM) Steuerungssignale (START, RESET) für die I2C-Slave Einrichtung generiert werden.

Description

Die Erfindung betrifft ein Verfahren zum Ansteuern von wenigstens einer I²C-Slave-Einrichtung. Die Erfindung betrifft weiterhin eine Steuerungseinrichtung für wenigstens eine I²C-Slave-Einrichtung.
Stand der Technik
Die I²C Schnittstelle (engl. Inter-Integrated Circuit) verwendet zwei bidirektionale Leitungen, um eine Kommunikation zwischen einem oder mehreren Masters und einem oder mehreren Slaves bereitzustellen. Die genannten zwei Leitungen SDA (engl. Serial Data Line) und SCL (engl. Serial Clock Line) werden verwendet, um Daten zu senden und den Beginn und ein Ende von Transaktionen auf der Schnittstelle bzw. am Bus anzuzeigen. Ein Beginn und ein Ende der Transaktion werden mit „START“ und „STOP“ bezeichnet. Jede Slave-Einrichtung am I²C-Bus muss eine Einrichtung aufweisen, welche die START/STOP-Zustände detektiert und/oder Daten sendet und/oder empfängt.
Die Slave-Einrichtung muss aber auch zwischen korrekten und inkorrekten Transaktionen unterscheiden und darf nur auf korrekte Transaktionen reagieren. Die genannten unzulässigen Transfers entsprechen nicht der I²C-Spezifikation, werden aber oftmals von verschiedenen Mikrorechnereinrichtungen im Markt verwendet, um alle Einrichtungen auf dem I²C-Bus zurückzusetzen (engl. to reset).
Bereits bekannte Schaltungen, die zum Beispiel in US 6530029 oder CN 202600693 offenbart sind, haben Probleme mit den oben genannten nicht standardkonformen Transfers und können zu Zuständen führen, wo die Einrichtung nicht mehr korrekt funktioniert.
Ein in EP 1607864 offenbarter Watchdog-Timer aus könnte das genannte Problem lösen. Dabei kann es aber passieren, dass einige der Transaktionen nicht erkannt oder verworfen werden, was zu einem Verlust von Daten führen kann.
Eine weitere Lösung, die in GB 2313987 vorgeschlagen ist, funktioniert nur, wenn es einen Systemtakt gibt mit wesentlich höherer Frequenz in der Einrichtung, welche verwendet werden kann, um die Signale SDA und SCL überabzutasten (engl. to oversample).
Offenbarung der Erfindung
Es ist daher eine Aufgabe der vorliegenden Erfindung, ein Verfahren bereitzustellen, welches ein zuverlässiges Funktionieren von I²C-Slave Einrichtungen am I²C Bus unterstützt.
Die Aufgabe wird gemäß einem ersten Aspekt gelöst mit einem Verfahren zum Ansteuern einer I²C Slave Einrichtung, aufweisend die Schritte:

– Auswerten von Zuständen auf einer Datenleitung und auf einer Taktleitung des I²C-Busses;
– Zuordnen der Zustände auf der Datenleitung und auf der Taktleitung zu Zuständen eines Zustandsdiagramms, wobei mittels der Steuerungseinrichtung aus den Zuständen des Zustandsdiagramms Steuerungssignale für die I²C-Slave Einrichtung generiert werden.

Vorteilhaft können mit dem erfindungsgemäßen Verfahren verbotene bzw. illegale Aktionen am I²C Bus für Busteilnehmer „ausgeblendet“ werden. Falls am Bus ein illegaler Zustand auftritt, ist stets ein Reset-Zustand aktiv. Vorteilhaft ist dies mittels einer synchronen Schaltung einfach zu realisieren. Dadurch kann der I²C-Slave immer richtig funktionieren, ungeachtet des illegalen Geschehens, das sich am I²C-Bus abspielt. Im Ergebnis ist damit der I²C-Slave vor falschen Antworten auf den Bus geschützt, wobei vorteilhaft alle am I²C-Bus angeschlossenen I²C-Slave-Einrichtungen von der Erfindung profitieren.
Gemäß einem zweiten Aspekt wird die Aufgabe gelöst mit einer Steuerungseinrichtung zum Ansteuern einer I²C-Slave-Einrichtung, aufweisend:

– eine Zuführung von einer Datenleitung eines I²C-Buses;
– eine Zuführung von einer Taktleitung des I²C-Buses; wobei
– die Steuerungseinrichtung eingerichtet ist, dass sie Zuständen auf der Datenleitung und auf der Taktleitung Zustände eines Zustandsdiagramms zuordnet;
– wobei aus den Zuständen des Zustandsdiagramms Steuerungssignale für die I²C-Slave-Einrichtung generierbar sind.

Bevorzugte Weiterbildungen des Verfahrens und der Steuerungseinrichtung sind Gegenstand von abhängigen Ansprüchen.
Eine vorteilhafte Weiterbildung des Verfahrens sieht vor, dass auf einer ersten Steuerungsleitung ein Start-Steuerungssignal aktiviert wird, wenn die Taktleitung einen High-Pegel aufweist und die Datenleitung eine fallende Flanke aufweist, gefolgt von einer fallenden Flanke auf der Taktleitung. Auf diese Weise kann ein Steuerungssignal für die I²C-Slave-Einrichtung generiert werden, nach dessen Übermittlung ein gültiger Transfer am I²C-Bus möglich ist.
Eine vorteilhafte Weiterbildung des Verfahrens sieht vor, dass auf der ersten Steuerungsleitung das Start-Steuerungssignal deaktiviert wird, wenn die Taktleitung High-Pegel aufweist. Auf diese Weise kann ein Steuersignal für die I²C-Slave-Einrichtung generiert werden, nach dessen Übermittlung ein gültiger Transfer am I²C Bus möglich ist.
Weitere vorteilhafte Weiterbildungen des Verfahrens sehen vor, dass auf einer zweiten Steuerungsleitung ein Rücksetz-Steuerungssignal aktiviert wird, wenn auf der Datenleitung eine fallende Flanke auftritt und die Taktleitung High-Pegel aufweist. Auf diese Weise kann das Rücksetz-Steuerungssignal auf definierte Weise aus Signalzuständen auf Leitungen des I²C-Buses generiert werden.
Eine weitere vorteilhafte Weiterbildung des Verfahrens sieht vor, dass das Rücksetz-Steuerungssignal deaktiviert wird, nachdem das Start-Steuerungs-signal generiert worden ist.
Eine vorteilhafte Weiterbildung der Steuerungseinrichtung sieht vor, dass die Datenleitung mit einem Eingang eines ersten Inverters, mit einem invertierten Takteingang eines zweiten D-Flipflops und mit einem Takteingang eines vierten D-Flipflops verschaltet ist;
wobei ein Ausgang des ersten Inverters mit einem zweiten Eingang eines OR-Gatters verschaltet ist;
wobei die Taktleitung mit einem Eingang des zweiten D-Flipflops, mit einem Reset-Eingang des zweiten D-Flipflops, mit einem Takteingang eines ersten D-Flipflops, mit einem Dateneingang des vierten D-Flipflops und mit einem Takteingang eines dritten D-Flipflops verschaltet ist;
wobei ein Ausgang des zweiten D-Flipflops mit einem Eingang eines zweiten Inverters, mit einem Eingang des dritten D-Flipflops und mit einem ersten Eingang eines NOR-Gatters verschaltet ist;
wobei ein Ausgang des zweiten Inverters mit einem Reset-Eingang des ersten D-Flipflops verschaltet ist;
wobei ein Ausgang des vierten D-Flipflops mit einem zweiten Eingang des NOR-Gatters verschaltet ist;
wobei ein Ausgang des dritten D-Flipflops mit einer ersten Steuerleitung der I²C-Slave Einrichtung, mit einem ersten Eingang eines OR-Gatters und mit einem Eingang eines dritten Inverters verschaltet ist;
wobei ein Ausgang des dritten Inverters mit einem Reset-Eingang des vierten D-Flipflops verschaltet ist;
wobei ein Ausgang des OR-Gatters mit einem Eingang des ersten D-Flipflops verschaltet ist;
wobei ein Ausgang des ersten D-Flipflops mit einem Eingang eines vierten Inverters verschaltet ist;
wobei ein Ausgang des vierten Inverters mit einem Reset-Eingang des dritten D-Flipflops verschaltet ist; und
wobei ein Ausgang des NOR-Gatters mit einer zweiten Steuerleitung für die I²C-Slave Einrichtung verschaltet ist.
Die Erfindung wird im Folgenden mit weiteren Merkmalen und Vorteilen anhand von mehreren Figuren im Detail beschrieben. Dabei bilden alle Merkmale, unabhängig von ihrer Darstellung in der Beschreibung und in den Figuren, sowie unabhängig von ihrer Rückbeziehung in den Patentansprüchen den Gegenstand der vorliegenden Erfindung.
In den Figuren zeigt:
1 ein funktionelles Statusdiagramm zur Erläuterung des Funktionsprinzips der Erfindung;
2 eine Ausführungsform einer erfindungsgemäßen Steuerungseinrichtung;
3 ein Zeitdiagramm von Steuersignalen, die gemäß dem erfindungsgemäßen Verfahren realisiert werden; und
4 eine prinzipielles Ablaufdiagramm einer Ausführungsform des erfindungsgemäßen Verfahrens
Beschreibung von Ausführungsformen
1 zeigt ein funktionelles Statusdiagramm, dass das Funktionsprinzip der Erfindung zeigt.

Dargestellt sind fünf verschiedene Zustände DL, DH, SP, ST, I, die sich aufgrund von elektrischen Zuständen auf der Datenleitung SDA und auf der Taktleitung SCL einstellen dürfen, wobei die genannten Zustände nachfolgende Bedeutungen haben:

DL	...	0 bzw. GND-Potential auf der Datenleitung SDA während eines laufenden Datentransfers
DH	...	1 bzw. HIGH-Potential auf der Datenleitung SDA während eines laufenden Datentransfers
SP	...	Zustand „STOP“ wird am I²C-Bus erkannt
ST	...	Zustand „START“ wird am I²C-Bus erkannt
I	...	Unzulässiger Zustand wird am I²C-Bus erkannt.

Die zwischen den genannten Zuständen DL, DH, SP, ST, I dargestellten Pfeile bezeichnen Transitionen bzw. Übergänge zwischen den einzelnen Zuständen, wobei sich der erste Term auf den Zustand der Datenleitung SDA bezieht und wobei sich der zweite Term sich auf den Zustand der Taktleitung SCL bezieht.
Ein „L“ des ersten Terms bedeutet eine fallende Flanke auf der Datenleitung SDA und eine „0“ des ersten Terms bedeutet einen konstanten Low-Pegel auf der Datenleitung SDA.
Ein „H“ des ersten Terms bedeutet eine steigende Flanke auf der Datenleitung SDA und eine „1“ des ersten Terms bedeutet einen konstanten High-Pegel auf der Datenleitung SDA.
Eine „0“ des zweiten Terms bedeutet einen konstanten Low-Pegel auf der Taktleitung SCL und eine „1“ des zweiten Terms bedeutet einen konstanten High-Pegel auf der Taktleitung SCL.
Ein „H“ des zweiten Terms bedeutet eine steigende Flanke auf der Taktleitung SCL und ein „L“ des zweiten Terms bedeutet eine fallende Flanke auf der Taktleitung SCL.
Findet kein Zustandswechsel auf den Leitungen SDA und SCL statt, findet auch kein Übergang im Statusdiagramm 1 statt.
Zum Beispiel bedeutet also L1, dass auf der Datenleitung SDA eine fallende Flanke und auf der Taktleitung SCL ein konstanter HIGH-Pegel vorhanden ist.
2 zeigt ein Ausführungsbeispiel einer erfindungsgemäßen Steuerungseinrichtung 100 zum Ansteuerung einer I²C-Slave-Einrichtung. Die Steuerungseinrichtung 100 ist als eine synchrone Logik mit D-Flipflops ausgebildet, die alle jeweils einen asynchronen Reset-Eingang aufweisen. Erkennbar sind die zwei Leitungen SCL und SDA, deren elektrische Zustände bzw. Pegel als Stimuli für die Steuerungseinrichtung 100 verwendet werden.
Die Datenleitung SDA wird an einen Eingang eines ersten Inverters 70, an einen invertierten Takteingang eines zweiten D-Flipflops 20 und an einen Takteingang eines vierten D-Flipflops 40 zugeführt. Die Taktleitung SCL wird an einen Dateneingang des zweiten D-Flipflops 20, an einen Reset-Eingang des zweiten D-Flipflops 20, an einen Takteingang des ersten D-Flipflops 10, an einen invertierten Takteingang des dritten D-Flipflops 30 und an einen Dateneingang des vierten D-Flipflops 40 zugeführt.
Der Ausgang des zweiten D-Flipflops 20 wird an einen Eingang des dritten D-Flipflops 30, an einen Eingang eines zweiten Inverters 71 und an einen Eingang eines NOR-Gatters 60 zugeführt. Ein Ausgang des vierten D-Flipflops 40 wird an einen zweiten Eingang eines NOR-Gatters 60 zugeführt.
Der Ausgang des dritten D-Flipflops 30 bildet eine erste Steuerungsleitung LTG1, auf der ein Signal START für die I²C-Slave-Einrichtung (nicht dargestellt) ausgegeben wird. Der Ausgang des dritten D-Flipflops 30 wird ferner an einen ersten Eingang des OR-Gatters 50 zugeführt und weiterhin an einen Eingang eines dritten Inverters 72. Der Ausgang des dritten Inverters 72 wird einem Reset-Eingang des vierten D-Flipflops 40 zugeführt.
Der Ausgang des ersten Inverters 70 wird einem zweiten Eingang des OR-Gatters 50 zugeführt, wobei der Ausgang des OR-Gatters 50 einem Dateneingang des ersten D-Flipflops 10 zugeführt wird. Der Ausgang des zweiten Inverters 71 ist einem Reset-Eingang des ersten D-Flipflops 10 zugeführt. Der Ausgang des ersten D-Flipflops 10 ist einem Eingang eines vierten Inverters 73 zugeführt, dessen Ausgang einem Reset-Eingang des dritten D-Flipflops 30 zugeführt ist. Der Ausgang des dritten Inverters 72 wird einem Reset-Eingang des vierten D-Flipflops 40 zugeführt.
Der Ausgang des NOR-Gatters 60 stellt eine zweite Steuerungsleitung LTG2 dar, auf der für die I²C-Slave Einrichtung ein Rücksetz-Steuerungssignal RESET bereitgestellt wird. Wenn wenigstens einer der Ausgänge des zweiten D-Flipflops 20 (Zustand ST wird am I²C-Bus detektiert) oder des vierten D-Flipflops 40 (Zustand SP wird am I²C-Bus detektiert) aktiv ist, wird vom NOR-Gatter 60 das Rücksetz-Steuerungssignal RESET generiert. Dies bedeutet, dass das Low-aktive Rücksetz-Steuerungssignal RESET nur dann aktiv ist, wenn am I²C-Bus der Zustand ST erkannt wird oder im Falle, dass am I²C-Bus ein nicht I²C-spezifikationsgemäßes Busgeschehen auftritt.
Im Ergebnis wird mittels der Steuerungseinrichtung 100 auf der ersten Steuerungsleitung LTG1 das Start-Steuerungssignal START nach einem korrekten ST-Zustand generiert, das heißt, wenn auf der Datenleitung SDA eine fallende Flanke auftritt und die Taktleitung SCL High-Pegel aufweist, gefolgt von einer fallenden Flanke auf der Taktleitung SCL.
Das Start-Steuerungssignal START wird nachfolgend mit einem HIGH-Pegel auf der Taktleitung SCL zurückgesetzt. Das Start-Steuerungssignal START wird für die I²C-Slave Einrichtung vorzugsweise zum Anzeigen eines gültigen Transfers am I²C-Bus benutzt.
Das Rücksetz-Steuerungssignal RESET wird auf der zweiten Steuerungsleitung LTG2 jedes Mal dann generiert, wenn mittels des Statusdiagramms von 1 die Zustände ST oder SP oder I am I²C-Bus detektiert wurden. Dies bedeutet, dass das Rücksetz-Steuerungssignal RESET jedes Mal dann generiert wird, wenn auf der Datenleitung SDA eine fallende Flanke auftritt und die Taktleitung High-Pegel aufweist (Zustand ST), oder wenn auf der Datenleitung SDA eine steigende Flanke auftritt und die Taktleitung SCL High-Pegel aufweist (Zustand SP), oder wenn die Datenleitung High-Pegel aufweist und auf der Taktleitung eine fallende Flanke auftritt (Übergang in den Zustand I), wenn der Zustand SP vorliegt.
Das Rücksetz-Steuerungssignal RESET wird dann mit dem nachfolgenden Start-Steuerungssignal START zurückgesetzt. Das Rücksetz-Steuerungssignal RESET kann dadurch als ein asynchrones Resetsignal für die I²C-Slave Einrichtung benutzt werden.
Im Ergebnis werden auf diese Weise mittels der Steuerungseinrichtung 100 das Start-Steuerungssignal START und das Rücksetz-Steuerungssignal RESET gesteuert, die der die I²C-Slave-Einrichtung (nicht dargestellt) zugeführt werden.
Das zweite D-Flipflop 20 erkennt den Beginn des Zustands ST gemäß der I²C Spezifikation mittels einer fallenden Flanke auf der Datenleitung SDA, während die Taktleitung SCL auf HIGH-Pegel ist.
Das dritte D-Flipflop 30 detektiert das Ende des Zustands ST am I²C-Bus mittels einer fallenden Flanke auf der Taktleitung SCL, nachdem der Zustand ST detektiert wurde.
Das vierte D-Flipflop 40 detektiert den Zustand SP gemäß der I²C-Spezifikation mittels einer steigenden Flanke auf der Datenleitung SDA, während die Taktleitung SCL auf konstantem High-Pegel ist.
Auf diese Weise ist ein Einbau der gesamten Steuerungseinrichtung 100 in eine Scan-Chain möglich und unterstützt dadurch ein kostengünstiges, automatisiertes, digitales Testen der gesamten Steuerungseinrichtung 100, weil keinerlei zusätzliche Tests mit Scan-Chain-Testmustern (engl. Scan-Chain-Pattern) implementiert werden müssen. Vorteilhaft ist mittels der Realisierung der Steuerungseinrichtung mit D-Flipflops eine geometrisch kleine Ausgestaltung der Steuerungseinrichtung 100 unterstützt.
Das erste D-Flipflop 10 generiert das Zurücksetzen des Start-Steuerungssignals START, wobei mittels des OR-Gatters 50 die Vorbereitungen dazu getroffen werden. Das OR-Gatter 50 bereitet also vor, was vom ersten D-Flipflop 10 abgetastet (engl. sampled) werden soll, wenn auf der Taktleitung SCL eine steigende Flanke an den Takteingang des ersten D-Flipflops 10 zugeführt wird.
Die Steuerungseinrichtung 100 kann vorzugsweise auch als ein Teil der I²C-Slave Einrichtung ausgebildet sein. Im Ergebnis ist mit der Steuerungseinrichtung 100 ein spezifikationskonformes Verhalten am I²C-Bus ermöglicht. Insbesondere ist es für die am I²C Bus angeschlossenen I²C-Slave-Einrichtung möglich, ordnungsgemäß zu funktionieren, obwohl ein Betrieb von anderen am I²C angeschlossenen Busteilnehmern nicht der I²C-Spezifikaiton entspricht.
Anhand von vier Szenarien am I²C-Bus soll nachfolgend anhand von 3 eine Funktionsweise der Steuerungseinrichtung 100 beschrieben werden. Die 3 zeigt beispielhaft ein zeitliches Signalverhalten der genannten Bauelemente 10 bis 60 in Reaktion auf die Stimuli auf den Leitungen SDA und SCL.
Unterhalb von 3 ist ein Zustandsdiagramm FSM in Entsprechung zum Statusdiagramm von 1 dargestellt, welches die Zustände am I²C-Bus repräsentiert, wobei das Start-Steuerungssignal START und das Rücksetz-Steuersignal RESET konform zur I²C-Spezifikation erzeugt werden.
Im Ergebnis ist das Verhalten der Steuerungssignale START und RESET derart ausgebildet, dass die I²C-Slave Einrichtung immer den I²C Spezifikation entsprechend reagiert, unabhängig von einem unter Umständen nicht spezifikationsgemäßen Verhalten von Signalen auf den Leitungen SDA, SCL. Als ein Beispiel eines erlaubten Verhaltens ist im Abschnitt A des Zustandsdiagramms FSM dargestellt, dass das Start-Steuerungssignal START korrekt generiert wird, wodurch das Rücksetz-Steuerungssignal RESET zurückgesetzt wird.
Das Rücksetz-Steuerungssignal RESET unterstützt somit eine Inaktivität der I²C Slave Einrichtung im Falle, dass am I²C-Bus ein nicht spezifikationsgemäßes Geschehen detektiert wurde.
In einem Abschnitt B des Zustandsdiagramms FSM von 3 ist erkennbar, dass der I²C-Bus vom Zustand SP in den Zustand I wechselt, was ein unzulässiges Geschehen am I²C-Bus darstellt. Dies hat zur Folge, dass das Rücksetz-Steuerungssignal RESET aktiv wird, d.h. dass das Low-aktive Rücksetz-Steuerungssignal RESET den Low-Pegel einnimmt.
Nachfolgend erfolgt am I²C-Bus in einem Abschnitt C ein Übergang vom SP-Zustand in den ST-Zustand, was ebenfalls nicht der I²C-Spezifikation entspricht.
Dabei wird beispielsweise von einem am I²C-Bus angeschlossenen Master oder Slave vorgegeben, einen Zustand ST zu erzeugen, was jedoch nicht der I²C Spezifikation entspricht. Daher erzeugt die Steuerungseinrichtung 100 entsprechend der I²C-Spezifikation auch kein Start-Steuerungssignal START auf der Steuerungsleitung LTG1 und die Zustände der Steuerungsleitungen LTG1, LTG2 bleiben unverändert.
Im Abschnitt D erfolgt am I²C-Bus ein erlaubter Übergang vom Zustand ST in den Zustand DL. Daher wird auch ein Start-Steuerungssignal START auf der ersten Steuerungsleitung LTG1 erzeugt und die zweite Steuerungsleitung LTG2 wird zurückgesetzt, d.h. die Steuerungsleitung LTG2 nimmt High-Pegel an.
4 zeigt einen prinzipiellen Ablauf einer Ausführungsform des erfindungsgemäßen Verfahrens.
In einem Schritt 200 wird ein Auswerten von Zuständen auf einer Datenleitung SDA und auf einer Taktleitung SCL des I²C-Buses durchgeführt.
In einem Schritt 210 wird ein Zuordnen der Zustände auf der Datenleitung SDA und auf der Taktleitung SCL zu Zuständen DL, DH, I, SP, ST eines Zustandsdiagramms FSM durchgeführt, wobei mittels der Steuerungseinrichtung 100 aus den Zuständen DL, DH, I, SP, ST des Zustandsdiagramms FSM Steuerungssignale START, RESET für die I²C-Slave Einrichtung generiert werden.
Nach dem Schritt 210 erfolgt eine Rückkehr zum Schritt 200, wodurch die Schritte 200 und 210 zyklisch abgearbeitet werden können.
Zusammenfassend werden mit der vorliegenden Erfindung ein Verfahren und eine Vorrichtung vorgeschlagen, mit denen ermöglicht ist, dass ein nicht-spezifikationsgemäßes Verhalten auf dem I²C Bus ohne nachteilige Wirkungen für die am I²C-Bus angeschlossenen Slave-Einrichtungen bleibt. Aufgrund der Tatsache, dass die I²C Spezifikation sehr streng ist und besagt, dass manche Kombinationen auf dem Bus verboten sind, kann auf diese Weise ein Verhalten von Busteilnehmern am I²C Bus ungestört von etwaigen Fehlverhalten am I²C Bus erfolgen.
Vorteilhaft kann das erfindungsgemäße Schaltverhalten mit einer Vielzahl von nicht dargestellten und beschriebenen alternativen Schaltungsvarianten erreicht werden. Es ist deshalb die Variante der Steuerungseinrichtung von 2 lediglich als ein Beispiel zu verstehen.
Mit der Erfindung ist eine Reihe von Vorteilen verbunden:
Zum Beispiel ist die erfindungsgemäße Steuerungseinrichtung robust gegen Störungen bzw. missbräuchliche Verwendungen des I²C-Protokolls am I²C Bus. Ferner ist es vorteilhaft nicht erforderlich, zusätzliche externe Clocks zum Überabtasten des I²C-Buses zum Zwecke des Erkennens von Zuständen bereitzustellen. Ferner ist kein zusätzliches RESET-Steuerungssignal notwendig, ausgenommen das POR (engl. Power-on-Reset). Ferner ist es möglich, standardisierte digitale Elemente, wie z.B. Flipflops und Logikgatter zur Realisierung der Steuerungseinrichtung zu verwenden, was es ermöglicht, die Schaltung in RTL (engl. Register Transfer Language) wie z.B. VHDL oder Verilog^® zu implementieren und die Steuerungseinrichtung unter Verwendung von Standardwerkzeugen zu realisieren. Die Steuerungseinrichtung kann unter Verwendung von standardisierten Scan- bzw. IDDQ-Verfahren getestet werden.
Der Fachmann wird also auch vorgehend nicht dargestellte Ausführungsformen der Erfindung realisieren, ohne vom Kern der Erfindung abzuweichen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 6530029 [0004]
CN 202600693 [0004]
EP 1607864 [0005]
GB 2313987 [0006]

Claims

Verfahren zum Ansteuern einer I C-Slave-Einrichtung mittels einer Steuerungseinrichtung (100), aufweisend die Schritte: – Auswerten von Zuständen auf einer Datenleitung (SDA) und auf einer Taktleitung (SCL) des I²C-Busses; und – Zuordnen der Zustände auf der Datenleitung (SDA) und auf der Taktleitung (SCL) zu Zuständen (DL, DH, I, SP, ST) eines Zustandsdiagramms (FSM), wobei mittels der Steuerungseinrichtung (100) aus den Zuständen (DL, DH, I, SP, ST) des Zustandsdiagramms (FSM) Steuerungssignale (START, RESET) für die I²C-Slave Einrichtung generiert werden.
Verfahren nach Anspruch 1, wobei auf einer ersten Steuerungsleitung (LTG1) ein Start-Steuerungssignal (START) aktiviert wird, wenn die Datenleitung (SDA) eine fallende Flanke aufweist und die Taktleitung (SCL) High-Pegel aufweist gefolgt von einer fallenden Flanke auf der Taktleitung (SCL).
Verfahren nach Anspruch 2, wobei auf der ersten Steuerungsleitung (LTG1) das Start-Steuerungssignal (START) deaktiviert wird, wenn die Taktleitung (SCL) High-Pegel aufweist.
Verfahren nach Anspruch 2 oder 3, wobei auf einer zweiten Steuerungsleitung (LTG2) ein Rücksetz-Steuerungssignal (RESET) aktiviert wird, wenn auf der Datenleitung (SDA) eine fallende Flanke auftritt und die Taktleitung (SCL) High-Pegel aufweist.
Verfahren nach einem der Ansprüche 2 bis 4, wobei auf der zweiten Steuerungsleitung (LTG2) das Rücksetz-Steuerungssignal (RESET) deaktiviert wird, nachdem das Start-Steuersignal (START) generiert worden ist.
Steuerungseinrichtung (100) zum Ansteuern einer I²C Slave Einrichtung (100) aufweisend: – eine Zuführung von einer Datenleitung (SDA) eines I²C-Buses; – eine Zuführung von einer Taktleitung (SCL) des I²C-Buses; wobei – die Steuerungseinrichtung (100) eingerichtet ist, dass sie Zuständen auf der Datenleitung (SDA) und auf der Taktleitung (SCL) Zustände (DL, DH, I, SP, ST) eines Zustandsdiagramms (FSM) zuordnet; – wobei aus den Zuständen (DL, DH, I, SP, ST) des Zustandsdiagramms (FSM) Steuerungssignale (START, RESET) für die I²C-Slave Einrichtung generierbar sind.
Steuerungseinrichtung (100) nach Anspruch 6, wobei die Datenleitung (SDA) mit einem Eingang eines ersten Inverters (70), mit einem invertierten Takteingang eines zweiten D-Flipflops (20) und mit einem Takteingang eines vierten D-Flipflops (40) verschaltet ist; wobei ein Ausgang des ersten Inverters (70) mit einem zweiten Eingang eines OR-Gatters (50) verschaltet ist; wobei die Taktleitung (SCL) mit einem Eingang des zweiten D-Flipflops (20), mit einem Reset-Eingang des zweiten D-Flipflops (20), mit einem Takteingang eines ersten D-Flipflops (10), mit einem Dateneingang des vierten D-Flipflops (40) und mit einem Takteingang eines dritten D-Flipflops (30) verschaltet ist; wobei ein Ausgang des zweiten D-Flipflops (20) mit einem Eingang eines zweiten Inverters (71), mit einem Eingang des dritten D-Flipflops (30) und mit einem ersten Eingang eines NOR-Gatters (60) verschaltet ist; wobei ein Ausgang des zweiten Inverters (71) mit einem Reset-Eingang des ersten D-Flipflops (10) verschaltet ist; wobei ein Ausgang des vierten D-Flipflops (40) mit einem zweiten Eingang des NOR-Gatters (60) verschaltet ist; wobei ein Ausgang des dritten D-Flipflops (30) mit einer ersten Steuerleitung (LTG1) der I²C-Slave Einrichtung, mit einem ersten Eingang eines OR-Gatters (50) und mit einem Eingang eines dritten Inverters (72) verschaltet ist; wobei ein Ausgang des dritten Inverters (72) mit einem Reset-Eingang des vierten D-Flipflops (40) verschaltet ist; wobei ein Ausgang des OR-Gatters (50) mit einem Eingang des ersten D-Flipflops (10) verschaltet ist; wobei ein Ausgang des ersten D-Flipflops (10) mit einem Eingang eines vierten Inverters (73) verschaltet ist; wobei ein Ausgang des vierten Inverters (73) mit einem Reset-Eingang des dritten D-Flipflops (30) verschaltet ist; und wobei ein Ausgang des NOR-Gatters (60) mit einer zweiten Steuerleitung (LTG2) für die I²C-Slave Einrichtung verschaltet ist.
Steuerungseinrichtung (100) nach Anspruch 6 oder 7, wobei die Steuerungseinrichtung (100) ein Teil der I²C-Slave-Einrichtung ist.