DE102014117404A1 - Anschlussleiterloses Halbleitergehäuse mit optischer Überprüfungsmöglichkeit - Google Patents

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DE102014117404A1
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pads
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Soon Lock Goh
Swee Kah Lee
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Infineon Technologies AG
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Abstract

Ein Halbleitergehäuse umfasst eine Vielzahl von Anschlusskontaktstellen mit einer ersten Seite und einer der ersten Seite entgegengesetzten zweiten Seite, eine Beschichtung, die die erste Seite der Anschlusskontaktstellen bedeckt, Halbleiter-Nacktchips und elektrische Leiter, die an der zweiten Seite der Anschlusskontaktstellen angebracht sind und eine Formmasse, die die Halbleiter-Nacktchips und die elektrischen Leiter an der zweiten Seite der Anschlusskontaktstellen einhaust. Die Formmasse weist eine erste Seite auf, durch die die Anschlusskontaktstellen herausragen und eine der ersten Seite entgegengesetzte zweite Seite, wobei die erste Seite der Formmasse zwischen benachbarten Anschlusskontaktstellen eine ebene Oberfläche aufweist. Das Gehäuse umfasst ferner ein Material, das auf freiliegenden Seitenwänden der Anschlusskontaktstellen, die nicht von der Formmasse bedeckt sind, plattiert ist und die durch optische Überprüfung detektierbar ist. Ein entsprechendes Herstellungsverfahren ist ebenfalls bereitgestellt.

Description

  • FACHGEBIET
  • Die vorliegende Anmeldung betrifft anschlussleiterlose Halbleitergehäuse und noch genauer, geformte anschlussleiterlose Halbleitergehäuse.
  • HINTERGRUND
  • Ein Leiterrahmen (Leadframe) bildet die Basis oder das Skelett eines IC-Gehäuses, er stellt während der Montage zu einem fertigen Gehäuse eine mechanische Abstützung für Halbeiter-Nacktchips, auch Halbleiter-Dies genannt, bereit. Ein Leiterrahmen umfasst üblicherweise Anschlusskontaktstellen wie Nacktchipauflagen zum Anbringen von Halbleiter-Nacktchips und Anschlussleiter zum Bereitstellen von externen elektrischen Verbindungen mit den Nacktchips. Die Nacktchips können über Drähte, z. B. durch Drahtbunden oder automatisiertes Bandbunden mit den Anschlussleitern verbunden werden. Leiterrahmen werden üblicherweise aus flachem Metallplattenmaterial hergestellt, z. B. durch Stanzen oder Ätzen. Das Plattenmetall wird üblicherweise chemischen Ätzmitteln ausgesetzt, die Bereiche entfernen, die nicht von Fotolack bedeckt sind. Nach dem Ätzvorgang werden die geätzten Rahmen in Leiterrahmenstreifen vereinzelt (getrennt). Jeder Leiterrahmenstreifen umfasst eine Anzahl von Leiterrahmeneinheiten, wovon jede die oben beschriebene Anschlusskontaktstellenanordnung aufweist.
  • Halbleiter-Nacktchips, die nach Abschluss des Montagevorgangs eines Leiterrahmenstreifens an die Nacktchipauflage aufgebracht sind, werden üblicherweise nach der Trennung der Leiterrahmeneinheiten von dem Leiterrahmenstreifen getestet. Alternativ dazu bleiben die Leiterrahmeneinheiten während dem Testen durch Haltestege mit dem Leiterrahmenstreifen verbunden. Dies wird häufig als Leiterrahmenstreifentesten bezeichnet. Eine Trennung der Leiterrahmeneinheiten von dem Leiterrahmenstreifen erfolgt nach dem elektrischen Testen. In jedem Fall werden die Leiterrahmenstreifen dann umspritzt oder überformt, um einzelne eingekapselte Gehäuse zu bilden, die dann in physisch getrennte Gehäuse vereinzelt (getrennt) werden. Der Gehäusevereinzelungsvorgang umfasst üblicherweise ein Sägen durch die Formmasse und die Metallhaltestege, wobei die den elektrischen Leitern benachbarten Anschlusskontaktstellen für erhöhte Leiterrahmenstabilität während früherem Verarbeiten sorgen. Sägen durch dicke Haltestege verursacht eine mechanische Beanspruchung und im Fall der Kupferleiterrahmen, zu Kupfergraten und Kupferpartikelverschmutzung. Diese Probleme können durch Verlangsamen der Sägegeschwindigkeit von 300 mm/s auf 50 mm/s und durch Bereitstellen einer stärkeren Besprühung zum Entfernen der Kupferpartikel reduziert werden. Jedoch erhöhen solche Modifikationen am Vereinzelungsvorgang die Gesamtkosten des Gehäuses aufgrund einer 2 × langsameren Sägezeit und verringern auch den Werkzeugdurchsatz.
  • ZUSAMMENFASSUNG
  • Ein Verfahren zur Herstellung von geformten oder gemoldeten Halbleitergehäusen umfasst Folgendes: Bereitstellen eines Leiterrahmens mit einer Vielzahl von dickeren Anschlusskontaktstellen, die durch dünnere Haltestege an einer ersten Seite der Anschlusskontaktstellen miteinander verbunden sind; Bedecken der ersten Seite der Anschlusskontaktstellen mit einem Material, das gegenüber einem Ätzen der Haltestege resistent ist; Anbringen der Halbleiter-Nacktchips und der elektrischen Leiter an einer der ersten Seite entgegengesetzten zweiten Seite der Anschlusskontaktstellen; Einhausen der Halbleiter-Nacktchips und der elektrischen Leiter in einer Formmasse oder Moldmasse an der zweiten Seite der Anschlusskontaktstellen; Ätzen zumindest teilweise durch die Haltestege zwischen den Anschlusskontaktstellen an der bedeckten ersten Seite der Anschlusskontaktstellen; Plattieren von freiliegenden Seitenwänden der Anschlusskontaktstellen, die nicht von der Formmasse bedeckt sind; und Schneiden durch die Formmasse in unterschiedlichen Regionen, in denen die Haltestege zuvor geätzt wurden, um getrennte Gehäuse zu bilden.
  • Gemäß einer Ausführungsform eines Halbleitergehäuses umfasst das Halbleitergehäuse eine Vielzahl von Anschlusskontaktstellen mit einer ersten Seite und einer zweiten Seite, entgegengesetzt zur ersten Seite, eine Beschichtung, die die erste Seite der Anschlusskontaktstellen bedeckt, Halbleiter-Nacktchips und elektrische Leiter, die an der zweiten Seite der Anschlusskontaktstellen angebracht sind und eine Formmasse, die die Halbleiter-Nacktchips und die elektrischen Leiter an der zweiten Seite der Anschlusskontaktstellen einhaust. Die Formmasse weist eine erste Seite, durch die die Anschlusskontaktstellen hervorragen und eine der ersten Seite entgegengesetzte zweite Seite auf, wobei die erste Seite der Formmasse zwischen benachbarten Anschlusskontaktstellen eine ebene Oberfläche aufweist. Das Gehäuse umfasst ferner ein Material, das auf freiliegenden Seitenwänden der Anschlusskontaktstellen, die nicht von der Formmasse bedeckt sind, plattiert ist und das durch optische Überprüfung detektierbar ist.
  • Fachleute auf dem Gebiet erkennen zusätzliche Merkmale und Vorteile bei Durchlesen der folgenden detaillierten Beschreibung und bei Ansicht der begleitenden Zeichnungen an. Es sei darauf hingewiesen, dass im Rahmen dieser Anmeldung die Termini „Formen” oder „Form-” stets auch synonym mit den Begriffen „Molden”, Umspritzen”, „Umspritzen” oder „Mold-” verstanden werden sollen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die Bauteile der Zeichnungen sind in Bezug zueinander nicht notwendigerweise maßstabsgetreu. Ähnliche Bezugsziffern bezeichnen entsprechend ähnliche Bauteile. Die Merkmale der verschiedenen dargestellten Ausführungsformen können kombiniert werden, sofern sie einander nicht ausschließen. Ausführungsformen sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung genauer erklärt.
  • 1, die 1A bis 1F umfasst, zeigt unterschiedliche Stufen einer Ausführungsform eines Verfahrens zur Herstellung von geformten Halbleitergehäusen.
  • 2 zeigt eine Querschnittsteilansicht des in 1F dargestellten Halbleitergehäuses, das an eine Schaltplatine angebracht ist.
  • 3, die 3A bis 3F umfasst, zeigt unterschiedliche Stufen einer anderen Ausführungsform eines Verfahrens zur Herstellung von geformten Halbleitergehäusen.
  • 4 zeigt eine Querschnittsteilansicht des in 3F dargestellten Halbleitergehäuses, das an eine Schaltplatine angebracht ist.
  • DETAILLIERTE BESCHREIBUNG
  • Gemäß hierin beschriebener Ausführungsformen werden anschlussleiterlose Halbleitergehäuse wie QFN (Quad-flach, anschlussleiterlos), DFN (Dual-flach, anschlussleiterlos), TSNP (dünnes, kleines, anschlussleiterloses Gehäuse), etc. als Teil eines Leiterrahmenstreifens hergestellt. Anschlussleiterlose Halbleitergehäusetechnologie, verbreitet auch als MLP (Mikroleiterrahmen) und SON (kleiner Umriss, anschlussleiterlos) bekannt, ist eine Oberflächenmontagetechnologie zum Verbinden von integrierten Schaltungen (ICs) mit Oberflächen von Schaltplatinen (PCBs) ohne Durchgangsbohrungen. Die hierin beschriebenen anschlussleiterlosen Halbleitergehäuse weisen Verbindungshaltestege auf, die an der Unterseite der Anschlusskontaktstellen der Gehäuse zum Verbinden der Anschlusskontaktstellen während des Verarbeitens der Leiterrahmenstreifen zur Verbesserung der Stabilität bereitgestellt sind. Die Unterseite der Anschlusskontaktstellen wird selektiv vorplattiert, z. B. mit NiPdAu oder Ag. Die Haltestege werden nicht plattiert. Dann wird der Leiterrahmenstreifen umformt oder umspritzt. Die Unterseite der Anschlusskontaktstellen und die Haltestege werden nicht umformt oder umspritzt. Die Verbindungshaltestege werden dann nach dem Formen an der ungeformten Unterseite der Haltestege und Anschlusskontaktstellen geätzt, um alle oder einen Teil der Haltestege in den Sägepfadbereichen zu entfernen.
  • Somit werden während des anschließenden Sägens in den Sagepfadbereichen nur die Formmasse oder die Formmasse und maximal ein dünnes Stück der Haltestege durch den Sägevorgang geschnitten. Dies ermöglicht eine schnellere Sägegeschwindigkeit, als üblicherweise beim Abtrennen der einzelnen Gehäuse verwendet wird, während das Auftreten von Graten und Metallpartikeln reduziert wird. Beispielsweise kann die Sägegeschwindigkeit von einer konventionellen Geschwindigkeit von 20 mm/s auf 300 mm/s erhöht werden, was einer 15fachen Gesamterhöhung entspricht. Der geformte Leiterrahmenstreifen wird auch einem Plattierungsprozess unterzogen, wodurch die freiliegenden Seitenwände der Anschlusskontaktstellen, die nicht von der Formmasse bedeckt sind, mit einem Material plattiert werden, das durch optische Überprüfung detektierbar ist. Der Plattierungsvorgang ermöglicht eine sogenannte LTI (Anschlussleiterspitzenüberprüfung) an den Seitenwänden der vereinzelten Gehäuse.
  • 1, die 1A bis 1F umfasst, zeigt jeweils Querschnittsteilansichten eines Verfahrens zur Herstellung von geformten Halbleitergehäusen. Das Verfahren umfasst ein Bereitstellen eines Leiterrahmens 100, einschließlich dickerer Anschlusskontaktstellen 102, die durch dünnere Haltestege 104 an einer ersten Seite 106 der Anschlusskontaktstellen 102 miteinander verbunden sind. Die Haltestege 104 weisen eine Dicke Ttb auf und stabilisieren die Anschlusskontaktstellen 102 während des Verarbeitens des Leiterrahmenstreifens 100. Die Anschlusskontaktstellen 102 können Nacktchipauflagen zum Anbringen von Halbleiter-Nacktchips und Anschlussleiter zum Bereitstellen von externen elektrischen Verbindungen für die Nacktchips umfassen.
  • In einer Ausführungsform wurde der Leiterrahmenstreifen 100 aus flachem Plattenmetall hergestellt, z. B. durch Stanzen oder Ätzen. Beispielsweise kann das Plattenmetall chemischen Ätzmitteln ausgesetzt werden, die Bereiche entfernen, die nicht von Fotolack bedeckt sind. Auch andere Verarbeitungsformen können durchgeführt werden, z. B. Laserätzen zum Strukturieren des Plattenmetalls. Metalle, die üblicherweise verwendet werden, um Leiterrahmenstreifen herzustellen, umfassen Kupfer und Kupferlegierungen (hierin im Allgemeinen als kupferhaltige oder Kupferleiterrahmenstreifen bezeichnet), Eisenlegierungen, die üblicherweise Nickel oder Kobalt oder Chrom enthalten (hierin im Allgemeinen als eisenhaltige oder Eisenleiterrahmenstreifen bezeichnet), Nickel und Nickellegierungen (hierin im Allgemeinen als nickelhaltige oder Nickelleiterrahmenstreifen bezeichnet) und andere Metallmaterialien. Nach dem Strukturierungsprozess werden die strukturierten Rahmen in Leiterrahmenstreifen vereinzelt (getrennt). Ein Teil eines solchen Leiterrahmenstreifens 100 ist in 1A dargestellt.
  • Die erste Seite der Anschlusskontaktstellen 102 ist selektiv mit einem Material 108 bedeckt, das gegenüber einem anschließenden Ätzen der Haltestege 104 resistent ist. Im Falle von Kupfer-Anschlusskontaktstellen 102 und -Haltestegen 104, kann die erste Seite 106 der Anschlusskontaktstellen 102 selektiv mit NiPdAu beschichtet werden. In einer weiteren Ausführungsform kann die erste Seite 106 der Anschlusskontaktstellen 102 selektiv mit Ag beschichtet werden, wie auch im Fall der Kupfer-Anschlusskontaktstellen 102 und -Haltestege 104. Abhängig von der Art des Materials, aus dem der Leiterrahmenstreifen 100 hergestellt wurde, können noch weitere Beschichtungen selektiv auf die erste Seite 106 der Anschlusskontaktstellen 102 aufgebracht werden. Beispielsweise kann im Fall von Eisen- und Nickelleiterrahmenstreifen dieselbe oder eine andere Beschichtung 108 selektiv auf die erste Seite 106 der Anschlusskontaktstellen 102 aufgebracht werden, um die Anschlusskontaktstellen 102 während eines anschließenden Ätzens der Haltestege 104, wie später hierin genauer beschrieben wird, zu schützen. Jedes Standard-Leiterrahmenbeschichtungsverfahren kann verwendet werden, um die erste Seite 106 der Anschlusskontaktstellen 102 zu schützen.
  • Halbleiter-Nacktchips 110 und elektrische Leiter 112 sind an der der ersten Seite 106 entgegengesetzten zweiten Seite 114 der Anschlusskontaktstellen 102 angebracht. Die elektrischen Leiter 112 können Bonddrähte, Metallschleifen und/oder Metallclips umfassen. In jedem Fall kann die zweite Seite 114 der Anschlusskontaktstellen 102 mit einem Anbringungsmaterial 116 wie Ag zum Anbringen der Halbleiter-Nacktchips 110 und elektrischen Leiter 112 an die Anschlusskontaktstellen 102, wie in 1A und 1B dargestellt, beschichtet werden. Die elektrischen Leiter 112 können Leiteranschlusskontaktstellen 102 mit einer weiteren Leiteranschlusskontaktstelle 102 oder mit einem Anschluss an der Oberseite eines der Halbleiter-Nacktchips 110, d. h. der Seite des Halbleiter-Nacktchips 110, die der Nacktchipauflagen-Anschlusskontaktstelle 102 abgewandt ist, an der der Nacktchip 110 angebracht ist, verbinden.
  • 1B zeigt die Struktur, nachdem die Halbleiter-Nacktchips 110 und die elektrischen Leiter 112 in einer Formmasse 118 an der zweiten Seite 114 der Anschlusskontaktstellen 102 eingehaust wurden. Jedes Standard-Formverfahren kann verwendet werden. Im Allgemeinen bleibt die erste Seite 106 der Anschlusskontaktstellen 102 und dieselbe Seite der Haltestege 104 von der Formmasse 118 unbedeckt. Die Formmasse 118 erstreckt sich bis zur unbedeckten Seite der Beschichtung 108 zwischen benachbarten Nacktchipauflage und Leiteranschlusskontaktstellen 102 von jedem Gehäuse, wie im Mittelteil von 1B dargestellt, da zwischen diesen zwei unterschiedlichen Arten von Kontaktstellen 102 kein Ätzen der Formmasse 118 erfolgt. Gemäß dieser Ausführungsform bedeckt die Formmasse 118 die zugewandten Seitenwände der benachbarten Seitenwände der Nacktchipauflage und der Leiteranschlusskontaktstellen 102 vollständig.
  • 1C zeigt die Struktur während eines Ätzverfahrens, bei dem die Haltestege 104 zumindest teilweise zwischen den Anschlusskontaktstellen 102 an der bedeckten ersten Seite 106 der Anschlusskontaktstellen 102 durchgeätzt werden. Die erste Seite 106 der Anschlusskontaktstellen 102 wird von einem Material 108, das gegenüber einem Ätzen der Haltestege 104, wie zuvor hierin beschrieben, resistent ist, geschützt. Die Haltestege 104 sind an der ersten Seite 106 der Anschlusskontaktstellen 102 ungeschützt. Das Ätzverfahren kann so gesteuert werden, dass zumindest 50% der Haltestege 104 durchgeätzt werden. In der Ausführungsform, die in 1C dargestellt ist, sind die Haltestege 104 zwischen den Anschlusskontaktstellen 102 an der bedeckten ersten Seite 106 der Anschlusskontaktstellen 102 vollständig durchgeätzt. In einer Ausführungsform werden die Haltestege 104 durch Richten eines chemischen Ätzmittels 120 aus einer Sprühdüse 122 in Richtung der Haltestege 104 zwischen den Anschlusskontaktstellen 102 an der bedeckten ersten Seite 106 der Anschlusskontaktstellen 102 geätzt. Im Falle von Kupfer-Anschlusskontaktstellen 102 und -Haltestegen 104, kann das chemische Ätzmittel 120 Ammoniakchlorid oder Kupferchlorid umfassen. Im Fall von Eisen- oder Nickel-Anschlusskontaktstellen 102 und -Haltestegen 104, kann ein anderes chemisches Ätzmittel 120 verwendet werden. Das chemische Ätzmittel 120 ist vorzugsweise anisotrop, kann jedoch auch isotrop sein. Chemische Ätzmittel, die für verschiedene Metalle und Legierungen geeignet sind, sind weitverbreitet bekannt und deshalb wird keine weitere Erklärung dafür bereitgestellt.
  • An diesem Punkt in dem Verfahren aus 1 halten die Haltestege 104 die Nacktchip-Kontaktstellen 102 nicht länger an ihrem Putz. Stattdessen stellt die Formmasse 118 ausreichend Stabilität bereit.
  • 1D zeigt die Struktur nach dem Plattieren der freiliegenden Seitenwände 124 der Anschlusskontaktstellen 102, die nicht von der Formmasse 118 bedeckt sind. Die Haltestege 104 wurden in einer früheren Phase vollständig weggeätzt und deshalb werden die freiliegenden Seitenwände 124 der Anschlusskontaktstellen 102 durch nichtelektrische Abscheidung gemäß dieser Ausführungsform plattiert. Nichtelektrisches Plattieren, das auch als chemisches oder autokatalytisches Plattieren bekannt ist, ist ein nichtgalvanisches Plattierungsverfahren, das mehrere gleichzeitige Reaktionen in einer wässrigen Lösung umfasst, die ohne Verwendung externer elektrischer Spannung erfolgen. In einer Ausführungsform werden die freiliegenden Seitenwände 124 der Anschlusskontaktstellen 102, die nicht von der Formmasse 118 bedeckt sind, nichtelektrisch mit NiPAu plattiert. Silber-, Gold- und Kupferschichten können ebenfalls durch nichtelektrische Abscheidung plattiert werden.
  • Die Gehäuse in 1D müssen noch vereinzelt werden, jedoch sind die Sägepfade mit gestrichelten Kästen angegeben, um zu zeigen, wo ein Sägen anschließend erfolgen wird. Wie in 1D gesehen werden kann, ist die Formmasse 118 benachbart zu den äußeren Seitenwänden 124 der äußersten Anschlusskontaktstellen 102 jedes Gehäuses dünner (Tmc1) und auch nach innen dünner (Tmc2). Als solche erstreckt sich die Plattierung 126 weiter an den äußeren Seitenwänden 124 dieser Anschlusskontaktstellen 102 hinauf, was einen zusätzlichen plattierten Oberflächenbereich für eine LTI (Anschlussleiterspitzenüberprüfung) an den Seiten der vereinzelten Gehäuse bereitstellt. 1E zeigt die Struktur während des Sägevorgangs. Die Formmasse 118 wird in unterschiedlichen Regionen, in denen die Haltestege 104 zuvor geätzt wurden, geschnitten, um getrennte Gehäuse zu bilden. Nur die Formmasse 118 wird von einem Sägeblatt 128 gemäß dieser Ausführungsform geschnitten, da die Haltestege 104 durch den hierin bereits zuvor beschriebenen Ätzvorgang vollständig entfernt wurden. Ein Wegätzen der Haltestege 104 ermöglicht eine schnellere Sägegeschwindigkeit, als gewöhnlich verwendet wird, wenn die einzelnen Gehäuse vereinzelt werden, während das Auftreten von Graten und Metallpartikeln reduziert wird. Beispielsweise kann die Sägegeschwindigkeit von 20 mm/s auf 300 mm/s erhöht werden, was einer 15fachen Gesamterhöhung entspricht. Jedes Standard-Sägeverfahren kann verwendet werden, um die einzelnen Gehäuse abzutrennen.
  • 1F zeigt eines der vereinzelten Gehäuse 130. Gemäß dieser Ausführungsform sind zumindest die freiliegenden Seitenwände 124 der Anschlusskontaktstellen 102 eben und plattiert. Ebenfalls gemäß dieser Ausführungsform erstreckt sich die Plattierung 126 weiter an den äußeren Seitenwänden 124 der äußersten Anschlusskontaktstellen 102 hinauf, als entlang der anderen Anschlusskontaktstellen-Seitenwände 124, um einen zusätzlichen plattierten Oberflächenbereich für eine LTI an den lateralen Seiten des vereinzelten Gehäuses 130 bereitzustellen. Die Unterseite 132 der Formmasse 118 ist mit der Seite der Beschichtung 108, die abgewandt von den Anschlusskontaktstellen 102 angeordnet ist, bündig, da die Formmasse 118 nicht von dem zuvor verwendeten Ätzvorgang zum Entfernen der Haltestege 104 beeinflusst wurde. Ebenfalls, wie in 1F gesehen werden kann, weist die Formmasse 118 laterale Kanten 134 auf, die sich zwischen der Unter- und der Oberseite 132, 136 der Formmasse 118 und benachbart zu den äußersten Nacktchip-Kontaktstellen 102 erstrecken. Die Dicke zwischen der Unter- und der Oberseite 132, 136 der Formmasse 118 ist zwischen benachbarten Anschlusskontaktstellen 102 größer (Tmc2) und zwischen den lateralen Kanten 134 der Formmasse 118 und den äußersten Anschlusskontaktstellen 102 geringer (Tmc1).
  • 2 zeigt das vereinzelte Gehäuse 130 aus 1F, angebracht an eine PCB 140 über ein Anbringungsmaterial 142 wie einem Lötmetall. Zwischen benachbarten Nacktchipauflagen und Anschlussleiteranschlusskontaktstellen 102 des vereinzelten Gehäuses 130, wie im Mittelteil von 2 dargestellt, gibt es keinen Abstand, da zwischen diesen Anschlusskontaktstellen 102, wie hierin zuvor beschrieben, kein Ätzen der Formmasse 118 stattfand. Die freiliegenden Seitenwände 124 der Anschlusskontaktstellen 102, die nicht von der Formmasse 118 bedeckt sind, sind mit einem Material 126 plattiert, das durch optische Überprüfung, wie hierin bereits zuvor beschrieben wurde, detektierbar ist. Die Plattierung der Seitenwand 126 ermöglicht eine LTI an den lateralen Seiten des vereinzelten Gehäuses 130, nachdem das Gehäuse 130 auf geeignete Weise mit der PCB 140 verbunden wurde.
  • 3, die 3A bis 3G umfasst, zeigt jeweils Querschnittsteilansichten einer weiteren Ausführungsform eines Verfahrens zur Herstellung von geformten Halbleitergehäusen. 3A und 3B sind identisch mit 1A bzw. 1B und deshalb wird in Bezug darauf keine nähere Erklärung abgegeben.
  • 3C zeigt die Struktur während eines Ätzvorgangs, bei dem die Haltestege 104 teilweise zwischen den Anschlusskontaktstellen 102 an der bedeckten ersten Seite 106 der Anschlusskontaktstellen 102 durchgeätzt sind. Die erste Seite 106 der Anschlusskontaktstellen 102 wird von einem Material 108 geschützt, das gegenüber dem Ätzen der Haltestege 104, wie hierin bereits zuvor beschrieben, resistent ist. Die Haltestege 104 sind an der ersten Seite 106 der Anschlusskontaktstellen 102 nicht geschützt. In der in 3C dargestellten Ausführungsform werden die Haltestege 104 teilweise so geätzt, dass die Haltestege 104 intakt bleiben, jedoch um zumindest 50% und um weniger als 100% gedünnt werden. In einer Ausführungsform werden die Haltestege 104 durch Richten eines chemischen Ätzmittels 120 aus einer Sprühdüse 122 in Richtung der Haltestege 104 zwischen den Anschlusskontaktstellen 102 an der bedeckten ersten Seite 106 der Anschlusskontaktstellen 102 geätzt. Die Geschwindigkeit (Bewegung) der Sprühdüse 122 und Aussetzungszeit oder Sprühdauer kann so gesteuert werden, dass die Haltestege 104 nicht vollständig durchgeätzt werden.
  • An diesem Punkt in dem Verfahren aus 2 bleibt eine dünne Schicht 104' der Haltestege 104 zwischen benachbarten Anschlusskontaktstellen 102 verbunden.
  • 3D zeigt die Struktur nach dem Plattieren der freiliegenden Seitenwände 124 der Anschlusskontaktstellen 102, die nicht von der Formmasse 118 bedeckt sind. Die Haltestege 104 bleiben nach dem Ätzen gemäß dieser Ausführungsform intakt, so dass die freiliegenden Seitenwände 124 der Anschlusskontaktstellen 102 durch elektrolytische Abscheidung plattiert werden können, was schneller und kostengünstiger ist als eine nichtelektrische Abscheidung. Bei einer elektrolytischen Abscheidung wird üblicherweise eine elektrolytische Zelle (einschließlich zweier Elektroden, Elektrolyt und einer externen Stromquelle) für die Elektroabscheidung verwendet. Zinn, Silber, Gold, Kupfer, Nickel und Legierungen können stattdessen durch elektrolytische Abscheidung aufgebracht werden. Mit einer elektrolytischen sowie mit einer nichtelektrischen Abscheidung kann eine spezielle Plattierabscheidung namens Strike oder Flash verwendet werden, um eine sehr dünne (üblicherweise weniger als 0,1 μm dicke) Plattierung mit hoher Qualität und guter Adhäsion an die freiliegenden Seitenwände 124 der Anschlusskontaktstellen 102, die nicht von der Formmasse 118 bedeckt sind, zu bilden.
  • Wie in 3D gesehen werden kann, ist die Formmasse 118 benachbart zu den äußeren Seitenwänden 124 der äußersten Anschlusskontaktstellen 102 jedes Gehäuses dünner (Tmc1) und nach innen hin dünner (Tmc2), da zwischen. benachbarten Nacktchipauflagen und Anschlussleiteranschlusskontaktstellen 102, wie hierin bereits zuvor beschrieben, kein Ätzen der Formmasse 118 erfolgt. Als solche erstreckt sich die Plattierung 126 weiter hinauf an den äußeren Seitenwänden 124 der äußerstem Anschlusskontaktstellen 102, was einen zusätzlichen plattierten Oberflächenbereich für eine LTI an den lateralen Seiten der vereinzelten Gehäuse bereitstellt.
  • 3E zeigt die Struktur während des Sägevorgangs. Die Formmasse 118 wird in unterschiedlichen Regionen, in denen die Haltestege 104 zuvor geätzt wurden, durchgeschnitten, um getrennte Gehäuse zu bilden. Gemäß dieser Ausführungsform wird auch die dünne verbleibende Haltestegschicht 104' durch das Sägen durchgeschnitten. Ein Wegätzen von zumindest 50% und weniger als 100% der Haltestege 104 ermöglicht eine raschere Sägegeschwindigkeit als üblicherweise verwendet wird, wenn die einzelnen Gehäuse vereinzelt werden, während das Auftreten von Graten und Metallpartikeln reduziert wird, da nur dünne Metallschichten 104' gesägt werden.
  • 3F zeigt eines der vereinzelten Gehäuse 200. Gemäß dieser Ausführungsform erstreckt sich die Plattierung 126 weiter an den äußeren Seitenwänden 124 der äußersten Anschlusskontaktstellen 102 hinauf, als entlang der anderen Anschlusskontaktstellen-Seitenwände 124, um einen zusätzlichen plattierten Oberflächenbereich für eine LTI an den lateralen Seiten des vereinzelten Gehäuses 200 bereitzustellen. Die Unterseite 132 der Formmasse 118 ist mit der Seite der Beschichtung 108, abgewandt von den Anschlusskontaktstellen 102 bündig, da die Formmasse 118 nicht von dem Haltesteg-Ätzvorgang beeinflusst wird. Ebenfalls kann in 3F gesehen werden, dass die Formmasse 118 laterale Kanten 134 aufweist, die sich zwischen der Unterseite und der Oberseite 132, 136 der Formmasse 118 und beabstandet von den äußersten Anschlusskontaktstellen 102 erstrecken. Die Dicke zwischen der Unterseite und der Oberseite 132, 136 der Formmasse 118 ist zwischen benachbarten Anschlusskontaktstellen 102 größer (Tmc2) und zwischen den lateralen Kanten 134 der Formmasse 118 und den äußersten Anschlusskontaktstellen dünner (Tmc1). Durchgeschnittene laterale Vorwölbungen 202 können nach dem Sägevorgang als Rest der dünnen (geätzten) Haltestegschichten 104' zurückbleiben und sich von den äußersten Anschlusskontaktstellen 102 bis zu den lateralen Kanten 134 der Formmasse 118 erstrecken.
  • 4 zeigt das vereinzelte Gehäuse 200 aus 3F, das über ein Anbringungsmaterial 142 wie ein Lötmaterial an eine PCB 140 angebracht ist. Die freiliegenden Seitenwände 124 der Anschlusskontaktstellen 102, die nicht von der Formmasse 118 bedeckt sind, sind mit einem Material 126 plattiert, das durch optische Überprüfung, wie hierin bereits zuvor beschrieben, detektierbar ist. Die Seitenwandplattierung 126 ermöglicht eine LTI an den lateralen Seiten des vereinzelten Gehäuses 130 nach Anbringung an die PCB 140, wie durch die nach innen weisenden gestrichelten Pfeile in 4 angegeben, um sicherzustellen, dass das Gehäuse 200 richtig mit der PCB 140 verbunden ist. Bei dem in 2 dargestellten, vereinzelten Gehäuse gibt es zwischen benachbarten Nacktchipauflagen und Anschlussleiteranschlusskontaktstellen 102 des vereinzelten Gehäuses 200, wie im Mittelteil in 4 dargestellt, keinen Abstand, da kein Ätzen der Formmasse 118 zwischen diesen Kontaktstellen 102, wie hierin bereits zuvor beschrieben, erfolgte.
  • Begriffe mit Raumbezug wie „unter”, „darunter”, „untere(r)”, „obere(r)”, „darüber” und dergleichen werden zur Vereinfachung der Beschreibung verwendet, um die Anordnung eines Elements im Vergleich zu einem zweiten Element zu erklären. Diese Begriffe sollen unterschiedliche Ausrichtungen der Vorrichtung, zusätzlich zu jenen Ausrichtungen, die in den Figuren dargestellt sind, umfassen. Ferner werden Begriffe wie „erste(r/s)”, „zweite(r/s)” und dergleichen ebenfalls verwendet, um verschiedene Elemente, Regionen, Abschnitte etc. zu beschreiben und sollen ebenfalls nicht als beschränkend ausgelegt werden. Ähnliche Begriffe beziehen sich in der gesamten Beschreibung auf ähnliche Elemente.
  • Wie hierin verwendet, sind die Begriffe „aufweisen”, „enthalten”, „einschließlich”, „umfassen” und dergleichen offene Begriffe, die auf die Gegenwart von angegebenen Elementen oder Merkmalen hinweisen, jedoch keine zusätzlichen Elemente oder Merkmale ausschließen. Die Artikel „ein”, „eine” und „der”, „die”, „das” sollen Pluralformen sowie Singularformen umfassen, sofern der Kontext dies nicht klar widerlegt.
  • In Anbetracht der obigen Variationen und Anwendungen gilt zu verstehen, dass die vorliegende Erfindung nicht von der vorangegangenen Beschreibung beschränkt wird, noch wird sie von den begleitenden Zeichnungen beschränkt. Vielmehr wird die vorliegende Erfindung nur von den nachfolgenden Patentansprüchen und ihren rechtlichen Äquivalenten beschränkt.

Claims (20)

  1. Verfahren zur Herstellung von geformten Halbleitergehäusen, wobei das Verfahren Folgendes umfasst: Bereitstellen eines Leiterrahmens mit einer Vielzahl von dickeren Anschlusskontaktstellen, die über dünnere Haltestege an einer ersten Seite der Anschlusskontaktstellen miteinander verbunden sind; Bedecken der ersten Seite der Anschlusskontaktstellen mit einem Material, das gegenüber einem Ätzen der Haltestege resistent ist; Anbringen von Halbleiter-Nacktchips und elektrischen Leitern an einer der ersten Seite entgegengesetzten zweiten Seite der Anschlusskontaktstellen; Einhausen der Halbleiter-Nacktchips und der elektrischen Leiter in eine Formmasse an der zweiten Seite der Anschlusskontaktstellen; zumindest teilweises Ätzen durch die Haltestege zwischen den Anschlusskontaktstellen an der bedeckten ersten Seite der Anschlusskontaktstellen; Plattieren von freiliegenden Seitenwänden der Anschluss kontaktstellen, die nicht von der Formmasse bedeckt sind; und Schneiden durch die Formmasse in unterschiedlichen Regionen, wo die Haltestege zuvor geätzt wurden, um getrennte Gehäuse zu bilden.
  2. Verfahren nach Anspruch 1, worin ein Bedecken der ersten Seite der Anschlusskontaktstellen mit einem Material, das gegenüber einem Ätzen der Haltestege resistent ist, Folgendes umfasst: Beschichten der ersten Seite der Anschlusskontaktstellen mit NiPdAu.
  3. Verfahren nach Anspruch 1, worin ein Bedecken der ersten Seite der Anschlusskontaktstellen mit einem Material, das gegenüber einem Ätzen der Haltestege resistent ist, Folgendes umfasst: Beschichten der ersten Seite der Anschlusskontaktstellen mit Ag.
  4. Verfahren nach einem der vorhergehenden Ansprüche, worin ein Anbringen von Halbleiter-Nacktchips und elektrischen Leitern an die zweite Seite der Anschlusskontaktstellen Folgendes umfasst: Beschichten der zweiten Seite der Anschlusskontaktstellen mit Ag; und Anbringen der Halbleiter-Nacktchips und der elektrischen Leiter an der zweiten Seite der Anschlusskontaktstellen über das Ag.
  5. Verfahren nach einem der vorhergehenden Ansprüche, worin die Haltestege zwischen den Anschlusskontaktstellen an der bedeckten ersten Seite der Anschlusskontaktstellen vollständig durchgeätzt werden.
  6. Verfahren nach Anspruch 5, worin die freiliegenden Seitenwände der Anschlusskontaktstellen durch nichtelektrische Abscheidung plattiert werden.
  7. Verfahren nach einem der vorhergehenden Ansprüche, worin die Haltestege teilweise zwischen den Anschlusskontaktstellen an der bedeckten ersten Seite der Anschlusskontaktstellen so durchgeätzt sind, dass die Haltestege intakt bleiben.
  8. Verfahren nach Anspruch 7, worin die freiliegenden Seitenwände der Anschlusskontaktstellen durch Elektrolyse-Abscheidung plattiert werden.
  9. Verfahren nach einem der vorhergehenden Ansprüche, worin die freiliegenden Seitenwände der Anschlusskontaktstellen mit NiPAu plattiert werden.
  10. Verfahren nach einem der vorhergehenden Ansprüche, worin ein zumindest teilweises Durchätzen der Haltestege zwischen den Anschlusskontaktstellen an der bedeckten ersten Seite der Anschlusskontaktstellen Folgendes umfasst: Richten eines chemischen Ätzmittels aus einer Sprühdüse auf die Haltestege zwischen den Anschlusskontaktstellen an der bedeckten ersten Seite der Anschlusskontaktstellen.
  11. Verfahren nach Anspruch 10, worin die Anschlusskontaktstellen und die Haltestege Kupfer umfassen, und das chemische Ätzmittel Ammoniakchlorid oder Kupferchlorid umfasst.
  12. Verfahren nach einem der vorhergehenden Ansprüche, worin manche der Anschlusskontaktstellen Nacktchipauflagen sind und andere der Anschlusskontaktstellen Anschlussleiter sind, und worin die Formmasse sich bis zum Material, das die erste Seite der Anschlusskontaktstellen zwischen benachbarten Nacktchipauflagen und Anschlussleitern bedeckt, erstreckt.
  13. Verfahren nach Anspruch 12, worin die Formmasse die zugewandten Seitenwände der benachbarten Seitenwände der Nacktchipauflagen und der Anschlussleiter vollständig bedeckt.
  14. Halbleitergehäuse, das Folgendes umfasst: eine Vielzahl von Anschlusskontaktstellen mit einer ersten Seite und einer der ersten Seite entgegengesetzten zweiten Seite; eine Beschichtung, die die erste Seite der Anschlusskontaktstellen bedeckt; Halbleiter-Nacktchips und elektrische Leiter, die an der zweiten Seite der Anschlusskontaktstellen angebracht sind; eine Formmasse, die die Halbleiter-Nacktchips und die elektrischen Leiter an der zweiten Seite der Anschlusskontaktstellen einhaust, wobei die Formmasse eine erste Seite aufweist, durch die die Anschlusskontaktstellen herausragen und eine der ersten Seite entgegengesetzte zweite Seite aufweist, wobei die erste Seite der Formmasse zwischen benachbarten Anschlusskontaktstellen eine ebene Oberfläche aufweist; und ein Material, das auf freiliegenden Seitenwänden der Anschlusskontaktstellen, die nicht von der Formmasse bedeckt sind, plattiert ist, wobei das Material bei optischer Überprüfung detektierbar ist.
  15. Halbleitergehäuse nach Anspruch 14, worin äußerste Anschlusskontaktstellen eine nach außen weisende Seitenwand umfassen, die eben ist und nicht von der Formmasse bedeckt ist.
  16. Halbleitergehäuse nach Anspruch 14 oder 15, worin die Beschichtung, die die erste Seite der Anschlusskontaktstellen bedeckt, NiPdAu umfasst.
  17. Halbleitergehäuse nach einem der Ansprüche 14 bis 16, worin die Beschichtung, die die erste Seite der Anschlusskontaktstellen bedeckt, Ag umfasst.
  18. Halbleitergehäuse nach einem der Ansprüche 14 bis 17, worin das Material, das auf den freiliegenden Seitenwänden der Anschlusskontaktstellen plattiert ist, NiPAu umfasst.
  19. Halbleitergehäuse nach einem der Ansprüche 14 bis 18, worin die Formmasse laterale Kanten aufweist, die sich zwischen der ersten und der zweiten Seite der Formmasse erstrecken und beabstandet von den äußersten Nacktchip-Kontaktstellen sind, und worin eine Dicke zwischen der ersten und der zweiten Seite der Formmasse zwischen benachbarten Anschlusskontaktstellen größer ist als zwischen den lateralen Kanten und den äußersten Anschlusskontaktstellen.
  20. Halbleitergehäuse nach einem der Ansprüche 14 bis 19, ferner umfassend eine durchtrennte laterale Vorwölbung, die sich von einer äußersten Anschlusskontaktstelle bis zu einer lateralen Kante der Formmasse erstreckt.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017206099A1 (de) * 2017-04-10 2018-10-11 BSH Hausgeräte GmbH Leiterplatten-Anordnung sowie Verfahren zur Herstellung einer Leiterplatten-Anordnung
DE102018103738A1 (de) * 2018-02-20 2019-08-22 Infineon Technologies Austria Ag Optisch detektierbares Referenzmerkmal für Die-Trennung

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0127666B1 (ko) 1992-11-25 1997-12-30 모리시다 요이찌 세라믹전자부품 및 그 제조방법
US6376921B1 (en) 1995-11-08 2002-04-23 Fujitsu Limited Semiconductor device, method for fabricating the semiconductor device, lead frame and method for producing the lead frame
TW461057B (en) 2000-07-11 2001-10-21 Advanced Semiconductor Eng Structure of leadless semiconductor package
CN100380614C (zh) * 2002-04-29 2008-04-09 先进互联技术有限公司 部分构图的引线框架及其制造方法以及在半导体封装中的使用
EP1597762A4 (de) 2003-02-04 2007-07-04 Advanced Interconnect Tech Ltd Gehäuse für dünne mehrfache halbleiterchips
US7563648B2 (en) 2003-08-14 2009-07-21 Unisem (Mauritius) Holdings Limited Semiconductor device package and method for manufacturing same
EP1521312A3 (de) * 2003-09-30 2008-01-16 Osram Opto Semiconductors GmbH Optoelektronisches Bauelement mit einem metallisierten Träger
US7205178B2 (en) 2004-03-24 2007-04-17 Freescale Semiconductor, Inc. Land grid array packaged device and method of forming same
TWI235440B (en) 2004-03-31 2005-07-01 Advanced Semiconductor Eng Method for making leadless semiconductor package
US7125747B2 (en) 2004-06-23 2006-10-24 Advanced Semiconductor Engineering, Inc. Process for manufacturing leadless semiconductor packages including an electrical test in a matrix of a leadless leadframe
US7087461B2 (en) 2004-08-11 2006-08-08 Advanced Semiconductor Engineering, Inc. Process and lead frame for making leadless semiconductor packages
JP4517867B2 (ja) * 2005-01-31 2010-08-04 株式会社Ｓｕｍｃｏ シリコンウェーハ表面形状制御用エッチング液及び該エッチング液を用いたシリコンウェーハの製造方法
JP4086202B2 (ja) 2005-10-25 2008-05-14 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法
US7656173B1 (en) 2006-04-27 2010-02-02 Utac Thai Limited Strip socket having a recessed portions in the base to accept bottom surface of packaged semiconductor devices mounted on a leadframe for testing and burn-in
US8049112B2 (en) * 2007-04-13 2011-11-01 3M Innovative Properties Company Flexible circuit with cover layer
US8622784B2 (en) 2008-07-02 2014-01-07 Huffman Corporation Method for selectively removing portions of an abradable coating using a water jet
CN103155136B (zh) * 2010-09-29 2015-03-04 Nxp股份有限公司 Ic封装件的分离
US8890301B2 (en) * 2012-08-01 2014-11-18 Analog Devices, Inc. Packaging and methods for packaging
CN103400806A (zh) * 2013-07-03 2013-11-20 华天科技（西安）有限公司 一种基于框架采用切割道优化技术的扁平封装件的制作工艺

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