DE102015113287A1 - Geformtes Flipchip-Halbleitergehäuse - Google Patents

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DE102015113287A1
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Swee Kah Lee
Chee Hong Fang
Mei Chin Ng
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Infineon Technologies AG
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Abstract

Ein geformtes Flipchip-Halbleitergehäuse umfasst einen Leiterrahmen mit gegenüberliegender erster und zweiter Hauptoberfläche, einer ersten Metallisierung auf der ersten Hauptoberfläche, einer zweiten Metallisierung auf der zweiten Hauptoberfläche, vertieften Regionen, die sich von der ersten Hauptoberfläche in Richtung der ersten Hauptoberfläche erstrecken, sowie voneinander beabstandeten Anschlüssen, die zwischen Spalten in der ersten Metallisierung chemisch in den Leiterrahmen geätzt werden. Das Gehäuse umfasst ferner einen Halbleiter-Nacktchip, der eine Vielzahl von Kontaktstellen, die den Anschlüssen des Leiterrahmens zugewandt und an diesen befestigt sind, eine erste Formmasse, welche die vertieften Regionen füllt, und eine zweite Formmasse umfasst, die den Halbleiter-Nacktchip umgibt und den Zwischenraum zwischen den Anschlüssen füllt, sodass die zweite Formmasse an die erste Formmasse angrenzt. A ist die Gesamtdicke des Leiterrahmens, B ist der Abstand zwischen angrenzenden der Anschlüsse, und B/A < 1.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Anmeldung betrifft Halbleitergehäuse (oder Halbleiterpackages), insbesondere geformte (engl. molded) Flipchip-Halbleitergehäuse.
  • HINTERGRUND
  • Die Flipchip-Verbindungstechnologie für geformte Flipchip-Halbleitergehäuse beinhaltet das Abscheiden von Lotkugeln auf den Kontaktstellen eines Halbleiter-Nacktchips. Der Nacktchip (engl. die) wird auf Leiterrahmen (engl. leadframe) angebracht, indem der Nacktchip umgedreht wird, sodass seine Oberseite nach unten zeigt, und so ausgerichtet, dass seine Kontaktstellen mit den passenden Anschlüsse des Leiterrahmens fluchtend ausgerichtet sind. Das Lot wird dann wieder aufgeschmolzen, um die Verbindung fertigzustellen, oder – alternativ dazu – ist kein Wiederaufschmelzen erforderlich, wenn der Flipchip ein Diffusionsbondingverfahren verwendet. Dies ist gegensätzlich zum Drahtbonden, wobei der Nacktchip aufrecht angebracht wird und Drähte verwendet werden, um die Kontaktstellen mit dem Leiterrahmen zu verbinden. Herkömmlich geformte Flipchip-Halbleitergehäuse weisen ein Verhältnis des Abstandes (B) der Anschlüsse zur Dicke (A) des Leiterrahmens B/A > 1 auf, was bedeutet, dass der Abstand der Anschlüsse direkt von der Dicke des Leiterrahmens abhängt. Dünne Leiterrahmen können für viele Arten von Halbleitervorrichtungen wie z. B. Leistungsvorrichtungen nicht verwendet werden, was den Umfang beschränkt, in dem die Größe bestimmter Arten von Halbleiter-Nacktchips für geformte Flipchip-Halbleitergehäuse verringert werden kann. Die Nacktchip-Positionstoleranz ist oft ungenau, z. B. +/–0,050 mm, was eine große Fläche erfordert, um die Halbleiter-Nacktchips auf Leiterrahmen zu positionieren. Dies beschränkt wiederum jegliche Nacktchip-Größenreduktionen, die in der Praxis realisiert werden können. Daher besteht eine Notwendigkeit zur Reduktion des Abstandes der Anschlüsse, ohne die Leiterrahmendicke zu reduzieren. Ebenso kann bei herkömmlichen Leiterrahmentechnologien die Größe des Halbleiternacktchips nicht reduziert werden, ohne auch die Grundfläche des Gehäuses zu reduzieren, die wiederum von der Grundfläche der gedruckten Leiterplatte (PCB) für die Endkunden gesteuert wird.
  • ZUSAMMENFASSUNG
  • Gemäß einer Ausführungsform eines Verfahrens zur Herstellung eines geformten Flipchip-Halbleitergehäuses umfasst das Verfahren: das Bereitstellen eines Leiterrahmens mit gegenüberliegender erster und zweiter Hauptoberfläche, einer ersten Metallisierung auf der ersten Hauptoberfläche, einer zweiten Metallisierung auf der zweiten Hauptoberfläche, und vertieften Regionen, die sich von der zweiten Hauptoberfläche in Richtung der ersten Hauptoberfläche erstrecken; das Befüllen der vertieften Regionen mit einer ersten Formmasse, sodass der Leiterrahmen durch die erste Formmasse und die zweite Metallisierung auf einer zweiten Seite des Leiterrahmens geschützt ist, und zwischen Spalten in der ersten Metallisierung auf einer ersten Seite des Leiterrahmens, die der zweiten Seite gegenüberliegend ist, freigelegt ist; und das Ätzen des freigelegten Abschnitts des Leiterrahmens zwischen den Spalten in der ersten Metallisierung mit einem chemischen Ätzmittel, um voneinander beabstandete Anschlüsse an der ersten Seite des Leiterrahmens auszubilden, wobei die erste Formmasse und die zweite Metallisierung den Leiterrahmen vor dem chemischen Ätzmittel auf der zweiten Seite schützen.
  • Gemäß einer Ausführungsform eines geformten Flipchip-Halbleitergehäuses umfasst das Gehäuse einen Leiterrahmen mit gegenüberliegender erster und zweiter Hauptoberfläche, wobei eine erste Metallisierung auf der ersten Hauptoberfläche, eine zweite Metallisierung auf der zweiten Hauptoberfläche, vertiefte Regionen, die sich von der zweiten Hauptoberfläche in Richtung der ersten Hauptoberfläche erstrecken, und voneinander beabstandete Anschlüsse, die zwischen Spalten in der ersten Metallisierung chemisch in den Leiterrahmen geätzt wurden.
  • Das geformte Flipchip-Halbleitergehäuse umfasst ferner einen Halbleiter-Nacktchip, der eine Vielzahl von Kontaktstellen aufweist, die den Anschlüssen des Leiterrahmens zugewandt und an diesen befestigt sind, eine erste Formmasse, welche die vertieften Regionen füllt, und eine zweite Formmasse, welche den Halbleiter-Nacktchip umgibt und den Zwischenraum zwischen den Anschlüssen füllt, sodass die zweite Formmasse an die erste Formmasse angrenzt. A ist die Gesamtdicke des Leiterrahmens, B ist der Abstand zwischen angrenzenden der Anschlüsse, und B/A < 1.
  • Der Fachmann wird zusätzliche Merkmale und Vorteile beim Lesen der folgenden Detailbeschreibung und beim Ansehen der beiliegenden Zeichnungen erkennen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszeichen bezeichnen entsprechende, ähnliche Bauteile. Die Merkmale der verschiedenen, dargestellten Ausführungsformen können kombiniert werden, solange sie einander nicht ausschließen. Ausführungsformen werden in den Zeichnungen dargestellt und in der folgenden Beschreibung detailliert erläutert.
  • 1 stellt eine Schnittansicht einer Ausführungsform eines geformten Flipchip-Halbleitergehäuses dar, die ein Verhältnis von Anschlussabstand zu Leiterrahmendicke von < 1 aufweist.
  • 2, welche die 2A bis 2H umfasst, stellt eine Ausführungsform eines Verfahrens zur Herstellung eines geformten Flipchip-Halbleitergehäuses dar, das ein Verhältnis von Anschlussabstand zu Leiterrahmendicke von < 1 aufweist.
  • 3, welche die 3A bis 3C umfasst, stellt eine Ausführungsform eines Verfahrens zum Vorformen (engl. pre-molding) eines Leiterrahmens zur Verwendung bei der Herstellung von geformten Flipchip-Halbleitergehäusen mit einem Verhältnis von Anschlussabstand zu Leiterrahmendicke von < 1 dar.
  • DETAILBESCHREIBUNG
  • Die hier beschriebenen Ausführungsformen stellen ein Verhältnis von Anschlussabstand (B) zu Leiterrahmendicke (A) von B/A < 1 für geformte (engl. molded) Flipchip-Halbleitergehäuse (oder Flipchip-Halbleiterpackages) bereit, ohne die Gesamtdicke des Leiterrahmens (engl. leadframe) zu reduzieren oder teure Plattierungsprozesse einzusetzen. Stattdessen wird die Rückseite des Leiterrahmens mit einer Formmasse (engl. molding compound) vorgeformt (engl. pre-molded), die vertiefte Regionen des Leiterrahmens füllt, welche sich von der unteren Oberfläche des Leiterrahmens in Richtung der oberen Oberfläche des Leiterrahmens erstrecken. Der Leiterrahmen ist in diesen vertieften Regionen dünner und andernorts dicker. In Verbindung mit einer Metallisierung, die auf der unteren Oberfläche des Leiterrahmens angeordnet ist, schützt die Formmasse die Rückseite des Leiterrahmens vor einem späteren chemischen Ätzprozess. Der chemische Ätzprozess ätzt den Abschnitt des Leiterrahmens weg, der nicht von einer Nacktchip-Befestigungsmetallisierung geschützt wird, die auf der oberen Oberfläche des Leiterrahmens angeordnet ist. Die Nacktchip-Befestigungsmetallisierung ist so strukturiert, dass der chemische Ätzprozess an der Vorderseite des Leiterrahmens den freigelegten Abschnitt des Leiterrahmens ätzt, um die Gehäuseanschlüsse auszubilden. Ein Verhältnis von Anschlussabstand (B) zu Leiterrahmendicke (A) von B/A < 1 kann realisiert werden, weil die Leiterrahmendicke in den vertieften Regionen reduziert ist, die an der Rückseite von der Formmasse geschützt werden und an der Vorderseite chemisch geätzt werden, um die Anschlüsse auszubilden. Daher wird weniger Leiterrahmenmaterial zum Ausbilden der Anschlüsse entfernt, was einen reduzierten Abstand zwischen den Anschlüsse erlaubt. Halbleiter-Nacktchips (engl. dies) werden dann an den Anschlüssen des Leiterrahmens mittels der Nacktchip-Befestigungsmetallisierung in einer Flipchip-Konfiguration befestigt und geformt. Die Gehäuse können, falls dies erwünscht ist, markiert und, z. B. durch Sägen oder einen anderen Standard-Vereinzelungs-(Trennungs-)Prozess in separate Gehäuse vereinzelt werden. Die hier beschriebenen Ausführungsformen erlauben es, die Größe zu reduzieren, ohne notwendigerweise die Dicke des Leiterrahmens oder die Grundfläche des Gehäuses zu ändern.
  • 1 stellt eine Ausführungsform eines geformten Flipchip-Halbleitergehäuses dar, welches ein Verhältnis von Anschlussabstand (B) zu Leiterrahmendicke (A) B/A < 1 aufweist. Des geformte Flipchip-Halbleitergehäuse umfasst einen Leiterrahmen 100, der gegenüberliegende untere (rückseitige) und obere (vorderseitige) Oberflächen 102, 104, eine Einschicht- oder Vielschicht-Metallisierung 106 auf der unteren Oberfläche 102, eine Einschicht- oder Vielschicht-Nacktchip-Befestigungsmetallisierung 108 auf der oberen Oberfläche 104, vertiefte Regionen 110, die sich von der unteren Oberfläche 102 in Richtung der oberen Oberfläche 104 erstrecken, sowie voneinander beabstandete Anschlüsse (engl. leads) 112 umfasst, die chemisch in den Leiterrahmen 100 zwischen Spalten (Öffnungen) 114 in der Nacktchip-Befestigungsmetallisierung 108 geätzt sind. Die Anschlüsse 112 weisen eine Gesamtdicke (C) auf, die geringer als die Gesamtdicke (A) des Leiterrahmens 100 ist. Die Anschlüsse 112 werden ausgebildet, indem der freigelegte Abschnitt des Leiterrahmens 100 zwischen den Spalten 114 in der Nacktchip-Befestigungsmetallisierung 108 an der Vorderseite des Leiterrahmens 100 wie hier später beschrieben chemisch geätzt wird.
  • Eine Formmasse 116 füllt die vertieften Regionen 110 des Leiterrahmens 100. Die Formmasse 116 und die Metallisierung 106 auf der unteren Oberfläche 102 des Leiterrahmens 100 schützen den Leiterrahmen 100 gemeinsam vor dem chemischen Ätzprozess an der Rückseite des Leiterrahmens 100. In Folge dessen bestimmt die Dicke des Leiterrahmens 100 in den vertieften Regionen 110 den minimalen Anschlussabstand (B). Weil der Leiterrahmen 100 in den vertieften Regionen 110 dünner und andernorts dicker ist, kann das geformte Flipchip-Halbleitergehäuse ein Verhältnis von Anschlussabstand (B) zu Leiterrahmendicke (B) von B/A < 1 aufweisen. In einigen Ausführungsformen ist die Dicke des Leiterrahmens 100 in den vertieften Regionen so, dass 0,2 < B/A < 1. Auf diese Weise können dicke Leiterrahmen z. B. für Leistungshalbleiteranwendungen verwendet werden und trotzdem einen geringen Anschlussabstand aufweisen. Weitere Einzelheiten des chemischen Ätzprozesses, der zum Ausbilden der Anschlüsse 112 des geformten Flipchip-Halbleitergehäuses verwendet wird, werden hier später detaillierter beschrieben.
  • Das geformte Flipchip-Halbleitergehäuse umfasst ferner einen Halbleiter-Nacktchip 118 mit einer Vielzahl von Kontaktstellen 120, die den Anschlüssen 112 des Leiterrahmens 100 zugewandt und an diesen befestigt sind. Das Gehäuse kann einen oder mehrere Halbleiter-Nacktchips umfassen, die mit dem Leiterrahmen 100 in einer Flipchip-Konfiguration verbunden sind. Eine zweite Formmasse 122 umgibt den Halbleiter-Nacktchip 118 und füllt den Zwischenraum zwischen den Anschlüssen 112, sodass die zweite Formmasse 122 an die Formmasse 116 angrenzt, welche die vertieften Regionen 110 des Leiterrahmens 100 füllt. In einigen Ausführungsformen umfasst der Leiterrahmen 100 Kupfer, und die Metallisierung 106 auf der unteren Oberfläche 102 des Leiterrahmens 100 umfasst Gold. In einer speziellen Ausführungsform umfasst die Metallisierung 106 auf der unteren Oberfläche 102 des Leiterrahmens 100 NiPdAu, und die Nacktchip-Befestigungsmetallisierung 108 auf der oberen Oberfläche 104 des Leiterrahmens 100 umfasst Ag.
  • Die Formmassen 116, 122 des geformten Flipchip-Halbleitergehäuses können dieselben oder andere Formmassenmaterialien umfassen. Zum Beispiel kann die Formmasse 116, welche die vertieften Regionen 110 des Leiterrahmens 100 füllt, eine hohe Glasübergangstemperatur (Tg), z. B. von über 180°C, und eine hohe Wärmeleitfähigkeit aufweisen. In einer Ausführungsform ist die Formmasse 116 eine multifunktionale Formmasse wie z. B. eine multifunktionale Verbindung auf Epoxidharzbasis, die den hohen Temperaturen widersteht, die mit dem Nacktchip-Befestigungsprozess verbunden sind. Falls Spritzgießen verwendet wird, um die Formmasse 116 auszubilden, kann ein erweitertes thermoplastisches Verbundmaterial mit hoher Hitzebeständigkeit und geringer Schrumpfung, geringem CTE (Wärmeausdehnungskoeffizienten) und hoher Wärmeleitfähigkeit wie z. B. ein Flüssigkristallpolymer (LCP) oder ein aluminiumnitridgefülltes, thermoplastisches Harz verwendet werden. Um die Haftung der Formmasse 116 in den vertieften Regionen 110 am Kupfer, welches die vertieften Regionen 110 im Fall eines Kupfer-Leiterrahmens 100 umgibt, zu verbessern, können gängige Ersatzoxid- oder Braunoxidtechnologien verwendet werden.
  • Die zweite Formmasse 122, die jeden Halbleiter-Nacktchip 118 umgibt und den Zwischenraum zwischen den Anschlüssen 112 füllt, kann eine multiaromatische Formmasse wie z. B. eine multiaromatische Biphenyl-, Ortho-Kresol-Novolak- oder Polyamid-Formmasse sein, die eine Glasübergangstemperatur (Tg) unter 180°C aufweist, wodurch eine geringere thermische Belastung auf das Gehäuse wirkt. Im Allgemeinen hängt/hängen der/die eingesetzte/n Typ(en) der Formmasse, vom Gehäusetyp und der Anwendung ab, für die das Gehäuse ausgelegt ist.
  • In jedem Fall können die Anschlüsse 112 gekrümmte Seitenwände 124 aufweisen. Die Seitenwände 124 der Anschlüsse 112 können aufgrund der Hinterschneidung (engl. undercut) während des chemischen Ätzprozesses gekrümmt sein. In Folge dessen können die Anschlüsse 112 ein nicht gleichmäßiges Verhältnis der Breite (W) zur Dicke (C) der Anschlüsse aufweisen. In einer Ausführungsform nimmt die Breite der Anschlüsse 112 mit zunehmender Entfernung von der oberen Oberfläche 104 des Leiterrahmens bis zu einem Minimum ab und steigt dann. Mit einem derartigen, gekrümmten Seitenwandprofil der Anschlüsse 112 kann eine ineinander greifende (engl. interlocking) Verbindung zwischen den Formmassen 116, 122 im Zwischenraum zwischen angrenzenden Anschlüssen 112 des geformten Flipchip-Halbleitergehäuses realisiert werden, wie in der explodierten Ansicht in 1 dargestellt.
  • 2, welche die 2A bis 2H umfasst, stellt eine Ausführungsform eines Verfahrens zur Herstellung des in 1 gezeigten geformten Flipchip-Halbleitergehäuses dar.
  • In 2A, wird ein Leiterrahmen 200 bereitgestellt, der an einem Band 202 befestigt ist. Der Leiterrahmen 200 weist gegenüberliegende untere (rückseitige) und obere (vorderseitige) Oberflächen 204, 206, eine Einzel- oder Vielschicht-Nacktchipbefestigungsmetallisierung 208 auf der oberen Fläche 206, eine Einzel- oder Vielschicht-Metallisierung 201 auf der unteren Oberfläche 204 und vertiefte Regionen 212 auf, die sich von der unteren Oberfläche 204 des Leiterrahmens 200 in Richtung der oberen Oberfläche 206 erstrecken. Der Leiterrahmen 200 ist in den vertieften Regionen 212 dünner (Arec) und andernorts dicker (A). Die Nacktchip-Befestigungsmetallisierung 208 auf der oberen Oberfläche 206 des Leiterrahmens 200 ist so strukturiert, dass sie die Anschlussgrundfläche der Gehäuse definiert, die anschließend aus dem Leiterrahmen 200 geformt werden. Der Leiterrahmen 200 kann erworben oder gefertigt werden und ist ein gestanzter, geätzter oder anderweitig strukturierter Metallrahmen, der mittels Flipchip-Bonden mit Kontaktstellen eines Halbleiter-Nacktchips zu verbinden ist und externe elektrische Verbindungen für eine elektrische Vorrichtung in einem Gehäuse bereitstellt. Die vertieften Regionen 212 können, unter Verwendung eines beliebigen gängigen Leiterrahmenprozesses wie z. B. Plattierung, Ätzen etc. an der Rückseite des Leiterrahmens 200 ausgebildet werden.
  • In 2B wird der Leiterrahmen 200 vorgeformt, indem die vertieften Regionen 212 mit einer ersten Formmasse 214 gefüllt werden. In einer Ausführungsform ist die erste Formmasse 214 eine multifunktionale Formmasse wie z. B. eine multifunktionale Verbindung auf Epoxidharzbasis. In Verbindung mit der Metallisierung 210, die auf der unteren Oberfläche 204 des Leiterrahmens 200 angeordnet ist, schützt die erste Formmasse 214 den Leiterrahmen 200 vor einem anschließenden chemischen Ätzprozess, der zum Ausbilden von Anschlüssen verwendet wird. Die Nacktchip-Befestigungsmetallisierung 208 auf der oberen Oberfläche 206 des Leiterrahmens 200 schützt den Leiterrahmen 200 auf ähnliche Weise vor dem anschließenden chemischen Ätzprozess an der Oberseite des Leiterrahmens 200, außer zwischen den Spalten (Öffnungen) in der Nacktchip-Befestigungsmetallisierung 208. Die Spalte 216 in der Nacktchip-Befestigungsmetallisierung 208 legen einen Abschnitt des darunterliegenden Leiterrahmens 200 frei und definieren die Anschlussgrundfläche, die mit dem anschließenden chemischen Ätzprozess ausgebildet wird. Seiten- und Mittelstege (nicht dargestellt) des Leiterrahmens 200 können Nickel umfassen, sodass die erste Formmasse 214 durch Nickel geschützt ist.
  • In 2C wurde das Band von der Rückseite des Leiterrahmens entfernt.
  • In 2D wird der freigelegte Abschnitt des Leiterrahmens 200 zwischen den Spalten 216 in der Nacktchip-Befestigungsmetallisierung 208 mit einem chemischen Ätzmittel geätzt, um voneinander beabstandete Anschlüsse 218 an der Oberseite des Leiterrahmens 200 auszubilden. Das chemische Ätzmittel, die erste Formmasse 214 und die Metallisierung 210 auf der unteren Oberfläche 204 des Leiterrahmens 200 werden so gewählt, dass die erste Formmasse 214 und die Metallisierung 210 gemeinsam als eine Maske fungieren, die den Leiterrahmen 200 an der Rückseite vor dem chemischen Ätzmittel schützt. In einer Ausführungsform umfasst der Leiterrahmen 200 Kupfer, und die Metallisierung 210 auf der unteren Oberfläche 204 des Leiterrahmens 200 umfasst Gold. Des chemische Ätzmittel wird so ausgewählt, dass es Kupfer selektiv gegenüber Gold und selektiv gegenüber der ersten Formmasse 214 ätzt, sodass die erste Formmasse 214 und die Metallisierung 210 auf der unteren Oberfläche 204 des Leiterrahmens 200 den Leiterrahmen 200 auf der Rückseite vor dem chemischen Ätzmittel schützen. Zum Beispiel kann die Metallisierung 210 auf der unteren Oberfläche 204 des Leiterrahmens 200 NiPdAu umfassen, und des chemische Ätzmittel kann ein Ätzmittel auf Ammoniakbasis wie z. B. ein ammoniakhaltiges Ätzmittel (engl. ammoniacal) umfassen.
  • Die Nacktchip-Befestigungsmetallisierung 208 wird ebenfalls nicht vom chemischen Ätzmittel entfernt und schützt den Abschnitt des Leiterrahmens 200, der von der Nacktchip-Befestigungsmetallisierung 208 bedeckt ist. Die Spalte 216 in der Nacktchip-Befestigungsmetallisierung 208 sind mit den vertieften Regionen 212 des Leiterrahmens 200 fluchtend ausgerichtet und legen daher an der Vorderseite einen Abschnitt des Leiterrahmens 200 für das chemische Ätzmittel frei. Der Ätzprozess wird fortgesetzt, bis der Leiterrahmen 200 von der Vorderseite in den vertieften Regionen 212 vollständig durchgeätzt ist, wodurch die Anschlüsse 218 ausgebildet werden. Da der Leiterrahmen 200 in den vertieften Regionen 212 dünner (Arec) und andernorts dicker (A) ist, kann ein Verhältnis von Anschlussabstand (B) zu Leiterrahmendicke (A) von B/A < 1 realisiert werden. In einigen Ausführungsformen ist die Dicke des Leiterrahmens 200 in den vertieften Regionen 212 so, dass 0,2 < B/A < 1, wie hier zuvor beschrieben.
  • Der chemische Ätzprozess kann zu einer Hinterschneidung der Anschluss-Seitenwände 220 führen. Die Hinterschneidungsbreite an jeder Seite der Anschlüsse 218 kann von 5% bis 40% der Dicke (C) der Anschlüsse 218 reichen. Die Hinterschneidung kann erfolgen, indem der Leiterrahmen 200 überätzt wird, d. h. indem das chemische Ätzmittel zu lange angewendet wird oder indem ein isotropes chemisches Ätzmittel wie z. B. ein Ätzmittel auf Ammoniakbasis, wie z. B. ein ammoniakhaltiges Ätzmittel im Fall eines Kupferleiterrahmens, verwendet wird. Um eine geringe Hinterschneidung zu erzielen, kann ein Ammoniak-Ätzmittel mit einem Anlagerungsmittel oder einem chemischen Ätzhemmer verwendet werden. In jedem Fall können die Anschlüsse 218 gekrümmte Seitenwände 220 und eine nicht gleichmäßige Breite (W) über der Dicke (C) der Anschlüsse 218 aufweisen. Zum Beispiel kann die Breite der Anschlüsse 218 mit zunehmender Entfernung von der oberen Oberfläche 206 des Leiterrahmens 200 bis zu einem Minimum abnehmen und dann steigen, wie in 2D gezeigt. In 2E wird eine Vielzahl von Halbleiter-Nacktchips 222 auf dem Leiterrahmen 200 positioniert, sodass Kontaktstellen 224 des Halbleiter-Nacktchips 222 den Anschlüssen 218 des Leiterrahmens 200 zugewandt sind. Die Nacktchip-Kontaktstellen 224 werden mit der Nacktchip-Befestigungsmetallisierung unter Verwendung eines beliebigen, gängigen Flipchip-Nacktchip-Befestigungsprozesses wie z. B. Löten an den Anschlüssen 218 des Leiterrahmens 200 befestigt. Ein Plasma-Sauerstoffprozess mit Argon kann vor der Nacktchipbefestigung durchgeführt werden.
  • In 2F werden die Halbleiter-Nacktchips 222 mit einer zweiten Formmasse 226 umgeben, welche den Zwischenraum 228 zwischen den Anschlüssen 218 füllt, sodass die zweite Formmasse 226 an die erste Formmasse 214 angrenzt. Eine Ineinander greifende Verbindung kann, wie hier zuvor in Verbindung mit der vergrößerten Ansicht in 1 beschrieben, zwischen der ersten und zweiten Formmasse 214, 226 im Zwischenraum 228 zwischen angrenzenden Anschlüssen 218 ausgebildet werden. Die erste Formmasse 214 kann dasselbe oder ein anderes Formmassenmaterial als die zweite Formmasse 226 umfassen. In einer Ausführungsform ist die erste Formmasse 214 eine multifunktionale Formmasse, und die zweite Formmasse 226 ist eine multiaromatische Formmasse. Ein beliebiger gängiger Formprozess wie z. B. Spritzpressen (engl. transfer molding), Spritzgießen (engl. injection molding), Formpressen (engl. compression molding) etc. kann verwendet werden, um die erste und zweite Formmasse 214, 226 auszubilden. Im Falle unterschiedlicher Formmassenmaterialien entsteht eine Grenzfläche zwischen den beiden Formmassen 214, 226.
  • In 2G kann die obere Oberfläche 230 der zweiten Formmasse 226 mit einer Kenninformation 232 markiert werden, z. B. mittels Lasermarkierung.
  • In 2H wird die Struktur mit einem Stützsubstrat 234 laminiert, und die einzelnen Gehäuse werden dann in physisch getrennte Gehäuse 236 vereinzelt (getrennt). Ein beliebiger, gängiger Vereinzelungsprozess für geformte Halbleitergehäuse wie z. B. Sägen, Ätzen, Laserschneiden etc. kann verwendet werden. Da der Leiterrahmen 200 in den vertieften Regionen 212 dünner und andernorts dicker ist, können die resultierenden, geformten Flipchip-Halbleitergehäuse 236 jeweils ein Verhältnis von Anschlussabstand (B) zu Leiterrahmendicke (A) von B/A < 1 aufweisen.
  • 3, welche die 3A bis 3C umfasst, stellt eine Ausführungsform eines Verfahrens zum Vorformen von vertieften Regionen eines Leiterrahmens dar. 3A zeigt eine perspektivische Draufsicht eines Leiterrahmens 300 vor dem Vorformprozess, und 3B zeigt die entsprechende perspektivische Unteransicht. Ein strukturiertes Nacktchip-Befestigungsmaterial 302 wie z. B. Lot wird auf der oberen (vorderseitigen) Oberfläche 304 des Leiterrahmens 300 angeordnet. Die obere Oberfläche 304 des Leiterrahmens 300 ist gemäß dieser Ausführungsform fest (d. h. keine Spalte oder Öffnungen) und eben. Gemäß einer Ausführungsform umfasst eine Metallisierung 306, die auf der unteren (rückseitigen) Oberfläche 308 des Leiterrahmens 300 angeordnet ist, Ni 310, Pd 312 und Au 314. Während des Herstellungsprozesses des Leiterrahmens wird die Rückseite des Leiterrahmens so strukturiert, dass sich vertiefte Regionen 316 von der unteren Oberfläche 308 des Leiterrahmens 300 in Richtung der oberen Oberfläche 304 erstrecken. Der Leiterrahmen 300 ist in den vertieften Regionen 316 dünner (Arec) und andernorts dicker (A), wie hier zuvor beschrieben. Spalte (Abstände) in der Nacktchip-Befestigungsmetallisierung 302 auf der oberen Oberfläche 304 des Leiterrahmens 300 sind mit den vertieften Regionen 316 fluchtend ausgerichtet. 3C zeigt den Leiterrahmen 300 nach dem Vorformungsprozess, in dem die vertieften Regionen 316 mit einer Formmasse 320 gefüllt werden. In Verbindung mit der Metallisierung 306, die auf der unteren Oberfläche 308 des Leiterrahmens 300 angeordnet ist, schützt die Formmasse 320 den Leiterrahmen 300 vor dem anschließenden chemischen Ätzprozess, der dazu verwendet wird, um Anschlüsse auszubilden, z. B. wie hier zuvor in Verbindung mit 2D beschrieben. Die strukturierte Nacktchip-Befestigungsmetallisierung 302 auf der oberen Oberfläche 304 des Leiterrahmens 300 wird nicht durch den Ätzprozess entfernt und schützt den Abschnitt des Leiterrahmens 300, der von der Nacktchip-Befestigungsmetallisierung 302 bedeckt ist. Da der Leiterrahmen 300 in den vertieften Regionen 316 dünner und andernorts dicker ist, wird weniger Leiterrahmenmaterial zum Ausbilden der Anschlüsse entfernt, und daher kann ein Verhältnis von Anschlussabstand zu Leiterrahmendicke von B/A < 1 realisiert werden.
  • Räumliche Begriffe wie ”unter”, ”unterhalb”, ”untere/r/s”, ”über”, ”obere/r/s” und dergleichen werden aus Gründen der einfacheren Beschreibung verwendet, um die Positionierung eines Elements relative zu einem zweiten Element zu erklären. Diese Begriffe sollen zusätzlich verschiedene Orientierungen des Gehäuses umfassen, die sich von den in den Zeichnungen dargestellten Orientierungen unterscheiden. Ferner werden Begriffe wie ”der/die/das erste”, ”der/die/das zweite” und dergleichen auch dazu verwendet, um verschiedene Elemente, Regionen, Abschnitte etc. zu beschreiben und sollen nicht beschränkend sein. In der gesamten Beschreibung betreffen ähnliche Begriffe ähnliche Elemente.
  • Wie hier verwendet sind die Begriffe ”aufweisend”, ”enthaltend”, ”einschließlich”, ”umfassend” und dergleichen offene Begriffe, welche das Vorliegen erwähnter Elemente oder Merkmale anzeigen, schließen aber zusätzliche Elemente oder Merkmale nicht aus. Die Artikel ”ein/eine” und ”der/die/das” sollen sowohl den Plural als auch den Singular umfassen, solange aus dem Kontext nicht klar etwas Anderes hervorgeht.
  • Unter Berücksichtigung der obigen Bandbreite der Varianten und Anwendungen sollte verstanden werden, dass die vorliegende Erfindung weder durch die vorhergehende Beschreibung beschränkt wird noch durch die beiliegenden Zeichnungen beschränkt wird. Stattdessen wird die vorliegende Erfindung nur durch die folgenden Ansprüche und ihre juristischen Entsprechungen beschränkt.

Claims (22)

  1. Verfahren zur Herstellung eines geformten Flipchip-Halbleitergehäuses, wobei das Verfahren umfasst: Bereitstellen eines Leiterrahmens mit gegenüberliegender erster und zweiter Hauptoberfläche, einer ersten Metallisierung auf der ersten Hauptoberfläche, einer zweiten Metallisierung auf der zweiten Hauptoberfläche und vertieften Regionen, die sich von der zweiten Hauptoberfläche in Richtung der ersten Hauptoberfläche erstrecken; Füllen der vertieften Regionen mit einer ersten Formmasse, sodass der Leiterrahmen von der ersten Formmasse und der zweiten Metallisierung bei einer zweiten Seite des Leiterrahmens geschützt wird und zwischen Spalten in der ersten Metallisierung bei einer ersten Seite des Leiterrahmens, die der zweiten Seite gegenüberliegt, freigelegt ist; und Ätzen des freigelegten Abschnitts des Leiterrahmens zwischen den Spalten in der ersten Metallisierung mit einem chemischen Ätzmittel, um voneinander beabstandete Anschlüsse auf der ersten Seite des Leiterrahmens auszubilden, wobei die erste Formmasse und die zweite Metallisierung den Leiterrahmen bei der zweiten Seite vor dem chemischen Ätzmittel schützen.
  2. Verfahren nach Anspruch 1, wobei der Leiterrahmen Kupfer umfasst und die zweite Metallisierung Gold umfasst, und wobei das chemische Ätzmittel Kupfer selektiv gegenüber Gold und selektiv gegenüber der ersten Formmasse ätzt, sodass die erste Formmasse und die zweite Metallisierung den Leiterrahmen bei der zweiten Seite vor dem chemischen Ätzmittel schützen.
  3. Verfahren nach Anspruch 2, wobei die zweite Metallisierung NiPdAu umfasst und das chemische Ätzmittel Ammoniak umfasst.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Formmasse eine multifunktionale Formmasse ist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei der freigelegte Abschnitt des Leiterrahmens zwischen den Spalten in der ersten Metallisierung mit dem chemischen Ätzmittel geätzt wird, sodass die Anschlüsse eine nicht gleichmäßige Breite über der Dicke der Anschlüsse aufweisen.
  6. Verfahren nach Anspruch 5, wobei die Breite der Anschlüsse weiter von der ersten Hauptoberfläche bis zu einem Minimum abnimmt und dann steigt.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei der freigelegte Abschnitt des Leiterrahmens zwischen den Spalten in der ersten Metallisierung mit dem chemischen Ätzmittel geätzt wird, sodass die Seitenwände der Anschlüsse hinterschnitten werden.
  8. Verfahren nach Anspruch 7, wobei die Hinterschneidung auf jeder Seite der Anschlüsse von 5% bis 40% der Dicke der Anschlüsse beträgt.
  9. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Positionieren einer Vielzahl von Halbleiter-Nacktchips auf den Leiterrahmen, sodass Kontaktstellen der Halbleiter-Nacktchips den Anschlüssen des Leiterrahmens zugewandt sind; Befestigen der Kontaktstellen an den Anschlüssen des Leiterrahmens; und Umgeben der Halbleiter-Nacktchips mit einer zweiten Formmasse, welche den Zwischenraum zwischen den Anschlüssen füllt, sodass die zweite Formmasse an die erste Formmasse angrenzt.
  10. Verfahren nach Anspruch 9, wobei die erste Formmasse eine Formmasse ist, die sich von der zweiten Formmasse unterscheidet.
  11. Verfahren nach Anspruch 10, wobei die erste Formmasse eine multifunktionale Formmasse ist und die zweite Formmasse eine multiaromatische Formmasse ist.
  12. Geformtes Flipchip-Halbleitergehäuse, umfassend: einen Leiterrahmen mit gegenüberliegender erster und zweiter Hauptoberfläche, einer ersten Metallisierung auf der ersten Hauptoberfläche, einer zweiten Metallisierung auf der zweiten Hauptoberfläche, vertieften Regionen, die sich von der zweiten Hauptoberfläche in Richtung der ersten Hauptoberfläche erstrecken, und voneinander beabstandeten Anschlüssen, die zwischen Spalten in der ersten Metallisierung chemisch in den Leiterrahmen geätzt sind; einen Halbleiter-Nacktchip, der eine Vielzahl von Kontaktstellen aufweist, die den Anschlüssen des Leiterrahmens zugewandt und an diesen befestigt sind; eine erste Formmasse, welche die vertieften Regionen füllt; und eine zweite Formmasse, die den Halbleiter-Nacktchip umgibt und den Raum zwischen den Anschlüssen füllt, sodass die zweite Formmasse an die erste Formmasse angrenzt, wobei A die Gesamtdicke des Leiterrahmens ist, wobei B der Abstand zwischen aneinander angrenzenden der Anschlüsse ist, wobei B/A < 1.
  13. Geformtes Flipchip-Halbleitergehäuse nach Anspruch 12, wobei 0,2 < B/A < 1.
  14. Geformtes Flipchip-Halbleitergehäuse nach Anspruch 12 oder 13, wobei der Leiterrahmen Kupfer und die zweite Metallisierung Gold umfasst.
  15. Geformtes Flipchip-Halbleitergehäuse nach Anspruch 14, wobei die zweite Metallisierung NiPdAu umfasst.
  16. Geformtes Flipchip-Halbleitergehäuse nach einem der Ansprüche 12 bis 15, wobei die erste Formmasse eine multifunktionale Formmasse ist.
  17. Geformtes Flipchip-Halbleitergehäuse nach einem der Ansprüche 12 bis 16, wobei die Anschlüsse eine nicht gleichmäßige Breite über der Dicke der Anschlüsse aufweisen.
  18. Geformtes Flipchip-Halbleitergehäuse nach Anspruch 17, wobei die Breite der Anschlüsse weiter von der ersten Hauptoberfläche bis zu einem Minimum abnimmt und dann steigt.
  19. Geformtes Flipchip-Halbleitergehäuse nach einem der Ansprüche 12 bis 18, wobei die erste Formmasse eine von der zweiten Formmasse unterschiedliche Formmasse ist.
  20. Geformtes Flipchip-Halbleitergehäuse nach Anspruch 19, wobei die erste Formmasse eine multifunktionale Formmasse und die zweite Formmasse eine multiaromatische Formmasse ist.
  21. Geformtes Flipchip-Halbleitergehäuse nach einem der Ansprüche 12 bis 20, wobei die Anschlüsse gekrümmte Seitenwände aufweisen.
  22. Geformtes Flipchip-Halbleitergehäuse nach einem der Ansprüche 12 bis 21, wobei die erste Formmasse ein Flüssigkristallpolymer oder ein aluminiumnitridgefülltes, thermoplastisches Harz umfasst.
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US14/460,463 US9219025B1 (en) 2014-08-15 2014-08-15 Molded flip-clip semiconductor package

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016124270A1 (de) * 2016-12-13 2018-06-14 Infineon Technologies Ag Halbleiter-package und verfahren zum fertigen eines halbleiter-package
US11444048B2 (en) * 2017-10-05 2022-09-13 Texas Instruments Incorporated Shaped interconnect bumps in semiconductor devices
US11817375B2 (en) * 2019-02-13 2023-11-14 Texas Instruments Incorporated High I/O density flip-chip QFN

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020100165A1 (en) * 2000-02-14 2002-08-01 Amkor Technology, Inc. Method of forming an integrated circuit device package using a temporary substrate
JP3895570B2 (ja) * 2000-12-28 2007-03-22 株式会社ルネサステクノロジ 半導体装置
JP2005531137A (ja) * 2002-04-29 2005-10-13 アドヴァンスト インターコネクト テクノロジーズ リミテッド 部分的にパターン形成したリードフレームならびに半導体パッケージングにおけるその製造および使用の方法
JP2004207277A (ja) * 2002-12-20 2004-07-22 Sanyo Electric Co Ltd 回路装置およびその製造方法
US20050146057A1 (en) 2003-12-31 2005-07-07 Khor Ah L. Micro lead frame package having transparent encapsulant
US7157791B1 (en) * 2004-06-11 2007-01-02 Bridge Semiconductor Corporation Semiconductor chip assembly with press-fit ground plane
US7772681B2 (en) * 2005-06-30 2010-08-10 Fairchild Semiconductor Corporation Semiconductor die package and method for making the same
US20090127682A1 (en) * 2007-11-16 2009-05-21 Advanced Semiconductor Engineering, Inc. Chip package structure and method of fabricating the same
US8120152B2 (en) * 2008-03-14 2012-02-21 Advanced Semiconductor Engineering, Inc. Advanced quad flat no lead chip package having marking and corner lead features and manufacturing methods thereof
US8124447B2 (en) * 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
US8222716B2 (en) 2009-10-16 2012-07-17 National Semiconductor Corporation Multiple leadframe package
US8193620B2 (en) 2010-02-17 2012-06-05 Analog Devices, Inc. Integrated circuit package with enlarged die paddle
US8409918B2 (en) 2010-09-03 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of forming pre-molded substrate to reduce warpage during die mounting
DE102012215705B4 (de) 2012-09-05 2021-09-23 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Gehäuse für ein optisches bauelement, baugruppe, verfahren zum herstellen eines gehäuses und verfahren zum herstellen einer baugruppe
US20150076675A1 (en) * 2013-09-16 2015-03-19 Stmicroelectronics, Inc. Leadframe package with wettable sides and method of manufacturing same

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