DE102014115509A1

DE102014115509A1 - Halbleiterbauelement und Verfahren zum Fertigen eines Halbleiterbauelements

Info

Publication number: DE102014115509A1
Application number: DE201410115509
Authority: DE
Inventors: Petteri Palm
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2013-10-25
Filing date: 2014-10-24
Publication date: 2015-04-30
Anticipated expiration: 2034-10-25
Also published as: US9613930B2; DE102014115509B4; CN104576421A; CN104576421B; US20150115458A1

Abstract

Ein Bauelement beinhaltet einen ersten Halbleiterchip, der eine erste Fläche beinhaltet, wobei eine erste Kontaktstelle über der ersten Fläche angeordnet ist. Das Bauelement beinhaltet weiter einen zweiten Halbleiterchip, der eine erste Fläche beinhaltet, wobei eine erste Kontaktstelle über der ersten Fläche angeordnet ist, wobei der erste Halbleiterchip und der zweite Halbleiterchip so angeordnet sind, dass die erste Fläche des ersten Halbleiterchips in eine erste Richtung zeigt und die erste Fläche des zweiten Halbleiterchips in eine zur ersten Richtung entgegengesetzte zweite Richtung zeigt. Der erste Halbleiterchip befindet sich seitlich außerhalb von einer Außenlinie des zweiten Halbleiterchips.

Description

Die Offenbarung betrifft Halbleiterbauelemente und Verfahren zum Fertigen von Halbleiterbauelementen.
Mikroelektronische Bauelemente können mehrere Halbleiterchips beinhalten, deren Größe und Ausbildung unterschiedlich sein können. Der Trend zu stärker integrierten und kompakteren Ausgestaltungen von mikroelektronischen Bauelementen kann Chipintegrationstechniken erfordern, die eine hohe Integrationsdichte bereitstellen.
Die beiliegenden Zeichnungen wurden aufgenommen, um ein weitergehendes Verständnis von Beispielen zu ermöglichen, und sind in diese Beschreibung eingefügt und stellen einen Bestandteil von ihr dar. Die Zeichnungen veranschaulichen Beispiele und dienen zusammen mit der Beschreibung dazu, Prinzipien von Beispielen zu erläutern. Andere Beispiele und viele der ins Auge gefassten Vorteile von Beispielen werden ohne Weiteres ersichtlich, wenn zur besseren Verständlichkeit auf die folgende ausführliche Beschreibung Bezug genommen wird. Die Elemente der Zeichnungen sind relativ zueinander nicht unbedingt maßstabgetreu. Gleiche Bezugszeichen können entsprechende ähnliche Teile bezeichnen.
Die 1 bis 10 veranschaulichen schematisch Querschnittsansichten eines Verfahrens zum Bereitstellen eines Kernschichtgehäuses, das Halbleiterchips mit unterschiedlicher Größe und Ausbildung einbettet.
11 veranschaulicht schematisch eine Querschnittsansicht eines Gehäuses 1100, das zwei Halbleiterchips einbettet.
12 veranschaulicht schematisch ein Verfahren 1200 zum Fertigen eines Bauelements, das einen Halbleiterchip beinhaltet.
13 veranschaulicht schematisch ein Verfahren 1300 zum Fertigen eines Bauelements, das zwei Halbleiterchips beinhaltet.
In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil dieser Beschreibung bilden und in denen zur Veranschaulichung spezielle Beispiele gezeigt werden, gemäß denen sich die Offenbarung praktisch umsetzen lässt. In diesem Zusammenhang werden mit Bezug zur Orientierung der Figuren, die beschrieben werden, möglicherweise Richtungsbegriffe wie „Ober-“, „Unter-“, „Front-“, „End-“, „Vorder-“, „Hinter-“, usw. verwendet. Da Komponenten von Beispielen in etlichen unterschiedlichen Orientierungen positioniert sein können, können die Richtungsbegriffe zu Zwecken der Veranschaulichung verwendet werden und schränken in keiner Weise ein. Es versteht sich, dass noch andere Beispiele genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Gedanken der vorliegenden Offenbarung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht als einschränkend aufzufassen.
Die Merkmale der verschiedenen Beispiele, die hierin beschrieben werden, können miteinander kombiniert werden, sofern nicht ausdrücklich anders angemerkt.
Wie in dieser Beschreibung gebraucht, sollen die Begriffe „gekoppelt“ und/oder „elektrisch gekoppelt“ nicht bedeuten, dass die Elemente direkt zusammengekoppelt sein müssen. Zwischen den „gekoppelten“ oder „elektrisch gekoppelten“ Elementen sind möglicherweise Zwischenelemente bereitgestellt.
Dies, wie im Folgenden beschrieben, können kleine Blöcke aus Halbleitermaterial sein, auf denen sich eine gegebene Funktionsschaltung herstellen lässt. Integrierte Schaltungen können in großen Chargen auf einem einzigen Wafer aus Electronic-Grade-Silizium oder anderem Halbleitermaterial durch Prozesse wie Fotolithografie produziert werden. Der Wafer kann in viele Stücke geschnitten werden, wobei jedes dieser Stücke als ein „Die“ bezeichnet werden kann. Danach lassen sich einer oder mehrere der vereinzelten Dies in Gehäuse einbauen. Der Gehäuseeinbau kann einschließen, dass der Die an einem Substrat befestigt wird, elektrische Verbindungen zum Die bereitgestellt werden und ein den Die mindestens teilweise einkapselndes Gehäuse bereitgestellt wird.
Bauelemente, die mehrere Halbleiterchips enthalten, d.h. Dies, die eine gegebene Funktionsschaltung beinhalten, werden im Folgenden beschrieben. Es wird angemerkt, dass die Begriffe „Die“, „Halbleiter-Die“, „Chip“ und „Halbleiterchip“ in dieser Beschreibung synonym verwendet werden können. Insbesondere kann ein Die oder ein Halbleiterchip einen Leistungshalbleiter beinhalten. Ein Leistungshalbleiterchip ist ein spezieller Typ eines Halbleiterchips, der so ausgelegt sein kann, dass er signifikante Leistungspegel verarbeiten kann. Leistungshalbleiterchips können vor allem für das Schalten und Steuern von Strömen und/oder Spannungen ausgeführt sein. Sie können implementiert sein als Leistungs-MOSFETs, IGBTs, JFETs, Leistungsbipolartransistoren und Dioden. Leistungshalbleiterchips finden sich zum Beispiel in den meisten Stromquellen, Gleichstromumrichtern und Motorsteuerungen. Leistungshalbleiterchips lassen sich für spezielle Anwendungen wie z.B. Halbbrückenschaltungen übereinander stapeln.
Die hierin beschriebenen Halbleiterchips können von unterschiedlichen Typen sein, können durch unterschiedliche Techniken gefertigt werden und können zum Beispiel integrierte elektrische, elektrooptische oder elektromechanische Schaltungen oder passive Bauteile beinhalten. Die integrierten Schaltungen sind zum Beispiel möglicherweise ausgelegt als integrierte Logikschaltungen, integrierte Analogschaltungen, integrierte Mischsignalschaltungen, integrierte Leistungsschaltungen, Speicherschaltungen oder integrierte passive Bauteile. Des Weiteren sind die Halbleiterchips möglicherweise ausgeführt als sogenannte MEMS (mikroelektromechanische Systeme) und beinhalten möglicherweise mikromechanische Strukturen wie Brücken, Membranen oder Zungenstrukturen. Die Halbleiterchips müssen nicht aus einem speziellen Halbleitermaterial, zum Beispiel Si, SiC, SiGe, GaAs, gefertigt sein und enthalten des Weiteren möglicherweise anorganische und/oder organische Materialien, die keine Halbleiter sind, wie zum Beispiel Isolatoren, Kunststoffe oder Metalle. Außerdem können die Halbleiterchips gehäust oder ungehäust sein.
Insbesondere können Halbleiterchips mit einer vertikalen Struktur eingesetzt werden, das heißt, die Halbleiterchips können derart gefertigt werden, dass elektrische Ströme in einer zu den Hauptflächen der Halbleiterchips senkrechten Richtung fließen können. Ein Halbleiterchip mit einer vertikalen Struktur kann Elektroden auf seinen zwei Hauptflächen aufweisen, das heißt auf seiner Oberseite und seiner Unterseite. Insbesondere können Leistungshalbleiterchips eine vertikale Struktur aufweisen und können Lastelektroden auf beiden Hauptflächen aufweisen. Die vertikalen Leistungshalbleiterchips sind zum Beispiel möglicherweise ausgeführt als Leistungs-MOSFETs (Metall-Oxid-Halbleiter-Feldeffekttransistoren), IGBTs (Bipolartransistoren mit isolierter Gate-Elektrode), JFETs (Sperrschichtfeldeffekttransistoren), Leistungsbipolartransistoren oder Dioden. Beispielhaft können sich die Source-Elektrode und die Gate-Elektrode eines Leistungs-MOSFETs auf einer Fläche befinden, während die Drain-Elektrode des Leistungs-MOSFETs auf der anderen Fläche angeordnet sein kann. Zusätzlich können die hierin beschriebenen Bauelemente integrierte Schaltungen beinhalten, die zum Steuern der integrierten Schaltungen der Leistungshalbleiterchips ausgeführt sind.
Die Halbleiterchips können Kontaktstellen (oder Kontaktelemente oder Anschlüsse) aufweisen, über die sich ein elektrischer Kontakt zu den in den Halbleiterchips beinhalteten integrierten Schaltungen aufbauen lässt. Die Kontaktstellen können eine oder mehrere Metallschichten beinhalten, die auf das Halbleitermaterial aufgetragen werden können. Die Metallschichten können mit einer beliebigen gewünschten geometrischen Form und einer beliebigen gewünschten Materialzusammensetzung gefertigt werden. Die Metallschichten sind zum Beispiel möglicherweise als eine Fläche bedeckende Schicht ausgebildet. Als Material können beliebige gewünschte Metalle oder Metalllegierungen, zum Beispiel Aluminium, Titan, Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom oder Nickel-Vanadium, verwendet werden. Die Metallschichten müssen nicht homogen oder aus nur einem Material gefertigt sein, das heißt, verschiedene Zusammensetzungen und Konzentrationen der in den Metallschichten enthaltenen Materialien sind möglich.
Eine oder mehrere Metallschichten in der Form von Leiterbahnen (oder Leiterschienen) können bereitgestellt sein und können elektrisch an den Halbleiterchip gekoppelt sein. Die Metallschichten werden zum Beispiel möglicherweise verwendet, um eine Umverteilungsschicht zu produzieren. Die Leiterbahnen können als Verdrahtungsschichten gebraucht werden, um einen elektrischen Kontakt zu den Halbleiterchips von außerhalb des Bauelements aufzubauen und/oder um einen elektrischen Kontakt zu anderen Halbleiterchips und/oder Komponenten, die im Bauelement enthalten sind, aufzubauen. Die Leiterbahnen können die Kontaktstellen der Halbleiterchips an die externen Kontaktstellen koppeln. Die Leiterbahnen können mit einer beliebigen gewünschten geometrischen Form und einer beliebigen gewünschten Materialzusammensetzung gefertigt werden. Als Material können beliebige gewünschte Metalle, zum Beispiel Aluminium, Nickel, Palladium, Silber, Zinn, Gold oder Kupfer, oder Metalllegierungen verwendet werden. Die Leiterbahnen müssen nicht homogen oder aus nur einem Material gefertigt sein, das heißt, verschiedene Zusammensetzungen und Konzentrationen der in den Leiterbahnen enthaltenen Materialien sind möglich. Des Weiteren können die Leiterbahnen über oder unter oder zwischen elektrisch isolierenden Schichten angeordnet sein.
Die unten beschriebenen Bauelemente können externe Kontaktstellen (oder externe Kontaktelemente) beinhalten, die eine beliebige Form und eine beliebige Größe haben können. Die externen Kontaktstellen können von außerhalb der Bauelemente zugänglich sein und können somit ermöglichen, dass von außerhalb der Bauelemente ein elektrischer Kontakt zu den Halbleiterchips aufgebaut wird. Die externen Kontaktstellen können aus einem beliebigen gewünschten elektrisch leitenden Material zusammengesetzt sein, zum Beispiel aus einem Metall, etwa Kupfer, Aluminium oder Gold, einer Metalllegierung oder einem elektrisch leitenden organischen Material. Die externen Kontaktstellen können durch Abschnitte der Metallschichten ausgebildet sein. Auf den externen Kontaktstellen kann Lötmaterial wie Lötkugeln oder Lötkontakthügel abgeschieden werden.
Die Halbleiterchips oder mindestens Teile der Halbleiterchips können mit einem Einkapselungsmaterial bedeckt sein, das elektrisch isolierend sein kann und das einen Einkapselungskörper bilden kann. Das Einkapselungsmaterial beinhaltet zum Beispiel möglicherweise ein Prepreg und/oder ein Harz und/oder ein Laminat.
Die hierin beschriebenen Bauelemente können mindestens eine Montageoberfläche beinhalten. Die Montageoberfläche kann dazu dienen, das Bauelement auf eine andere Komponente, zum Beispiel eine Platine, etwa eine Leiterplatte (PCB), zu montieren. Externe Kontaktelemente und insbesondere externe Kontaktoberflächen können auf der Montageoberfläche aufgebracht sein, damit das Bauelement elektrisch an die Komponente, auf der das Bauelement montiert ist, gekoppelt werden kann. Lotabscheidungen wie Lötkugeln oder andere zweckmäßige Verbindungselemente können verwendet werden, um eine elektrische und insbesondere eine mechanische Verbindung zwischen dem Bauelement und der Komponente, auf der das Bauelement montiert ist, herzustellen.
Das unten mit Bezug auf die 1 bis 10 beschriebene Verfahren kann als „Einbettungsprozess“ bezeichnet werden.
Die 1 bis 10 veranschaulichen schematisch Querschnittsansichten eines Verfahrens zum Bereitstellen eines Kernschichtgehäuses, das Halbleiterchips mit unterschiedlicher Größe und Ausbildung einbettet.
1 veranschaulicht schematisch einen beispielhaften Lithografievorgang 100. Ein Grundmaterial kann eine plattierte leitende Folie 103 auf einem Träger 101 sein, etwa eine Folie 103 aus Cu (Kupfer) auf einem Träger 101 aus Al (Aluminium). In einem Beispiel hat die Platte (engl. panel) möglicherweise eine Größe von ungefähr 400 mm × 300 mm. Die Dicke der Cu-Folie lässt sich gemäß der Die-Dicke auswählen und kann eine beispielhafte Dicke im Bereich zwischen 50 µm (Mikrometer) und 80 µm (Mikrometer) aufweisen. In einem Beispiel kann der Al-Träger 101 eine Dicke von 100 µm (Mikrometer) aufweisen. In einem Beispiel kann der Al-Träger 101 eine Dicke zwischen 50 µm (Mikrometer) und 200 µm (Mikrometer) aufweisen.
Der erste Prozessschritt kann eine Laminierung eines Lötresists 105 sein. Nach der Laminierung kann der Resist 105 mittels eines Maskenausrichters oder LDI (Laser Direct Imaging) freigelegt werden. Nach der Freilegung kann der Resist 105 entwickelt und von Sägestraßen 107 und einer Fläche 109 entfernt werden, in denen bzw. der Dies bei einem späteren Prozessschritt eingebettet werden können. Falls erforderlich, kann der Resist 105 auch von den Flächen entfernt werden, in denen bei einem späteren Prozessschritt zusätzliche Öffnungen erforderlich sind, zum Beispiel zum Bereitstellen von Durchkontaktierungen.
In einem Beispiel ist die Folie 103 möglicherweise eine Metallfolie, etwa eine Folie aus Kupfer (Cu), eine Folie aus Aluminium (Al), eine Folie aus Silber (Ag), eine Folie aus Nickel (Ni), eine Folie aus Palladium (Pd), eine Folie aus Gold (Au) oder eine mehrschichtige Folie, die eine Kombination aus solchen Metallen beinhaltet, z.B. eine der folgenden: Ni, Pd und Au; Ni und Pd; Ni und Au; Ni, Pd, Ag und Au; Cu, Pd und Ni. Der Träger 101 kann eine Cu- oder eine Al-Folie oder ein Stahlträger mit einer Dicke von etwa 40 bis etwa 200 µm (Mikrometer) sein. Auf der oberen Oberfläche kann die Funktionsfolie 103 elektroplattiert sein. In anderen Beispielen hat die Cu- oder die Al-Folie möglicherweise eine beispielhafte Dicke von etwa 35 bis 60 µm (Mikrometer), 35 bis 80 µm (Mikrometer), 25 bis 70 µm (Mikrometer), 50 bis 90 µm (Mikrometer), 45 bis 60 µm (Mikrometer), 25 bis 80 µm (Mikrometer), 10 bis 100 µm (Mikrometer), 5 bis 200 µm (Mikrometer), 35 bis 200 µm (Mikrometer), 5 bis 300 µm (Mikrometer), 5 bis 400 µm (Mikrometer) oder andere Werte. In einem Beispiel ist möglicherweise eine dünne, plattierte (z.B. Chrom-)Ablöseschicht (in 1 nicht gezeigt) zwischen der Funktionsfolie 103 und dem Träger 101 angeordnet. Diese Ablöseschicht kann zum einfachen Entfernen des Trägers durch Abschälung nach den späteren Prozessschritten verwendet werden.
2 veranschaulicht schematisch einen beispielhaften Vorgang 200 einer Ätzung.
Nach dem Fotolithografieprozess 100 können erste Öffnungen 209 gefertigt werden, zum Beispiel mittels eines selektiven Cu-Ätzprozesses 200. Die ersten Öffnungen 209 können für dikke Komponenten bereitgestellt werden, die bei einem späteren Prozessschritt innerhalb der ersten Öffnungen 209 eingebettet werden können. Ebenso können die zweiten Öffnungen 207 für die Sägestraßen geätzt werden. In einem anderen Beispiel lässt sich die Ätzung 200 abhängig von der Verfahrenschemie in zwei Phasen durchführen, sodass der Hohlraum in der ersten Phase mit hoher Geschwindigkeit und einem aggressiven (nicht selektiven) Ätzmittel „halb geätzt“ wird und die letzten 5 bis 10 µm (Mikrometer) in der zweiten Phase mit einem langsameren, jedoch selektiven Ätzmittel geätzt werden können. Die letzte Phase bei diesem Prozessschritt können die Fotoresistentfernung und die Reinigung der Folie 103 sein.
Eine Platte, wie nach dem Ätzvorgang 200 produziert, kann mehrere erste Öffnungen 209 für die dicken Komponenten und mehrere zweite Öffnungen 207 für die Sägestraßen beinhalten. Die Öffnungen 207, 209 können in einer Gitterausbildung auf der Platte angeordnet sein. In einem Beispiel ist jedes Element des Gitters, das eine erste Öffnung 209 beinhaltet, möglicherweise von Elementen des Gitters ohne eine erste Öffnung 209 umgeben.
3 veranschaulicht schematisch einen beispielhaften Vorgang 300 einer Bondung. Dies 301 können an den Cu-Steg, d.h. eine nicht entfernte, z.B. nicht geätzte, Oberfläche der Cu-Folie 103, gebondet werden, indem zum Beispiel ein Diffusionslötprozess verwendet wird. In 3 ist ein einziger Halbleiterchip 301 abgebildet, der sich an eine nicht geätzte Oberfläche der Cu-Folie 103 bonden lässt. Andere Befestigungsprozesse wie Diffusionsbonden, Löten, Leitklebebefestigung, Ultraschallbonden, Thermokompression können alternativ oder zusätzlich verwendet werden.
Für den Fall, dass ein Die-Bonder verwendet wird, kann die große Platte, wie oben beschrieben, auf Leiterrahmengröße (engl. leadframe) zugeschnitten werden. In einem beispielhaften Prozess ist die Plattenseite möglicherweise dieselbe wie diejenige, die bei PCB-Prozessen verwendet wird. Zusätzlich zum Die-Bondprozess kann ein Chargen-Die-Befestigungsprozess verwendet werden. Falls die dünnen Dies keine Rückseitenverbindung erfordern, kann ein Isolierkleber-Die-Bondprozess verwendet werden. Ein erster Halbleiterchip 301, wie in 3 abgebildet, wird möglicherweise „dünner Die“ oder „dünner Halbleiterchip“ genannt, denn seine Dicke ist möglicherweise kleiner als die eines zweiten Halbleiterchips 401, wie unten mit Bezug auf die 4 bis 10 beschrieben. Letzterer wird in dieser Offenbarung möglicherweise „dicker Die“ oder „dicker Halbleiterchip“ genannt.
4 veranschaulicht schematisch einen beispielhaften Vorgang 400 einer Die-Befestigung. Wenngleich 4 einen dünnen Die 301 und zwei dicke Dies 401 veranschaulicht, können dünne Dies 301 und dicke Dies 401 auch in beliebiger anderer Anzahl am Träger 101 oder an der Folie 103 befestigt werden, zum Beispiel ein dicker Die und zwei dünne Dies, ein dünner Die und ein dicker Die, zwei dünne Dies allein, zwei dicke Dies allein oder eine beliebige andere Kombination. Die dikken Dies 401 können innerhalb des Hohlraums 209 in der Cu-Folie 103 montiert und an die Aluminiumfolie 101 gebondet werden, z.B. mittels eines isolierenden Klebers 403. Der Kleber 403 kann z.B. mittels eines tintenstrahlartigen Dispensers innerhalb des Hohlraums 209 verteilt werden. Die dikken Dies 401 können mittels einer Hochgeschwindigkeits- und -präzisionsbestückungsmaschine über dem Klebstoff 403 montiert werden. Der Klebstoff 403 kann mittels eines Reflow- oder Chargenofens ausgehärtet werden. Die Ausrichtmarken für die Verteilung des Klebstoffs 403 und die Komponentenplatzierung können zeitgleich mit dem Hohlraumätzprozess 200, wie oben mit Bezug auf 2 beschrieben, gefertigt werden. In einem Beispiel lässt sich der Klebstoff 403 auf der Waferrückseite vorher auftragen, z.B. mittels eines DAF (Die Attach Film) vor dem Die-Befestigungsprozess 400. Der Zweck des Klebstoffs 403 besteht möglicherweise entweder darin, die Dies 401 an ihrer richtigen Stelle „temporär“ zu fixieren, falls die Rückseite später durch Plattieren mit der Leiterschicht 103 verbunden wird, oder darin, die Dies 401 zu fixieren und von der Leiterschicht 103 zu isolieren, z.B. wie in dem Fall, in dem die Dies 401 als Steuer- oder Treiber-Dies 401 dienen.
5 veranschaulicht schematisch einen beispielhaften Vorgang 500 einer Bildung einer Schichtung. Nachdem alle Dies 301, 401 entweder an die Oberfläche der Cu-Folie 103, z.B. durch Diffusionslöten oder Isolierkleber-Die-Befestigung für die dünnen Dies 301, oder innerhalb des geätzten Hohlraums 209, z.B. durch Isolierkleber-Die-Befestigung für die dicken Dies 401, gebondet worden sind, können die Dies in einer Materialschicht oder einer Kernschicht eingebettet werden, z.B. mittels eines Materials für eine Leiterplatte (PCB), das für den unten beschriebenen Laminierprozess vorzubereiten ist. Eine beispielhafte Schichtung enthält z.B. möglicherweise die untere Cu/Al-Folie 101, 103 mit gebondeten Dies 301, 401, zwei oder mehr Schichten aus strukturierten Prepregs 501, 503 und eine obere Cu/Al-Folie 505, 507. Die Prepreg-Schichten 501, 503 werden z.B. möglicherweise mit einem UV-Laserschneideprozess strukturiert. Mindestens eine erste (oder untere) Prepreg-Schicht 501 kann Hohlräume für alle Komponenten und auch für alle notwendigen Pinlöcher enthalten. Mindestens eine zweite (oder obere) Prepreg-Schicht 503 kann nur die erforderlichen Pinlöcher enthalten. Um die Wölbung zu minimieren und die Struktur so symmetrisch wie möglich zu machen, ist die obere Metallfolie 505, 507 zum Beispiel möglicherweise eine Cu-Schicht 505 mit einer Dicke von etwa 9 µm (Mikrometer) bis etwa 12 µm (Mikrometer) über einem Al-Träger 507 mit einer Dicke von etwa 100 µm (Mikrometer). In einem Beispiel haben die obere Al-Schicht 507 und die Cu-Schicht 505 möglicherweise die gleiche Dicke wie in der unteren Cu/Al-Schicht 103, 101, an welche die Dies 301, 401 gebondet sind.
Die Anzahl der Isolierschichten oder Prepregs kann von den Die-Dicken abhängen. In einem Beispiel können die Isolierschichten teilweise oder ganz Harzfolien sein. In einem weiteren Beispiel können die Isolierschichten teilweise oder ganz Laminate sein, die z.B. mittels Klebstoffen zusammengefügt sind. In noch einem anderen Beispiel sind die Isolierschichten teilweise oder ganz möglicherweise Harzfolien und Laminate (z.B. Cu-Folie – Harz-(Bond-)Film – Laminat – Harz-(Bond-)Film – Cu-Folie). In einem Beispiel sind die Folien und die Prepreg-Materialien möglicherweise Materialien für eine Leiterplatte (PCB), wie z.B. bei der Großserien-HDI(High-Density Interconnect)-PCB-Produktion verwendet.
6 veranschaulicht schematisch einen beispielhaften Laminiervorgang 600 der in 5 abgebildeten Plattenschichtung. Die Plattenschichtung kann mittels einer PCB-Vakuumlaminierpresse laminiert werden. Während einer ersten Phase im Laminierzyklus kann das Harz im B-Zustand in den in 5 abgebildeten Prepreg-Schichten 501, 503 „schmelzen“ und kann alle Hohlräume an der strukturierten Cu-Schicht 103 und um die Komponenten 301, 401 herum füllen. Die Temperatur kann dann über die Temperatur steigen, bei welcher der Aushärtungs-/Vernetzungsprozess beginnt, und kann weiter steigen, bis das resultierende Polymer 601 ganz ausgehärtet ist.
7 veranschaulicht schematisch einen Trägerentfernungsvorgang 700. Nach dem in 6 abgebildeten Laminiervorgang 600 können die Trägerschichten 101, 507 entfernt werden, zum Beispiel mittels eines Ätzprozesses. Für den Fall, dass die Trägerfolien 101, 507 aus Aluminium bestehen, kann die Ätzung z.B. mittels einer erhitzten Ätzlösung aus Natriumhydroxid (z.B. 50–70g/l NaOH) erfolgen, zum Beispiel bei einer Temperatur von etwa 70°C. Diese Ätzlösung kann selektiv sein, ohne die Cu-Schicht(en) 103, 505 oder die eingebetteten Dies 301, 401 zu beschädigen.
In einem Beispiel lassen sich die Träger 101, 507 durch Abschälung (z.B. für einen Cu-Träger) oder durch Verwendung eines Nassätzprozesses (z.B. für einen Al-Träger) entfernen. Für den Fall, dass die Cu-Folie 103 auf einem Cu-Träger 101 angeordnet ist, kann die Abschälung nach der Laminierung mit relativ geringer Kraft durchgeführt werden. Für den Fall, dass die Trägerfolien 103, 505 aus Aluminium bestehen, können diese durch Ätzen, wie oben beschrieben, entfernt werden. Eine Platte nach dem Trägerentfernungsvorgang 700 kann mehrere Halbleiterchips 301, 401 beinhalten, die in einer Gitterausbildung angeordnet sein können.
8 veranschaulicht schematisch einen beispielhaften Vorgang 800 einer Kontaktlochfertigung (oder Via-Fertigung). Die Mikrokontaktlöcher 801 zur Chipvorderseite 810 von dicken Komponenten 401 und dünnen Komponenten 301 lassen sich in zwei Phasen fertigen. In einer ersten Phase kann die Oberfläche mit dem Fotoresist beschichtet und er kann dann geöffnet werden, z.B. mittels eines Lithografieprozesses und eines Entwicklungsprozesses. Die Mikrokontaktloch-Öffnungen 801 zur Keim-Cu-Schicht können geätzt werden, z.B. mittels eines Nassätzprozesses. Nach dem Ätzprozess kann das ausgehärtete Prepreg-Harz 601 von den Mikrokontaktloch-Öffnungen 801 entfernt werden, z.B. mittels eines CO₂-Laserbohrprozesses, bei dem sich das übrige Cu als Maske verwenden lässt. In der zweiten Phase kann die Chiprückseite 820 der dicken Komponenten 401 geöffnet werden, z.B. mittels eines CO₂-Laserbohrprozesses.
9 veranschaulicht schematisch einen beispielhaften Vorgang 900 einer Plattierung. Die Chipvorderseite 810 von allen, d.h. dünnen Komponenten 301 und dicken Komponenten 401 und die Rückseite 820 der dicken Komponenten 401, falls die Rückseitenverbindung erforderlich ist, lassen sich mit den Leiterschichten 505, 103 verbinden, z.B. indem zuerst eine dünne Keimschicht plattiert wird, zum Beispiel indem ein Prozess einer stromlosen Kupferplattierung verwendet und dann mit dem Prozess einer elektrochemischen Plattierung fortgefahren wird.
Nach dem Plattierprozess kann die Vorderseite 810 der dünnen und der dicken Komponenten 301, 401 elektrisch und metallurgisch mit der Kupferfolie 505 verbunden werden und die Rückseite 820 der dicken Dies 401 kann mit der eingebetteten Cu-Struktur 103 verbunden werden.
10 veranschaulicht schematisch einen beispielhaften Vorgang 1000 einer Leiterstrukturierung. Die Leiterstruktur lässt sich mittels eines DES-Prozesses fertigen, wie im Folgenden beschrieben. Zuerst können beide Seiten der Platte mit einem Fotoresist beschichtet werden. Der freigelegte und entwickelte Fotoresist kann während des Ätzprozesses als Maske verwendet werden, um ein obere Leiterstruktur 1001 über der Vorderseite 810 der Komponenten 301, 401 auszubilden und/oder um ein untere Leiterstruktur 1003 über der Rückseite 820 der Komponenten 301, 401 auszubilden. In einem Beispiel kann ein Strukturplattierungsprozess zusätzlich zu einem Plattenplattierungsprozess verwendet werden.
In weiteren Beispielen, in denen möglicherweise mehr Leitungsführungskapazität (engl. routing capability) benötigt wird, können auf eine oder beide Seiten der Baugruppe zusätzliche Prepreg-Schichten laminiert werden. Nachdem alle PCB-Prozesse abgeschlossen worden sind, können beide Seiten der Platte mit einer Lötmaske beschichtet werden. Weitere Prozessschritte sind möglicherweise eine Oberflächenschlussbearbeitung, eine Lötkontakthügelerzeugung und eine Gehäusetrennung.
Ein Verfahren mit Bezug auf die Prozessblöcke Lithografie 100, Ätzen 200 und Bonden 300, wie oben hinsichtlich der 1, 2 und 3 beschrieben, kann Bereitstellen einer an einem Träger 101 befestigten elektrisch leitenden Folie 103, Freilegen mindestens eines Abschnitts des Trägers 101 durch Entfernen mindestens eines Abschnitts der elektrisch leitenden Folie 103 und Befestigen eines ersten Halbleiterchips 301 an einem nicht entfernten Abschnitt der elektrisch leitenden Folie 103 beinhalten. Der erste Halbleiterchip 301 kann eine erste Kontaktstelle, z.B. eine Source- oder eine Gate-Elektrode, die über einer ersten Fläche des ersten Halbleiterchips 301 angeordnet ist, und eine zweite Kontaktstelle, z.B. eine Drain-Elektrode, die über einer zweiten Fläche des ersten Halbleiterchips 301 angeordnet ist, beinhalten. Die zweite Kontaktstelle kann elektrisch und/oder thermisch an die elektrisch leitende Folie 103 gekoppelt sein.
Ein Verfahren mit Bezug auf die Prozessblöcke Lithografie 100, Ätzen 200, Bonden 300 und Plattieren 900, wie oben hinsichtlich der 1, 2, 3 und 9 beschrieben, kann zusätzlich Ausbilden einer ersten elektrisch leitenden Folie 505 über dem ersten Halbleiterchip 301 beinhalten. Die erste Kontaktstelle 901 kann elektrisch an die elektrisch leitende Folie 103 gekoppelt sein, z.B. durch einen Durchkontakt, der in den 1 bis 10 nicht abgebildet ist.
Das Verfahren kann weiter mindestens teilweises Einbetten des ersten Halbleiterchips 301 in einer nicht leitenden Schicht 601 zwischen dem Träger 101 und der ersten elektrisch leitenden Schicht 505 beinhalten.
Das Befestigen des ersten Halbleiterchips 301 an der elektrisch leitenden Folie 103 kann eine der folgenden Verbindungstechniken beinhalten: Löten, Diffusionslöten, Diffusionsbonden, Leitklebebonden, Ultraschallbonden und Thermokompression. In einem Beispiel beinhaltet das Entfernen des mindestens einen Abschnitts der elektrisch leitenden Folie 103 möglicherweise Verwenden eines ersten selektiven Ätzmittels, das für die Ätzung der elektrisch leitenden Folie 103 ausgeführt ist. In einem Beispiel beinhaltet das Verfahren möglicherweise Entfernen des Trägers 101 nach dem Einbetten des ersten Halbleiterchips 301 in der nicht leitenden Schicht 601. In einem Beispiel beinhaltet das Entfernen des Trägers 101 möglicherweise Verwenden eines zweiten selektiven Ätzmittels, das für die Ätzung des Trägers 101 ausgeführt ist. In einem Beispiel kontaktiert die elektrisch leitende Folie 103 möglicherweise den Träger 101 und eine Ätzrate der elektrisch leitenden Folie 103 weicht möglicherweise von einer Ätzrate des Trägers 101 ab. In einem Beispiel ist möglicherweise eine Ätzstoppschicht zwischen der elektrisch leitenden Folie 103 und dem Träger 101 angeordnet.
In einem Beispiel beinhaltet das Verfahren möglicherweise Befestigen eines zweiten Halbleiterchips 401 an einem freigelegten Abschnitt des Trägers 101. Der zweite Halbleiterchip 401 beinhaltet möglicherweise eine erste Kontaktstelle 901, die über einer ersten Fläche des zweiten Halbleiterchips 401 angeordnet ist, und eine zweite Kontaktstelle 820, die über einer zweiten Fläche des zweiten Halbleiterchips 401 gegenüber der ersten Fläche angeordnet ist. Die zweite Kontaktstelle 820 kann temporär am Träger 101 fixiert sein.
Ein Verfahren mit Bezug auf die Prozessblöcke Lithografie 100, Ätzen 200, Bonden 300 und Die-Befestigung 400, wie oben hinsichtlich der 1, 2, 3 und 4 beschrieben, kann Bereitstellen einer an einem Träger 101 befestigten elektrisch leitenden Folie 103, Freilegen mindestens eines Abschnitts des Trägers 101 durch Entfernen mindestens eines Abschnitts der elektrisch leitenden Folie 103 und Befestigen eines ersten Halbleiterchips 301 an einem nicht entfernten Abschnitt der elektrisch leitenden Folie 103 und Befestigen eines zweiten Halbleiterchips 401 an einem freigelegten Abschnitt des Trägers 101 beinhalten. Eine erste Fläche des ersten Halbleiterchips 301, die in eine erste Richtung gegenüber dem Träger 101 zeigt, und eine erste Fläche des zweiten Halbleiterchips 401, die in die erste Richtung zeigt, können sich ungefähr auf einer selben Höhe befinden, wie unten mit Bezug auf 11 weiter beschrieben.
In einem Beispiel ist eine Höhendifferenz zwischen der ersten Fläche des ersten Halbleiterchips 301 und der ersten Fläche des zweiten Halbleiterchips 401 möglicherweise kleiner als 40 µm (Mikrometer), insbesondere kleiner als 10 µm (Mikrometer). In einem Beispiel liegt eine Dicke des ersten Halbleiterchips 301 möglicherweise in einem Bereich zwischen 30 µm (Mikrometer) und 150 µm (Mikrometer). In einem Beispiel liegt eine Dicke des zweiten Halbleiterchips 401 möglicherweise in einem Bereich zwischen 150 µm (Mikrometer) und 550 µm (Mikrometer).
In einem Beispiel beinhaltet das Verfahren möglicherweise Einbetten des ersten Halbleiterchips 301 und des zweiten Halbleiterchips 401 in mindestens einer ersten Materialschicht 501, die Hohlräume beinhaltet, die Positionen des ersten Halbleiterchips 301 und des zweiten Halbleiterchips 401 entsprechen, und Bedecken des ersten Halbleiterchips 301 und des zweiten Halbleiterchips 401 durch mindestens eine zweite Materialschicht 503, wie mit Bezug auf 5 oben veranschaulicht. In einem Beispiel beinhalten die mindestens eine erste Materialschicht 501 und/oder die mindestens eine zweite Materialschicht 503 möglicherweise eine Glasfaserverstärkung. In einem Beispiel beinhaltet die mindestens eine erste Materialschicht 501 möglicherweise ein Pressharz oder einen Film aus gefülltem Polymer.
11 veranschaulicht schematisch eine Querschnittsansicht eines Gehäuses 1100, das einen ersten Halbleiterchip 301 und einen zweiten Halbleiterchip 401 beinhaltet.
Das Gehäuse oder Bauelement 1100 kann einen ersten Halbleiterchip 301 mit einer ersten Fläche, die in eine erste Richtung 1198 zeigt, und einer zweiten Fläche, die in eine zur ersten Richtung 1198 entgegengesetzte zweite Richtung 1199 zeigt, beinhalten. Das Bauelement 1100 kann einen zweiten Halbleiterchip 401 beinhalten, der sich seitlich außerhalb von einer Außenlinie des ersten Halbleiterchips 301 befindet. Der zweite Halbleiterchip 401 kann eine erste Fläche, die in die erste Richtung 1198 zeigt, d.h. in dieselbe Richtung wie der erste Halbleiterchip 301, und eine zweite Fläche, die in die zweite Richtung 1199 zeigt, d.h. in dieselbe Richtung wie der erste Halbleiterchip 301, aufweisen. Die erste Fläche des ersten Halbleiterchips 301 und die erste Fläche des zweiten Halbleiterchips 401 können auf ungefähr einer selben Höhenebene angeordnet sein, z.B. einer ersten Höhenebene 1140, wie in 11 abgebildet. Die zweite Fläche des ersten Halbleiterchips 301 und die zweite Fläche des zweiten Halbleiterchips 401 können auf unterschiedlichen Höhenebenen angeordnet sein, z.B. auf einer zweiten Höhenebene 1130 bzw. einer dritten Höhenebene 1120, wie in 11 abgebildet.
In einem Beispiel kann eine erste strukturierte, elektrisch leitende Schicht 1121 über der ersten Fläche des ersten Halbleiterchips 301 und über der ersten Fläche des zweiten Halbleiterchips 401 angeordnet sein. Die erste strukturierte, elektrisch leitende Schicht 1121 kann elektrisch über ein erstes Mikrokontaktloch 1118 an eine erste Kontaktstelle 1123, z.B. eine Source- oder eine Gate-Elektrode, des ersten Halbleiterchips 301 und über ein zweites Mikrokontaktloch 1116 an eine erste Kontaktstelle 1125, z.B. eine Source- oder eine Gate-Elektrode, des zweiten Halbleiterchips 401 gekoppelt sein. Das erste Mikrokontaktloch 1118 und das zweite Mikrokontaktloch 1116 können ungefähr eine gleiche Dicke aufweisen.
In einem Beispiel beinhaltet der erste Halbleiterchip 301 möglicherweise einen Leistungshalbleiter und ist möglicherweise dünner als der zweite Halbleiterchip 401. Der zweite Halbleiterchip 401 kann einen Leistungshalbleiter oder einen Treiberhalbleiter beinhalten.
In einem Beispiel beinhaltet die zweite Fläche des ersten Halbleiterchips 301 möglicherweise eine metallurgische Verbindung 1114, um eine zweite Kontaktstelle 1127, z.B. eine Drain-Elektrode, die über der zweiten Fläche des ersten Halbleiterchips 301 angeordnet ist, elektrisch und/oder thermisch an eine zweite strukturierte, elektrisch leitende Schicht 1103 zu koppeln. Die zweite Fläche des zweiten Halbleiterchips 401 beinhaltet möglicherweise eine plattierte Verbindung 1110, um eine zweite Kontaktstelle 1129, z.B. eine Drain-Elektrode, die über der zweiten Fläche des zweiten Halbleiterchips 401 angeordnet ist, elektrisch an die zweite strukturierte, elektrisch leitende Schicht 1103 zu koppeln.
In einem Beispiel sind der erste Halbleiterchip 301 und der zweite Halbleiterchip 401 möglicherweise mindestens teilweise eingebettet in einer nicht leitenden Schicht 1101 zwischen der ersten strukturierten, elektrisch leitenden Schicht 1121, die über den ersten Flächen des ersten Halbleiterchips 301 und des zweiten Halbleiterchips 401 angeordnet ist, und der zweiten strukturierten, elektrisch leitenden Schicht 1103, die über den zweiten Flächen des ersten Halbleiterchips 301 und des zweiten Halbleiterchips 401 angeordnet ist. In einem Beispiel sind die Seitenwände 1142 des Gehäuses 1100 möglicherweise frei von leitendem Material.
Zum Bereitstellen externer Kontakte zu den Kontaktstellen 1123, 1127, 1125, 1129 der Halbleiterchips 301, 401 können auf der ersten strukturierten, elektrisch leitenden Schicht 1121 Kontakthöcker 1105 angeordnet sein. Auf der ersten strukturierten, elektrisch leitenden Schicht 1121 kann eine Isolierschicht 1107 angeordnet sein, um das Bauelement 1100 nach außen zu isolieren, sodass nur die Kontakthöcker 1105 extern zugänglich sind. In einem Beispiel sind Durchkontakte 1112 möglicherweise durch die nicht leitende Schicht 1101 angeordnet, um die erste strukturierte, elektrisch leitende Schicht 1121 mit der zweiten strukturierten, elektrisch leitenden Schicht 1103 elektrisch zu verbinden.
In einer ersten beispielhaften Ausführung kann das Bauelement 1100 ein Gehäuse sein, das zwei unterschiedlich dicke Leistungshalbleiterchips beinhalten kann. In einer zweiten beispielhaften Ausführung kann das Bauelement 1100 ein Gehäuse sein, das einen Leistungshalbleiterchip und einen Treiberchip oder einen Logikchip oder einen Steuerchip beinhalten kann, wobei der Leistungshalbleiterchip möglicherweise dünner als Letzterer ist. In einer dritten beispielhaften Ausführung kann das Bauelement 1100 ein Gehäuse sein, das zwei unterschiedlich dicke Leistungshalbleiterchips und einen Treiberchip oder einen Logikchip oder einen Steuerchip beinhalten kann, wobei seine Dicke ungefähr der Dicke des dickeren der zwei Leistungshalbleiterchips entsprechen kann. Der Logikchip kann zum Beispiel einen Schaltlogikhalbleiter, einen Netzwerkhalbleiter oder einen Kommunikationsterminalhalbleiter beinhalten.
Das Bauelement 1100 kann eine Materialschicht 1101 beinhalten, in welcher der erste Halbleiterchip 301 und der zweite Halbleiterchip 401 mindestens teilweise eingebettet sein können. Die Materialschicht 1101 kann ein Prepreg und/oder ein Harz und/oder ein Laminat und/oder ein Epoxid und/oder ein gefülltes Epoxid und/oder Glasfasern und/oder ein Imid und/oder ein Duroplast und/oder ein Thermoplast und/oder eine beliebige andere Isolierschicht beinhalten.
Das Bauelement 1100 kann mittels des Prozesses der „Einbettung“, wie oben mit Bezug auf die 1 bis 10 beschrieben, gefertigt werden.
12 veranschaulicht schematisch ein Verfahren 1200 zum Befestigen eines Halbleiterchips an einer elektrisch leitenden Folie. Das Verfahren 1200 kann einen Vorgang 1201 zum Bereitstellen einer an einem Träger befestigten elektrisch leitenden Folie beinhalten. Das Verfahren 1200 kann einen Vorgang 1202 zum Freilegen mindestens eines Abschnitts des Trägers durch Entfernen mindestens eines Abschnitts der elektrisch leitenden Folie beinhalten. Das Verfahren 1200 kann einen Vorgang 1203 zum Befestigen eines ersten Halbleiterchips an einem nicht entfernten Abschnitt der elektrisch leitenden Folie beinhalten, wobei der erste Halbleiterchip eine erste Kontaktstelle, die über einer ersten Fläche des ersten Halbleiterchips angeordnet ist, und eine zweite Kontaktstelle, die über einer zweiten Fläche des ersten Halbleiterchips angeordnet ist, beinhalten kann und wobei die zweite Kontaktstelle elektrisch und/oder thermisch an die elektrisch leitende Folie gekoppelt sein kann. Das Verfahren 1200 kann einen Vorgang 1204 zum Ausbilden einer ersten elektrisch leitenden Schicht über dem ersten Halbleiterchip beinhalten, wobei die erste Kontaktstelle elektrisch an die erste elektrisch leitende Folie gekoppelt sein kann.
Der Vorgang 1201 und der Vorgang 1202 können den Prozessblökken Lithografie 100 und Ätzen 200 entsprechen, wie oben mit Bezug auf die 1 bis 2 beschrieben. Der Vorgang 1203 kann dem Prozessblock Bonden 300 entsprechen, wie oben mit Bezug auf 3 beschrieben. Der Vorgang 1204 kann den Prozessblöcken Plattieren 900 und Strukturieren 1000 entsprechen, wie oben mit Bezug auf die 9 und 10 beschrieben.
13 veranschaulicht schematisch ein Verfahren 1300 zum Befestigen von zwei unterschiedlich dicken Halbleiterchips an einer elektrisch leitenden Folie. Das Verfahren 1300 kann einen Vorgang 1301 zum Bereitstellen einer an einem Träger befestigten elektrisch leitenden Folie beinhalten. Das Verfahren 1300 kann einen Vorgang 1302 zum Freilegen mindestens eines Abschnitts des Trägers durch Entfernen mindestens eines Abschnitts der elektrisch leitenden Folie beinhalten. Das Verfahren 1300 kann einen Vorgang 1303 zum Befestigen eines ersten Halbleiterchips an einem nicht entfernten Abschnitt der elektrisch leitenden Folie und zum Befestigen eines zweiten Halbleiterchips an einem freigelegten Abschnitt des Trägers beinhalten. Eine erste Fläche des ersten Halbleiterchips, die in eine erste Richtung gegenüber dem Träger zeigt, und eine erste Fläche des zweiten Halbleiterchips, die in die erste Richtung zeigt, können sich ungefähr auf einer selben Höhe befinden, z.B. innerhalb von ein paar Mikrometern wie 1 bis 3 µm (Mikrometer).
Der Vorgang 1301 und der Vorgang 1302 können den Prozessblökken Lithografie 100 und Ätzen 200 entsprechen, wie oben mit Bezug auf die 1 bis 2 beschrieben. Der Vorgang 1303 kann den Prozessblöcken Bonden 300 und Die-Befestigung 400 entsprechen, wie oben mit Bezug auf die 3 und 4 beschrieben.
Mittels des Prozesses, wie mit Bezug auf die 1 bis 10 beschrieben, können unterschiedlich dicke Dies im selben Gehäuse eingebettet werden. Der hierin offenbarte Prozess kann für eine Großserien- und kostengünstige Produktion genau genug und geeignet sein. Der hierin offenbarte Prozess kann verwendet werden, um Hohlräume mit einem selektiven Ätzprozess genau in einer leitenden Folie, die an einem Träger befestigt ist, z.B. einer Kupferfolie, die an einem Al-Träger befestigt ist, zu fertigen. Der Prozess kann zum Beispiel verwendet werden, um dünne Dies durch Diffusionslöten auf der Oberfläche der Cu-Folie anzubringen und dicke Dies in den Hohlraum, der in die Cu-Folie geätzt ist, zu bonden, sodass die Die-Oberflächen relativ genau auf derselben Höhe positioniert werden können.
Mittels des Prozesses, wie oben mit Bezug auf die 1 bis 10 beschrieben, muss die Oberfläche der Dies nicht unbedingt innerhalb weniger Mikrometer auf einer selben Höhe von der Leiterrahmenoberfläche entfernt sein und es bestehen möglicherweise keine Einschränkungen bezüglich der Dicke der Dies mit Bezug auf die Mikrokontaktlochgrößen. Die dicken Dies müssen nicht unbedingt innerhalb eines genau gefertigten Hohlraums auf einem Leiterrahmen eingebettet werden. Vielmehr können dicke Dies im Gehäuse eingebettet werden, ohne dass die Fertigung des Leiterrahmens dadurch beeinflusst wird.
Vermeidbar wird deshalb eine Fertigung von genau bemessenen Leiterrahmenhohlräumen mit einer genau definierten Tiefe und einer guten Oberflächenqualität zum Diffusionslöten zum Einbetten der dicken Dies. Dadurch können die Ausgestaltungskomplexität reduziert und eine kostengünstige Massenproduktion garantiert werden. Mittels des Prozesses, wie oben beschrieben, können Ansätze wie „Halbätzen“ vermieden werden, bei denen eine schlechtere Oberflächenqualität/-ebenheit und starke Tiefenvariationen und „mechanische/funkenerosive Bearbeitung“ eine Rolle spielen, die zu langsam für eine kostengünstige Massenproduktion von Komponentengehäusen sind.
Mittels des Prozesses, wie oben mit Bezug auf die 1 bis 10 beschrieben, wird eine Fertigung von Hohlräumen mit einer genau vordefinierten Tiefe mittels eines selektiven Ätzprozesses und leitender Folien wie Cu/Al-Folien ermöglicht. Diese Hohlräume können zum Einbetten der dicken Dies verwendet werden, sodass die Oberfläche der dicken Dies und die Oberfläche der dünnen Dies, die auf die Oberfläche der Cu-Folie gebondet werden, ungefähr auf derselben Ebene sein können, wodurch eine Verwendung ähnlicher Prozesse zur Laminierung, zur Mikrokontaktlochfertigung und zur Plattierung ermöglicht wird.
Wenngleich möglicherweise ein konkretes Merkmal oder ein konkreter Aspekt eines Beispiels der Offenbarung mit Bezug auf nur eine von diversen Implementierungen offenbart wurde, kann dieses Merkmal oder dieser Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie möglicherweise für eine beliebige gegebene oder konkrete Anwendung gewünscht wird und vorteilhaft ist. Sofern des Weiteren die Begriffe „beinhalten“, „aufweisen“, „mit“ oder andere Varianten davon entweder in der ausführlichen Beschreibung oder in den Ansprüchen verwendet werden, sollen diese Begriffe ähnlich wie der Begriff „umfassen“ Einschließlichkeit ausdrücken. Des Weiteren versteht es sich, dass Beispiele der Offenbarung in diskreten Schaltungen, teilweise integrierten Schaltungen oder vollständig integrierten Schaltungen oder Programmiermitteln implementiert sein können. Auch soll der Begriff „beispielhaft“ lediglich ein Beispiel und nicht das beste oder optimale Beispiel bezeichnen. Auch versteht es sich, dass hierin abgebildete Merkmale und/oder Elemente mit konkreten Maßen relativ zueinander zu Zwecken der Einfachheit und zum leichteren Verständnis veranschaulicht werden und dass Istmaße im Wesentlichen von den hierin veranschaulichten abweichen können.
Wenngleich hierin spezielle Beispiele veranschaulicht und beschrieben wurden, erkennt der Durchschnittsfachmann, dass vielfältige alternative und/oder äquivalente Implementierungen an die Stelle der speziellen gezeigten und beschriebenen Beispiele treten können, ohne vom Gedanken der vorliegenden Offenbarung abzuweichen. Diese Anmeldung soll jegliche Anpassungen oder Variationen der hierin erörterten speziellen Beispiele einschließen.

Claims

Verfahren, umfassend: Bereitstellen einer an einem Träger befestigten elektrisch leitenden Folie; Freilegen mindestens eines Abschnitts des Trägers durch Entfernen mindestens eines Abschnitts der elektrisch leitenden Folie; Befestigen eines ersten Halbleiterchips an einem nicht entfernten Abschnitt der elektrisch leitenden Folie, wobei der erste Halbleiterchip eine erste Kontaktstelle, die über einer ersten Fläche des ersten Halbleiterchips angeordnet ist, und eine zweite Kontaktstelle, die über einer zweiten Fläche des ersten Halbleiterchips angeordnet ist, umfasst, wobei die zweite Kontaktstelle elektrisch und/oder thermisch an die elektrisch leitende Folie gekoppelt ist und wobei die erste Kontaktstelle elektrisch an die elektrisch leitende Folie gekoppelt ist; und Ausbilden einer ersten elektrisch leitenden Schicht über dem ersten Halbleiterchip.
Verfahren nach Anspruch 1, umfassend: mindestens teilweises Einbetten des ersten Halbleiterchips in einer nicht leitenden Schicht zwischen dem Träger und der ersten elektrisch leitenden Schicht.
Verfahren nach Anspruch 1 oder 2, wobei das Befestigen des ersten Halbleiterchips an der elektrisch leitenden Folie eine der folgenden Verbindungstechniken umfasst: Löten, Diffusionslöten, Diffusionsbonden, Leitklebebonden, Ultraschallbonden, und Thermokompression.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das Entfernen des mindestens einen Abschnitts der elektrisch leitenden Folie ein Verwenden eines ersten selektiven Ätzmittels umfasst, das für die Ätzung der elektrisch leitenden Folie ausgelegt ist.
Verfahren nach einem der Ansprüche 2 bis 4, umfassend: Entfernen des Trägers nach dem Einbetten des ersten Halbleiterchips in der nicht leitenden Schicht.
Verfahren nach Anspruch 4 oder 5, wobei das Entfernen des Trägers ein Verwenden eines zweiten selektiven Ätzmittels umfasst, das für die Ätzung des Trägers auslegt ist.
Verfahren nach einem der vorhergehenden Ansprüche, wobei die elektrisch leitende Folie den Träger kontaktiert und eine Ätzrate der elektrisch leitenden Folie von einer Ätzrate des Trägers abweicht.
Verfahren nach einem der vorhergehenden Ansprüche, wobei eine Ätzstoppschicht zwischen der elektrisch leitenden Folie und dem Träger angeordnet ist.
Verfahren nach einem der vorhergehenden Ansprüche, umfassend: Befestigen eines zweiten Halbleiterchips an einem freigelegten Abschnitt des Trägers, wobei der zweite Halbleiterchip eine erste Kontaktstelle, die über einer ersten Fläche des zweiten Halbleiterchips angeordnet ist, und eine zweite Kontaktstelle, die über einer zweiten Fläche des zweiten Halbleiterchips angeordnet ist, umfasst, und wobei die zweite Kontaktstelle des zweiten Halbleiterchips temporär am Träger fixiert ist.
Verfahren, umfassend: Bereitstellen einer an einem Träger befestigten elektrisch leitenden Folie; Freilegen mindestens eines Abschnitts des Trägers durch Entfernen mindestens eines Abschnitts der elektrisch leitenden Folie; und Befestigen eines ersten Halbleiterchips an einem nicht entfernten Abschnitt der elektrisch leitenden Folie und Befestigen eines zweiten Halbleiterchips an einem freigelegten Abschnitt des Trägers, wobei eine erste Fläche des ersten Halbleiterchips, die in eine erste Richtung gegenüber dem Träger zeigt, und eine erste Fläche des zweiten Halbleiterchips, die in die erste Richtung zeigt, sich ungefähr auf einer selben Höhe befinden.
Verfahren nach Anspruch 10, wobei eine Höhendifferenz zwischen der ersten Fläche des ersten Halbleiterchips und der ersten Fläche des zweiten Halbleiterchips kleiner als 40 Mikrometer oder kleiner als 10 Mikrometer ist.
Verfahren nach Anspruch 10 oder 11, wobei eine Dicke des ersten Halbleiterchips in einem Bereich zwischen 30 Mikrometer und 150 Mikrometer liegt; und wobei eine Dicke des zweiten Halbleiterchips in einem Bereich zwischen 150 Mikrometer und 550 Mikrometer liegt.
Verfahren nach einem der Ansprüche 10 bis 12, umfassend: Einbetten des ersten Halbleiterchips und des zweiten Halbleiterchips in mindestens einer ersten Materialschicht, die Hohlräume umfasst, die Positionen des ersten Halbleiterchips und des zweiten Halbleiterchips entsprechen; und Bedecken des ersten und des zweiten Halbleiterchips durch mindestens eine zweite Materialschicht.
Verfahren nach Anspruch 13, wobei die mindestens eine erste Materialschicht und/oder die mindestens eine zweite Materialschicht eine Glasfaserverstärkung umfassen.
Verfahren nach Anspruch 13 oder 14, wobei die mindestens eine erste Materialschicht ein Pressharz oder einen Film aus gefülltem Polymer umfasst.
Bauelement, umfassend: einen ersten Halbleiterchip, der eine erste Fläche, die in eine erste Richtung zeigt, und eine zweite Fläche, die in eine zur ersten Richtung entgegengesetzte zweite Richtung zeigt, umfasst; und einen zweiten Halbleiterchip, der sich seitlich außerhalb von einer Außenlinie des ersten Halbleiterchips befindet, wobei der zweite Halbleiterchip eine erste Fläche, die in die erste Richtung zeigt, und eine zweite Fläche, die in die zweite Richtung zeigt, umfasst, wobei die erste Fläche des ersten Halbleiterchips und die erste Fläche des zweiten Halbleiterchips auf ungefähr einer selben Höhenebene angeordnet sind, und wobei die zweite Fläche des ersten Halbleiterchips und die zweite Fläche des zweiten Halbleiterchips auf unterschiedlichen Höhenebenen angeordnet sind.
Bauelement nach Anspruch 16, umfassend: eine erste strukturierte, elektrisch leitende Schicht, die über der ersten Fläche des ersten Halbleiterchips und der ersten Fläche des zweiten Halbleiterchips angeordnet ist, wobei die erste strukturierte, elektrisch leitende Schicht elektrisch über ein erstes Mikrokontaktloch an eine erste Kontaktstelle des ersten Halbleiterchips und über ein zweites Mikrokontaktloch an eine erste Kontaktstelle des zweiten Halbleiterchips gekoppelt ist, wobei das erste Mikrokontaktloch und das zweite Mikrokontaktloch ungefähr eine gleiche Dicke aufweisen.
Bauelement nach Anspruch 16 oder 17, wobei der erste Halbleiterchip einen Leistungshalbleiter umfasst und dünner als der zweite Halbleiterchip ist; und wobei der zweite Halbleiterchip einen Leistungshalbleiter oder einen Treiberhalbleiter umfasst.
Bauelement nach einem der Ansprüche 16 bis 18, wobei die zweite Fläche des ersten Halbleiterchips eine metallurgische Verbindung umfasst, die ausgelegt ist, eine zweite Kontaktstelle, die über der zweiten Fläche des ersten Halbleiterchips angeordnet ist, elektrisch und/oder thermisch zu koppeln; und wobei die zweite Fläche des zweiten Halbleiterchips eine plattierte Verbindung umfasst, die ausgelegt ist, eine zweite Kontaktstelle, die über der zweiten Fläche des zweiten Halbleiterchips angeordnet ist, elektrisch zu koppeln.
Bauelement nach einem der Ansprüche 16 bis 19, wobei der erste Halbleiterchip und der zweite Halbleiterchip in einer nicht leitenden Schicht zwischen einer ersten strukturierten, elektrisch leitenden Schicht, die über den ersten Flächen des ersten Halbleiterchips und des zweiten Halbleiterchips angeordnet ist, und einer zweiten strukturierten, elektrisch leitenden Schicht, die über den zweiten Flächen des ersten Halbleiterchips und des zweiten Halbleiterchips angeordnet ist, mindestens teilweise eingebettet sind, wobei Seitenwände des Bauelements frei von leitendem Material sind.