DE102014111062A1

DE102014111062A1 - Hochspannungshalbleiterschalter und verfahren zum schalten von hochspannungen

Info

Publication number: DE102014111062A1
Application number: DE201410111062
Authority: DE
Inventors: Franz Hirler; Anton Mauder; Joachim Weyers
Original assignee: Infineon Technologies Austria AG
Current assignee: Infineon Technologies Austria AG
Priority date: 2013-08-09
Filing date: 2014-08-04
Publication date: 2015-04-30
Also published as: CN104347619B; US8958189B1; US20150043116A1; CN104347619A

Abstract

Ein Hochspannungshalbleiterschalter enthält einen ersten Feldeffekttransistor (T1), der eine Source, einen Drain und ein Gate aufweist und zum Schalten einer Spannung bei einem Nenn-Hochspannungspegel ausgebildet ist, wobei der erste Feldeffekttransistor (T1) ein normalerweise ausgeschalteter Anreicherungsmodustransistor ist, einen zweiten Feldeffekttransistor (T2), der eine Source, einen Drain und ein Gate aufweist, der in Reihe zu dem ersten Feldeffekttransistor (T1) geschaltet ist, wobei der zweite Feldeffekttransistor (T2) ein normalerweise eingeschalteter Verarmungsmodustransistor ist; und eine Steuereinheit (CU), die an den Drain des ersten Feldeffekttransistors (T1) und an das Gate des zweiten Feldeffekttransistors (T2) angeschlossen ist und dazu ausgelegt ist, den zweiten Feldeffekttransistor (T2) zu sperren, falls eine Drain-Source Spannung über den ersten Feldeffekttransistor (T1) den Nenn-Hochspannungspegel überschreitet.

Description

TECHNISCHES GEBIET
Hierin beschriebene Ausführungsformen betreffen Hochspannungshalbleiterschalter. Ferner betreffen hierin beschriebene Ausführungsformen Verfahren zum Schalten von Hochspannungen.
ALLGEMEINER STAND DER TECHNIK
Schaltnetzteile (SMPS) werden allgemein zum Zuleiten elektronischer Lasten zu Vorrichtungen wie Computern, Fernsehgeräten oder jeglichen anderen elektronischen Geräten mit einem geeigneten Spannungspegel aus einer Netzspannung im Bereich von typischerweise z.B. 90V bis 240V rms verwendet. Wandler entkoppeln in vielen Fällen die Last galvanisch vom Netz und stellen den geeigneten Spannungspegel an der sekundären Seite bereit, nehmen weniger Raum ein und sind wirtschaftlicher, wenn sie für höhere Frequenzen, über dem Frequenzbereich von 50Hz bis 60Hz der meisten Wechselstromnetze ausgestaltet sind. Elektronische Schalter, z.B. Hochspannungs-MOSFETs oder IGBTs werden allgemein zum Bereitstellen einer primären Seite des Wandlers mit einer geeigneten Hochfrequenzspannung und Stromwellenformen aus einer Gleichstrom-(DC-)Verbindung verwendet, die durch Gleichrichten der Netzspannung generiert werden kann. Es wird hier festgehalten, dass die Verwendung solcher elektronischer Schalter nicht auf die oben genannten Anwendungen beschränkt ist.
In einem elektronischen Schalter, der an die primäre Seite des Wandlers angeschlossen wird, treten bei einem Ansteuern der primären Seite des Wandlers mit Hochspannungs-, Hochfrequenz- wie auch Hochstromsignalen sowohl ohmsche Verluste wie auch Schaltverluste auf. Diese Verluste sind beim Einschalten und insbesondere beim Ausschalten des elektronischen Schalters vorhanden. Zur Verringerung der Schaltverluste und gleichzeitigen Erhöhung einer Gesamteffizienz wurde eine Reihe von Konfigurationen und Verfahren zum Ansteuern des Wandlers etabliert. Diese Verfahren enthalten einen Betrieb eines Resonanztanks oder Schwingkreises, wobei die elektronischen Schalter vorwiegend nahe beim oder beim Nulldurchgang der Spannung ein- und/oder ausgeschaltet werden. Dadurch können Schaltverluste verringert werden. Solche Verfahren werden häufig als weiches Schalten der elektronischen Schalter bezeichnet. Im Normalbetrieb ist die Maximalspannung, die an die Lastanschlussklemmen während des weichen Schaltens angelegt wird, die Spannung des Gleichstromanschlusses. Es können jedoch Situationen eintreten, in welchen keine weichen Schaltbedingungen erreicht werden, z.B. während eines Hochfahrens des SMPS, Lastsprüngen, usw. In diesen Fällen kann der elektronische Schalter nicht unbedingt nahe Nullspannung oder Nullstrom ausschalten, sondern bei einem signifikanten Strom und/oder einer signifikanten Spannung an den Anschlussklemmen des elektronischen Schalters. In diesen Fällen kann eine signifikante Spannungsüberhöhung eintreten, die die Gleichstromanschlussspannung übersteigt.
Daher stellen herkömmlich verwendete elektronische Schalter eine Sperrkapazität bereit, die die Spannung des Gleichstromanschlusses übersteigt. Eine Ladung, die zwischen den Lastanschlussklemmen des elektronischen Hochspannungsschalters gespeichert ist, steigt jedoch mit zunehmenden Sperranforderungen der Vorrichtung. Dies kann sowohl die Schaltverluste des elektronischen Hochspannungsschalters wie auch die Steuerungsstabilität des SMPS nachteilig beeinflussen.
Die Durchlasszustandsverluste eines elektronischen Hochspannungsschalters mit einer bestimmten Chipfläche können mit zunehmenden Sperranforderungen signifikant steigen. Andererseits nimmt eine Weite einer Driftzone, die die Spannung über die Lastanschlussklemmen aufrechterhält, linear mit der Sperrkapazität gemäß einer Näherung erster Ordnung zu. Ferner kann eine Verringerung einer Nettodotierung der Driftzone zur Verbesserung der Sperrkapazität bereitgestellt werden. Infolgedessen können die Durchlasszustandsverluste eines elektronischen Hochspannungsschalters signifikant mit zunehmender Sperrkapazität zunehmen, z.B. können die Durchlasszustandsverluste des elektronischen Hochspannungsschalters mit zunehmender Sperrkapazität disproportional hoch zunehmen.
Angesichts dessen besteht ein Bedarf an Verbesserung.
KURZDARSTELLUNG
Gemäß einer Ausführungsform wird ein Hochspannungshalbleiterschalter bereitgestellt. Der Hochspannungshalbleiterschalter enthält einen ersten Feldeffekttransistor, der eine Source, einen Drain und ein Gate aufweist und zum Schalten einer Spannung bei einem Nenn-Hochspannungspegel ausgestaltet ist, wobei der erste Feldeffekttransistor ein normalerweise ausgeschalteter Anreicherungstyptransistor (Englisch: enhancement mode transistor) ist, einen zweiten Feldeffekttransistor, der eine Source, einen Drain und ein Gate aufweist, der in Reihe zu dem ersten Feldeffekttransistor geschaltet ist, wobei der zweiten Feldeffekttransistor ein normalerweise eingeschalteter Verarmungstyptransistor (Englisch: depletion mode transistor) ist; und eine Steuereinheit, die an den Drain des ersten Feldeffekttransistors und an das Gate des zweiten Feldeffekttransistors angeschlossen und dazu ausgelegt ist, den zweiten Feldeffekttransistor zu sperren, falls eine Drain-Source-Spannung über den ersten Feldeffekttransistor den Nenn-Hochspannungspegel übersteigt.
Gemäß einer Ausführungsform wird ein Hochspannungshalbleiterschalter bereitgestellt. Der Hochspannungshalbleiterschalter enthält eine integrierte Halbleitervorrichtung mit einem Zellgebiet, einem Außenrand und einem Randabschlussgebiet, das zwischen dem Außenrand und dem Zellgebiet angeordnet ist, wobei die Halbleitervorrichtung einen ersten Feldeffekttransistor, der eine Source, einen Drain und ein Gate aufweist und zum Schalten einer Spannung bei einem Nenn-Hochspannungspegel ausgelegt ist, enthält; und eine Zenerdiode und einen Widerstand, die in Reihe zwischen dem Drain und der Source des ersten Feldeffekttransistors angeschlossen sind, wobei die Zenerdiode und der Widerstand monolithisch in das Randabschlussgebiet der integrierten Halbleitervorrichtung integriert sind; und einen zweiten Feldeffekttransistor, der eine Source, einen Drain und ein Gate aufweist, wobei der zweite Feldeffekttransistor mit seiner Source an den Drain des ersten Feldeffekttransistors angeschlossen ist und wobei eine Verbindungsanschlussklemme der Zenerdiode und des Widerstands an das Gate des zweiten Feldeffekttransistors angeschlossen ist.
Gemäß einer Ausführungsform wird ein Verfahren zum Schützen eines Hochspannungsanreicherungstyp-Schalttransistors vor einer Überspannung bereitgestellt. Das Verfahren enthält Bereitstellen eines Reihenanschlusses eines Anreicherungstyp-Feldeffekttransistors, der eine Source, einen Drain und ein Gate enthält, und eines Verarmungstyp-Feldeffekttransistors, der eine Source, einen Drain und ein Gate enthält, wobei die Source des Verarmungstyp-Feldeffekttransistors an den Drain des Anreicherungstyp-Feldeffekttransistors angeschlossen ist, Zuleiten einer Hochspannung zwischen dem Drain des Verarmungstyp-Feldeffekttransistors und der Source des Anreicherungstyp-Feldeffekttransistors, Schalten der Hochspannung in einen Normalbetriebsmodus durch Anlegen eines Schaltsignals an das Gate des Anreicherungstyp-Feldeffekttransistors; und Schalten aus dem Normalbetriebsmodus in einen Schutzmodus durch Ausschalten des Verarmungstyp-Feldeffekttransistors, falls eine Überspannung am Drain des Anreicherungstyp-Feldeffekttransistors erfasst wird.
Fachleute werden beim Lesen der folgenden ausführlichen Beschreibung und bei Betrachtung der beiliegenden Zeichnungen zusätzliche Merkmale und Vorteile erkennen.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die Komponenten in den Figuren sind nicht unbedingt maßstabgetreu, sondern die Figuren zeigen Prinzipien von Ausführungsformen der Erfindung. Ferner geben in den Figuren gleiche Bezugszeichen entsprechende Teile an.
1 zeigt eine Kaskodenschaltung gemäß einer Ausführungsform, die einen ersten Feldeffekttransistor und einen zweiten Feldeffekttransistor, angeschlossen an eine Steuereinheit, enthält.
2 zeigt einen Querschnitt einer integrierten Halbleitervorrichtung gemäß einer Ausführungsform.
3 zeigt eine Spannungspotentialverteilungsgrafik für eine integrierte Halbleitervorrichtung gemäß einer Ausführungsform.
4 zeigt eine andere Spannungspotentialverteilungsgrafik für eine integrierte Halbleitervorrichtung gemäß einer Ausführungsform.
5 zeigt eine Spannungsabfallgrafik gemäß einer Ausführungsform, die Spannungsabfälle am Hochspannungshalbleiterschalter darstellt.
6 zeigt ein schematisches Blockschaltbild eines Hochspannungshalbleiterschalters gemäß einer Ausführungsform.
AUSFÜHRLICHE BESCHREIBUNG
In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil derselben bilden und in welchen zur Veranschaulichung spezifische Ausführungsformen dargestellt sind, in welchen die Erfindung ausgeführt werden kann. In dieser Hinsicht wird eine richtungsangebende Terminologie, wie "oben", "unten", "vorne", "hinten", "führend", "nachlaufend", seitlich, vertikal, usw. in Bezug auf die Ausrichtung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen in zahlreichen verschiedenen Ausrichtungen positioniert werden können, wird die richtungsangebende Terminologie zur Veranschaulichung verwendet und ist in keiner Weise einschränkend. Es ist klar, dass andere Ausführungsformen verwendet und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist daher nicht in einschränkendem Sinn zu verstehen und der Schutzumfang der vorliegenden Erfindung ist durch die beiliegenden Ansprüche definiert. Die beschriebenen Ausführungsformen verwenden eine spezielle Sprache, die nicht als Einschränkung des Schutzumfangs der beiliegenden Ansprüche zu verstehen ist.
Es wird nun ausführlich auf verschiedene Ausführungsformen Bezug genommen, von welchen ein oder mehrere Beispiel(e) in den Figuren dargestellt sind. Jedes Beispiel ist zur Erklärung bereitgestellt und nicht als Einschränkung der Erfindung gedacht. Zum Beispiel können Merkmale, die als Teil einer Ausführungsform dargestellt und beschrieben sind, bei oder in Verbindung mit anderen Ausführungsformen verwendet werden, um eine weitere Ausführungsform zu erhalten. Es ist beabsichtigt, dass die vorliegende Erfindung solche Modifizierungen und Variationen enthält. Die Beispiele sind in einer speziellen Sprache beschrieben, die nicht als Einschränkung des Schutzumfangs der beiliegenden Ansprüche zu verstehen ist. Die Zeichnungen sind nicht maßstabgetreu und dienen nur der Veranschaulichung. Der Deutlichkeit wegen sind dieselben Elemente oder Herstellungsschritte in den unterschiedlichen Zeichnungen mit denselben Bezugszeichen bezeichnet, falls nicht anderes angegeben ist.
In den Zeichnungen ist die seitliche Richtung mit einem Bezugszeichen x bezeichnet. Ferner ist die vertikale Richtung in den Zeichnungen mit einem Bezugszeichen y bezeichnet.
In dieser Patentschrift wird angenommen, dass eine zweite Seite einer Halbleiterträgerschicht durch die untere oder hintere Fläche gebildet wird, während angenommen wird, dass eine erste Fläche durch die obere, vordere oder Hauptfläche der Halbleiterträgerschicht gebildet wird. Die Begriffe "über" und "unter" wie in dieser Patentschrift verwendet, beschreiben daher eine relative Position eines Strukturmerkmals zu einem anderen Strukturmerkmal unter Berücksichtigung dieser Ausrichtung.
In Zusammenhang mit der vorliegenden Patentschrift sollte der Begriff "MOS" (Metall-Oxid-Halbleiter) so verstanden werden, dass er den allgemeineren Begriff "MIS" (Metall-Isolator-Halbleiter) enthält. Zum Beispiel sollte der Begriff MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistor) so verstanden werden, dass er FETs mit einem Gate-Isolator enthält, der kein Oxid ist, d.h., der Begriff MOSFET wird im allgemeineren Sinn verwendet, mit der Bedeutung von IGFET (Feldeffekttransistor mit isoliertem Gate) bzw. MISFET (Metall-Isolator-Halbleiter-Feldeffekttransistor). Der Begriff “Metall” für das Gate-Material des MOSFET soll so verstanden werden, dass er elektrisch leitende Materialien enthält, wie, ohne aber darauf beschränkt zu sein, Metall, Legierungen, dotierte polykristalline Halbleiter und Metallhalbleiterverbindungen wie Metallsilicide.
Feldeffekt-gesteuerte Schaltvorrichtungen wie Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) oder bipolare Transistoren mit isoliertem Gate (IGBTs) werden für verschiedene Anwendungen verwendet, einschließlich der Verwendung als Schalter in Stromversorgungen und Stromwandlern, Elektroautos, Klimaanlagen und sogar Stereosystemen. Insbesondere in Bezug auf Leistungsvorrichtungen, die zum Schalten großer Ströme und/oder für einen Betrieb bei höheren Spannungen imstande sind, ist häufig ein geringer Widerstand in den leitenden Durchlasszuständen erwünscht. Dies bedeutet z.B., dass für einen bestimmten zu schaltenden Strom der Spannungsabfall über den eingeschalteten FET, d.h., die Source-Drain Spannung, gering sein sollte. Andererseits werden die Verluste, die während des Ausschaltens oder Gleichrichtens des FET auftreten, häufig auch gering gehalten, um die Gesamtverluste zu minimieren.
Der Begriff "Halbleiterleistungsschalter" wie in dieser Patentschrift verwendet, soll eine Halbleitervorrichtung auf einem einzigen Chip mit Hochspannungs- und/oder Hochstromschaltkapazitäten bedeuten. Mit anderen Worten, Leistungshalbleitervorrichtungen sind für hohen Strom, typischerweise im Amperebereich bestimmt. In dieser Patentschrift werden die Begriffe "Halbleiterleistungsschalter", “Solid-State-Schaltvorrichtung” und "Leistungshalbleitervorrichtung" synonym verwendet.
In Zusammenhang mit der vorliegenden Patentschrift wird ein Halbleitergebiet, in dem ein Umkehrkanal gebildet und/oder durch den Feldeffekt gesteuert werden kann, auch als Bodygebiet bezeichnet.
Der Begriff "Feldeffekt" wie in dieser Patentschrift verwendet, soll die durch ein elektrisches Feld vermittelte Bildung eines "Umkehrkanals" und/oder eine Leitfähigkeitssteuerung und/oder Form des Umkehrkanals in einem Halbleitergebiet beschreiben. Die Leitfähigkeitsart des Kanalgebiets wird typischerweise verändert, d.h., umgekehrt, um einen unipolaren Stromweg zwischen zwei Halbleiterbereichen vom umgekehrten Leitfähigkeitstyp zu bilden, die neben dem Kanalgebiet liegen.
In Zusammenhang mit der vorliegenden Patentschrift soll der Begriff "Feldeffektstruktur" eine Struktur beschreiben, die in einer Halbleiterträgerschicht oder Halbleitervorrichtung gebildet wird und eine Gate-Elektrode aufweist, die zumindest vom Bodygebiet durch ein dielektrisches Gebiet oder eine dielektrische Schicht isoliert ist. Beispiele für dielektrische Materialien zur Bildung eines dielektrischen Gebiets oder einer dielektrischen Schicht zwischen der Gate-Elektrode und dem Bodygebiet enthalten, ohne aber darauf beschränkt zu sein, Siliziumoxid (SiO₂), Siliziumnitrid (Si₃N₄), Siliziumoxinitrid (SiO_xN_y), Zirkoniumoxid (ZrO₂), Tantaloxid (Ta₂O₅), Titanoxid (TiO₂) und Hafniumoxid (HfO₂).
In Zusammenhang mit der vorliegenden Patentschrift soll der Begriff "Gate-Elektrode" eine Elektrode beschreiben, die nahe dem Bodygebiet angeordnet und von diesem isoliert und so konfiguriert ist, dass sie ein Kanalgebiet durch das Bodygebiet bildet und/oder steuert. Die Begriffe "elektrischer Anschluss " und "elektrisch angeschlossen" beschreiben eine ohmsche Verbindung zwischen zwei Elementen.
In Zusammenhang mit der vorliegenden Patentschrift soll der Begriff "Zenerdiode" eine Diode beschreiben, die die Sperrspannung über ihre Anode und Kathodenelektrode durch Erzeugen eines Stromflusses entweder durch lawinenartige Vermehrung oder durch Tunneln begrenzt. Dadurch wird der Begriff “Zenerdiode”, wie hierin verwendet, als ein Synonym, z.B. für “Avalanche-Diode” oder “Tunneldiode” oder dergleichen verwendet. “Zenerspannung” soll in diesem Zusammenhang die Spannung beschreiben, die durch eine Zenerdiode begrenzt ist, oder eine Durchbruchspannung der Zenerdiode gemäß der oben stehenden Definition.
Wie hierin verwendet, soll der Begriff “spannungsbegrenzendes Element” eine elektronische Komponente beschreiben, die imstande ist, eine Spannung, die über zwei ihrer Anschlussklemmen angelegt wird, auf einen spezifizierten Spannungspegel zu begrenzen. Beispiele für solche spannungsbegrenzenden Elemente sind Zenerdioden wie hierin oben beschrieben.
In dieser Patentschrift wird n-dotiert als erster Leitfähigkeitstyp bezeichnet, während p-dotiert als zweiter Leitfähigkeitstyp bezeichnet wird. Alternativ können die Halbleitervorrichtungen mit entgegengesetzt dotierten Verhältnissen gebildet werden, so dass der erste Leitfähigkeitstyp p-dotiert sein kann und der zweite Leitfähigkeitstyp n-dotiert sein kann. Ferner zeigen einige Figuren relative Dotierungskonzentrationen durch eine "–" oder "+" Angabe neben dem Dotierungstyp. Zum Beispiel bedeutet "n^–" eine Dotierungskonzentration, die geringer ist als die Dotierungskonzentration eines "n"-Dotierungsgebiets, während ein "n⁺"-Dotierungsgebiet eine größere Dotierungskonzentration als das "n"-Dotierungsgebiet hat. Die Angabe der relativen Dotierungskonzentration bedeutet jedoch nicht, dass Dotierungsgebiete derselben relativen Dotierungskonzentration dieselbe absolute Dotierungskonzentration haben müssen, falls nicht anderes angegeben ist. Zum Beispiel können zwei verschiedene n⁺-Dotierungsgebiete verschiedene absolute Dotierungskonzentrationen aufweisen. Dasselbe gilt zum Beispiel für ein n⁺-Dotierungs- und ein p⁺-Dotierungsgebiet.
Die Begriffe "elektrischer Anschluss" und "elektrisch angeschlossen" beschreiben eine ohmsche Verbindung zwischen zwei Elementen.
Wie hierin verwendet, soll der Begriff “Kaskodenschaltung” eine Schaltungskonfiguration darstellen, wobei zwei Transistoren in Reihe angeschlossen sind und wobei die Gate-Anschlussklemme eines der zwei Transistoren als Steueranschlussklemme verwendet werden kann, um durch einen Leitungsweg zu schalten, der durch den Reihenanschluss der zwei Transistoren dargestellt ist.
Ein Ausgleichschaltungselement mit einer Ladungsausgleichsstruktur mit abwechselnden n-Spalten und p-Spalten im Driftgebiet, wie ein Anreicherungstyp-(Anreicherungsmodus-)Feldeffekttransistor mit einer Superjunction-Struktur (SJ FET), arbeitet mit einem hohen Wert an Ausgangsladung. Diese Tatsache resultiert aus einer hohen Dotierung von n-Gebieten, die einen Laststrom des Transistors führen, und einer hohen Dotierung von p-Gebieten, die im Wesentlichen mit der Dotierung der n-Gebiete übereinstimmt, wenn die Menge an n- und p-Dotierungsatomen jeweils im Driftgebiet integriert wird, und im Wesentlichen keinen Strom führen, wenn die Vorrichtung eingeschaltet wird. Eine hohe n-Dotierung führt zu einer geringeren Ladungsträgerbeweglichkeit. Die geringere Ladungsträgerbeweglichkeit kann durch eine größere Menge an Ladungsträgern ausgeglichen werden, die entfernt werden, wenn die Vorrichtung ausgeschaltet wird. Während des Abschaltens werden Ladungsträger, die in der Vorrichtung gespeichert sind, entfernt, um die Vorrichtung in den Sperrzustand zu versetzen. Somit kann ein Nicht-Leitungsraum-Ladungsgebiet erhalten werden. Die Menge an Ladungsträgern, die zum Ausschalten der Vorrichtung verwendet wird, führt zu einer Ausgangsladung, die hierin als Qoss bezeichnet wird. Die Ausgangsladung Qoss weist eine im Wesentlichen lineare Abhängigkeit von einer Chipfläche auf.
In der Konstruktion von Hochspannungsschaltvorrichtungen ist es wünschenswert, eine gute Hochspannungssperrkapazität und einen geringen Ein-Widerstand (Ron) bereitzustellen. Leistungshalbleitervorrichtungen können ein Driftgebiet enthalten, das zwischen einem Bodygebiet und einem Draingebiet angeordnet ist. Der Ein-Widerstand einer solchen Art von Hochspannungshalbleiterschaltvorrichtung nimmt mit zunehmender Länge eines Stromweges durch das Driftgebiet und mit abnehmender Dotierungskonzentration im Driftgebiet zu. Zum Erhalt eines geringen Ein-Widerstands (Ron), können n-Gebiete im SJ FET hoch dotiert sein, wobei gleichzeitig eine Breite der n-Spalten verringert werden kann. Eine Verringerung der Breiten sowohl von n-Spalten wie auch p-Spalten im Driftgebiet führt zu einer verringerten Teilung des Ausgleichschaltungselements. Dadurch wird ein Produkt des Ein-Widerstands und der Ausgangsladung Ron × Qoss, das einen charakteristischen Wert des Ausgleichschaltungselements darstellt, erhöht.
Andererseits nimmt die Hochspannungssperrkapazität mit abnehmender Länge des Driftgebiets und einer zunehmenden Dotierungskonzentration im Driftgebiet ab. Für Superjunction-Strukturen gilt dies nicht nur für z.B. die n-Dotierung, sondern für eine mittlere Gesamtdotierung, d.h. die mathematisch integrierte Differenz der n-Dotierung und der p-Dotierung im Driftgebiet, die typischerweise geringer ist als die maximale oder mittlere Dotierungskonzentration nur der n-Dotierung. Da die mittlere Gesamtdotierung einen gewissen Grenzwert nicht überteigen darf und von der Genauigkeit abhängig ist, mit der die n- und p-Dotierung eingestellt werden können, gibt es einen Kompromiss zwischen einem niederen Ein-Widerstand und einer Hochspannungssperrkapazität eines Ausgleichschaltungselements. Eine flächenspezifische Ausgangsladung, d.h. eine Ausgangsladung, die sich auf eine Elementfläche A (Chipfläche) bezieht, weist eine im Wesentlichen lineare Abhängigkeit von einer aktiven Dicke des Schaltelements und somit von der Sperrspannung auf. Als ein Beispiel arbeitet ein Ausgleichschaltungselement, das eine Sperrspannungskapazität von 600 V bereitstellt, mit einer Ausgangsladung Qoss, die um 20% im Vergleich zu einem ähnlich bemessenen Ausgleichschaltungselement erhöht ist, das eine Sperrspannungskapazität von 500 V bereitstellt. Dadurch kann, falls eine Verringerung der Sperrspannungskapazität erreicht werden kann, eine Ausgangsladung verringert werden.
Ferner nimmt ein flächenspezifischer Ein-Widerstand, d.h. ein Widerstand, der sich auf die Chipfläche A bezieht, mit zunehmender Sperrspannung Vb gemäß der folgenden Gleichung zu: Ron ~ Vb^2,5 (1)
Somit kann eine Verringerung in einer zulässigen Sperrspannung Vb den Ein-Widerstand Ron in einem hohen Ausmaß verringern. Mit anderen Worten, falls z.B. ein Ausgleichschaltungselement #1 mit einer Sperrspannungskapazität von 400 V mit einem Ausgleichschaltungselement #2 mit einer Sperrspannungskapazität von 600 V verglichen wird und falls beide Ausgleichschaltungselemente denselben Ein-Widerstand Ron bereitstellen, nimmt das Ausgleichschaltungselement #2 nur 36 % der Chipfläche im Vergleich zum Ausgleichschaltungselement #1 ein. Zusätzlich wird die Ausgangsladung Qoss des Ausgleichschaltungselements #2 im Vergleich zum Ausgleichschaltungselement #1 verringert. Die Relation für den Ein-Widerstand gemäß Gleichung (1) ist eine Näherung und ist für dieselbe Art von Technologie gültig, d.h. falls zwei Superjunction-Technologien für die zwei Spannungsklassen verglichen werden, sind die flächenspezifischen Ein-Widerstände durch Gleichung (1) geregelt, falls dieselben Genauigkeitsgrenzwerte des Ausgleichs zwischen n- und p-Dotierung berücksichtigt werden.
Unter Bezugnahme auf 1 ist eine erste Ausführungsform eines Hochspannungshalbleiterschalters 100 beschrieben. 1 zeigt eine Kaskodenschaltung gemäß einer Ausführungsform, die einen ersten Feldeffekttransistor T1 und einen zweiten Feldeffekttransistor T2 enthält, der an eine Steuereinheit CU angeschlossen ist.
Der erste Feldeffekttransistor T1 enthält eine Source, einen Drain und ein Gate und ist zum Schalten einer Spannung 401 bei einem Nenn-Hochspannungspegel ausgebildet. Der zweite Feldeffekttransistor T2 enthält eine Source, einen Drain und ein Gate und ist in Reihe zu dem ersten Feldeffekttransistor T1 geschaltet. Der zweite Feldeffekttransistor T2 ist dazu ausgebildet, den ersten Feldeffekttransistor T1 vor einer Überspannung zu schützen. Gemäß einer Ausführungsform ist der Nenn-Hochspannungspegel, der vom zweiten Feldeffekttransistor T2 geschaltet werden kann, geringer als der Nenn-Hochspannungspegel, der vom ersten Feldeffekttransistor T1 geschaltet werden kann. Daher kann der zweite Feldeffekttransistor T2 für geringere Durchbruchspannungen im Vergleich zum ersten Feldeffekttransistor T1 dimensioniert sein. Mit anderen Worten, der zweite Feldeffekttransistor T2 kann mit einer geringeren Sperrspannungskapazität bereitgestellt sein als der erste Feldeffekttransistor T1.
Der erste Feldeffekttransistor T1 ist in Reihe an den zweiten Feldeffekttransistor T2 derart angeschlossen, dass der Drain des ersten Feldeffekttransistors T1 an einem allgemeinen Knoten CN an die Source des zweiten Feldeffekttransistors T2 angeschlossen ist. Ein Drain-Source-Spannungsabfall am Transistor T1 ist mit einem Bezugszeichen 402 bezeichnet, wobei ein Drain-Source-Spannungsabfall am Transistor T2 mit einem Bezugszeichen 403 bezeichnet ist. Somit ist ein gesamter Drain-Source-Spannungsabfall des Hochspannungshalbleiterschalters durch ein Bezugszeichen 401 dargestellt. Die Spannung 401 kann zwischen einer ersten Anschlussklemme, d.h. der Source S des ersten Feldeffekttransistors T1, und einer zweiten Anschlussklemme, d.h. dem Drain D des zweiten Feldeffekttransistors T2, angelegt werden.
Die Steuereinheit CU ist an den Drain des ersten Feldeffekttransistors T1 und somit an den allgemeinen Knoten CN und an das Gate des zweiten Feldeffekttransistors T2 angeschlossen. Die Steuereinheit ist zum Blockieren (Sperren) des zweiten Feldeffekttransistors T2 ausgebildet, falls die Drain-Source-Spannung 402 über den ersten Feldeffekttransistor T1 den Nenn-Hochspannungspegel überschreitet.
Gemäß einer Ausführungsform enthält die in 1 dargestellte Kaskodenschaltung ein Ausgleichschaltungselement in der Form des ersten Feldeffekttransistors T1 und ein selbstleitendes Schaltungselement in der Form des zweiten Feldeffekttransistors T2. Mit anderen Worten der erste Feldeffekttransistor T1 kann als ein normalerweise ausgeschalteter Anreicherungsmodustransistor (Anreicherungstyptransistor) bereitgestellt sein, wobei der zweite Feldeffekttransistor T2 als ein normalerweise eingeschalteter Verarmungsmodustransistor (Verarmungstyptransistor) bereitgestellt sein kann.
Der normalerweise ausgeschaltete Anreicherungsmodustransistor T1 ist mit dem normalerweise eingeschalteten Verarmungsmodustransistor T2 kombiniert. Ein erstes spannungsbegrenzendes Element, z.B. eine erste Zenerdiode Z1, ist parallel an den Source-Drain-Weg des ersten Feldeffekttransistors T1 angeschlossen, während ein zweites spannungsbegrenzendes Element, z.B. eine zweite Zenerdiode Z2 parallel an den Source-Drain-Weg des zweiten Feldeffekttransistors T2 angeschlossen ist. Die zwei Zenerdioden Z1 und Z2 geben eine Spannungssperreigenschaft der jeweiligen Transistoren T1 und T2 an. Gemäß einer Ausführungsform können die Zenerdioden Z1 und/oder Z2 als inhärenter Bestandteil der Transistoren T1 und/oder T2 angesehen werden. Gemäß einer anderen Ausführungsform sind die Zenerdioden Z1 und/oder Z2 nicht als unabhängige Vorrichtungen vorhanden, sondern – in Bezug auf ihre Spannungsbegrenzungsfunktion – jeweils durch den Durchbruch der Transistoren T1 und/oder T2 ersetzt.
Wie in 1 dargestellt, enthält die Steuereinheit ein spannungsbegrenzendes Element, wie eine Zenerdiode D1 und einen Widerstand R1, das in Reihe zwischen dem Drain und der Source des ersten Feldeffekttransistors T1 geschaltet ist. Eine allgemeine Verbindungsanschlussklemme CT der Zenerdiode D1 und des Widerstands R1 ist an das Gate des zweiten Feldeffekttransistors T2 angeschlossen. Wenn der Spannungsabfall 402 über den ersten Feldeffekttransistor T1, d.h. der Drain-Source-Spannung des ersten Feldeffekttransistors T1, einen vorbestimmten Hochspannungspegel überschreitet, klemmt die Zenerdiode D1 dann ein Potential an der Steueranschlussklemme CT auf ihre Zenerspannung (Durchbruchspannung). Dieses Festklemmen führt zu einer Änderung des Spannungspotentials an der Verbindungsanschlussklemme CT, die eine Anschlussklemme des Widerstands R1 und die Kathodenanschlussklemme der Zenerdiode D1 anschließt, im Vergleich zu dem Potential am allgemeinen Knoten CN. Dadurch ist das Spannungspotential an der Verbindungsanschlussklemme im Wesentlichen bei der Zenerspannung der Diode D1. Somit nimmt das Gate des zweiten Feldeffekttransistors T2, der in Reihe zu den ersten Feldeffekttransistoren T1 geschaltet ist, im Wesentlichen das Potential der Zenerspannung an.
In einem Normalbetrieb oder Schaltmodus ist die Source S des ersten Feldeffekttransistors T1 an ein negatives Potential oder Masse angeschlossen, wobei der Drain des zweiten Feldeffekttransistors T2 an eine zu schaltende positive Spannung angeschlossen ist. Da der zweite Feldeffekttransistor T2 als ein n-Typ Verarmungstransistor bereitgestellt ist, wird ein Übergang in seinen Auszustand ausgeführt, falls das an seine Gate-Anschlussklemme angelegte Potential in Bezug auf das Potential, das an seine Source-Anschlussklemme angelegt wird, negativ ist.
Gemäß einer Ausführungsform kann der Hochspannungshalbleiterschalter 100 den zweiten Feldeffekttransistor T2 enthalten, der als einer von einem n-Kanal MOSFET, einem JFET und einem HEMT bereitgestellt ist. Der erste Feldeffekttransistor T1 kann ausgewählt sein aus der Gruppe bestehend aus einem n-Kanal MOSFET, einem IGBT, einem JFET und einem HEMT. Die MOSFETs zur Verwendung als der erste und/oder zweite Feldeffekttransistor T1 und/oder T2 können gemäß einer Ausführungsform als Superjunction-Transistoren gestaltet sein.
Im Normalbetriebsmodus wird nur der erste Feldeffekttransistor T1 durch ein Schaltsignal geschaltet, das an sein Gate angelegt wird. Der Normalbetriebsmodus läuft weiter, bis ein Spannungspegel am Drain des ersten Feldeffekttransistors T1 einen Nenn- oder vorgegebenen Spannungspegel übersteigt. Der Nennspannungspegel ist beispielsweise +390 V auf die Masse bezogen, d.h. in Bezug auf das Source-Potential des ersten Feldeffekttransistors T1. Somit wird aufgrund der spannungsbegrenzenden Eigenschaft der Zenerdiode D1 ein Spannungspegel am Gate des zweiten Feldeffekttransistors T2 bei +390 V festgeklemmt, während am Drain des Transistors T2 ein Spannungspegel vorhanden sein kann, der den Nennspannungspegel übersteigt. Dadurch geht der Halbleiterschalter in einen Schutzmodus über, in dem der zweite Feldeffekttransistor T2 blockiert bzw. gesperrt ist.
Die Hochspannung 401 wird zwischen dem Drain D des zweiten Feldeffekttransistors T2 und der Source S des ersten Feldeffekttransistors T2 angelegt, wobei die Source des zweiten Feldeffekttransistors T2 und der Drain des ersten Feldeffekttransistors T1 elektrisch an den allgemeinen Knoten CN angeschlossen sind.
Wenn die Drain-Source-Spannung über den ersten Feldeffekttransistor T1 den Nenn-Hochspannungspegel nicht mehr überschreitet, wird das negativ geladene Gate des zweiten Feldeffekttransistors T2 über den Widerstand R1 entladen. Dann geht der zweite Feldeffekttransistor T2 wieder in seinen normalerweise eingeschalteten Zustand und der Normalbetriebsmodus wird wieder aufgenommen.
Mit anderen Worten, das Verfahren zum Schützen des Hochspannungsanreicherungsmodus-Schalttransistors T1 vor einer Überspannung kann das Bereitstellen eines Reihenanschlusses des Anreicherungsmodus-Feldeffekttransistors T1 und des Verarmungsmodus-Feldeffekttransistors T2 durch Anschließen der Source des Verarmungsmodus-Feldeffekttransistors T2 an den Drain des Anreicherungsmodus-Feldeffekttransistors T1 enthalten, wobei die Hochspannung 401 zwischen dem Drain D des Verarmungsmodus-Feldeffekttransistors T2 und der Source S des Anreicherungsmodus-Feldeffekttransistors T1 angelegt wird.
Ein Schalten der Hochspannung wird in einem Normalbetriebsmodus durch Anlegen eines Schaltsignals 101 an das Gate G des Anreicherungsmodus-Feldeffekttransistors T1 bereitgestellt. Wenn am Drain des Anreicherungsmodus-Feldeffekttransistors T1 eine Überspannung erfasst wird, d.h. am allgemeinen Knoten CN, wird aus dem Normalbetriebsmodus in einen Schutzmodus geschaltet. Im Schutzmodus wird der Verarmungsmodus-Feldeffekttransistor ausgeschaltet. Dadurch kann die Steuereinheit CU einen Übergang aus dem Normalbetriebsmodus, in dem die angelegte Hochspannung geschaltet wird, in den Schutzmodus bereitstellen, in dem der Hochspannungsschaltbetrieb blockiert bzw. gesperrt ist. Auf Basis der Drain-Source-Spannung des ersten Feldeffekttransistors T1 generiert die Steuereinheit CU ein Steuersignal 102 für das Gate des zweiten Feldeffekttransistors T2.
Zum Beispiel kann der erste Feldeffekttransistor T1 einen flächenspezifischen Ein-Widerstand Ron × A = 400mΩ × mm² und eine Sperrspannungskapazität von 400 V haben und der zweite Feldeffekttransistor T2 kann einen flächenspezifischen Ein-Widerstand Ron × A = 260mΩ × mm² und eine Sperrspannungskapazität von 200 V haben. Ferner kann der zweite Feldeffekttransistor T2 gemäß dem obenstehenden Beispiel 80% der Chipfläche des ersten Feldeffekttransistors T1 einnehmen. Somit kann eine gesamte Sperrspannungskapazität von 600 V durch den Reihenanschluss der zwei Feldeffekttransistoren T1 bzw. T2 erreicht werden. Im Vergleich zu einem herkömmlichen Leistungshalbleiter-Schalttransistor mit z.B. einem flächenspezifischen Ein-Widerstand Ron × A = 1000mΩ × mm² und einer Sperrspannungskapazität von 600 V kann der Reihenanschluss der zwei Feldeffekttransistoren T1 und T2 gemäß 1 eine Ausgangsladung Qoss bereitstellen, die nur 50% der Ausgangsladung beträgt, die im herkömmlichen Leistungshalbleiter-Schalttransistor vorhanden ist.
2 zeigt einen Querschnitt einer integrierten Halbleitervorrichtung 200 gemäß einer Ausführungsform. In dem Querschnitt von 2 bezeichnet ein Bezugszeichen x eine seitliche Richtung und ein Bezugszeichen y bezeichnet eine vertikale Richtung. Dadurch beschreibt die x-Richtung wie in dieser Patentschrift verwendet, eine Ausrichtung im Wesentlichen parallel zur Hauptfläche der Halbleiterträgerschicht, während die y-Richtung eine Ausrichtung beschreibt, die im Wesentlichen senkrecht zur Hauptfläche der Halbleiterträgerschicht liegt.
Wie in 2 dargestellt, ist die integrierte Halbleitervorrichtung 200 seitlich in ein Zellgebiet CR, einen Außenrand OR und ein Randabschlussgebiet RR oder Randgebiet geteilt. Der Randabschluss RR ist zwischen dem Außenrand OR und dem Zellgebiet CR angeordnet. Das Zellgebiet CR enthält ein Driftgebiet DT, das eine Superjunction-Struktur des Transistors in der Form abwechselnder p-dotierter Spalten 201 und n-dotierter Spalten 202 bereitstellen kann. Dadurch enthält das Zellgebiet CR Hauptabschnitte des Superjunction-Feldeffekttransistors mit den p-dotierten Spalten 201 und den n-dotierten Spalten 202 und Steuerungszellen, wo eine Gate-Elektrode G einen Umkehrkanal in einem Bodygebiet BR steuert. Das Randabschlussgebiet RR stellt einen Driftgebietsabschluss DRT bereit. Im Driftgebietsabschluss DRT des Randabschlussgebiets RR (Randgebiets) kann auch eine Struktur abwechselnder p-dotierter Spalten und n-dotierter Spalten bereitgestellt sein, wenn auch in 2 nicht dargestellt. 2 zeigt den Driftgebietsabschluss DRT des Randabschlussgebiets RR mit einer geringen Dotierungskonzentration. Die in 2 dargestellte Halbleitervorrichtung 200 enthält einen Drain D in der Form eines Substrates und eine Anzahl von Epitaxialschichten n++, n, und n–, die die Driftgebiete bilden, d.h. das Driftgebiet DT im Zellgebiet CR bzw. den Driftgebietsabschluss DRT im Randabschlussgebiet RR in einer vertikalen Struktur. Eine Source-Elektrode S ist an eine Source-Metallisierung SM angeschlossen, die für einen Anschluss externer Schaltungskomponenten ausgebildet ist. Eine Gate-Anschlussklemme G ist in eine dielektrische Schicht, z.B. eine Oxidschicht OX, eingebettet. Die dielektrische Schicht OX kann Siliziumoxid (SiO₂), Siliziumnitrid (Si₃N₄), Siliziumoxinitrid (SiO_xN_y), Zirkoniumoxid (ZrO₂), Tantaloxid (Ta₂O₅), Titanoxid (TiO₂) und Hafniumoxid (HfO₂) oder sämtliche Kombinationen davon enthalten.
Im Driftgebiet DT ist neben der Source S ein Bodygebiet BR bereitgestellt. Ein seitliches p-dotiertes Übergangsabschlusserweiterungsgebiet 207 erstreckt sich von der letzten p-Spalte 201 des Zellgebiets CR und erstreckt sich weiter seitlich in das Randabschlussgebiet RR. Gemäß einer Ausführungsform ist die Zenerdiode D1 monolithisch in das Randabschlussgebiet RR, gemäß einer Ausführungsform, im Driftgebiet DRT des Randabschlussgebiets RR der integrierten Halbleitervorrichtung 200 integriert. Mit anderen Worten, die Zenerdiode D1 kann als ein inhärenter Bestandteil des Randabschlussgebiets RR angesehen werden. Wie in 2 dargestellt, wird die Zenerdiode D1 durch ein n-Well-Gebiet 205 und ein p+ Gebiet 204 gebildet, wobei das n-Well-Gebiet 205 und das p+ Gebiet 204 im Driftgebietsabschluss DRT eingebettet sind. Ein Spannungspotential an einer Kathode der Zenerdiode D1 ist an der Verbindungsanschlussklemmenmetallisierung CT zugänglich. Dadurch wird ein pn-Übergang gebildet.
Dadurch kann das p+ Gebiet 204 der Zenerdiode D1 das Potential des Raumladungsgebiets der Vorrichtung abtasten. Eine Einstellung des Spannungspotentials, bei dem das Raumladungsgebiet dem p+ Gebiet 204 nahekommt, kann durch einen geeigneten Dotierungswert des n-Well-Gebiets 205 bereitgestellt werden. Beispiele für eine Einstellung des Spannungspotentials, bei dem das Raumladungsgebiet dem p+ Gebiet 204 nahe oder mit diesem in Kontakt kommt, auf der Basis des Dotierungswertes des n-Well-Gebiets 205, sind hierin unter Bezugnahme auf 3 und 4 beschrieben. An der Verbindungsanschlussklemmenmetallisierung CT kann das Gate des zweiten Feldeffekttransistors T2, der als ein separates, einzelnes Schaltungselement bereitgestellt sein kann, elektrisch angeschlossen werden.
Gemäß einer anderen Ausführungsform ist der Widerstand R1 monolithisch in das Randabschlussgebiet RR der integrierten Halbleitervorrichtung 200 integriert. Wie in 2 dargestellt, ist der Widerstand R1 als ein n-Gebiet 208 zwischen zwei n+ Gebieten 206 gebildet, wobei die Gebiete 206 bzw. 208 in die dielektrische Schicht OX eingebettet sind. Aufgrund einer dielektrischen Isolierung des Widerstands R1 in Bezug auf die Trägerschicht, ist der Widerstand R1 vor Störungen geschützt.
Eine Metallisierungsstruktur kann als Verbindungsanschlussklemme CT verwendet werden, die hierin oben unter Bezugnahme auf 1 beschrieben ist. Die Metallisierungsstruktur der Verbindungsanschlussklemme CT steht sowohl mit den n+ Gebieten 206 des Widerstands R1 wie auch dem p+ Gebiet der Zenerdiode D1 in Kontakt. Das andere n+ Gebiet 206 des Widerstands R1 ist an die Drain-Metallisierung DM angeschlossen, die an der rechten Seite des Randabschlussgebiets RR der integrierten Halbleitervorrichtung 200 bereitgestellt ist. Die Drain-Metallisierung DM ist durch einen Leitungsverbinder 203 oder ein dotiertes Halbleitergebiet, z.B. im Außenrand OR, elektrisch an die Drain-Anschlussklemme D der integrierten Halbleitervorrichtung 200 angeschlossen.
Gemäß einer Alternative kann der Widerstand R1 als eine n+/n–/n+ Polysiliziumstruktur bereitgestellt sein, die in der dielektrischen Schicht OX eingebettet ist. Dadurch kann der Polysiliziumwiderstand R1 auf einem Gate-Oxid und/oder auf einem Feldoxid gebildet werden. Gemäß einer anderen Ausführungsform sind das n Gebiet 208 und die n+ Gebiete 206 nicht als Halbleitergebiete, sondern als Leitergebiete mit einem geeigneten Widerstand gebildet.
Ein Verfahren zur Herstellung einer integrierten Halbleitervorrichtung 200 kann die Schritte des Bereitstellens einer Halbleiterträgerschicht mit einer Fläche, des Bildens einer optionalen ersten Epitaxialschicht n++ auf der Fläche der Halbleiterträgerschicht, des Bildens einer zweiten Epitaxialschicht n auf der ersten Epitaxialschicht n++ und des Bildens eines schwach n-dotierten Driftgebiets DT im Zellgebiet CR und/oder eines schwach n-dotierten Driftgebietsabschlusses DRT im Randabschlussgebiet RR auf der zweiten Epitaxialschicht n+ enthalten. Gemäß einer anderen Ausführungsform wird die erste Epitaxialschicht n++ unterlassen und die zweite Epitaxialschicht wird direkt auf die Trägerschicht aufgebracht. Im Zellgebiet CR werden p-dotierte Spalten und n-dotierte Spalten, die an das Bodygebiet BR angeschlossen sind, gebildet. Im Randabschlussgebiet RR, angeordnet zwischen dem Außenrand OR und dem Zellgebiet, werden ein n-Well-Gebiet 205 und ein p+ Gebiet 204 gebildet, wobei das n-Well-Gebiet 205 und das p+ Gebiet 204 die Zenerdiode D1 bilden und im Driftgebietsabschluss DRT eingebettet sind. Dadurch ist die Zenerdiode D1 monolithisch in die Halbleitervorrichtung 200 integriert. Ferner enthält das Verfahren die Schritte des Bildens eines Bodygebiets BR auf der p-dotierten Spalte, des Bildens eines Source-Gebiets S im Bodygebiet BR, des Bildens einer dielektrischen Schicht OX auf den Driftgebieten DT und DRT, des Bereitstellens eines Gate-Gebiets G, das vom Source-Gebiet getrennt ist, im Zellgebiet CR, des Bildens eines n-Gebiets 208 zwischen zwei n+ Gebieten 206, wobei die Gebiete 206 bzw. 208 in der dielektrischen Schicht OX eingebettet sind, und des Bildens des Polysiliziumwiderstands R1, wodurch eines der zwei n+ Gebiete 206 an das p+ Gebiet 204 der Zenerdiode D1 elektrisch angeschlossen wird und das andere der zwei n+ Gebiete 206 an eine Drain-Metallisierung DM elektrisch angeschlossen wird, die am Außenrand OR bereitgestellt ist. Dadurch wird der Widerstand R1 monolithisch in die Halbleitervorrichtung 200 integriert. Das Source-Gebiet S kann an eine Source-Elektrode oder Source-Metallisierung elektrisch angeschlossen werden, wobei das Gate-Gebiet an eine Gate-Elektrode angeschlossen werden kann. Ferner kann die erste Epitaxialschicht n++ elektrisch an eine Drain-Elektrode D angeschlossen werden. Dadurch enthält die integrierte Halbleitervorrichtung 200 den Transistor T1, der die Source-Elektrode, die Drain-Elektrode, und die Gate-Elektrode und einen Reihenanschluss des Widerstands R1 und der Zenerdiode D1 aufweist. Der Transistor T1 ist vorwiegend im Zellgebiet CR gebildet, während der Widerstand R1 und die Zenerdiode D1 im Randabschlussgebiet RR gebildet sind. Wie in 2 dargestellt, ist die Drain-Elektrode D über den Leitungsverbinder 203 elektrisch an die Drain-Metallisierung DM angeschlossen, die im Randabschlussgebiet RR und im Außenrand OR gebildet ist. Gemäß einer anderen Ausführungsform kann der Anschluss der Drain-Elektrode D an die Drain-Metallisierung DM über ein Dotierungsgebiet im Halbleiterkörper, z.B. im Außenrand OR der integrierten Halbleitervorrichtung 200 gebildet sein. Die Drain-Metallisierung DM ist ferner an den Reihenanschluss des Widerstands R1 und der Zenerdiode D1 angeschlossen. Dadurch kann das n-Well-Gebiet der Zenerdiode D1 die Potentialdifferenz zwischen der Drain-Elektrode D und der Source S des Transistors T1, d.h. die Drain-Source-Spannung am Transistor T1, abtasten.
Gemäß einer anderen Ausführungsform können der Widerstand R1 und/oder die Zenerdiode D1 als einzelne Schaltungselemente getrennt vom Chipgebiet des ersten Feldeffekttransistors T1 bereitgestellt werden. Der erste Feldeffekttransistor T1, der zweite Feldeffekttransistor T2, die separate Zenerdiode D1 und der separate Widerstand R1 können dann z.B. innerhalb eines gemeinsamen Mehrfach-Chip-Gehäuses angeordnet werden.
Unter Bezugnahme nun auf 3 und 4 sind Spannungspotentialverteilungsgrafiken 300 im Querschnitt der integrierten Halbleitervorrichtung 200, vorwiegend in einem Raumladungsgebiet, gemäß einer Ausführungsform dargestellt. 3 zeigt eine Spannungspotentialverteilungsgrafik 300 für eine Situation, wo das n-Well-Gebiet 205 einen integralen Dotierungswert von etwa 10¹² cm^–2 aufweist, während 4 eine Spannungspotentialverteilungsgrafik 300 für eine Situation zeigt, wo das n-Well-Gebiet 205 einen integralen Dotierungswert von etwa 5 × 10¹¹ cm^–2 aufweist. Der Begriff “integraler Dotierungswert”, wie hierin verwendet, soll eine räumliche Integration der n-Dotierung im n-Well-Gebiet 205 in einer vertikalen Richtung beschreiben, beginnend an der ersten Fläche und in den Halbleiterkörper verlaufend, bis die Hintergrunddotierung des Driftgebietsabschlusses DRT erreicht ist. Die Spannungspotentialverteilungsgrafiken 300 weisen simulierte Äquipotentiallinien 302 auf, die Linien eines konstanten Spannungspotentials bezüglich eines Drain-Potentials DP des ersten Feldeffekttransistors T1 darstellen.
Die Äquipotentiallinien 302 sind über einem Querschnitt der in 2 dargestellten integrierten Halbleitervorrichtung 200, dargestellt. Das Drain-Potential DP (große Fläche an der rechten Seite von 3) entspricht dem Drain-Source-Spannungsabfall 402 über den Transistor T1, siehe 1. Wie in 3 erkennbar ist, ist eine Diodenfeld-Anschlussklemme CT der Zenerdiode D1, die der Verbindungsanschlussklemme CT entspricht, die hierin unter Bezugnahme auf 2 beschrieben wurde, bei einem Drain-Potential DP. Ein Gebiet, das mit dem Bezugszeichen A in der Spannungspotentialverteilungsgrafik 300 angegeben ist, nähert sich der Diodenfeldanschlussklemme CT, falls – gemäß der dargestellten Probensimulation – eine Dotierung des n-Well-Gebiets 205 etwa 10¹² cm^–2 beträgt.
Falls andererseits ein Dotierungswert von etwa 5 × 10¹¹ cm^–2 bereitgestellt ist, wie in 4 dargestellt, kann sich ein Potential B, das geringer als das Potential A ist, mit B < A, der Diodenfeldanschlussklemme CT nähern. Somit kann eine Potentialverteilung im Querschnitt der integrierten Halbleitervorrichtung 200 durch Anpassen des Dotierungswerts des n-Well-Gebiets 205 eingestellt werden. Auf diese Weise kann eine effektive Begrenzung oder Zenerspannung der Zenerdiode D1 eingestellt werden und somit kann der Übergang zwischen dem Normalbetriebsmodus und dem Schutzmodus des Hochspannungsschalters 100 gesteuert werden. Gemäß einer Ausführungsform ist die Spannung des Übergangs zwischen dem Normalbetriebsmodus und dem Schutzmodus niedriger als die mögliche Sperrspannung des Transistors T1.
5 zeigt eine Spannungsabfallgrafik, die Spannungsabfälle beim Hochspannungshalbleiterschalter 100 gemäß einer Ausführungsform zeigt. Zwei Spannungsabfallkurven V sind in der Figur angegeben, wobei das Bezugszeichen V eine Spannung in Volt angibt, wobei ein Bezugszeichen t eine Zeit in willkürlichen Einheiten darstellt.
Eine erste Kurve zeigt eine gesamte Spannungsabfallentwicklung 401 im Laufe der Zeit t. Der gesamte Drain-Source-Spannungsabfall 401 ist über dem Hochspannungsschalter 100 vorhanden, der in 1 dargestellt ist, d.h. zwischen dem Drain D des zweiten Feldeffekttransistors T2 und der Source S des ersten Feldeffekttransistors T1.
Andererseits zeigt eine zweite Kurve einen Spannungsabfall 402 über den ersten Transistor T1, d.h. eine Spannung zwischen der Drain-Anschlussklemme des ersten Feldeffekttransistors T1 oder dem allgemeinen Knoten CN, und der Source des ersten Feldeffekttransistors T1.
Wie aus den Spannungsabfallkurven 401 bzw. 402 erkennbar ist, klemmt die Steuereinheit CU die Spannung 401 über den ersten Transistor auf einen Nennspannungspegel, in dem Beispiel, auf das sich 5 bezieht, auf eine Spannung von etwa 480 V. Dadurch wird der erste Feldeffekttransistor T1 vor Überspannungen über etwa 480 V geschützt, die am Drain-Source-Pfad D-S des in 1 dargestellten Hochspannungshalbleiterschalters 100 auftreten können.
Der Hochspannungshalbleiterschalter 100 kann in Verbindung mit Superjunction-Feldeffekttransistoren zum Schutz dieser Arten von Transistoren vor Überspannungen verwendet werden. Dadurch kann der zweite Feldeffekttransistor T2 zum Schutz des ersten Feldeffekttransistors T1 verwendet werden, der als Superjunction-FET gestaltet sein kann.
6 zeigt ein schematisches Blockschaltbild eines Hochspannungshalbleiterschalters 100 gemäß einer Ausführungsform, die mit anderen Ausführungsformen hierin beschrieben werden kann. Der Hochspannungshalbleiterschalter 100 ist zum Schalten einer Hochspannung 401 gestaltet und enthält den ersten Feldeffekttransistor T1 mit einer Source S1, einem Drain D1 und einem Gate G1 und ist zum Schalten der Spannung 402 bei einem Nenn-Hochspannungspegel ausgebildet. Hierin ist der erste Feldeffekttransistor T1 als ein normalerweise ausgeschalteter Anreicherungsmodustransistor bereitgestellt. Ferner ist der zweite Feldeffekttransistor T2 mit einer Source S2, einem Drain D2 und einem Gate G2 bereitgestellt, wobei der zweite Feldeffekttransistor T2 in Reihe zu dem ersten Feldeffekttransistor T1 geschaltet ist. Dadurch ist die Source S2 des zweiten Feldeffekttransistors T2 an den Drain D1 des ersten Feldeffekttransistors T1 angeschlossen. Der zweite Feldeffekttransistor T2 ist als ein normalerweise eingeschalteter Verarmungsmodustransistor bereitgestellt. Eine Steuereinheit CU ist an den Drain D1 des ersten Feldeffekttransistors T1 bzw. an die Source S2 des zweiten Feldeffekttransistors T2 angeschlossen. Zusätzlich sind das Gate G2 des zweiten Feldeffekttransistors T2 und die Source S1 des ersten Feldeffekttransistors T1 an die Steuereinheit CU angeschlossen. Dadurch ist die Steuereinheit CU zum Sperren des zweiten Feldeffekttransistors T2 ausgelegt, falls eine Drain-Source Spannung 402 über den ersten Feldeffekttransistor T1 den Nenn-Hochspannungspegel überschreitet, wie hierin unter Bezugnahme auf 1 beschrieben wurde.
Auf den Raum bezogene Begriffe wie “unterhalb”, “unter”, “unterer”, “über”, “oberer” und dergleichen werden für eine einfache Beschreibung zur Erklärung der Positionierung eines Elements relativ zu einem zweiten Element verwendet. Diese Begriffe sollen verschiedene Ausrichtungen der Vorrichtung zusätzlich zu anderen Ausrichtungen als den in den Figuren dargestellten umfassen. Ferner werden Begriffe wie “erster”, “zweiter” und dergleichen auch zur Beschreibung verschiedener Elemente, Gebiete, Abschnitte usw. verwendet und sind auch nicht als Einschränkung gedacht. Gleiche Begriffe beziehen sich in der gesamten Beschreibung auf gleiche Elemente.
Wie hierin verwendet, sind die Begriffe “haben”, “beinhalten”, “enthalten”, “umfassen” und dergleichen Begriffe mit offenem Ende, die das Vorhandensein von genannten Merkmalen oder Merkmalen angeben, aber zusätzliche Elemente oder Merkmale nicht ausschließen. Die Artikel “einer/eine/eines” und “der/die/das” sollen den Plural wie auch den Singular enthalten, falls der Zusammenhang nicht eindeutig anderes verlangt.
Angesichts des oben stehenden Bereichs von Variationen und Anwendungen sollte klar sein, dass die vorliegende Erfindung weder durch die vorangehende Beschreibung noch durch die beiliegenden Zeichnungen begrenzt ist. Stattdessen ist die vorliegende Erfindung nur durch die folgenden Ansprüche und ihre gesetzmäßigen Äquivalente begrenzt.
Die vorangehende schriftliche Beschreibung verwendet spezielle Ausführungsformen zur Offenbarung der Erfindung, einschließlich des besten Modus, und auch um einem Fachmann auf dem Gebiet zu ermöglichen, die Erfindung herzustellen und zu verwenden. Während die Erfindung im Sinne verschiedener spezieller Ausführungsformen beschrieben wurde, ist für einen Fachmann offensichtlich, dass die Erfindung mit Modifizierung im Wesen und Schutzumfang der Ansprüche ausgeführt werden kann. Insbesondere können wechselseitig nicht ausschließende Merkmale der oben beschriebenen Ausführungsformen miteinander kombiniert werden. Der patentierbare Schutzumfang ist durch die Ansprüche definiert und kann andere Beispiele enthalten, die für einen Fachmann augenscheinlich sind. Solche anderen Beispiele sollen im Schutzumfang der Ansprüche liegen, falls sie Strukturelemente haben, die sich nicht von der wortgetreuen Sprache der Ansprüche unterscheiden oder falls sie äquivalente Strukturelemente mit unwesentlichen Unterschieden zu der wortgetreuen Sprache der Ansprüche haben.
Die Merkmale der verschiedenen beispielhaften, hierin beschriebenen Ausführungsformen können miteinander kombiniert werden, falls nicht ausdrücklich anderes angegeben ist.
Obwohl spezielle Ausführungsformen hierin dargestellt und beschrieben wurden, ist für einen Durchschnittsfachmann auf dem Gebiet klar, dass eine Reihe von anderen und/oder äquivalenten Implementierungen anstelle der dargestellten und beschriebenen speziellen Ausführungsformen verwendet werden kann, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll sämtliche Anpassungen oder Variationen der speziellen, hierin besprochenen Ausführungsformen umfassen. Daher soll diese Erfindung nur durch die Ansprüche und deren Äquivalente beschränkt sein.

Claims

Hochspannungshalbleiterschalter, umfassend: einen ersten Feldeffekttransistor (T1), der eine Source, einen Drain und ein Gate aufweist und zum Schalten einer Spannung bei einem Nenn-Hochspannungspegel ausgebildet ist, wobei der erste Feldeffekttransistor (T1) ein normalerweise ausgeschalteter Anreicherungsmodustransistor (Anreicherungstyptransistor) ist; einen zweiten Feldeffekttransistor (T2), der eine Source, einen Drain und ein Gate aufweist, der in Reihe zu dem ersten Feldeffekttransistor (T1) geschaltet ist, wobei der zweite Feldeffekttransistor (T2) ein normalerweise eingeschalteter Verarmungsmodustransistor (Verarmungstyptransistor) ist; und eine Steuereinheit (CU), die an den Drain des ersten Feldeffekttransistors (T1) und an das Gate des zweiten Feldeffekttransistors (T2) angeschlossen ist und dazu ausgelegt ist, den zweiten Feldeffekttransistor (T2) zu sperren, falls eine Drain-Source-Spannung über den ersten Feldeffekttransistor (T1) den Nenn-Hochspannungspegel übersteigt.
Hochspannungshalbleiterschalter nach Anspruch 1, wobei der erste Feldeffekttransistor (T1) und der zweite Feldeffekttransistor (T2) eine Kaskodenschaltung bilden.
Hochspannungshalbleiterschalter nach Anspruch 1 oder 2, wobei der erste Feldeffekttransistor (T1) ausgewählt ist aus der Gruppe bestehend aus einem n-Kanal MOSFET, einem Superjunction-Transistor, einem MISFET, einem IGBT, einem JFET und einem HEMT.
Hochspannungshalbleiterschalter nach einem der Ansprüche 1 bis 3, wobei der zweite Feldeffekttransistor (T2) ausgewählt ist aus der Gruppe bestehend aus einem n-Kanal MOSFET, einem JFET und einem HEMT.
Hochspannungshalbleiterschalter nach einem der Ansprüche 1 bis 4, wobei ein erstes spannungsbegrenzendes Element (Z1) parallel zum Source-Drain-Pfad des ersten Feldeffekttransistors (T1) angeschlossen ist.
Hochspannungshalbleiterschalter nach einem der Ansprüche 1 bis 5, wobei ein zweites spannungsbegrenzendes Element (Z2) parallel zum Source-Drain-Pfad des zweiten Feldeffekttransistors (T2) angeschlossen ist.
Hochspannungshalbleiterschalter nach einem der Ansprüche 1 bis 6, wobei die Steuereinheit (CU) eine Zenerdiode (D1) und einen Widerstand (R1) umfasst, die in Reihe zwischen dem Drain und der Source des ersten Feldeffekttransistors (T1) angeschlossen sind, wobei eine gemeinsame Verbindungsanschlussklemme (CT) der Zenerdiode (D1) und des Widerstands (R1) an das Gate des zweiten Feldeffekttransistors (T2) angeschlossen ist.
Hochspannungshalbleiterschalter nach Anspruch 7, wobei die Zenerdiode (D1) und der Widerstand (R1) als diskrete Schaltungselemente vom ersten und zweiten Feldeffekttransistor (T2) sind.
Hochspannungshalbleiterschalter nach Anspruch 7 oder 8, wobei der erste Feldeffekttransistor, der zweite Feldeffekttransistor (T2), die Zenerdiode (D1) und der Widerstand (R1) in einem gemeinsamen Mehrfach-Chip-Gehäuse angeordnet sind.
Hochspannungshalbleiterschalter nach einem der Ansprüche 1 bis 9, wobei die Source des zweiten Feldeffekttransistors (T2) und der Drain des ersten Feldeffekttransistors (T1) elektrisch an einen allgemeinen Knoten (CN) angeschlossen sind und wobei die Source des ersten Feldeffekttransistors (T1) an eine erste Anschlussklemme angeschlossen ist und der Drain des zweiten Feldeffekttransistors (T2) an eine zweite Anschlussklemme angeschlossen ist, um den ersten und zweiten Feldeffekttransistoren (T1, T2) eine Spannung zuzuführen.
Hochspannungshalbleiterschalter nach einem der Ansprüche 1 bis 10, des Weiteren umfassend ein erstes spannungsbegrenzendes Element (Z1), das zwischen der Source und dem Drain des ersten Feldeffekttransistors (T1) angeschlossen ist.
Hochspannungshalbleiterschalter nach einem der Ansprüche 1 bis 11, des Weiteren umfassend ein zweites spannungsbegrenzendes Element (Z2), das zwischen der Source und dem Drain des zweiten Feldeffekttransistors (T2) angeschlossen ist.
Hochspannungshalbleiterschalter, umfassend: eine integrierte Halbleitervorrichtung (200) mit einem Zellgebiet (CR), einem Außenrand (OR) und einem Randabschlussgebiet (RR), das zwischen dem Außenrand (OR) und dem Zellgebiet (CR) angeordnet ist, wobei die integrierte Halbleitervorrichtung umfasst: einen ersten Feldeffekttransistor (T1) der eine Source, einen Drain und ein Gate aufweist und zum Schalten einer Spannung bei einem Nenn-Hochspannungspegel ausgebildet ist; und eine Zenerdiode (D1) und einen Widerstand (R1), die in Reihe zwischen dem Drain und der Source des ersten Feldeffekttransistors (T1) angeschlossen sind, wobei die Zenerdiode (D1) und der Widerstand (R1) monolithisch in das Randabschlussgebiet (RR) der integrierten Halbleitervorrichtung (200) integriert sind; und einen zweiten Feldeffekttransistor (T2), der eine Source, einen Drain und ein Gate aufweist; wobei der zweite Feldeffekttransistor (T2) mit seiner Source an den Drain des ersten Feldeffekttransistors (T1) angeschlossen ist; wobei eine Verbindungsanschlussklemme der Zenerdiode (D1) und des Widerstands (R1) an das Gate des zweiten Feldeffekttransistors (T2) angeschlossen ist.
Hochspannungshalbleiterschalter nach Anspruch 13, wobei der Widerstand (R1) in einer n+/n–/n+ Polysiliziumstruktur bereitgestellt ist, die in einer dielektrischen Schicht (OX) im Randabschlussgebiet (RR) der integrierten Halbleitervorrichtung (200) eingebettet ist.
Hochspannungshalbleiterschalter nach Anspruch 13 oder 14, wobei die Zenerdiode (D1) ein n-Well-Gebiet (205) umfasst, das einen pn-Übergang mit zu einem p+ Gebiet (204) bildet, und wobei das n-Well-Gebiet (205) und das p+ Gebiet (204) im Randabschlussgebiet (RR) der integrierten Halbleitervorrichtung (200) eingebettet sind.
Hochspannungshalbleiterschalter nach Anspruch 15, wobei eine Durchbruchspannung der Zenerdiode (D1) durch einen Dotierungswert des n-Well-Gebiets (205) definiert ist.
Hochspannungshalbleiterschalter nach einem der Ansprüche 13 bis 16, des Weiteren umfassend eine Drain-Metallisierung (DM), die elektrisch an den Drain des ersten Feldeffekttransistors (T1) angeschlossen ist.
Verfahren zum Schützen eines Hochspannungsanreicherungsmodus-Schalttransistors vor einer Überspannung, wobei das Verfahren umfasst: Bereitstellen eines Reihenanschlusses eines Anreicherungsmodus-Feldeffekttransistors (T1), der eine Source, ein Drain, und ein Gate umfasst, und eines Verarmungsmodus-Feldeffekttransistors (T1), der eine Source, einen Drain, und ein Gate umfasst, wobei die Source des Verarmungsmodus-Feldeffekttransistors (T1) an den Drain des Anreicherungsmodus-Feldeffekttransistors (T1) angeschlossen ist; Anlegen einer Hochspannung zwischen dem Drain des Verarmungsmodus-Feldeffekttransistors (T1) und der Source des Anreicherungsmodus-Feldeffekttransistors (T1); Schalten der Hochspannung in einen Normalbetriebsmodus durch Anlegen eines Schaltsignals an das Gate des Anreicherungsmodus-Feldeffekttransistors (T1); und Schalten aus dem Normalbetriebsmodus in einen Schutzmodus durch Ausschalten des Verarmungsmodus-Feldeffekttransistors (T1), falls eine Überspannung am Drain des Anreicherungsmodus-Feldeffekttransistors (T1) erfasst wird.
Verfahren nach Anspruch 18, des Weiteren umfassend ein Bereitstellen einer Steuereinheit (CU), die an das Gate des Verarmungsmodus-Feldeffekttransistors (T1) angeschlossen ist, wobei die Steuereinheit (CU) dazu ausgelegt ist, aus dem Normalbetriebsmodus, in dem eine angelegte Hochspannung geschaltet wird, in den Schutzmodus zu schalten, wo der Hochspannungsschaltbetrieb gesperrt ist.
Verfahren nach Anspruch 18 oder 19, des Weiteren umfassend: Gewinnen einer Drain-Source Spannung des ersten Feldeffekttransistors (T1) durch die Steuereinheit (CU); und Bereitstellen eines Steuersignals für das Gate des zweiten Feldeffekttransistors (T2) durch die Steuereinheit (CU) auf der Basis der gewonnenen Drain-Source-Spannung.