DE102014107557B4 - Verfahren zum Bearbeiten eines Halbleiterwerkstücks - Google Patents

Verfahren zum Bearbeiten eines Halbleiterwerkstücks Download PDF

Info

Publication number
DE102014107557B4
DE102014107557B4 DE102014107557.9A DE102014107557A DE102014107557B4 DE 102014107557 B4 DE102014107557 B4 DE 102014107557B4 DE 102014107557 A DE102014107557 A DE 102014107557A DE 102014107557 B4 DE102014107557 B4 DE 102014107557B4
Authority
DE
Germany
Prior art keywords
layer
metallization
etching
stack
patterning
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102014107557.9A
Other languages
English (en)
Other versions
DE102014107557A1 (de
Inventor
Dietrich Bonart
Thomas Fischer
Anja Gissibl
Tobias Schmidt
Gudrun Stranzl
Bernhard Weidgans
Hermann Wendt
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102014107557A1 publication Critical patent/DE102014107557A1/de
Application granted granted Critical
Publication of DE102014107557B4 publication Critical patent/DE102014107557B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76892—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Verfahren (100) zum Bearbeiten eines Halbleiterwerkstücks (401), wobei das Verfahren Folgendes aufweist:Bereitstellen eines Halbleiterwerkstücks (401), das einen Metallisierungsschichtstapel (403), der an einer Seite des Halbleiterwerkstücks (401) angeordnet ist, aufweist, wobei der Metallisierungsschichtstapel (403) mindestens eine erste Schicht (403a) und eine zweite Schicht (403b), die über der ersten Schicht (403a) angeordnet ist, aufweist, wobei die erste Schicht ein erstes Material aufweist und die zweite Schicht (403b) ein zweites Material aufweist (102), das sich vom ersten Material unterscheidet;Strukturieren des Metallisierungsschichtstapels (403), wobei Strukturieren des Metallisierungsschichtstapels (403) Nassätzen der ersten Schicht (403a) und der zweiten Schicht (403b) mittels einer Ätzlösung, für welche eine Differenz zwischen einer Ätzrate für die erste Schicht und einer Ätzrate für die zweite Schicht kleiner als oder gleich 5 % ist, aufweist (104);wobei das erste Material als Haftmaterial und das zweite Material als Lötmaterial ausgestaltet sind.

Description

  • Gebiet der Technik
  • Verschiedene Ausführungsformen betreffen ein Verfahren zum Bearbeiten eines Halbleiterwerkstücks.
  • Allgemeiner Stand der Technik
  • Integrierte Schaltkreise oder Chips können über eine oder mehrere Metallisierungen, die an einer Vorderseite und/oder einer Rückseite des Chips angeordnet sind, mit dem Außenbereich und/oder vom Außenbereich her elektrisch verbunden sein. Bilden einer Metallisierung erfordert möglicherweise Strukturieren einer Metallisierungsschicht oder eines Metallisierungsschichtstapels, die oder der zuvor über einem Wafer aufgebracht wurde. Zuverlässige Verfahren zum Strukturieren der Metallisierungsschicht oder des Metallisierungsschichtstapels können wünschenswert sein.
  • US 2008 / 0 001 290 A1 offenbart ein Verfahren zum Herstellen eines Chips mit integrierter Schaltung, welches ein Bereitstellen einer Passivierungsschicht über einer Schaltungsstruktur, wobei eine Öffnung in der Passivierungsschicht ein Pad der Schaltungsstruktur freilegt, danach ein Bilden einer ersten titanhaltigen Schicht über dem durch die Öffnung freigelegten Pad, und danach ein Durchführen eines Glühprozesses mittels Erhitzens der titanhaltigen Schicht auf eine Temperatur zwischen 300 und 410 °C für eine Zeit zwischen 20 und 150 Minuten in einer Stickstoffumgebung mit einer Stickstoffreinheit von mehr als 99 %, sowie danach ein Bilden einer zweiten titanhaltigen Schicht auf der ersten titanhaltigen Schicht und dann Bilden einer Metallschicht auf der zweiten titanhaltigen Schicht aufweist.
  • DE 10 2011 055 091 A1 offenbart ein Verfahren zum Herstellen eines Chips, welches ein Ausbilden einer Materialstruktur in einer Ritzlinie, die dem Chip auf einem Wafer benachbart ist, aufweist. Das Verfahren weist ferner das selektive Entfernen der Materialstruktur in der Ritzlinie und das Vereinzeln des Wafers zu Chips.
  • US 2001 / 0 008 224 A1 offenbart ein Verfahren zum Herstellen elektronischer Komponenten, welches ein Anordnen einer oberen Metallschicht aus Lot über einer unteren Metallschicht aus Titan oder Wolfram und ein selektives Ätzen der unteren Metallschicht über dem oberen Metallschicht mit einer Ätzmischung, die aus einem Ätzmittel, einem Additiv zum Steuern der Temperatur der Ätzmischung und einem weiteren Additiv zum Reduzieren der Wiederabscheidung der Deckschicht besteht.
  • Kurze Darstellung der Erfindung
  • Ein Verfahren zum Bearbeiten eines Halbleiterwerkstücks gemäß Anspruch 1 wird bereitgestellt. Weitere Ausführungsbeispiele sind in den abhängigen Ansprüchen beschrieben.
  • Ein Verfahren zum Bearbeiten eines Halbleiterwerkstücks gemäß einer oder mehreren Ausführungsformen beinhaltet Folgendes: Bereitstellen eines Halbleiterwerkstücks, das einen Metallisierungsschichtstapel, der an einer Seite des Halbleiterwerkstücks angeordnet ist, beinhaltet, wobei der Metallisierungsschichtstapel mindestens eine erste Schicht und eine zweite Schicht, die über der ersten Schicht angeordnet ist, beinhaltet, wobei die erste Schicht ein erstes Material enthält und die zweite Schicht ein zweites Material, das anders geartet ist als das erste Material, enthält; Strukturieren des Metallisierungsschichtstapels, wobei Strukturieren des Metallisierungsschichtstapels Nassätzen der ersten Schicht und der zweiten Schicht mittels einer Ätzlösung, die mindestens im Wesentlichen die gleiche Ätzrate für das erste Material und das zweite Material aufweist, beinhaltet.
  • Figurenliste
  • In den Zeichnungen beziehen sich gleiche Bezugszeichen in den unterschiedlichen Ansichten allgemein je auf dieselben Teile. Die Zeichnungen sind nicht zwangsläufig maßstabgetreu, vielmehr wird der Schwerpunkt allgemein auf die Veranschaulichung der Prinzipien der Erfindung gelegt. In der folgenden Beschreibung werden verschiedene Ausführungsformen der Erfindung mit Bezug auf die folgenden Zeichnungen beschrieben, in denen:
    • 1 ein Verfahren zum Bearbeiten eines Halbleiterwerkstücks gemäß verschiedenen Ausführungsformen zeigt;
    • 2 ein Verfahren zum Bearbeiten eines Halbleiterwerkstücks gemäß verschiedenen Ausführungsformen zeigt;
    • 3 ein Verfahren zum Bearbeiten eines Halbleiterwerkstücks gemäß verschiedenen Ausführungsformen zeigt;
    • die 4A bis 4D verschiedene Ansichten zeigen, die einen Prozessablauf zum Strukturieren eines Metallisierungsschichtstapels gemäß einer oder mehreren Ausführungsformen veranschaulichen.
  • Beschreibung
  • Die folgende detaillierte Beschreibung bezieht sich auf die beiliegenden Zeichnungen, die zur Veranschaulichung konkrete Details und Ausführungsformen dessen zeigen, wie die Erfindung praktisch umgesetzt werden kann.
  • Das Wort „beispielhaft“ wird hierin in der Bedeutung „als Beispiel, Beispielsfall oder zur Veranschaulichung dienend“ genutzt. Jede hierin als „beispielhaft“ beschriebene Ausführungsform oder Bauform ist nicht zwangsläufig als gegenüber anderen Ausführungsformen oder Bauformen bevorzugt oder vorteilhaft auszulegen.
  • Die Formulierungen „mindestens ein/eine“ und „ein/eine oder mehrere“ sind so zu verstehen, dass sie beliebige ganze Zahlen beinhalten, die größer als oder gleich eins sind, d. h. eins, zwei, drei, vier etc.
  • Die Formulierung „eine Vielzahl“ ist so zu verstehen, dass sie beliebige ganze Zahlen beinhaltet, die größer als oder gleich zwei sind, d. h. zwei, drei, vier, fünf etc.
  • Das Wort „über“, das hierin genutzt wird, um das Bilden eines Merkmals, z. B. einer Schicht, „über“ einer Seite oder Oberfläche zu beschreiben, wird möglicherweise in der Bedeutung genutzt, dass das Merkmal, z. B. die Schicht, „direkt auf“, z. B. in direktem Kontakt mit, der gemeinten Seite oder Oberfläche gebildet sein kann. Das Wort „über“, das hierin genutzt wird, um das Bilden eines Merkmals, z. B. einer Schicht, „über“ einer Seite oder Oberfläche zu beschreiben, wird möglicherweise in der Bedeutung genutzt, dass das Merkmal, z. B. die Schicht, „indirekt auf“ der gemeinten Seite oder Oberfläche gebildet wird, wobei eine oder mehrere zusätzliche Schichten zwischen der gemeinten Seite oder Oberfläche und der gebildeten Schicht ausgelegt sind.
  • Der Begriff „Verbindung“ kann sowohl eine indirekte „Verbindung“ als auch eine direkte „Verbindung“ beinhalten.
  • Vereinzelte Chips (mit anderen Worten, Chips, die aus dem Zertrennen eines Halbleiterwerkstücks wie eines Wafers erhalten wurden) können während eines Chipbefestigungsprozesses zum Beispiel mittels adhäsiven Bondens (z. B. Aufklebens) oder Lötens an einem Leiterrahmen befestigt oder mit ihm verbunden werden. Löten kann eine lötbare Chiprückseite erfordern, die eine Metallisierungsschicht oder einen Metallisierungsschichtstapel, z. B. einen Ti/NiV/Ag-Stapel (das heißt, einen eine Schicht aus Titan (Ti), eine Schicht aus Nickel-Vanadium (NiV) und eine Schicht aus Silber (Ag) beinhaltenden Schichtstapel), beinhalten oder daraus bestehen kann, wobei Ti als Diffusionssperre und Haftschicht dienen kann, NiV als Lötgrenzfläche dienen kann und Ag als Lötgrenzfläche oder Schutzschicht dienen kann. Diese Schichten sind möglicherweise so aufgebracht, dass sie die gesamte Oberfläche eines Wafers bedecken, zum Beispiel mittels Aufsputterns, und wurden bislang nicht strukturiert. Die Nutzung dieser Schichten als lötbare Vorderseitenmetallisierung kann derzeit aufgrund der erforderlichen Strukturierung der die gesamte Oberfläche bedeckenden Schichten eingeschränkt sein.
  • Ein herkömmlicher Prozess zum Strukturieren einer Vorderseitenmetallisierung, z. B. einer Ti/NiV/Ag-Vorderseitenmetallisierung, beinhaltet möglicherweise die Nutzung eines Lift-Off-Resists. Jedoch wird dadurch nur eine Metallisierungsschicht-Gesamtdicke von bis zu etwa 1 µm zugelassen. Für größere Dicken ist es eventuell nicht mehr möglich, das Resist vom Wafer abzunehmen, und somit wird der Wafer (oder verschiedene Metallisierungsflächen des Wafers) möglicherweise elektrisch kurzgeschlossen.
  • Ein herkömmlicher Prozess zum Strukturieren einer Rückseitenmetallisierung, z. B. einer Ti/NiV/Ag-Rückseitenmetallisierung, beinhaltet möglicherweise Strukturieren der Rückseitenmetallisierung nebst dem Zertrennen des Wafers, mit anderen Worten während des Prozesses des Dicens (Chipvereinzelung). Zum Beispiel kann die Metallisierung zusammen mit dem Halbleitermaterial (z. B. Silicium) des Wafers mechanisch zersägt werden. Mechanisches Zersägen erfordert möglicherweise eine bestimmte Mindestbreite als Sägestraße und kann eine Beschädigung des Chips (z. B. eine Aussplitterung) bewirken.
  • Sowohl der Vorderseitenmetallisierungsstrukturierungsprozess als auch der Rückseitenmetallisierungsstrukturierungsprozess, die oben beschrieben werden, erfordern möglicherweise eine Einschränkung der Gesamtschichtdicke, um elektrische Kurzschlüsse auf der Vorderseite und/oder Aussplittern auf der Rückseite zu verhindern, was sonst möglicherweise eine Verringerung der Ausbeute bewirkt.
  • Es ist somit möglicherweise wünschenswert, ein zuverlässiges Verfahren zum Strukturieren einer Metallisierungsschicht oder eines Metallisierungsschichtstapels auf der Rückseite und/oder der Vorderseite bereitzustellen, mit dem sich zum Beispiel Chipbeschädigungen vermeiden lassen und/oder eine Bearbeitung von Metallisierungsschicht-Gesamtdicken von über 1 µm ermöglicht werden kann. Des Weiteren ist es möglicherweise wünschenswert, ein Verfahren zum Strukturieren einer Metallisierungsschicht oder eines Metallisierungsschichtstapels bereitzustellen, das zur Nutzung von modernen Dicing-Verfahren wie Plasmaschneiden oder Stealth Dicing befähigen kann.
  • Verschiedene Ausführungsformen stellen ein Verfahren zum Strukturieren eines Metallisierungsschichtstapels bereit, zum Beispiel eines Metallisierungsschichtstapels, der mindestens zwei unterschiedliche Schichten beinhaltet (der z. B. unterschiedliche Materialien enthält oder aus unterschiedlichen Materialien besteht), z. B. eines Metallisierungsschichtstapels, der mindestens drei unterschiedliche Schichten beinhaltet, z. B. eines Schichtstapels, der mindestens eine Schicht aus Titan (Ti), eine Schicht aus Nickel-Vanadium (NiV) und eine Schicht aus Silber (Ag) beinhaltet, zum Beispiel einer Rückseitenmetallisierung und/oder einer Vorderseitenmetallisierung, die den oben erwähnten Schichtstapel beinhalten oder daraus bestehen. Das Verfahren ist anwendbar auf eine Vorderseite und/oder eine Rückseite eines Halbleiterwerkstücks, etwa eines Wafers, z. B. eines Siliciumwafers (Wafer, die andere Halbleitermaterialien als Silicium enthalten oder daraus bestehen, einschließlich IV-IV-, III-V- und II-VI-Verbindungshalbleitermaterialien, zum Beispiel Germanium, Siliciumgermanium, Siliciumcarbid, Galliumarsenid, Galliumnitrid, Indiumarsenid, Indiumgalliumarsenid oder Ähnliches, können ebenfalls möglich sein).
  • Gemäß einer oder mehreren Ausführungsformen beinhaltet Strukturieren des Metallisierungsschichtstapels Ätzen oder wird durch Ätzen erzielt, zum Beispiel nasschemisches Ätzen und/oder trockenchemisches Ätzen. Dadurch ermöglicht werden kann eine Strukturierung auch von Schichtstapeln, die eine Gesamtdicke von größer als oder gleich etwa 1 µm, z. B. größer als oder gleich etwa 2 µm, z. B. größer als oder gleich etwa 3 µm, z. B. größer als oder gleich etwa 4 µm, z. B. größer als oder gleich etwa 5 µm oder sogar noch größere Dicken haben. Ätzen des Schichtstapels beinhaltet möglicherweise die Nutzung eines geeigneten Ätzmaskenmaterials oder Ätzmaskensystems wie zum Beispiel eines Positiv- oder Negativphotoresists (z. B. Sprühresists) oder eines Hartmaskenmaterials wie zum Beispiel eines Nitrids (z. B. Plasmanitrids), eines Oxids (z. B. Plasmaoxids), eines Carbids, eines Metalls oder einer Metalllegierung, eines Klebefilms oder -bands oder von Ähnlichem.
  • Gemäß einer oder mehreren Ausführungsformen werden mindestens zwei unterschiedliche Schichten eines Metallisierungsschichtstapels nasschemisch geätzt, wobei eine Ätzlösung genutzt wird, welche die gleiche oder mindestens im Wesentlichen die gleiche Ätzrate für die mindestens zwei unterschiedlichen Schichten aufweist.
  • Gemäß einer oder mehreren Ausführungsformen kann ein Metallisierungsschichtstapel, der mindestens drei unterschiedliche Schichten, z. B. eine Schicht aus Titan (Ti), eine Schicht aus Nickel-Vanadium (NiV) und eine Schicht aus Silber (Ag) beinhaltet, die möglicherweise zuvor, z. B. mittels Aufsputterns (Katodenzerstäubung), aufgebracht wurden, unter Nutzung einer Kombination nasschemischer und trockenchemischer Prozesse strukturiert werden. Zum Beispiel werden gemäß einer oder mehreren Ausführungsformen eine erste und eine zweite Schicht (z. B. eine Ag-Schicht und eine NiV-Schicht) des Schichtstapels möglicherweise unter Nutzung einer Ätzlösung nassgeätzt, welche die gleiche oder mindestens im Wesentlichen die gleiche Ätzrate für beide Schichten (z. B. die gleiche Ätzrate für sowohl Ag als auch NiV) aufweist, während eine dritte Schicht (z. B. eine Ti-Schicht) des Schichtstapels möglicherweise trockengeätzt wird.
  • Die Formulierung „mindestens im Wesentlichen die gleiche Ätzrate“, wie hierin genutzt, ist zum Beispiel so zu verstehen, dass sie Fälle beinhaltet, in denen eine Differenz zwischen der Ätzrate (einer gegebenen Ätzlösung) für eine erste Schicht und der Ätzrate (dieser Ätzlösung) für eine zweite Schicht kleiner als oder gleich etwa 5%, z. B. kleiner als oder gleich etwa 2%, z. B. kleiner als oder gleich etwa 1 %,z. B. kleiner als oder gleich etwa 0,5 %, z. B. kleiner als oder gleich etwa 0,1 %, z. B. null (d. h. genau gleich), ist.
  • Alternativ kann auch die dritte Schicht (z. B. eine Ti-Schicht) zum Beispiel unter Nutzung einer Ätzlösung, die anders geartet sein kann als die zum Ätzen der ersten und der zweiten Schicht (z. B. einer Ag-Schicht und einer NiV-Schicht) des Schichtstapels genutzte Ätzlösung, nassgeätzt werden.
  • Ätzlösungen, die zum Ätzen (z. B. zum gleichzeitigen Ätzen) einer Ag-Schicht und einer NiV-Schicht genutzt werden, beinhalten oder sind zum Beispiel möglicherweise Metallätzlösungen wie diejenigen, die zum Beispiel beim Cu-Strukturätzungsmetallätzen genutzt werden.
  • Gemäß einer oder mehreren Ausführungsformen enthält eine Ätzlösung, die zum Ätzen der Ag-Schicht und der NiV-Schicht genutzt wird, möglicherweise etwa 50 - 60 % (z. B. etwa 55 %) H3PO4 (Phosphorsäure), etwa 1,4 - 1,8 % (z. B. etwa 1,6 %) HNO3 (Salpetersäure), etwa 21 - 25 % (z. B. etwa 23 %) HAc (Essigsäure) und etwa 0,3 - 0,7 % (z. B. etwa 0,5 %) einer oberflächenaktiven Substanz, z. B. einer organischen oberflächenaktiven Substanz, etwa von modifiziertem Alkohol oder Phenol. Alternativ kann die oberflächenaktive Substanz, z. B. die organische oberflächenaktive Substanz, ersetzt sein durch eine organische Säure, z. B. Essigsäure, die gemäß einigen Ausführungsformen möglicherweise ohnehin in der Ätzlösung vorhanden ist.
  • Gemäß einer oder mehreren Ausführungsformen beinhaltet oder ist eine Ätzlösung, die zum Ätzen der Ti-Schicht genutzt wird, möglicherweise eine oder mehrere der Folgenden: verdünnte Flusssäure (DHF), z. B. etwa 0,01 % bis 1 % etwa (z. B. etwa 0,01 % bis etwa 0,5 %, z. B. etwa 0,01%, z. B. etwa 0,05 %, z. B. etwa 0,1 %) Flusssäure (HF), COOHCOOH/H2O, HF/H2O2/HNO3, HF/HCl/H2O, HCl konz., KOH konz., NaOH konz., H2SO4 (z. B. etwa 20 % H2SO4), CCl3COOC2H5, HCOOH (z. B. etwa 25 % HCOOH), H3PO4 (z. B. etwa 20 % H3PO4).
  • Gemäß einer oder mehreren Ausführungsformen kann die resultierende Struktur (strukturierter Metallschichtstapel, mit oder ohne strukturierte Maske) als Maske zur Weiterbearbeitung genutzt werden, z. B. zur Weiterbearbeitung eines Basismaterials (z. B. eines Wafers) wie zum Beispiel eines Halbleiters (z. B. von Silicium) oder zu einer dielektrischen (z. B. Oxid-)Ätzung oder zum Zertrennen (z. B. Plasmaschneiden oder Laserschneiden). Wenn sie zum Beispiel als Hartmaske zum Plasmaschneiden genutzt wird, lässt sich eine beschädigungsfreie Vereinzelung von Chips unter Nutzung der hierin beschriebenen strukturierten Metallrückseite gemäß einer oder mehreren Ausführungsformen erzielen. Eine Wirkung dieser Bearbeitung kann sein, dass Geräte und Mittel, die zuvor bei der Herstellung genutzt wurden, auch für diese Bearbeitung genutzt werden können.
  • 1 zeigt ein Verfahren 100 zum Bearbeiten eines Halbleiterwerkstücks gemäß verschiedenen Ausführungsformen.
  • Das Verfahren 100 beinhaltet Folgendes: Bereitstellen eines Halbleiterwerkstücks, das einen Metallisierungsschichtstapel, der an einer Seite des Halbleiterwerkstücks angeordnet ist, beinhaltet, wobei der Metallisierungsschichtstapel mindestens eine erste Schicht und eine zweite Schicht, die über der ersten Schicht angeordnet ist, beinhaltet, wobei die erste Schicht ein erstes Material enthält (z. B. daraus besteht) und die zweite Schicht ein zweites Material, das anders geartet ist als das erste Material, enthält (z. B. daraus besteht) (in 102); und Strukturieren des Metallisierungsschichtstapels, wobei Strukturieren des Metallisierungsschichtstapels Nassätzen der ersten Schicht und der zweiten Schicht mittels einer Ätzlösung, die mindestens im Wesentlichen die gleiche Ätzrate für das erste Material und das zweite Material aufweist, beinhaltet (in 104).
  • Gemäß einer oder mehreren Ausführungsformen kann das erste Material ein erstes Metall oder eine erste Metalllegierung enthalten (z. B. sein) und die zweite Schicht kann ein zweites Metall oder eine zweite Metalllegierung, das oder die anders geartet ist als das erste Metall oder die erste Metalllegierung, enthalten (z. B. sein).
  • Gemäß einer oder mehreren Ausführungsformen enthält (z. B. ist) das erste Material ein Haftmaterial. Zum Beispiel kann die erste Schicht als Haftschicht oder Haftbeschleuniger ausgestaltet sein. Zum Beispiel kann das erste Metall oder die erste Metalllegierung als das Haftmaterial oder der Haftbeschleuniger dienen. Gemäß einer oder mehreren Ausführungsformen beinhalten oder beziehen sich die Begriffe „Haftmaterial oder -beschleuniger“ oder „Haftschicht“ möglicherweise auf ein Material oder eine Schicht, das oder die möglicherweise für eine Verbesserung der Haftung zwischen zwei Elementen oder Schichten ausgestaltet ist.
  • Gemäß einer oder mehreren Ausführungsformen kann das erste Material Nickel-Vanadium (NiV) enthalten (z. B. sein). Zum Beispiel kann das erste Metall oder die erste Metalllegierung NiV sein.
  • Gemäß einer oder mehreren Ausführungsformen enthält (z. B. ist) das zweite Material ein Lötmaterial oder ein Lötgrenzflächenmaterial. Zum Beispiel kann die zweite Schicht als Lötgrenzflächenschicht ausgestaltet sein. Zum Beispiel kann das zweite Metall oder die zweite Metalllegierung als das Lötmaterial oder das Lötgrenzflächenmaterial dienen. Gemäß einer oder mehreren Ausführungsformen beinhalten oder beziehen sich die Begriffe „Lötmaterial oder Lötgrenzflächenmaterial“ oder „Lötgrenzflächenschicht“ möglicherweise auf ein Material oder eine Schicht, das oder die möglicherweise ausgestaltet ist, um eine Lötverbindung oder eine Verbindung zu einem anderen Material oder einer anderen Schicht zu bilden, mit anderen Worten ein Material oder eine Schicht, das oder die mittels Lötens des Materials oder der Schicht und/oder des anderen Materials oder der anderen Schicht eine Verbindung zu einem anderen Material oder einer anderen Schicht bilden kann.
  • Gemäß einer oder mehreren Ausführungsformen kann das zweite Material Silber (Ag) enthalten (z. B. sein). Zum Beispiel kann das zweite Metall oder die zweite Metalllegierung Ag sein. Gemäß einer oder mehreren Ausführungsformen beinhaltet die zweite Schicht möglicherweise eine erste Unterschicht, die Kupfer (Cu) enthält (z. B. daraus besteht), und eine zweite Unterschicht, die Zinn enthält (z. B. daraus besteht), wobei die erste Unterschicht der zweiten Schicht möglicherweise zwischen der ersten Schicht (z. B. einer Haftschicht, z. B. einer NiV-Schicht) des Metallisierungsschichtstapels und der zweiten Unterschicht angeordnet ist.
  • Gemäß einer oder mehreren Ausführungsformen kann das Halbleiterwerkstück einen Wafer beinhalten (z. B. ein Wafer sein), zum Beispiel einen Siliciumwafer (Wafer, die andere Halbleitermaterialien beinhalten oder daraus bestehen (einschließlich Verbindungshalbleitermaterialien), zum Beispiel Germanium, Siliciumgermanium, Siliciumcarbid, Galliumarsenid, Galliumnitrid, Indiumarsenid, Indiumgalliumarsenid oder Ähnliches, können ebenfalls möglich sein).
  • Gemäß einer oder mehreren Ausführungsformen wurde der Metallisierungsschichtstapel möglicherweise mittels mindestens eines Aufbringungsprozesses gebildet, z. B. mindestens eines Katodenzerstäubungsprozesses oder eines Galvanisierungsprozesses oder eines Prozesses einer stromlosen Abscheidung oder eines Prozesses einer Abscheidung aus der Gasphase. Zum Beispiel kann der Metallisierungsschichtstapel eine Vielzahl von Schichten beinhalten (z. B. daraus bestehen), wobei mindestens eine (z. B. eine Vielzahl, z. B. alle) der Schichten möglicherweise mittels eines oder mehrerer der oben erwähnten Aufbringungsprozesse gebildet wurde.
  • Gemäß einer oder mehreren Ausführungsformen wurde der Metallisierungsschichtstapel möglicherweise über einer gesamten Oberfläche oder Seite des Wafers aufgebracht, z. B. über einer gesamten Rückseite des Wafers. Mit anderen Worten, der Metallisierungsschichtstapel wurde möglicherweise gebildet, um die gesamte Oberfläche oder Seite (z. B. Rückseite) des Wafers zu bedecken.
  • Gemäß einer oder mehreren Ausführungsformen ist der Metallisierungsschichtstapel möglicherweise an einer Rückseite des Wafers angeordnet. Zum Beispiel kann der Metallisierungsschichtstapel eine Rückseitenmetallisierung des Wafers beinhalten oder als Rückseitenmetallisierung des Wafers ausgestaltet sein.
  • Gemäß einer oder mehreren Ausführungsformen beinhaltet das Halbleiterwerkstück (z. B. der Wafer, z. B. der Siliciumwafer) möglicherweise ein Substratgebiet (z. B. ein Siliciumsubstratgebiet), wobei der Metallisierungsschichtstapel möglicherweise über einer Rückseite (z. B. einer unteren Seite) des Substratgebiets angeordnet ist. Gemäß einer oder mehreren Ausführungsformen ist das Substratgebiet möglicherweise an oder nahe einer Rückseite des Halbleiterwerkstücks (z. B. des Wafers) angeordnet.
  • Gemäß einer oder mehreren Ausführungsformen ist der Metallisierungsschichtstapel möglicherweise an einer Vorderseite oder einer aktiven Seite des Wafers angeordnet. Zum Beispiel kann der Metallisierungsschichtstapel eine Vorderseitenmetallisierung des Wafers beinhalten oder als Vorderseitenmetallisierung des Wafers ausgestaltet sein.
  • Gemäß einer oder mehreren Ausführungsformen beinhaltet das Halbleiterwerkstück (z. B. der Wafer, z. B. der Siliciumwafer) möglicherweise ein Bauelementgebiet oder ein aktives Gebiet, wobei der Metallisierungsschichtstapel möglicherweise über einer Vorderseite (z. B. einer oberen Seite) des Bauelementgebiets oder des aktiven Gebiets angeordnet ist. Gemäß einer oder mehreren Ausführungsformen beinhaltet das Bauelementgebiet oder das aktive Gebiet möglicherweise ein oder mehrere Halbleiterelemente, z. B. ein oder mehrere Elemente eines integrierten Schaltkreises, z. B. ein oder mehrere aktive und/oder passive Elemente wie zum Beispiel eine oder mehrere Dioden, einen oder mehrere Transistoren, Thyristoren, Kondensatoren, Induktoren oder Ähnliches. Gemäß einer oder mehreren Ausführungsformen beinhaltet das Bauelementgebiet oder das aktive Gebiet möglicherweise eine oder mehrere Zwischenverbindungen, z. B. einen oder mehrere Verbindungskontakte und/oder eine oder mehrere elektrisch leitfähige Leitungen.
  • Gemäß einer oder mehreren Ausführungsformen ist das Bauelementgebiet möglicherweise über dem Substratgebiet angeordnet.
  • Gemäß einer oder mehreren Ausführungsformen kann das erste Material Nickel-Vanadium (NiV) enthalten (z. B. sein) und das zweite Material kann Silber (Ag) enthalten (z. B. sein), und die Ätzlösung, die zum Nassätzen der ersten Schicht und der zweiten Schicht genutzt wird, kann etwa 50 - 60 % (z. B. etwa 55 %) Phosphorsäure, etwa 1,4 - 1,8 % (z. B. etwa 1,6 %) Salpetersäure, etwa 21 - 25 % (z. B. etwa 23 %) Essigsäure und etwa 0,3 - 0,7 % (z. B. etwa 0,5 %) einer oberflächenaktiven Substanz beinhalten (z. B. daraus bestehen).
  • Gemäß einer oder mehreren Ausführungsformen beinhaltet der Metallisierungsschichtstapel möglicherweise weiter eine dritte Schicht, die ein drittes Material, das anders geartet ist als das erste Material und das zweite Material, enthält (z. B. daraus besteht), wobei die erste Schicht möglicherweise über der dritten Schicht angeordnet ist, und wobei Strukturieren des Metallisierungsschichtstapels möglicherweise weiter Ätzen der dritten Schicht nach dem Nassätzen der ersten Schicht und der zweiten Schicht beinhaltet.
  • Gemäß einer oder mehreren Ausführungsformen kann das dritte Material ein drittes Metall oder eine dritte Metalllegierung, das oder die anders geartet ist als das erste Metall oder die erste Metalllegierung und anders geartet ist als das zweite Metall oder die zweite Metalllegierung, enthalten (z. B. sein).
  • Gemäß einer oder mehreren Ausführungsformen kann das dritte Material ein Diffusionssperrmaterial enthalten (z. B. sein). Zum Beispiel kann die dritte Schicht als Diffusionssperrschicht ausgestaltet sein. Zum Beispiel kann das dritte Metall oder die dritte Metalllegierung als das Diffusionssperrmaterial dienen. Gemäß einer oder mehreren Ausführungsformen beinhaltet oder bezieht sich der Begriff „Diffusionssperre“ möglicherweise auf ein Material oder eine Schicht, das oder die ausgestaltet sein kann, um eine Diffusion von Atomen oder Ionen aus einer Schicht in eine andere Schicht zu verhindern oder mindestens im Wesentlichen zu reduzieren, zum Beispiel eine Diffusion von Metallatomen oder -ionen aus dem Metallisierungsschichtstapel in eine darunterliegende Schicht (z. B. eine Halbleiterschicht des Wafers). Gemäß einer oder mehreren Ausführungsformen kann das dritte Material ein Haftmaterial enthalten (z. B. sein). Zum Beispiel kann die dritte Schicht als Haftschicht ausgestaltet sein. Zum Beispiel kann das dritte Metall oder die dritte Metalllegierung als das Haftmaterial dienen.
  • Gemäß einer oder mehreren Ausführungsformen kann das dritte Material mindestens ein Material enthalten (z. B. sein), das aus der folgenden Gruppe von Materialien ausgewählt ist, wobei die Gruppe aus Folgendem besteht: Titan (Ti), Wolfram (W), Tantal (Ta), TaN, Ta/TaN, WTi und WTiN. Zum Beispiel kann das dritte Metall oder die dritte Metalllegierung Ti, W, Ta, TaN, Ta/TaN, WTi oder WTiN sein.
  • Gemäß einer oder mehreren Ausführungsformen kann Ätzen der dritten Schicht Trockenätzen der dritten Schicht beinhalten. Mit anderen Worten, Ätzen der dritten Schicht beinhaltet möglicherweise einen Trockenätzprozess oder lässt sich durch einen Trockenätzprozess erzielen.
  • Gemäß einer oder mehreren Ausführungsformen beinhaltet Trockenätzen der dritten Schicht möglicherweise Plasmaätzen der dritten Schicht. Mit anderen Worten, Trockenätzen der dritten Schicht beinhaltet möglicherweise einen Plasmaätzprozess oder lässt sich durch einen Plasmaätzprozess erzielen.
  • Gemäß einer oder mehreren Ausführungsformen kann Ätzen der dritten Schicht Nassätzen der dritten Schicht beinhalten. Mit anderen Worten, Ätzen der dritten Schicht beinhaltet möglicherweise einen Nassätzprozess oder lässt sich durch einen Nassätzprozess erzielen.
  • Gemäß einer oder mehreren Ausführungsformen kann Nassätzen der dritten Schicht Nutzen einer Ätzlösung beinhalten, die anders geartet ist als die zum Nassätzen der ersten Schicht und der zweiten Schicht genutzte Ätzlösung.
  • Gemäß einer oder mehreren Ausführungsformen kann die zum Nassätzen der dritten Schicht genutzte Ätzlösung eine der Folgenden beinhalten (z. B. daraus bestehen): Flusssäure, z. B. verdünnte Flusssäure (DHF), z. B. etwa 0,01 % bis etwa 1 % (z. B. etwa 0,01 % bis etwa 0,5 %, z. B. etwa 0,01 %, z. B. etwa 0,05 %, z. B. etwa 0,1 %) Flusssäure (HF), COOHCOOH/H2O, HF/H2O2/HNO3, HF/HCl/H2O, HCl konz., KOH konz., NaOH konz., H2SO4 (z. B. etwa 20 % H2SO4), CCl3COOC2H5, HCOOH (z. B. etwa 25 % HCOOH), H3PO4 (z. B. etwa 20 % H3PO4).
  • Gemäß einer oder mehreren Ausführungsformen beinhaltet Strukturieren des Metallisierungsschichtstapels möglicherweise Bilden einer Maskenschicht über dem Metallisierungsschichtstapel und Strukturieren der Maskenschicht, um eine strukturierte Maske zu bilden, bevor die erste Schicht und die zweite Schicht des Metallisierungsschichtstapels nassgeätzt werden.
  • Gemäß einer oder mehreren Ausführungsformen kann die Maskenschicht mindestens eines der folgenden Materialien enthalten (z. B. daraus bestehen): ein Photoresist (z. B. Negativ- oder Positivphotoresist, z. B. Sprühresist), ein Hartmaskenmaterial (z. B. ein Nitrid (z. B. Plasmanitrid), ein Oxid (z. B. Plasmaoxid), ein Carbid, ein Metall oder eine Metalllegierung, einen Klebefilm oder ein Klebeband oder Ähnliches).
  • Gemäß einer oder mehreren Ausführungsformen beinhaltet Strukturieren des Metallisierungsschichtstapels möglicherweise Belichten mindestens eines Abschnitts des Wafers, z. B. mindestens eines Abschnitts des Substratgebiets des Wafers.
  • Gemäß einer oder mehreren Ausführungsformen beinhaltet Strukturieren des Metallisierungsschichtstapels möglicherweise Belichten mindestens eines Schnittgebiets des Wafers, wobei das Verfahren möglicherweise weiter Folgendes beinhaltet: Zertrennen des Wafers entlang dem mindestens einen Schnittgebiet nach dem Strukturieren des Metallisierungsschichtstapels.
  • Gemäß einer oder mehreren Ausführungsformen beinhaltet Zertrennen des Wafers entlang dem mindestens einen Schnittgebiet möglicherweise Plasmaätzen des mindestens einen Schnittgebiets. Mit anderen Worten, Zertrennen des Wafers entlang dem mindestens einen Schnittgebiet beinhaltet möglicherweise einen Plasmaschneideprozess oder lässt sich durch einen Plasmaschneideprozess erzielen.
  • Gemäß einer oder mehreren Ausführungsformen beinhaltet Zertrennen des Wafers entlang dem mindestens einen Schnittgebiet möglicherweise Bestrahlen des mindestens einen Schnittgebiets mit einem Laser. Mit anderen Worten, Zertrennen des Wafers entlang dem mindestens einen Schnittgebiet beinhaltet möglicherweise einen Laserschneideprozess oder lässt sich durch einen Laserschneideprozess erzielen.
  • Gemäß einer oder mehreren Ausführungsformen können durch Zertrennen des Wafers ein oder mehrere vereinzelte Chips oder Dies erhalten werden. Einer oder mehrere, z. B. jeder, der vereinzelten Chips oder Dies beinhaltet möglicherweise einen Abschnitt des strukturierten Metallisierungsschichtstapels.
  • Gemäß einer oder mehreren Ausführungsformen hat der Metallisierungsschichtstapel möglicherweise eine Dicke von größer als oder gleich etwa 200 nm, z. B. größer als oder gleich etwa 500 nm, z. B. größer als oder gleich etwa 1 µm, z. B. größer als oder gleich etwa 2 µm, z. B. größer als oder gleich etwa 3 µm, z. B. größer als oder gleich etwa 4 µm, z. B. größer als oder gleich etwa 5 µm, z. B. im Bereich von etwa 200 nm bis etwa 5 µm.
  • Gemäß einer oder mehreren Ausführungsformen hat die erste Schicht (z. B. eine Haftschicht, z. B. eine NiV-Schicht) möglicherweise eine Dicke im Bereich von etwa 20 nm bis etwa 2 µm, z. B. im Bereich von etwa 50 nm bis etwa 1 µm, z. B. im Bereich von etwa 100 nm bis etwa 500 nm, z. B. im Bereich von etwa 100 nm bis etwa 300 nm, z. B. von etwa 200 nm.
  • Gemäß einer oder mehreren Ausführungsformen hat die zweite Schicht (z. B. eine Lötgrenzflächenschicht, z. B. eine Ag-Schicht) möglicherweise eine Dicke im Bereich von etwa 20 nm bis etwa 4 µm, z. B. im Bereich von etwa 100 nm bis etwa 4 µm, z. B. im Bereich von etwa 500 nm bis etwa 4 µm, z. B. im Bereich von etwa 1 µm bis etwa 4 µm, z. B. im Bereich von etwa 2 µm bis etwa 4 µm, z. B. von etwa 3 µm.
  • Gemäß einer oder mehreren Ausführungsformen hat die dritte Schicht (z. B. eine Diffusionssperrschicht, z. B. eine Ti-Schicht) möglicherweise eine Dicke im Bereich von etwa 20 nm bis etwa 2 µm, z. B. im Bereich von etwa 50 nm bis etwa 1 µm, z. B. im Bereich von etwa 100 nm bis etwa 500 nm, z. B. im Bereich von etwa 200 nm bis etwa 400 nm, z. B. von etwa 300 nm.
  • Gemäß einer oder mehreren Ausführungsformen kann die erste Schicht NiV enthalten (z. B. daraus bestehen) und kann eine Dicke von etwa 200 nm haben, die zweite Schicht kann Ag enthalten (z. B. daraus bestehen) und kann eine Dicke von etwa 3 µm haben, und die dritte Schicht kann Ti enthalten (z. B. daraus bestehen) und kann eine Dicke von etwa 300 nm haben.
  • Gemäß einer oder mehreren Ausführungsformen beinhaltet der Metallisierungsschichtstapel möglicherweise weiter eine vierte Schicht, die ein viertes Material, das anders geartet sein kann als das erste Material, das zweite Material und das dritte Material, enthält (z. B. daraus besteht), wobei die dritte Schicht möglicherweise über der vierten Schicht angeordnet ist, und wobei Strukturieren des Metallisierungsschichtstapels möglicherweise weiter Ätzen (z. B. Nassätzen oder Trockenätzen) der vierten Schicht nach dem Ätzen der dritten Schicht beinhaltet.
  • Gemäß einer oder mehreren Ausführungsformen kann das vierte Material ein viertes Metall oder eine vierte Metalllegierung enthalten (z. B. sein), das oder die anders geartet als das erste Metall oder die erste Metalllegierung, anders geartet als das zweite Metall oder die zweite Metalllegierung und anders geartet als das dritte Metall oder die dritte Metalllegierung sein kann.
  • Gemäß einer oder mehreren Ausführungsformen kann die vierte Schicht ein Kontaktmaterial, z. B. ein Material mit ohmschem Kontakt, enthalten (z. B. sein). Zum Beispiel kann die vierte Schicht als Kontaktschicht, z. B. als Schicht mit ohmschem Kontakt, ausgestaltet sein. Zum Beispiel kann das vierte Metall oder die vierte Metalllegierung als das Kontaktmaterial, z. B. als Material mit ohmschem Kontakt, dienen. Gemäß einer oder mehreren Ausführungsformen kann der Begriff „Kontaktmaterial“ oder „Kontaktschicht“, z. B. „Material mit ohmschem Kontakt oder Schicht mit ohmschem Kontakt“, ein Material oder eine Schicht beinhalten, das oder die ausgestaltet sein kann, um den elektrischen Kontakt zu einer Schicht oder einem Material, z. B. einer Halbleiterschicht (z. B. einer Siliciumschicht), des Halbleiterwerkstücks (z. B. des Wafers), z. B. zu einer Halbleiterschicht eines Bauelementgebiets oder eines aktiven Gebiets an der Vorderseite eines Wafers oder zu einer Halbleiterschicht eines Substratgebiets an der Rückseite eines Wafers, zu verbessern (z. B. um einen Kontaktwiderstand dagegen zu reduzieren).
  • Gemäß einer oder mehreren Ausführungsformen kann das vierte Material Aluminium (Al) oder eine Aluminiumlegierung oder Titan (Ti) enthalten (z. B. sein).
  • Gemäß einer oder mehreren Ausführungsformen hat die vierte Schicht (z. B. eine Kontaktschicht, z. B. eine Al-Schicht) möglicherweise eine Dicke im Bereich von etwa 100 nm bis etwa 2 µm, z. B. im Bereich von etwa 100 nm bis etwa 1 µm, z. B. im Bereich von etwa 100 nm bis etwa 500 nm, z. B. im Bereich von etwa 200 nm bis etwa 400 nm, z. B. von etwa 300 nm.
  • 2 zeigt ein Verfahren 200 zum Bearbeiten eines Halbleiterwerkstücks gemäß verschiedenen Ausführungsformen.
  • Das Verfahren 200 beinhaltet möglicherweise Folgendes: Bereitstellen eines Halbleiterwerkstücks, das einen Metallisierungsschichtstapel beinhaltet, wobei der Metallisierungsschichtstapel eine Diffusionssperrschicht, eine Haftschicht, die über der Diffusionssperrschicht angeordnet ist, und eine Lötgrenzflächenschicht, die über der Haftschicht angeordnet ist, beinhaltet (in 202); Strukturieren des Metallisierungsschichtstapels, wobei Strukturieren des Metallisierungsschichtstapels Nassätzen der Haftschicht und der Lötgrenzflächenschicht mittels einer Ätzlösung, die mindestens im Wesentlichen die gleiche Ätzrate für die Haftschicht und die Lötgrenzflächenschicht aufweist, und Ätzen der Diffusionssperrschicht nach dem Nassätzen der Haftschicht und der Lötgrenzflächenschicht beinhaltet (in 204).
  • Gemäß einer oder mehreren Ausführungsformen kann die Haftschicht Nickel-Vanadium (NiV) enthalten (z. B. daraus bestehen) und die Lötgrenzflächenschicht kann Silber (Ag) enthalten (besteht z. B. daraus), wobei die Ätzlösung etwa 50 - 60 % (z. B. etwa 55 %) Phosphorsäure, etwa 1,4 - 1,8 % (z. B. etwa 1,6 %) Salpetersäure, etwa 21 - 25 % (z. B. etwa 23 %) Essigsäure und etwa 0,3 - 0,7 % (z. B. etwa 0,5 %) einer oberflächenaktiven Substanz (z. B. einer organischen oberflächenaktiven Substanz, etwa von modifiziertem Alkohol oder Phenol) enthalten kann. Alternativ kann die oberflächenaktive Substanz, z. B. eine organische oberflächenaktive Substanz, ersetzt sein durch eine organische Säure, z. B. Essigsäure, die gemäß einigen Ausführungsformen möglicherweise ohnehin in der Ätzlösung vorhanden ist.
  • Gemäß einer oder mehreren Ausführungsformen kann die Diffusionssperrschicht Titan (Ti) enthalten (z. B. daraus bestehen).
  • Gemäß einer oder mehreren Ausführungsformen kann Ätzen der Diffusionssperrschicht Trockenätzen (z. B. Plasmaätzen) der Diffusionssperrschicht beinhalten.
  • Das Verfahren 200 kann weiter gemäß einer oder mehreren hierin beschriebenen Ausführungsformen ausgestaltet sein.
  • 3 zeigt ein Verfahren 300 zum Bearbeiten eines Halbleitersubstrats gemäß verschiedenen Ausführungsformen.
  • Das Verfahren 300 beinhaltet möglicherweise Folgendes: Bereitstellen eines Halbleiterwerkstücks, das ein Substratgebiet und eine Metallisierung, die an einer Rückseite des Substratgebiets angeordnet ist, beinhaltet (in 302); Strukturieren der Metallisierung, wobei Strukturieren der Metallisierung Ätzen der Metallisierung beinhaltet (in 304).
  • Gemäß einer oder mehreren Ausführungsformen hat die Metallisierung möglicherweise eine Dicke von größer als oder gleich etwa 1 µm, z. B. größer als oder gleich etwa 2 µm, z. B. größer als oder gleich etwa 3 µm, z. B. größer als oder gleich etwa 4 µm, z. B. größer als oder gleich etwa 5 µm.
  • Gemäß einer oder mehreren Ausführungsformen beinhaltet Ätzen der Metallisierung möglicherweise Nassätzen mindestens eines Abschnitts der Metallisierung, zum Beispiel eines oberen Abschnitts der Metallisierung.
  • Gemäß einer oder mehreren Ausführungsformen beinhaltet Ätzen der Metallisierung möglicherweise Nassätzen der gesamten Dicke der Metallisierung.
  • Gemäß einer Ausführungsform beinhaltet Ätzen der Metallisierung möglicherweise Nassätzen von mindestens zwei Schichten der Metallisierung unter Nutzung der gleichen Ätzlösung. Die Ätzlösung weist möglicherweise die gleiche Ätzrate für die mindestens zwei Schichten auf.
  • Gemäß einer oder mehreren Ausführungsformen beinhaltet Ätzen der Metallisierung möglicherweise Trockenätzen (z. B. Plasmaätzen) mindestens eines Abschnitts der Metallisierung.
  • Gemäß einer oder mehreren Ausführungsformen beinhaltet Ätzen der Metallisierung möglicherweise Nassätzen eines ersten Abschnitts der Metallisierung und Trockenätzen eines zweiten Abschnitts der Metallisierung, der unter dem ersten Abschnitt der Metallisierung angeordnet ist, nach dem Nassätzen des ersten Abschnitts der Metallisierung.
  • Gemäß einer oder mehreren Ausführungsformen kann die Metallisierung einen Metallisierungsschichtstapel beinhalten (z. B. daraus bestehen), der eine Diffusionssperrschicht, eine Haftschicht, die über der Diffusionssperrschicht angeordnet ist, und eine Lötgrenzflächenschicht, die über der Haftschicht angeordnet ist, beinhaltet (z. B. daraus besteht), wobei Ätzen der Metallisierung Nassätzen der Haftschicht und der Lötgrenzflächenschicht und Trockenätzen der Diffusionssperrschicht beinhalten kann.
  • Gemäß einer oder mehreren Ausführungsformen kann die Diffusionssperrschicht Titan (Ti) enthalten (z. B. daraus bestehen), die Haftschicht kann Nickel-Vanadium (NiV) enthalten (z. B. daraus bestehen), und die Lötgrenzflächenschicht kann Silber (Ag) und/oder Gold-Zinn (AuSn) enthalten (z. B. daraus bestehen).
  • Gemäß einer oder mehreren Ausführungsformen kann das Halbleiterwerkstück einen Wafer beinhalten oder kann ein Wafer sein, wobei Strukturieren der Metallisierung Belichten mindestens eines Schnittgebiets des Wafers beinhalten kann, wobei das Verfahren 300 möglicherweise weiter Folgendes beinhaltet: Zertrennen des Wafers entlang dem mindestens einen Schnittgebiet nach dem Strukturieren der Metallisierung.
  • Gemäß einer oder mehreren Ausführungsformen kann Zertrennen des Wafers einen Plasmaschneideprozess und/oder einen Laserschneideprozess beinhalten.
  • Das Verfahren 300 kann weiter gemäß einer oder mehreren hierin beschriebenen Ausführungsformen ausgestaltet sein.
  • Im Folgenden wird ein Prozessablauf zum Strukturieren eines Metallisierungsschichtstapels gemäß einer oder mehreren Ausführungsformen mit Bezug auf die 4A bis 4D beschrieben.
  • Wie in 4A in der Ansicht 402 gezeigt, kann ein Halbleiterwerkstück 401 bereitgestellt werden. Das Halbleiterwerkstück 401 beinhaltet möglicherweise einen Wafer 405, z. B. einen Siliciumwafer, und einen Metallisierungsschichtstapel 403, der an einer Seite 401a des Halbleiterwerkstücks 401 angeordnet ist. Gemäß einer oder mehreren Ausführungsformen kann die Seite 401a mit einer Rückseite des Wafers 405 und/oder des Halbleiterwerkstücks 401 korrespondieren. Gemäß anderen Ausführungsformen kann die Seite 401a mit einer Vorderseite oder einer aktiven Seite des Wafers 405 und/oder des Halbleiterwerkstücks 401 korrespondieren.
  • Der Metallisierungsschichtstapel 403 wurde möglicherweise über dem Wafer 405 gebildet, zum Beispiel mittels mindestens eines Aufbringungsprozesses, z. B. mindestens eines Katodenzerstäubungsprozesses. Der Metallisierungsschichtstapel 403 beinhaltet möglicherweise eine erste Schicht 403a, eine zweite Schicht 403b, die über der ersten Schicht 403a angeordnet ist, und eine dritte Schicht 403c, die zwischen dem Wafer 405 und der ersten Schicht 403a angeordnet ist.
  • Die erste Schicht 403a kann als Haftschicht des Metallisierungsschichtstapels 403 ausgestaltet sein. Die erste Schicht 403a kann eine Schicht aus Nickel-Vanadium (NiV) sein. Die erste Schicht 403a hat möglicherweise eine Dicke gemäß einer oder mehreren hierin beschriebenen Ausführungsformen, z. B. etwa 200 nm, um ein Beispiel zu nennen.
  • Die zweite Schicht 403b kann als Lötgrenzflächenschicht des Metallisierungsschichtstapels 403 ausgestaltet sein. Die zweite Schicht 403b kann eine Schicht aus Silber (Ag) sein. Die zweite Schicht 403b hat möglicherweise eine Dicke gemäß einer oder mehreren hierin beschriebenen Ausführungsformen, z. B. etwa 3 µm, um ein Beispiel zu nennen.
  • Die dritte Schicht 403c kann als Diffusionssperrschicht des Metallisierungsschichtstapels 403 ausgestaltet sein. Die dritte Schicht 403c kann eine Schicht aus Titan (Ti) sein. Die dritte Schicht 403c hat möglicherweise eine Dicke gemäß einer oder mehreren hierin beschriebenen Ausführungsformen, z. B. etwa 300 nm, um ein Beispiel zu nennen.
  • Gemäß einer oder mehreren Ausführungsformen beinhaltet der Wafer 405 möglicherweise ein Substratgebiet, wobei der Metallisierungsschichtstapel 403 möglicherweise über einer Rückseite des Substratgebiets angeordnet ist.
  • Wie in 4A gezeigt, kann der Metallisierungsschichtstapel 403, der über dem Wafer 405 angeordnet ist, mit einem geeigneten Maskenmaterial oder einer geeigneten Maskenschicht 407 bedeckt sein, das oder die anschließend z. B. mittels einer Standardtechnik (z. B. einer Standardlithografietechnik) strukturiert werden kann. Mögliche Maskensysteme können Resiste, Klebebänder oder andere Hartmaskensysteme (z. B. Plasmaoxide, Plasmanitride oder Ähnliches) sein. Die Maskenschicht 407 kann über der zweiten Schicht 403b des Metallisierungsschichtstapels 403 gebildet sein. Aus dem Strukturieren der Maskenschicht 407 kann resultieren, dass ein oder mehrere Abschnitte oder eine oder mehrere Flächen 409 der äußersten Schicht des Metallisierungsschichtstapels 403, d. h. der zweiten Schicht 403b (einer Ag-Schicht) im gezeigten Beispiel, belichtet werden. Gemäß einer oder mehreren Ausführungsformen können Stellen der belichteten Abschnitte oder Flächen 409 mit Stellen eines oder mehrerer Schnittgebiete 415 des Wafers 405 korrespondieren (siehe 4D).
  • Wie in 4B in der Ansicht 404 gezeigt, können die eine oder die mehreren Flächen 409 der zweiten Schicht 403b (einer Ag-Schicht), die nicht von der Maskenschicht 407 bedeckt werden, nasschemisch geätzt werden. Durch geeignete Wahl der Ätzzeit können das Silber (Ag) der zweiten Schicht 403b und das Nickel-Vanadium (NiV) der ersten Schicht 403a auf den offenen Flächen (mit anderen Worten, Flächen, die von der strukturierten Maskenschicht 407 belichtet werden) in einem einzigen Ätzschritt entfernt werden, wobei z. B. eine Ätzlösung genutzt wird, die mindestens im Wesentlichen die gleiche Ätzrate für sowohl Ag als auch NiV aufweist, zum Beispiel eine Ätzlösung, die etwa 50 - 60 % (z. B. etwa 55%) H3PO4, etwa 1,4 - 1,8 % (z. B. etwa 1,6 %) HNO3, etwa 21 - 25 % (z. B. etwa 23 %) HAc und etwa 0,3 - 0,7 % (z. B. etwa 0,5 %) einer oberflächenaktiven Substanz wie z. B. von Octylphenoxypolyethoxyethanol enthält. Eine Auflösung, die sich erzielen lässt, ist zum Beispiel definierbar durch die zum Ätzen genutzte Maske 407, die Metallschichtdicken (z. B. die Dicke der ersten Schicht 403a und der zweiten Schicht 403b) und eine Unterätzung 411 (laterale Ätzung der Ag-Schicht 403b unter der Maske 407).
  • Wie in 4B gezeigt, können die Kanten 419 der geätzten ersten Schicht 403a und der geätzten zweiten Schicht 403b mindestens im Wesentlichen bündig sein. Mit anderen Worten, eine Ätzfront kann mindestens im Wesentlichen homogen sein. Mit noch anderen Worten, während möglicherweise eine bestimmte Unterätzung 411 der zweiten Schicht (Ag-Schicht) 403b und der ersten Schicht (NiV-Schicht) 403b des Schichtstapels 403 mit Bezug auf die Maskenschicht 407 vorliegt, kann es möglich sein, dass keine oder im Wesentlichen keine Unterätzung der ersten Schicht (NiV-Schicht) 403a mit Bezug auf die zweite Schicht (Ag-Schicht) 403b oder umgekehrt vorliegt. Dies ist möglicherweise eine Wirkung des gleichzeitigen Ätzens der zweiten Schicht (Ag-Schicht) 403b und der ersten Schicht (NiV-Schicht) 403a unter Nutzung einer Ätzlösung, die mindestens im Wesentlichen die gleiche Ätzrate für die Materialien beider Schichten, d. h. für sowohl Ag als auch NiV, aufweist.
  • Wie in 4C in der Ansicht 406 gezeigt, kann ein Material (d. h. Ti in diesem Beispiel) der dritten Schicht 403c des Metallisierungsschichtstapels 403 mittels eines Trockenätzprozesses (z. B. eines Plasmaätzprozesses) ohne Unterätzung anschließend entfernt werden, wobei dieselbe Maske 407 genutzt wird, die zuvor bereits zum Ätzen der Ag-Schicht 403b und der NiV-Schicht 403a genutzt wurde.
  • Eine Wirkung des oben erwähnten Verfahrens kann darin bestehen, dass die Bildung einer Ätzfront reproduzierbar ist. Das Silber (Ag) (der zweiten Schicht 403b) und das Nickel-Vanadium (NiV) (der ersten Schicht 403a) lassen sich im Vergleich zum Titan (Ti) (der dritten Schicht 403c), wie in 4C durch die Pfeile 413 angezeigt, etwas nachbehandeln. Zum Beispiel kann gemäß einer oder mehreren Ausführungsformen ein Abstand, der durch die Pfeile 413 angezeigt wird, einen Bereich von etwa 50 nm bis etwa 500 nm, zum Beispiel einen Bereich von etwa 100 nm bis etwa 300 nm, zum Beispiel etwa 200 nm haben, auch wenn noch andere Werte des Abstands 413 möglich sein können. Der Abstand 413 kann zum Beispiel von der Dicke der zu ätzenden Schicht(en) abhängen. Somit kann eine Sperrfunktion des Ti (der dritten Schicht 403c) aufrechterhalten werden, da das NiV (der ersten Schicht 403a) und das Ag (der zweiten Schicht 403b) möglicherweise nicht fähig sind, einen direkten Kontakt zum Basismaterial (z. B. Silicium) des Wafers 405 zu bilden.
  • Alternativ kann eine rein nasschemische Bearbeitung angewendet werden, z. B. abhängig von den Diffusionssperranforderungen. In diesem Fall kann sich dem nasschemischen Strukturieren des Ag (der zweiten Schicht 403b) und des NiV (der ersten Schicht 403a) eine nasschemische Ätzung der dritten Schicht (Ti-Schicht) 403c z. B. mit einer sehr geringen Unterätzung unter der ersten Schicht (NiV-Schicht) 403a abhängig von der Ätzzeit anschließen. Gemäß einer oder mehreren Ausführungsformen kann nasschemisches Ätzen der dritten Schicht 403c Nutzen einer anderen Ätzlösung beinhalten, als zum Ätzen der ersten Schicht 403a und der zweiten Schicht 403b genutzt wurde, zum Beispiel einer Ätzlösung, die für das Material der dritten Schicht 403c selektiv ist. In einem Beispiel lässt sich Nassätzen der dritten Schicht 403c unter Nutzung einer Ätzlösung durchführen, die verdünnte Flusssäure (DHF), z. B. etwa 0,01 % bis etwa 1 % (z. B. etwa 0,01% bis etwa 0,5%, z. B. etwa 0,01%, z. B. etwa 0,05%, z. B. etwa 0,1%) Flusssäure (HF), enthält.
  • Eine Wirkung einer rein nasschemischen Bearbeitung sind möglicherweise reduzierte Prozesskosten im Vergleich zu einer Bearbeitung, die Trockenätzen (z. B. Plasmaätzen) beinhaltet.
  • Wie in 4D in der Ansicht 408 gezeigt, kann die strukturierte Maskenschicht 407 nach dem Ätzen der dritten Schicht 403c des Metallisierungsschichtstapels 403 entfernt werden, zum Beispiel unter Nutzung eines Standardresistablösungsprozesses oder von Ähnlichem. Alternativ kann die strukturierte Maskenschicht 407 über dem Metallisierungsschichtstapel 403 bleiben, z. B. während eines oder mehrerer zusätzlicher Bearbeitungsschritte, z. B. während einer Halbleiter- und/oder einer dielektrischen Ätzung des Wafers 405 oder während eines Waferzertrennungsprozesses.
  • Wie in 4D gezeigt, kann das Halbleiterwerkstück 401 einen strukturierten Metallisierungsschichtstapel 403 beinhalten, wobei das Strukturieren des Metallisierungsschichtstapels 403 möglicherweise durch eine Kombination nasschemischer und trockenchemischer Ätzprozesse oder alternativ durch rein nasschemisches Ätzen erzielt wurde. Zum Beispiel wurden mindestens zwei Schichten des Stapels 403, z. B. die erste Schicht 403a und die zweite Schicht 403b im gezeigten Beispiel, möglicherweise unter Nutzung einer nasschemischen Ätzung gleichzeitig geätzt, während eine dritte Schicht 403c des Stapels 403 möglicherweise unter Nutzung einer trockenchemischen Ätzung (z. B. einer Plasmaätzung) oder einer nasschemischen Ätzung geätzt wurde. Aus der gleichzeitigen Nassätzung der ersten Schicht 403a und der zweiten Schicht 403b kann eine Ätzfront resultieren, die keine oder im Wesentlichen keine Unterätzung der ersten Schicht 403a relativ zur zweiten Schicht 403b zeigt. Aus einer anschließenden Trockenätzung der dritten Schicht 403c resultiert möglicherweise eine Gesamtätzfront, auf der eine oder mehrere Kanten der dritten Schicht 403c möglicherweise von korrespondierenden Kanten der ersten Schicht 403a und/oder der zweiten Schicht 403b um irgendeinen Abstand 413 vorstehen, wie in 4D gezeigt.
  • Gemäß einer oder mehreren Ausführungsformen können eine oder mehrere Flächen oder ein oder mehrere Abschnitte 415 des Wafers 405, die seitlich zwischen Abschnitten 417 des strukturierten Metallisierungsschichtstapels 403 angeordnet sind, ein oder mehrere Schnittgebiete des Wafers 405 beinhalten oder sein, und der Wafer 405 kann bei der anschließenden Bearbeitung zum Beispiel entlang dem einen oder den mehreren Schnittgebieten zertrennt werden, woraus ein oder mehrere vereinzelte Chips oder Dies resultieren können, wobei jeder Chip oder Die einen Abschnitt 417 des strukturierten Metallisierungsschichtstapels 403 beinhalten kann.
  • Verschiedene Ausführungsformen, die hierin beschrieben werden, stellen ein Verfahren zum zuverlässigen Strukturieren einer Metallisierung, z. B. eines Metallisierungsschichtstapels, z. B. eines Ti/NiV/Ag-Schichtstapels, z. B. auf einer Waferrückseite und/oder auf einer Wafervorderseite, mittels eines nasschemischen Strukturierungsprozesses bereit.
  • Gemäß einer oder mehreren Ausführungsformen können mindestens zwei Schichten eines Metallisierungsschichtstapels, z. B. eine Ag-Schicht und eine NiV-Schicht, unter Nutzung derselben Ätzchemie geätzt werden. Die Ätzchemie, z. B. die Ätzlösung, wird so ausgewählt, dass die Ätzrate für die mindestens zwei Schichten mindestens im Wesentlichen gleich ist. Mit anderen Worten, alle Schichten der mindestens zwei Schichten werden mit mindestens im Wesentlichen der gleichen Ätzrate geätzt. Dies hat zum Beispiel die Wirkung, dass eine Ätzfront homogen ist und/oder dass eine Unterätzung einer Schicht der mindestens zwei Schichten mit Bezug auf eine andere Schicht der mindestens zwei Schichten verhindert oder mindestens im Wesentlichen reduziert wird.
  • Ein Verfahren zum Bearbeiten eines Halbleiterwerkstücks gemäß verschiedenen Ausführungsformen beinhaltet Folgendes: Bereitstellen eines Halbleiterwerkstücks, das einen Metallisierungsschichtstapel, der an einer Seite des Halbleiterwerkstücks angeordnet ist, beinhaltet, wobei der Metallisierungsschichtstapel mindestens eine erste Schicht und eine zweite Schicht, die über der ersten Schicht angeordnet ist, beinhaltet, wobei die zweite Schicht ein anderes Material als die erste Schicht enthält; Strukturieren des Metallisierungsschichtstapels, wobei Strukturieren des Metallisierungsschichtstapels Nassätzen der ersten Schicht und der zweiten Schicht mittels einer Ätzlösung, die mindestens im Wesentlichen die gleiche Ätzrate für die erste Schicht und die zweite Schicht aufweist, beinhaltet.
  • Ein Verfahren zum Bearbeiten eines Halbleiterwerkstücks gemäß verschiedenen Ausführungsformen beinhaltet Folgendes: Bereitstellen eines Halbleiterwerkstücks, das einen Metallisierungsschichtstapel, der an einer Seite des Halbleiterwerkstücks angeordnet ist, beinhaltet, wobei der Metallisierungsschichtstapel mindestens eine erste Schicht und eine zweite Schicht, die über der ersten Schicht angeordnet ist, beinhaltet, wobei die erste Schicht ein erstes Material enthält, und wobei die zweite Schicht ein zweites Material, das anders geartet ist als das erste Material, enthält; Strukturieren des Metallisierungsschichtstapels, wobei Strukturieren des Metallisierungsschichtstapels Nassätzen der ersten Schicht und der zweiten Schicht unter Nutzung derselben Ätzlösung beinhaltet, wobei die Ätzlösung im Wesentlichen die gleiche Ätzrate für das erste Material und das zweite Material aufweist.
  • Ein Verfahren zum Bearbeiten eines Halbleiterwerkstücks gemäß verschiedenen Ausführungsformen beinhaltet möglicherweise Folgendes: Bereitstellen eines Halbleiterwerkstücks; Aufbringen eines Metallisierungsschichtstapels über einer Seite des Halbleiterwerkstücks, wobei der Metallisierungsschichtstapel mindestens eine erste Schicht und eine zweite Schicht, die über der ersten Schicht angeordnet ist, beinhaltet, wobei die erste Schicht ein erstes Material enthält und die zweite Schicht ein zweites Material, das anders geartet ist als das erste Material, enthält; Strukturieren des Metallisierungsschichtstapels, wobei Strukturieren des Metallisierungsschichtstapels Nassätzen der ersten Schicht und der zweiten Schicht unter Nutzung der gleichen Ätzlösung beinhaltet, wobei die Ätzlösung im Wesentlichen die gleiche Ätzrate für das erste Material und das zweite Material aufweist.
  • Ein Verfahren zum Bearbeiten eines Halbleiterwerkstücks gemäß verschiedenen Ausführungsformen beinhaltet möglicherweise Folgendes: Bereitstellen eines Halbleiterwerkstücks; Aufbringen einer ersten Metallisierungsschicht über einer Seite des Halbleiterwerkstücks, wobei die erste Metallisierungsschicht ein erstes Material enthält; Aufbringen einer zweiten Metallisierungsschicht über der ersten Metallisierungsschicht, wobei die zweite Metallisierungsschicht ein zweites Material, das anders geartet ist als das erste Material, enthält; Strukturieren des Metallisierungsschichtstapels, wobei Strukturieren des Metallisierungsschichtstapels Nassätzen der ersten Schicht und der zweiten Schicht unter Nutzung der gleichen Ätzlösung beinhaltet, wobei die Ätzlösung im Wesentlichen die gleiche Ätzrate für das erste Material und das zweite Material aufweist.

Claims (16)

  1. Verfahren (100) zum Bearbeiten eines Halbleiterwerkstücks (401), wobei das Verfahren Folgendes aufweist: Bereitstellen eines Halbleiterwerkstücks (401), das einen Metallisierungsschichtstapel (403), der an einer Seite des Halbleiterwerkstücks (401) angeordnet ist, aufweist, wobei der Metallisierungsschichtstapel (403) mindestens eine erste Schicht (403a) und eine zweite Schicht (403b), die über der ersten Schicht (403a) angeordnet ist, aufweist, wobei die erste Schicht ein erstes Material aufweist und die zweite Schicht (403b) ein zweites Material aufweist (102), das sich vom ersten Material unterscheidet; Strukturieren des Metallisierungsschichtstapels (403), wobei Strukturieren des Metallisierungsschichtstapels (403) Nassätzen der ersten Schicht (403a) und der zweiten Schicht (403b) mittels einer Ätzlösung, für welche eine Differenz zwischen einer Ätzrate für die erste Schicht und einer Ätzrate für die zweite Schicht kleiner als oder gleich 5 % ist, aufweist (104); wobei das erste Material als Haftmaterial und das zweite Material als Lötmaterial ausgestaltet sind.
  2. Verfahren (100) gemäß Anspruch 1, wobei das erste Material ein erstes Metall oder eine erste Metalllegierung aufweist und das zweite Material ein zweites Metall oder eine zweite Metalllegierung, das oder die sich von dem ersten Metall oder der ersten Metalllegierung unterscheidet, aufweist.
  3. Verfahren (100) gemäß einem der Ansprüche 1 oder 2, wobei das erste Material Nickel-Vanadium aufweist, und wobei das zweite Material Silber aufweist.
  4. Verfahren (100) gemäß einem der Ansprüche 1 bis 3, wobei das Halbleiterwerkstück (401) einen Wafer (405) aufweist.
  5. Verfahren (100) gemäß Anspruch 3 oder 4, wobei das erste Material Nickel-Vanadium aufweist und das zweite Material Silber aufweist, und wobei die zum Nassätzen der ersten Schicht und der zweiten Schicht genutzte Ätzlösung 50 - 60 % Phosphorsäure, 1,4 - 1,8 % Salpetersäure, 21 - 25 % Essigsäure und 0,3 - 0,7 % einer oberflächenaktiven Substanz aufweist.
  6. Verfahren (100) gemäß einem der Ansprüche 1 bis 5, wobei der Metallisierungsschichtstapel (403) weiter eine dritte Schicht (403c) aufweist, die ein drittes Material aufweist, das sich von dem ersten Material und dem zweiten Material unterscheidet, wobei die erste Schicht (403a) über der dritten Schicht (403c) angeordnet ist, und wobei Strukturieren des Metallisierungsschichtstapels (403) weiter ein Ätzen der dritten Schicht (403c) nach dem Nassätzen der ersten Schicht (403a) und der zweiten Schicht (403b) aufweist.
  7. Verfahren (100) gemäß Anspruch 6, wobei das dritte Material ein Diffusionssperrmaterial aufweist.
  8. Verfahren (100) gemäß Anspruch 6 oder 7, wobei das dritte Material Titan aufweist.
  9. Verfahren (100) gemäß einem der Ansprüche 6 bis 8, wobei das Ätzen der dritten Schicht ein Trockenätzen der dritten Schicht aufweist.
  10. Verfahren (100) gemäß einem der Ansprüche 6 bis 8, wobei das Trockenätzen der dritten Schicht Plasmaätzen der dritten Schicht aufweist.
  11. Verfahren (100) gemäß einem der Ansprüche 6 bis 8, wobei das Ätzen der dritten Schicht ein Nassätzen der dritten Schicht unter Nutzung einer Ätzlösung aufweist, die sich von der zum Nassätzen der ersten Schicht (403a) und der zweiten Schicht (403b) genutzten Ätzlösung unterscheidet.
  12. Verfahren (100) gemäß Anspruch 11, wobei die zum Nassätzen der dritten Schicht (403c) genutzte Ätzlösung Flusssäure aufweist.
  13. Verfahren (100) gemäß einem der Ansprüche 1 bis 12, wobei Strukturieren des Metallisierungsschichtstapels (403) Bilden einer Maskenschicht (407) über dem Metallisierungsschichtstapel (403) und Strukturieren der Maskenschicht (407), bevor die erste Schicht und die zweite Schicht des Metallisierungsschichtstapels (403) nassgeätzt werden, aufweist.
  14. Verfahren (100) gemäß einem der Ansprüche 4 bis 13, wobei Strukturieren des Metallisierungsschichtstapels (403) Belichten eines Schnittgebiets (415) des Wafers aufweist, wobei das Verfahren weiter Folgendes aufweist: Zertrennen des Wafers entlang dem Schnittgebiet (415) nach dem Strukturieren des Metallisierungsschichtstapels (403).
  15. Verfahren (100) gemäß Anspruch 14, wobei das Zertrennen des Wafers entlang dem Schnittgebiet ein Plasmaätzen des Schnittgebiets (415) aufweist.
  16. Verfahren (100) gemäß Anspruch 14, wobei das Zertrennen des Wafers entlang dem Schnittgebiet (415) ein Bestrahlen des Schnittgebiets (415) mit einem Laser aufweist.
DE102014107557.9A 2013-05-28 2014-05-28 Verfahren zum Bearbeiten eines Halbleiterwerkstücks Active DE102014107557B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/903,013 US9093385B2 (en) 2013-05-28 2013-05-28 Method for processing a semiconductor workpiece with metallization
US13/903,013 2013-05-28

Publications (2)

Publication Number Publication Date
DE102014107557A1 DE102014107557A1 (de) 2014-12-04
DE102014107557B4 true DE102014107557B4 (de) 2023-05-17

Family

ID=51899582

Family Applications (2)

Application Number Title Priority Date Filing Date
DE102014020127.9A Active DE102014020127B4 (de) 2013-05-28 2014-05-28 Verfahren zum bearbeiten eines halbleiterwerkstücks
DE102014107557.9A Active DE102014107557B4 (de) 2013-05-28 2014-05-28 Verfahren zum Bearbeiten eines Halbleiterwerkstücks

Family Applications Before (1)

Application Number Title Priority Date Filing Date
DE102014020127.9A Active DE102014020127B4 (de) 2013-05-28 2014-05-28 Verfahren zum bearbeiten eines halbleiterwerkstücks

Country Status (3)

Country Link
US (2) US9093385B2 (de)
CN (1) CN104217968B (de)
DE (2) DE102014020127B4 (de)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9768327B2 (en) * 2015-06-25 2017-09-19 Sunpower Corporation Etching techniques for semiconductor devices
DE102015118042A1 (de) 2015-10-22 2017-04-27 Nexwafe Gmbh Verfahren und Vorrichtung zum Herstellen einer Halbleiterschicht
US9493877B1 (en) * 2016-05-02 2016-11-15 Innovative Micro Technology Etching technique for microfabrication substrates
CN106684121A (zh) * 2016-12-06 2017-05-17 厦门市三安集成电路有限公司 一种异质结双极晶体管的基极结构及其制作方法
CN107286939A (zh) * 2017-06-19 2017-10-24 江阴润玛电子材料股份有限公司 一种半导体芯片用镍银腐蚀液
WO2019003486A1 (ja) * 2017-06-28 2019-01-03 アルバック成膜株式会社 マスクブランクス、位相シフトマスク、ハーフトーンマスク、マスクブランクスの製造方法、及び位相シフトマスクの製造方法
CN109704269A (zh) * 2017-10-25 2019-05-03 中芯国际集成电路制造(上海)有限公司 一种mems器件及制备方法、电子装置
CN109860043B (zh) * 2018-12-13 2021-03-16 深圳市华星光电半导体显示技术有限公司 一种阵列基板制备方法
US11676932B2 (en) * 2019-12-31 2023-06-13 Micron Technology, Inc. Semiconductor interconnect structures with narrowed portions, and associated systems and methods
EP4033518A1 (de) * 2021-01-25 2022-07-27 Infineon Technologies Austria AG Verfahren zur herstellung eines halbleiterbauelements mittels nassätzung und trockenätzung und halbleiterbauelement
EP4345872A1 (de) * 2022-09-28 2024-04-03 Nexperia B.V. Verfahren zur vereinzelung von chips aus einem wafer
CN115881527A (zh) * 2023-02-23 2023-03-31 广州粤芯半导体技术有限公司 晶圆及晶圆翘曲度优化方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010008224A1 (en) 1998-07-30 2001-07-19 Eric J. Woolsey Method of manufacturing electronic components
US20080001290A1 (en) 2006-06-28 2008-01-03 Megica Corporation Integrated circuit (IC) chip and method for fabricating the same
DE102011055091A1 (de) 2010-11-23 2012-05-24 Infineon Technologies Ag Materialstruktur in einer Ritzlinie und Verfahren zum Trennen von Chips

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1283970B (de) * 1966-03-19 1968-11-28 Siemens Ag Metallischer Kontakt an einem Halbleiterbauelement
US5084415A (en) * 1989-10-23 1992-01-28 At&T Bell Laboratories Metallization processing
DE69014871T2 (de) * 1990-07-31 1995-05-24 Ibm Verfahren zur Bildung metallischer Kontaktflächen und Anschlüsse auf Halbleiterchips.
US5367195A (en) * 1993-01-08 1994-11-22 International Business Machines Corporation Structure and method for a superbarrier to prevent diffusion between a noble and a non-noble metal
WO1995002900A1 (en) * 1993-07-15 1995-01-26 Astarix, Inc. Aluminum-palladium alloy for initiation of electroless plating
JP2005023340A (ja) * 2003-06-30 2005-01-27 Nihon Kagaku Sangyo Co Ltd プリント配線板のエッチング方法及びエッチング液
JP4253280B2 (ja) * 2003-12-05 2009-04-08 三井金属鉱業株式会社 プリント配線基板の製造方法
US7427557B2 (en) * 2004-03-10 2008-09-23 Unitive International Limited Methods of forming bumps using barrier layers as etch masks
US7348864B2 (en) 2004-05-28 2008-03-25 Hrl Laboratories, Llc Integrated MMIC modules for millimeter and submillimeter wave system applications
GB0817831D0 (en) * 2008-09-30 2008-11-05 Cambridge Silicon Radio Ltd Improved packaging technology
US8952497B2 (en) * 2012-09-14 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Scribe lines in wafers

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010008224A1 (en) 1998-07-30 2001-07-19 Eric J. Woolsey Method of manufacturing electronic components
US20080001290A1 (en) 2006-06-28 2008-01-03 Megica Corporation Integrated circuit (IC) chip and method for fabricating the same
DE102011055091A1 (de) 2010-11-23 2012-05-24 Infineon Technologies Ag Materialstruktur in einer Ritzlinie und Verfahren zum Trennen von Chips

Also Published As

Publication number Publication date
DE102014107557A1 (de) 2014-12-04
US9293371B2 (en) 2016-03-22
US20150294911A1 (en) 2015-10-15
CN104217968B (zh) 2017-11-10
DE102014020127B4 (de) 2023-10-12
US20140357055A1 (en) 2014-12-04
US9093385B2 (en) 2015-07-28
CN104217968A (zh) 2014-12-17

Similar Documents

Publication Publication Date Title
DE102014107557B4 (de) Verfahren zum Bearbeiten eines Halbleiterwerkstücks
DE112013004276B4 (de) Verfahren zur herstellung eines optoelektronischen halbleiterchips
EP0607180B1 (de) Verfahren zur herstellung von halbleiterbauelementen
EP1774599B1 (de) Verfahren zur herstellung von halbleiterchips in dünnfilmtechnik und halbleiterchip in dünnfilmtechnik
EP3345225B1 (de) Optoelektronisches halbleiterbauelement und verfahren zu dessen herstellung
DE2723944C2 (de) Verfahren zum Herstellen einer Anordnung aus einer strukturierten Schicht und einem Muster
DE102017122650B4 (de) Halbleiterchip einschliesslich einer selbstausgerichteten rückseitigen leitfähigen schicht und verfahren zum herstellen desselben
DE102014115775B4 (de) Halbleiterbauelemente und Verfahren zu deren Ausbildung
DE102015102579B4 (de) Halbleitervorrichtungen und Verfahren zur Ausbildung davon
WO2012130643A1 (de) Verfahren zum vereinzeln eines bauelementverbunds
DE102012110603B4 (de) Verfahren zum Trennen von Halbleiter-Dies mittels einer Materialmodifikation
DE102014112864A1 (de) Verfahren zur Herstellung einer Halbleitervorrichtung und eine Halbleitervorrichtung
DE102017112644B4 (de) Plasma-zerteilen von siliziumcarbid
EP1592070B1 (de) Strahlungsemittierendes und/oder -empfangendes Halbleiterbauelement und Verfahren zur strukturierten Aufbringung eines Kontakts auf einen Halbleiterkörper
DE112019005745T5 (de) Halbleiterbauelement
DE102014101283A1 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE102011050953B4 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102014110362A1 (de) Leitende Kontaktinseln und Verfahren zu ihrer Herstellung
DE102013109375B4 (de) Verfahren zum verarbeiten eines wafers
DE102013105736B4 (de) Verwendung eines Metallisierungsschemas als Ätzmaske
DE102005035771B4 (de) Technik zur Herstellung einer Kontaktschicht auf Kupferbasis ohne ein Endmetall
DE102020002007A1 (de) Nasschemische die-vereinzelungssysteme und zugehörige verfahren
DE102017109670B4 (de) Herstellungsverfahren für ein Chippackage mit Seitenwandmetallisierung
DE102010040062B4 (de) Eine Substratzerteilungstechnik für das Separieren von Halbleiterchips mit geringerem Flächenverbrauch
DE102020124580A1 (de) Wafer bonding method

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R130 Divisional application to

Ref document number: 102014020127

Country of ref document: DE

R020 Patent grant now final
R082 Change of representative