CN104217968B - 用于加工半导体工件的方法 - Google Patents

用于加工半导体工件的方法 Download PDF

Info

Publication number
CN104217968B
CN104217968B CN201410228459.7A CN201410228459A CN104217968B CN 104217968 B CN104217968 B CN 104217968B CN 201410228459 A CN201410228459 A CN 201410228459A CN 104217968 B CN104217968 B CN 104217968B
Authority
CN
China
Prior art keywords
layer
metal
plated
heap
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410228459.7A
Other languages
English (en)
Other versions
CN104217968A (zh
Inventor
A·吉西布尔
H·文特
T·费舍尔
B·魏德甘斯
G·斯特兰茨尔
T·施密特
D·博纳特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN104217968A publication Critical patent/CN104217968A/zh
Application granted granted Critical
Publication of CN104217968B publication Critical patent/CN104217968B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76892—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种用于加工半导体工件的方法，该方法可以包括：提供半导体工件，半导体工件包括在半导体工件的侧面设置的金属敷镀层堆，该金属敷镀层堆至少包括第一层和在第一层之上设置的第二层，其中第一层包含第一材料，并且第二层包含与第一材料不同的第二材料；图案化金属敷镀层堆，其中图案化金属敷镀层堆的步骤包括利用对于第一材料和第二材料具有至少基本上相同蚀刻速率的蚀刻溶液来湿蚀刻第一层和第二层。

Description

用于加工半导体工件的方法
技术领域
各种实施例涉及一种用于加工半导体工件的方法。
背景技术
集成电路或者芯片可以经由在芯片的前侧和/或后侧设置的一个或者多个金属敷镀(metallization)电连接到外界和/或从外界电连接。形成金属敷镀可能需要图案化在晶元上先前沉积的金属敷镀层或者层堆。需要用于图案化金属敷镀层或者层堆的可靠方法。
发明内容
根据一个或者多个实施例的一种用于加工半导体工件的方法可以包括：提供半导体工件，半导体工件包括在半导体工件的侧面设置的金属敷镀层堆，金属敷镀层堆至少包括第一层和在第一层之上设置的第二层，其中第一层包含第一材料，并且第二层包含与第一材料不同的第二材料；图案化金属敷镀层堆，其中图案化金属敷镀层堆包括利用对于第一材料和第二材料具有至少基本上相同蚀刻速率的蚀刻溶液来湿蚀刻第一层和第二层。
附图说明
在附图中，相似标号一般贯穿不同视图指代相同部分。附图未必按比例、代之以主要强调举例说明本发明的原理。在以下描述中，参照以下附图描述本发明的各种实施例，在附图中：
图1示出根据各种实施例的用于加工半导体器件的方法；
图2示出根据各种实施例的用于加工半导体器件的方法；
图3示出根据各种实施例的用于加工半导体器件的方法；
图4A至图4D示出各种视图，这些视图图示根据一个或者多个实施例的用于图案化金属喷镀层堆的工艺序列。
具体实施方式
以下具体描述参照附图，附图通过示例示出其中可以实现本发明的具体细节和实施例。用充分细节描述这些实施例以使本领域技术人员能够实现本发明。可以利用其它实施例并且可以进行结构、逻辑和电改变而未脱离本发明的范围。各种实施例未必互斥，因为一些实施例可以与一个或者多个其它实施例组合以形成新实施例。结合方法描述各种实施例，并且结合设备描述各种实施例。然而可以理解结合方法描述的实施例可以相似地适用于设备并且反之亦然。
词“示例”这里用来意味着“用作例子、实例或者示例”。未必解释为这里描述为“示例”的任何实施例或者设计比其它实施例或者设计优选或者有利。
可以理解术语“至少一个”和“一个或者多个”包括大于或者等于一个的任何整数、即一个、两个、三个、四个等。
可以理解术语“多个”包括大于或者等于两个的任何整数、即两个、三个、四个、五个等。
这里用来描述“在(over)”侧面或者表面“之上”形成特征(例如层)“在……之上”可以用来意味着可以“直接在”暗示的侧面或者表面“上”、例如与该的侧面或者表面直接接触形成特征(例如层)。这里用来描述“在”侧面或者表面“之上”形成特征(例如层)“在……之上”可以用来意味着可以“间接在”暗示的侧面或者表面“上”形成特征(例如层)，而在暗示的侧面或者表面与形成的层之间布置一个或者多个附加层。
术语“连接”可以包括间接“连接”和直接“连接”二者。
单一化的芯片(换而言之，从切分半导体工件，比如晶元获得的芯片)可以通过例如粘结键合(例如胶合)或者焊接来在管芯附着工艺期间附着或者连接到引线框。焊接可能需要可焊接的管芯背面，该管芯背面可以包括金属敷镀层或者层堆、例如Ti/NiV/Ag堆(也就是说，包括钛(Ti)层、钒化镍(NiV)层和银(Ag)层的层对)或者由金属敷镀层或者层堆构成，其中Ti可以用作扩散阻挡和粘合层，NiV可以用作焊接界面，并且Ag可以用作焊接界面或者保护层。可以例如借助溅射沉积这些层以覆盖晶元的整个表面并且至此尚未图案化这些层。当前可能由于需要图案化覆盖整个表面的层而限制使用这些层作为可焊接的前侧金属敷镀。
用于图案化前侧金属敷镀，例如Ti/NiV/Ag前侧金属敷镀的常规工艺可以包括使用剥离抗蚀剂。然而这可能仅允许达到约1μm的总金属敷镀层厚度。对于更大厚度，可能不再可能从晶元分离抗蚀剂，因此晶元(或者晶元的各种金属敷镀区域)可能电短路。
用于图案化背侧金属敷镀，例如Ti/NiV/Ag背侧金属敷镀的常规工艺可以包括与切分晶元一起、图案化背侧金属敷镀，换而言之在切分(管芯单一化)工艺期间图案化背侧金属敷镀。例如可以与晶元的半导体材料(例如硅)一起机械地锯切金属敷镀。机械锯切可能对作为锯切道路的某个最小宽度有要求，并且可能引起对芯片的损坏(例如碎屑)。
以上描述的前侧金属敷镀图案化工艺和背侧金属敷镀图案化工艺二者可能对整个层厚度的限制有要求，以防止在前侧上的电短路和/或在背侧上的碎屑，这可能另外引起产量减少。
因此可能希望提供一种用于图案化背侧和/或前侧金属敷镀层或者层堆的可靠方法，该方法可以例如避免芯片损坏和/或可以允许加工大于1μm的总金属敷镀层厚度。另外，可能希望提供一种用于图案化金属敷镀层或者层堆的方法，该方法可以实现使用先进的切分方法、比如等离子体切分或者隐形切分。
各种实施例提供一种用于图案化金属敷镀层堆，例如包括至少两个不同层(例如包含不同材料或者由不同材料构成)的金属敷镀层、例如包括至少三个不同层的金属敷镀层堆、例如至少包括钛(Ti)层、钒化镍(NiV)层和银(Ag)层的层堆、例如包括前述层堆或者由前述层堆构成的背侧金属敷镀和/或前侧金属敷镀的方法。该方法可以应用于如晶元的半导体工件，例如硅晶元(包含除了硅之外的其它半导体材料、包括IV-IV、III-V和II-VI化合物半导体材料、例如锗、锗化硅、碳化硅、砷化镓、氮化镓、砷化铟、砷镓化铟等的或者由其它半导体材料构成的晶元也可以是可能的)的前侧和/或背侧。
根据一个或者多个实施例，图案化金属敷镀层堆可以包括蚀刻、或者通过蚀刻来实现，例如湿化学蚀刻和/或干化学蚀刻。这可以允许图案化具有大于或者等于约1μm、例如大于或者等于约2μm、例如大于或者等于约3μm、例如大于或者等于约4μm、例如大于或者等于约5μm或者甚至更大厚度的总厚度的层堆。蚀刻层堆可以包括使用适当蚀刻掩模材料或者蚀刻掩模系统，如比如正或者负型抗蚀剂(例如喷涂抗蚀剂)或者硬掩模材料、如比如氮化物(例如等离子体氮化物)、氧化物(例如等离子体氧化物)、碳化物、金属或者金属合金、粘合剂膜或者带等。
根据一个或者多个实施例，可以使用对于金属敷镀层堆的至少两个不同层具有相同或者至少基本上相同蚀刻速率的蚀刻溶液来湿化学蚀刻至少两个不同层。
根据一个或者多个实施例，可以使用湿化学和干化学工艺的组合来图案化可以例如先前已经借助溅射(溅射沉积)而沉积的包括至少三个不同层(例如钛(Ti)层、钒化镍(NiV)层和银(Ag)层)的金属敷镀层堆。例如根据一个或者多个实施例，可以使用对于层堆的第一和第二层(例如Ag层和NiV层)具有相同或者至少基本上相同的蚀刻速率(例如用于Ag和NiV二者的相同蚀刻速率)的蚀刻溶液来湿蚀刻两层，同时可以干蚀刻层堆中的第三层(例如Ti层)。
这里所用术语“至少基本上相同蚀刻速率”，例如可以理解为包括如下情况，其中在用于第一层的(给定的蚀刻溶液的)蚀刻速率和用于第二层的(该蚀刻溶液的)蚀刻速率之间的差值可以小于或者等于约5％，例如小于或者等于约2％、例如小于或者等于约1％、例如小于或者等于约0.5％、例如小于或者等于约0.1％、例如零(即确切相同)。
备选地，也可以例如使用可以与用于蚀刻层堆的第一和第二层(例如Ag层和NiV层)的蚀刻溶液不同的蚀刻溶液来湿蚀刻第三层(例如Ti层)。
用于蚀刻(例如同时蚀刻)Ag层和NiV层的蚀刻溶液可以例如包括或者是比如在例如Cu图案蚀刻金属蚀刻中使用的金属蚀刻溶液。
根据一个或者多个实施例，用于蚀刻Ag层和NiV层的蚀刻溶液可以包含约50-60％(例如约55％)H3PO4(磷酸)、约1.4-1.8％(例如约1.6％)HNO3(硝酸)、约21-25％(例如约23％)HAc(醋酸)和约0.3-0.7％(例如约0.5％)的表面活性剂，例如有机表面活性剂(比如改型酒精或者苯酚)。备选地，根据一些实施例，表面活性剂，例如有机表面活性剂，可以被可以无论如何在蚀刻溶液中存在的有机酸(例如醋酸)所取代。
根据一个或者多个实施例，用于蚀刻Ti层的蚀刻溶液可以包括或者可以是以下各项中的一项或者多项：稀释氢氟酸(DHF)、例如约0.01％至约1％(例如约0.01％至约0.5％、例如约0.01％、例如约0.05％、例如约0.1％)氢氟酸(HF)、COOHCOOH/H2O、HF/H2O2/HNO3、HF/HCl/H2O、HCl conc.、KOH conc.、NaOH conc.、H2SO4(例如约20％H2SO4)、CCl3COOC2H5、HCOOH(例如约25％HCOOH)、H3PO4(例如约20％H3PO4)。
根据一个或者多个实施例，可以使用所得结构(图案化的金属层堆、有或者无图案化的掩模)作为用于进一步架构，例如进一步加工(例如晶元的)基材、如比如半导体(例如硅)或者电介质(例如氧化物)蚀刻或者切分(例如等离子体切分或者激光切分)的掩模。在例如用作为用于等离子体切分的硬掩模时，可以使用这里根据一个或者多个实施例描述的图案化的金属背侧来实现芯片的无损坏单一化。这一加工的效果是先前已经在生产中使用的设备和介质也可以用于这一加工。
图1示出根据各种实施例的用于加工半导体工件的方法100。
方法100可以包括：步骤102，提供半导体工件，该半导体工件包括在半导体工件的侧面设置的金属敷镀层堆，该金属敷镀层堆至少包括第一层和在第一层之上的第二层，其中第一层包含第一材料(例如由第一材料构成)，并且第二层包含与第一材料不同的第二材料(例如由第二材料构成)；以及步骤104，图案化金属敷镀层堆，其中图案化金属敷镀层包括通过对第一材料和第二材料具有至少基本上相同蚀刻速率的蚀刻溶液湿蚀刻第一层和第二层。
根据一个或者多个实施例，第一材料可以包含(例如是)第一金属或者金属合金，并且第二层可以包含(例如是)与第一金属或者金属合金不同的第二金属或者金属合金。
根据一个或者多个实施例，第一材料可以包含(例如是)粘合材料。例如可以配置第一层为粘合层或者粘合促进层。例如第一金属或者金属合金可以用作粘合材料或者粘合促进材料。根据一个或者多个实施例，术语“粘合材料或者促进材料”或者“粘合层”可以包括或者可以指代可以被配置用于提高在两个元件或者层之间的粘合性的材料或者层。
根据一个或者多个实施例，第一材料可以包含(例如是)钒化镍(NiV)。例如，第一金属或者金属合金可以是NiV。
根据一个或者多个实施例，第二材料可以包含(例如是)焊接材料或者焊接界面材料。例如可以配置第二层为焊接界面层。例如第一金属或者金属合金可以用作焊接材料或者焊接界面材料。根据一个或者多个实施例，术语“焊接材料或者焊接界面材料”或者“焊接界面层”可以包括或者可以指代可以被配置用于形成与另一材料或者层的焊接联接或者连接的材料或者层、换而言之如下材料或者层，该材料或者层可以借助焊接材料或者层、或另一材料或者层来形成与另一材料或者层的连接
根据一个或者多个实施例，第二材料可以包含(例如是)银(Ag)。例如第二金属或者金属合金可以是Ag。根据一个或者多个实施例，第二层可以包括第一子层和第二子层，第一子层包含铜(Cu)(例如由铜(Cu)构成)，第二子层包含锡(例如由锡构成)，其中第二层的第一子层可以设置于金属敷镀层对的第一层(例如粘合层、例如NiV层)与第二子层之间。
根据一个或者多个实施例，半导体工件可以包括(例如可以是)晶元、例如硅晶元(包含其它半导体材料(包括化合物半导体材料)、例如锗、锗化硅、碳化硅、砷化镓、氮化镓、砷化铟、砷镓化铟等的或者由其它半导体材料构成的晶元也可以是可能的)
根据一个或者多个实施例，可以已经借助至少一个沉积工艺、例如至少一个溅射沉积工艺或者电化学或者无电镀沉积或者气相沉积工艺形成金属敷镀层。例如金属敷镀层堆可以包括多层(例如由多层构成)，其中可以已经借助前述沉积工艺中的一个或者多个沉积工艺形成层中的至少一层(例如多层、例如所有层)。
根据一个或者多个实施例，可以已经在晶元的整个表面或者侧面之上、例如在晶元的整个背侧之上沉积金属敷镀层堆。换而言之，可以已经形成金属敷镀层堆以覆盖晶元的整个表面或者侧面(例如背侧)。
根据一个或者多个实施例，可以在晶元的背侧沉积金属敷镀层堆。例如金属敷镀层堆可以包括或者可以被配置为晶元的背侧金属敷镀。
根据一个或者多个实施例，半导体工件(例如晶元、例如硅晶元)可以包括衬底区域(例如硅衬底区域)，其中可以在衬底区域的背侧(例如下侧)之上设置金属敷镀层堆。根据一个或者多个实施例，可以在半导体工件(例如晶元)的背侧或者邻近设置衬底区域。
根据一个或者多个实施例，可以在晶元的前侧或者有源侧设置金属敷镀层堆。例如金属敷镀层堆可以包括或者可以被配置为晶元的前侧金属敷镀。
根据一个或者多个实施例，半导体晶元(例如晶元、例如硅晶元)可以包括器件区域或者有源区域，其中可以在器件区域或者有源区域的前侧(例如上侧)之上设置金属敷镀成堆。根据一个或者多个实施例，器件区域或者有源区域可以包括一个或者多个半导体元件，例如一个或者多个集成电路元件，例如一个或者多个有源和/或无源元件，如比如一个或者多个二极管、晶体管、半导体闸流管、电容器、电感器等。根据一个或者多个实施例，器件区域或者有源区域可以包括一个或者多个互连、例如一个或者多个通路和/或一个或者多个电传导线。
根据一个或者多个实施例，可以在衬底区域之上设置器件区域。
根据一个或者多个实施例，第一材料可以包含(例如是)钒化镍(NiV)，并且第二材料可以包含(例如是)银(Ag)，并且用于湿蚀刻第一层和第二层的蚀刻溶液可以包括约50-60％(例如约55％)磷酸、约1.4-1.8％(例如约1.6％)硝酸、约21-25％(例如约23％)醋酸和约0.3-0.7％(例如约0.5％)的表面活性剂(例如由它们构成)。
根据一个或者多个实施例，金属敷镀层堆还可以包括第三层，第三层包含与第一材料和第二材料不同的第三材料(例如由第三材料构成)，其中可以在第三层之上设置第一层，并且其中图案化金属敷镀层还可以包括在湿蚀刻第一层和第二层之后蚀刻第三层。
根据一个或者多个实施例，第三材料可以包含(例如是)与第一金属或者金属合金不同并且与第二金属或者金属合金不同的第三金属或者金属合金。
根据一个或者多个实施例，第三材料可以包含(例如是)扩散阻挡材料。例如可以配置第三层为扩散阻挡层。例如第三金属或者金属合金可以用作扩散阻挡材料。根据一个或者多个实施例，术语“扩散阻挡”可以包括或者可以指代可以被配置用于防止或者至少基本上减少原子或者离子从一层向另一层中扩散、例如金属原子或者离子从金属敷镀层堆向下层(例如晶元的半导体层)中扩散的材料或者层。根据一个或者多个实施例，第三材料可以包含(例如是)粘合材料。例如可以配置第三层为粘合层。例如第三金属或者金属合金可以用作粘合材料。
根据一个或者多个实施例，第三材料可以包含(例如是)从以下材料组选择的至少一个材料，该组由以下各项构成：钛(Ti)、钨(W)、钽(Ta)、TaN、Ta/TaN、WTi和WTiN。例如第三金属或者金属合金可以是Ti、W、Ta、TaN、Ta/TaN、WTi和WTiN。
根据一个或者多个实施例，蚀刻第三层可以包括干蚀刻第三层。换而言之，蚀刻第三层可以包括干蚀刻工艺或者可以通过干蚀刻工艺来实现。
根据一个或者多个实施例，干蚀刻第三层可以包括等离子体蚀刻第三层。换而言之，干蚀刻第三层可以包括等离子体蚀刻工艺或者可以通过等离子体蚀刻来实现。
根据一个或者多个实施例，蚀刻第三层可以包括湿蚀刻第三层。换而言之，蚀刻第三层可以包括湿蚀刻工艺或者可以通过湿蚀刻工艺来实现。
根据一个或者多个实施例，湿蚀刻第三层可以包括使用与用于湿蚀刻第一层和第二层的蚀刻溶液不同的蚀刻溶液。
根据一个或者多个实施例，用于湿蚀刻第三层的蚀刻溶液可以包括以下各项之一(例如由以下各项这一构成)：氢氟酸、例如稀释氢氟酸(DHF)、例如约0.01％至约1％(例如约0.01％至约0.5％、例如约0.01％、例如约0.05％、例如约0.1％)氢氟酸(HF)、COOHCOOH/H2O、HF/H2O2/HNO3、HF/HCl/H2O、HCl conc.、KOH conc.、NaOH conc.、H2SO4(例如约20％H2SO4)、CCl3COOC2H5、HCOOH(例如约25％HCOOH)、H3PO4(例如约20％H3PO4).
根据一个或者多个实施例，图案化金属敷镀层堆可以包括在蚀刻金属敷镀层堆的第一层和第二层之前在金属敷镀层堆之上形成掩模层并且图案化金属敷镀层以形成图案化的掩模。
根据一个或者多个实施例，掩模层可以包含以下材料中的至少一个材料(例如由以下材料中的至少一个材料构成)：光阻剂(例如负或者正型光阻剂、例如喷涂抗蚀剂)、硬掩模材料(例如氮化物(例如等离子体氮化物)、氧化物(例如等离子体氧化物)、碳化物、金属或者金属合金、粘合膜或者粘合带等)。
根据一个或者多个实施例，图案化金属敷镀层堆的步骤可以包括暴露至少部分的晶元，例如晶元衬底区域的至少一个部分。
根据一个或者多个实施例，图案化金属敷镀层堆的步骤可以包括暴露晶元的至少一个切口区域，其中该方法还可以包括：在图案化金属敷镀层堆之后沿着至少一个切口区域切分晶元。
根据一个或者多个实施例，沿着至少一个切口区域切分晶元的步骤可以包括等离子体蚀刻至少一个切口区域。换而言之，沿着至少一个切口区域切分晶元的步骤可以包括等离子体蚀刻工艺或者通过等离子体蚀刻工艺来实现。
根据一个或者多个实施例，沿着至少一个切口区域切分晶元的步骤可以包括用激光照射至少一个切口区域。换而言之，沿着至少一个切口区域切分晶元的步骤可以包括激光切分工艺或者通过激光切分工艺来实现。
根据一个或者多个实施例，可以通过切分晶元来获得一个或者多个单一化的芯片或者管芯。单一化的芯片或者管芯中的一个或者多个(例如每个芯片或者管芯)可以包括图案化的金属敷镀层堆的部分。
根据一个或者多个实施例，金属敷镀层堆可以具有大于或者等于约200nm的厚度，例如大于或者等于约500nm、例如大于或者等于约1μm、例如大于或者等于约2μm、例如大于或者等于约3μm、例如大于或者等于约4μm、例如大于或者等于约5μm、例如在200nm至约5μm的范围中。
根据一个或者多个实施例，第一层(例如粘合层、例如NiV层)可以具有在从约20nm至约2μm的范围中的厚度，例如在从约50nm至约1μm的范围中、例如在从约100nm至约500nm的范围中、例如在从约100nm至约300nm的范围中、例如约200nm。
根据一个或者多个实施例，第二层(例如焊接界面层、例如Ag层)可以具有在从约20nm至约4μm的范围中的厚度，例如在从约100nm至约4μm的范围中、例如在从约500nm至约4μm的范围中、例如在从约1μm至约4μm的范围中、例如在从约2μm至约4μm的范围中、例如约3μm。
根据一个或者多个实施例，第三层(例如扩散阻挡层、例如Ti层)可以具有在从约20nm至约2μm的范围中的厚度，例如在从约50nm至约1μm的范围中、例如在从约100nm至约500nm的范围中、例如在从约200nm至约400nm的范围中、例如约300nm。
根据一个或者多个实施例，第一层可以包含NiV(例如由NiV构成)并且可以具有约200nm的厚度，第一层可以包含Ag(例如由Ag构成)并且可以具有约3μm的厚度，并且第三层可以包含Ti(例如由Ti构成)并且可以具有约300nm的厚度。
根据一个或者多个实施例，金属敷镀层堆还可以包括第四层，第四层包含可以与第一材料、第二材料和第三材料不同的第四材料(例如由第四材料构成)，其中可以在第四层之上设置第三层，并且其中图案化金属敷镀层堆的步骤还可以包括在蚀刻第三层之后蚀刻(例如湿蚀刻或者干蚀刻)第四层。
根据一个或者多个实施例，第四层可以包含可以与第一金属或者金属合金不同、与第二金属或者金属合金不同并且与第三金属或者金属合金不同的第四金属或者金属合金(例如由第四金属或者金属合金构成)。
根据一个或者多个实施例，第四层可以包含(例如是)接触材料，例如欧姆接触材料。例如可以配置第四层为接触层，例如欧姆接触层。例如第四金属或者金属合金可以用作接触材料，例如欧姆接触材料。根据一个或者多个实施例，术语“接触材料”或者“接触层”、例如“欧姆接触材料或者欧姆接触层”可以包括可以被配置用于提高与半导体工件(例如晶元)的层或者材料、例如半导体层(例如硅层)、例如与在晶元的前侧的器件区域或者有源区域的半导体层或者与在晶元的背侧的衬底区域的半导体层的电接触(例如减少接触电阻)的材料或者层。
根据一个或者多个实施例，第四材料可以包含(例如是)铝(Al)或者铝合金或者钛(Ti)。
根据一个或者多个实施例，第四层(例如接触层、例如Al层)可以具有在从100nm至约2μm的范围中、例如在从100nm至约1μm的范围中、例如在从100nm至约500nm的范围中、例如在从100nm至约500nm的范围中、例如在从200nm至约400nm的范围中、例如约300nm的厚度。
图2示出根据各种实施例的用于加工半导体工件的方法200。
方法200可以包括：步骤202，提供包括金属敷镀层堆的半导体工件，该金属敷镀层堆包括扩散阻挡层、在扩散阻挡层之上设置的粘合层和在粘合层之上设置的焊接界面层；步骤204，图案化金属敷镀层堆，其中图案化金属敷镀层堆包括借助对于粘合层和焊接界面层具有至少基本上相同蚀刻速率的蚀刻溶液湿蚀刻粘合层和焊接界面层并且在湿蚀刻粘合层和焊接界面层之后蚀刻扩散阻挡层。
根据一个或者多个实施例，粘合层可以包含钒化镍(NiV)(例如由NiV构成)，并且焊接界面层可以包含银(Ag)(例如由Ag构成)，其中蚀刻溶液可以包含约50-60％(例如约55％)磷酸、约1.4-1.8％(例如约1.6％)硝酸、约21-25％(例如约23％)醋酸和约0.3-0.7％(例如约0.5％)的表面活性剂(例如有机表面活性剂、比如改型酒精或者苯酚。备选地，根据一些实施例，表面活性剂、例如有机表面活性剂可以被可以无论如何在蚀刻溶液中存在的有机酸(例如醋酸)取代。)
根据一个或者多个实施例，扩散阻挡层可以包含钛(Ti)，例如由Ti构成。
根据一个或者多个实施例，蚀刻扩散阻挡层可以包括干蚀刻(例如等离子体蚀刻)扩散阻挡层。
还可以根据这里描述的一个或者多个实施例配置方法200。
图3示出根据各种实施例的用于加工半导体衬底的方法300。
方法300可以包括：步骤302，提供包括衬底区域和在衬底区域的背侧设置的金属敷镀的半导体工件；步骤304，图案化金属敷镀，其中图案化金属敷镀的步骤包括蚀刻金属敷镀。
根据一个或者多个实施例，金属敷镀可以具有大于或者等于约1μm的厚度，例如大于或者等于约2μm、例如大于或者等于约3μm、例如大于或者等于约4μm、例如大于或者等于约5μm。
根据一个或者多个实施例，蚀刻金属敷镀的步骤可以包括湿蚀刻金属敷镀的至少部分、例如金属敷镀的上部分。
根据一个或者多个实施例，蚀刻金属敷镀的步骤可以包括湿蚀刻金属敷镀的整个厚度。
根据一个或者多个实施例，蚀刻金属敷镀的步骤可以包括使用相同蚀刻溶液来湿蚀刻金属敷镀的至少两层。蚀刻溶液可以对于至少两层具有相同蚀刻速率。
根据一个或者多个实施例，蚀刻金属敷镀的步骤可以包括干蚀刻(例如等离子体蚀刻)金属敷镀的至少部分。
根据一个或者多个实施例，蚀刻金属敷镀的步骤可以包括湿蚀刻金属敷镀的第一部分，并且在湿蚀刻该金属敷镀的第一部分之后，干蚀刻金属敷镀的、在金属敷镀的第一部分以下设置的第二部分。
根据一个或者多个实施例，金属敷镀可以包括金属敷镀层堆(例如由金属敷镀层堆构成)，金属敷镀层堆包括扩散阻挡层、在扩散阻挡层之上设置的粘合层和在粘合层之上设置的焊接界面层(例如由这些层构成)，其中蚀刻金属敷镀的步骤可以包括湿蚀刻粘合层和焊接界面层并且干蚀刻扩散阻挡层。
根据一个或者多个实施例，扩散阻挡层可以包含钛(Ti)(例如由Ti构成)，粘合层可以包含钒化镍(NiV)，例如由NiV构成，并且焊接界面层可以包含银(Ag)和锡化金(AuSn)中的至少一种(例如由该至少一种构成)。
根据一个或者多个实施例，半导体工件可以包括或者可以是晶元，其中图案化金属敷镀的步骤可以包括暴露晶元的至少一个切口区域，其中方法300还可以包括：在图案化金属敷镀之后沿着至少一个切口区域切分晶元。
根据一个或者多个实施例，切分晶元可以包括等离子体切分工艺和激光切分工艺中的至少一个工艺。
可以根据这里描述的一个或者多个实施例进一步配置方法300。
在下文中，将参照图4A至4D描述根据一个或者多个实施例的用于图案化金属敷镀层堆的工艺。
如图4A中的视图402中所示，可以提供半导体工件401。半导体工件401可以包括晶元405、例如硅晶元和在半导体工件401的侧面401a设置的金属敷镀层堆403。根据一个或者多个实施例，侧面401a可以对应于晶元405和/或半导体工件401的背侧。根据其它实施例，侧面401a可以对应于晶元405和/或半导体工件401的前侧或者有源侧。
金属敷镀层堆403可以已经被沉积在晶元405之上，例如通过至少一个沉积工艺，例如至少一个溅射沉积工艺。金属敷镀层堆403可以包括第一层403a、在第一层403a之上设置的第二层403b和在晶元405与第一层403a之间设置的第三层403c。
第一层403a可以被配置为金属敷镀层堆403的粘合层。第一层403a可以是钒镍(NiV)层。第一层403a可以具有根据这里描述的一个或者多个实施例的厚度，例如作为示例的约200nm。
可以配置第二层403b为金属敷镀层堆403的焊接界面层。第二层403b可以是银(Ag)层。第二层403b可以具有根据这里描述的一个或者多个实施例的厚度、例如作为示例的约300nm。
可以配置第三层403c为金属敷镀层堆403c的扩散阻挡层。第三层403c可以是钛(Ti)层。第三层403c可以具有根据这里描述的一个或者多个实施例的厚度，例如作为示例的约300nm。
根据一个或者多个实施例，晶元405可以包括衬底区域，其中可以在衬底区域的背侧之上设置金属敷镀层堆403。
如图4A中所示，可以向在晶元405之上设置的金属敷镀层堆403涂覆适当掩模材料或者掩模层407，该掩模材料或者掩模层随后可以例如通过标准技术(例如标准光刻技术)来图案化。可能的掩模系统可以是抗蚀剂、粘合带或者其它硬掩模系统(例如等离子体氧化物、等离子体氮化物等)。可以在金属敷镀层堆403的第二层403b之上形成掩模层407。图案化掩模层407可以造成暴露金属敷镀层堆403的最外层、即在所示示例中为第二层403b(Ag层)的一个或者多个部分或者区域409。根据一个或者多个实施例，暴露的部分或者区域409的位置可以对应于晶元405的一个或者多个切口区域415的位置(见图4D)。
如图4B中的视图404中所示，可以湿化学蚀刻第二层403b(Ag层)的未被掩模层407覆盖的一个或者多个区域409。通过适当选择蚀刻时间，开放区域(换而言之，图案化的掩模层407暴露的区域)中的第二层403b的银(Ag)和第一层403a的钒化镍(NiV)可以在一个蚀刻步骤中去除，可以使用对于银和镍具有至少基本上相同蚀刻速率的蚀刻溶液，例如包含约50-60％(例如约55％)H3PO4、约1.4-1.8％(例如约1.6％)HNO3、约21-25％(例如约23％)HAc，以及约0.3-0.7％(例如约0.5％)的表面活性剂，如比如乙基苯基聚乙二醇(octylphenoxypolyethoxyethanol)的蚀刻溶液。可以实现的分辨率可以例如由用于蚀刻的掩模407、金属层厚度(例如第一层403a和第二层403b的厚度)和下切411(在掩模407以下的Ag层403b的横向蚀刻)限定。
如图4B中所示，蚀刻的第一和第二层403a、403b的边缘419可以至少基本上齐平。换而言之，蚀刻正面可以至少基本上均匀。另一方面，尽管可以有层堆403的第二层(Ag层)403b和第一层(NiV层)403b相对于掩模层407的某个下切411，但是可以有可能的是没有或者基本上没有第一层(NiV层)403a相对于第二层(Ag层)403b的下切，或者相反的情形。这可以是使用对于第二层(Ag层)403b和第一层(NiV层)403a、即对于Ag和NiV的材料具有至少基本上相同蚀刻速率的蚀刻溶液来同时蚀刻两层的效果。
如图4C中的视图406中所示，可以随后使用与先前用于蚀刻Ag层403b和NiV层403a相同的掩模407，通过干蚀刻工艺(例如等离子体蚀刻工艺)而无需下蚀刻来去除金属敷镀层堆403的第三层403c的材料(即在这一示例中为Ti)。
前述方法的效果可以是形成可再现的蚀刻正面。如图4C中的箭头413指示的那样，与(第三层403c的)钛相比较(第二层403b的)银(Ag)和(第一层403a的)钒化镍(NiV)可以有点内缩。例如根据一个或者多个实施例，箭头413指示的距离可以在约50nm至约500nm的范围内，例如在约100nm至约300nm的范围内、例如约200nm，但是距离413也可以是其它值。距离413可以例如取决于待蚀刻的层的厚度。因此，可以保留(第三层403c的)Ti的阻挡功能，因为(第一层403a的)NiV和(第二层403b)的Ag可能不能形成与晶元405的基材(例如硅)的直接接触。
备选地，可以例如根据扩散阻挡要求来应用纯湿化学加工。在这一情况下，(第二层403b的)Ag和(第一层403a的)NiV的湿化学图案化可以跟随有第三层(Ti层)403c的湿化学蚀刻而根据蚀刻时间在第一层(NiV层)403a之下有略微的下蚀刻。根据一个或者多个实施例，第三层403c的湿化学蚀刻可以包括使用与用于蚀刻第一和第二层403a、403b不同的蚀刻溶液，例如对第三层403c的材料有选择性的蚀刻溶液。在示例中，可以使用包含稀释氢氟酸(DHF)、例如约0.01％至约1％(例如约0.01％至约0.5％。例如约0.01％、例如约0.05％、例如约0.1％氢氟酸(HF))的蚀刻溶液来执行湿蚀刻第三层403c。
相较于包括干蚀刻(例如等离子体蚀刻)的加工，纯湿化学加工的效果可以是具有减少的工艺成本。
如图4D中的视图408中所示，可以例如使用标准抗蚀剂剥离工艺等在蚀刻金属敷镀层堆403的第三层403c之后去除图案化的掩模层407。备选地，图案化的掩模层407可以例如在一个或者多个附加加工步骤期间在金属敷镀层堆403之上保留，例如在晶元405的半导体和/或电介质蚀刻期间或者在晶元切分工艺期间。
如图4D中所示，半导体工件401可以包括图案化的金属敷镀层堆403，其中可以已经通过湿化学和干化学蚀刻工艺的组合或者备选地通过纯湿化学蚀刻来实现图案化金属敷镀层堆403。例如可以已经使用湿化学蚀刻来同时蚀刻堆403的至少两层、例如在所示示例中为第一和第二层403a、403b，而可以已经使用干化学蚀刻(例如等离子体蚀刻)或者湿化学蚀刻来蚀刻堆403的第三层403c。同时湿蚀刻第一和第二层403a、403b可以产生如下蚀刻正面，该蚀刻正面表现无或者基本上无第一层403a相对于第二层403b的下蚀刻。第三层403c的后续干蚀刻可以产生如图4D中所示总蚀刻正面，其中第三层403c的一个或者多个边缘可以从第一和/或第二层403a、403b的对应边缘突出某个距离413。
根据一个或者多个实施例，晶元405的在图案化的金属敷镀层堆的部分417之间横向设置的一个或者多个区域或者部分415可以包括或者是晶元405的一个或者多个切口区域，并且可以例如在后续加工中沿着一个或者多个切口区域切分晶元405，这可以产生一个或者多个单一化的芯片或者管芯，其中每个芯片或者管芯可以包括图案化的金属敷镀层堆403的部分417。
这里描述的各种实施例提供一种用于通过湿化学图案化工艺例如在晶元背侧上和/或在晶元前侧上可靠地图案化金属敷镀、例如金属敷镀层堆、例如Ti/NiV/Ag层堆的方法。
根据一个或者多个实施例，可以使用相同蚀刻化学物质来蚀刻金属敷镀层堆的至少两层、例如Ag层和NiV层。可以选择蚀刻化学物质，例如蚀刻溶液，使得蚀刻速率对于至少两层至少基本上相同。换而言之，可以用至少基本上相同蚀刻速率蚀刻至少两层中的所有层。这可以例如具有蚀刻正面可以均匀和/或可以防止或者至少明显减少至少两层中的一层相对于至少两层中的另一层的下切的效果。
根据各种实施例的一种用于加工半导体工件的方法可以包括：提供半导体工件，该半导体工件包括在半导体工件的侧面设置的金属敷镀层堆，该金属敷镀层堆至少包括第一层和在第一层之上设置的第二层，其中第二层包含与第一层不同的材料；图案化金属敷镀层堆，其中图案化金属敷镀层堆的步骤包括通过对于第一层和第二层具有至少基本上相同蚀刻速率的蚀刻溶液来湿蚀刻第一层和第二层。
根据各种实施例的一种用于加工半导体工件的方法可以包括：提供半导体工件，半导体工件包括在半导体工件的侧面设置的金属敷镀层堆，金属敷镀层堆至少包括第一层和在第一层之上设置的第二层，其中第一层包含第一材料，并且其中第二层包含与第一材料不同的第二材料；图案化金属敷镀层堆，其中图案化金属敷镀层堆的步骤包括使用相同蚀刻溶液来湿蚀刻第一层和第二层，其中蚀刻溶液对于第一材料和第二材料具有基本上相同蚀刻速率。
根据各种实施例的一种用于加工半导体工件的方法可以包括：提供半导体工件；在半导体工件的侧面之上沉积金属敷镀层堆，其中金属敷镀层堆至少包括第一层和在第一层之上设置的第二层，第一层包含第一材料，并且第二层包含与第一材料不同的第二材料；图案化金属敷镀层堆，其中图案化金属敷镀层堆包括使用相同蚀刻溶液来湿蚀刻第一层和第二层，其中蚀刻溶液对于第一材料和第二材料具有基本上相同蚀刻速率。
根据各种实施例的一种用于加工半导体工件的方法可以包括：提供半导体工件；在半导体工件的侧面之上沉积第一金属敷镀层，第一金属敷镀层包含第一材料；在第一金属敷镀层之上沉积第二金属敷镀层，第二金属敷镀层包含与第一材料不同的第二材料；图案化金属敷镀层堆，其中图案化金属敷镀层堆的步骤包括使用相同蚀刻溶液来湿蚀刻第一层和第二层，其中蚀刻溶液对于第一材料和第二材料具有基本上相同蚀刻速率。
尽管已经参照具体实施例具体示出和描述本公开内容的各种方面，但是本领域技术人员应当理解其中可以进行在形式和细节上的各种改变而未脱离如所附权利要求限定的公开内容的精神实质和范围。公开内容的范围因此由所附权利要求指示，并且落入权利要求的含义和等效范围内的所有改变因此旨在于被涵盖。

Claims (25)

1.一种用于加工半导体工件的方法，所述方法包括：
提供半导体工件，所述半导体工件包括在所述半导体工件的侧面设置的金属敷镀层堆，所述金属敷镀层堆至少包括第一层和在所述第一层之上设置的第二层，其中所述第一层包含第一材料，并且所述第二层包含与所述第一材料不同的第二材料；
图案化所述金属敷镀层堆，其中图案化所述金属敷镀层堆的步骤包括利用对于所述第一材料和所述第二材料具有至少相同蚀刻速率的蚀刻溶液来湿蚀刻所述第一层和所述第二层，
其中所述第一层被配置为粘合层，以及所述第二层被配置为焊接界面层。
2.根据权利要求1所述的方法，其中所述第一材料包括第一金属或者第一金属合金，并且所述第二材料包括与所述第一金属或者第一金属合金不同的第二金属或者第二金属合金。
3.根据权利要求1所述的方法，其中所述第一材料包括钒化镍，并且其中所述第二材料包括银。
4.根据权利要求1所述的方法，其中所述半导体工件包括晶元。
5.根据权利要求4所述的方法，其中在所述晶元的背侧设置所述金属敷镀层堆。
6.根据权利要求4所述的方法，其中在所述晶元的前侧设置所述金属敷镀层堆。
7.根据权利要求3所述的方法，其中所述第一材料包括钒化镍，并且所述第二材料包括银，并且其中用于湿蚀刻所述第一层和所述第二层的所述蚀刻溶液包括50-60％磷酸、1.4-1.8％硝酸、21-25％醋酸和0.3-0.7％的表面活性剂，％表示质量百分比。
8.根据权利要求1所述的方法，其中所述金属敷镀层堆还包括第三层，所述第三层包括与所述第一材料和所述第二材料不同的第三材料，
其中在所述第三层之上设置所述第一层，并且
其中图案化所述金属敷镀层堆的步骤还包括在湿蚀刻所述第一层和所述第二层之后蚀刻所述第三层。
9.根据权利要求8所述的方法，其中所述第三材料包括扩散阻挡材料或者粘合材料。
10.根据权利要求8所述的方法，其中所述第三材料包括钛。
11.根据权利要求8所述的方法，其中蚀刻所述第三层的步骤包括干蚀刻所述第三层。
12.根据权利要求11所述的方法，其中干蚀刻所述第三层的步骤包括等离子体蚀刻所述第三层。
13.根据权利要求8所述的方法，其中蚀刻所述第三层的步骤包括使用与用于湿蚀刻所述第一层和所述第二层的所述蚀刻溶液不同的蚀刻溶液来湿蚀刻所述第三层。
14.根据权利要求13所述的方法，其中用于湿蚀刻所述第三层的所述蚀刻溶液包括氢氟酸。
15.根据权利要求1所述的方法，其中图案化所述金属敷镀层堆的步骤包括在湿蚀刻所述金属敷镀层堆的所述第一层和所述第二层之前在所述金属敷镀层堆之上形成掩模层并且图案化所述掩模层以形成图案化的掩模。
16.根据权利要求4所述的方法，其中图案化所述金属敷镀层堆的步骤包括暴露所述晶元的切口区域，所述方法还包括：
在图案化所述金属敷镀层堆之后沿着所述切口区域切分所述晶元。
17.根据权利要求16所述的方法，其中沿着所述切口区域切分所述晶元的步骤包括等离子体蚀刻所述切口区域。
18.根据权利要求16所述的方法，其中沿着所述切口区域切分所述晶元的步骤包括用激光切分所述切口区域。
19.一种用于加工半导体工件的方法，所述方法包括：
提供半导体工件，所述半导体工件包括在所述半导体工件的侧面设置的金属敷镀层堆，所述金属敷镀层堆包括扩散阻挡层、在所述扩散阻挡层之上设置的粘合层和在所述粘合层之上设置的焊接界面层；
图案化所述金属敷镀层堆，其中图案化所述金属敷镀层堆的步骤包括利用对于所述粘合层和所述焊接界面层具有至少相同蚀刻速率的蚀刻溶液来湿蚀刻所述粘合层和所述焊接界面层，并且在湿蚀刻所述粘合层和所述焊接界面层之后蚀刻所述扩散阻挡层。
20.根据权利要求19所述的方法，其中所述粘合层包括钒化镍，并且所述焊接界面层包括银，并且
其中所述蚀刻溶液包括50-60％磷酸、1.4-1.8％硝酸、21-25％醋酸和0.3-0.7％的表面活性剂，％表示质量百分比。
21.根据权利要求19所述的方法，其中蚀刻所述扩散阻挡层的步骤包括干蚀刻所述扩散阻挡层。
22.一种用于加工半导体工件的方法，所述方法包括：
提供半导体工件，所述半导体工件包括衬底区域和在所述衬底区域的背侧设置的金属敷镀；
图案化所述金属敷镀，其中图案化所述金属敷镀的步骤包括蚀刻所述金属敷镀；
其中所述金属敷镀包括金属敷镀层堆，所述金属敷镀层堆包括扩散阻挡层、在所述扩散阻挡层之上设置的粘合层和在所述粘合层之上设置的焊接界面层，并且
其中蚀刻所述金属敷镀的步骤包括湿蚀刻所述粘合层和所述焊接界面层并且干蚀刻所述扩散阻挡层。
23.根据权利要求22所述的方法，其中所述金属敷镀包括大于或者等于200nm的厚度。
24.根据权利要求22所述的方法，其中所述扩散阻挡层包括钛，所述粘合层包括钒化镍，并且所述焊接界面层包括银。
25.根据权利要求22所述的方法，其中所述半导体工件包括晶元，其中图案化所述金属敷镀的步骤包括暴露所述晶元的切口区域，所述方法还包括：
在图案化所述金属敷镀之后沿着所述切口区域切分所述晶元。
CN201410228459.7A 2013-05-28 2014-05-27 用于加工半导体工件的方法 Active CN104217968B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/903,013 US9093385B2 (en) 2013-05-28 2013-05-28 Method for processing a semiconductor workpiece with metallization
US13/903,013 2013-05-28

Publications (2)

Publication Number Publication Date
CN104217968A CN104217968A (zh) 2014-12-17
CN104217968B true CN104217968B (zh) 2017-11-10

Family

ID=51899582

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410228459.7A Active CN104217968B (zh) 2013-05-28 2014-05-27 用于加工半导体工件的方法

Country Status (3)

Country Link
US (2) US9093385B2 (zh)
CN (1) CN104217968B (zh)
DE (2) DE102014107557B4 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9768327B2 (en) * 2015-06-25 2017-09-19 Sunpower Corporation Etching techniques for semiconductor devices
DE102015118042A1 (de) 2015-10-22 2017-04-27 Nexwafe Gmbh Verfahren und Vorrichtung zum Herstellen einer Halbleiterschicht
US9493877B1 (en) * 2016-05-02 2016-11-15 Innovative Micro Technology Etching technique for microfabrication substrates
CN106684121A (zh) * 2016-12-06 2017-05-17 厦门市三安集成电路有限公司 一种异质结双极晶体管的基极结构及其制作方法
CN107286939A (zh) * 2017-06-19 2017-10-24 江阴润玛电子材料股份有限公司 一种半导体芯片用镍银腐蚀液
KR102170424B1 (ko) * 2017-06-28 2020-10-27 알박 세이마쿠 가부시키가이샤 마스크 블랭크스, 위상 시프트 마스크, 하프톤 마스크, 마스크 블랭크스의 제조 방법, 및 위상 시프트 마스크의 제조 방법
CN109704269A (zh) * 2017-10-25 2019-05-03 中芯国际集成电路制造(上海)有限公司 一种mems器件及制备方法、电子装置
CN109860043B (zh) * 2018-12-13 2021-03-16 深圳市华星光电半导体显示技术有限公司 一种阵列基板制备方法
US11676932B2 (en) * 2019-12-31 2023-06-13 Micron Technology, Inc. Semiconductor interconnect structures with narrowed portions, and associated systems and methods
EP4033518A1 (en) * 2021-01-25 2022-07-27 Infineon Technologies Austria AG Method for fabricating a semiconductor device using wet etching and dry etching and semiconductor device
EP4345872A1 (en) * 2022-09-28 2024-04-03 Nexperia B.V. A method of singulation of dies from a wafer
CN115881527A (zh) * 2023-02-23 2023-03-31 广州粤芯半导体技术有限公司 晶圆及晶圆翘曲度优化方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1891018A (zh) * 2003-12-05 2007-01-03 三井金属矿业株式会社 印刷电路板、其制造方法以及电路装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1283970B (de) * 1966-03-19 1968-11-28 Siemens Ag Metallischer Kontakt an einem Halbleiterbauelement
US5084415A (en) * 1989-10-23 1992-01-28 At&T Bell Laboratories Metallization processing
EP0469216B1 (en) * 1990-07-31 1994-12-07 International Business Machines Corporation Method of forming metal contact pads and terminals on semiconductor chips
US5367195A (en) * 1993-01-08 1994-11-22 International Business Machines Corporation Structure and method for a superbarrier to prevent diffusion between a noble and a non-noble metal
WO1995002900A1 (en) * 1993-07-15 1995-01-26 Astarix, Inc. Aluminum-palladium alloy for initiation of electroless plating
US6436300B2 (en) * 1998-07-30 2002-08-20 Motorola, Inc. Method of manufacturing electronic components
JP2005023340A (ja) * 2003-06-30 2005-01-27 Nihon Kagaku Sangyo Co Ltd プリント配線板のエッチング方法及びエッチング液
US7427557B2 (en) * 2004-03-10 2008-09-23 Unitive International Limited Methods of forming bumps using barrier layers as etch masks
US7348864B2 (en) 2004-05-28 2008-03-25 Hrl Laboratories, Llc Integrated MMIC modules for millimeter and submillimeter wave system applications
US8592977B2 (en) 2006-06-28 2013-11-26 Megit Acquisition Corp. Integrated circuit (IC) chip and method for fabricating the same
GB0817831D0 (en) * 2008-09-30 2008-11-05 Cambridge Silicon Radio Ltd Improved packaging technology
US8531008B2 (en) 2010-11-23 2013-09-10 Infineon Technologies Ag Material structure in scribe line and method of separating chips
US8952497B2 (en) * 2012-09-14 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Scribe lines in wafers

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1891018A (zh) * 2003-12-05 2007-01-03 三井金属矿业株式会社 印刷电路板、其制造方法以及电路装置

Also Published As

Publication number Publication date
CN104217968A (zh) 2014-12-17
DE102014107557A1 (de) 2014-12-04
US20150294911A1 (en) 2015-10-15
DE102014107557B4 (de) 2023-05-17
US9093385B2 (en) 2015-07-28
US20140357055A1 (en) 2014-12-04
US9293371B2 (en) 2016-03-22
DE102014020127B4 (de) 2023-10-12

Similar Documents

Publication Publication Date Title
CN104217968B (zh) 用于加工半导体工件的方法
CN106409760B (zh) 半导体器件和封装半导体管芯的方法
US5198385A (en) Photolithographic formation of die-to-package airbridge in a semiconductor device
KR101585554B1 (ko) 임베디드 트레이스 기판과 그의 범프 형성 방법
TWI413188B (zh) 導線結構及其形成方法
CN102592982A (zh) 晶片封装体的形成方法
US11367699B2 (en) Integrated circuit backside metallization
US10141224B2 (en) Manufacturing method of interconnection structure
US9761515B2 (en) Substrate structure
CN109427598A (zh) 制造半导体封装衬底的方法及半导体封装衬底
JP5228381B2 (ja) 半導体装置の製造方法
US7183190B2 (en) Semiconductor device and fabrication method therefor
US20190021171A1 (en) Circuit board and method for manufacturing the same
KR20160052609A (ko) 다이 패키징 품질을 향상시키기 위한 웨이퍼 다이싱 방법
EP3565391B1 (en) Method of dicing a wiring substrate and packaging substrate
KR100896841B1 (ko) 반도체 소자 제조시 본드 패드 형성방법
CN106298635B (zh) 半导体器件的制造方法
US20230005807A1 (en) Zinc Layer For A Semiconductor Die Pillar
CN105431252B (zh) 用于将复合体分割成半导体芯片的方法和半导体芯片
TWI223579B (en) Patterned circuit layer of semiconductor package substrate and method for fabricating the same
EP4344393A1 (en) Superconducting vacuum-bridged josephson junctions
TWI435424B (zh) 基板及應用其之半導體封裝件與其製造方法
TW201138031A (en) Substrate, semiconductor package using the same and manufacturing method thereof
JPH0350828A (ja) 金配線の形成方法
JP2005236016A (ja) 回路基板及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant