JP2005236016A - 回路基板及びその製造方法 - Google Patents

Abstract

【課題】 基板上に単層金属膜あるいは多層金属膜からなる電気配線パターンが形成される回路基板において、電気配線パターン端に金属バリが残存しない製造方法を得る。
【解決手段】 基板上に単層金属膜あるいは多層金属膜が形成されている基板において、基板上にレジスト膜のパターンを写真製版技術を用いて形成した後に、前記レジスト膜をマスクとして単層金属膜あるいは多層金属膜のウエットエッチングによりレジスト膜端の下部に窪みを形成する。この後に、前記レジスト膜をマスクとしたイオンミリングで単層金属膜あるいは多層金属膜を選択除去することにより、金属バリが単層金属膜あるいは多層金属膜上端に残存しないようにした。
【選択図】 図１

Description

この発明は、回路基板およびその製造方法に関するものである。

従来、セラミック基板や半導体基板上の多層金属膜をパターニングする方法として、基板と金属膜間および金属膜同士の密着性を確保する目的から以下の方法がとられている。この方法は、まず、基板全面に多層の金属膜を形成した後、多層金属膜上に写真製版技術を用いて樹脂などからなるレジスト膜をパターン形成し、前記レジスト膜をマスクとしてパターン以外の領域の多層金属膜を除去するものである。パターン以外の領域の多層金属膜を全てウェットエッチングにより除去する場合、各金属膜対応で適したエッチング液を用いなければならない制約や、ウェットエッチング特有のサイドエッチング現象による配線細りを考慮しなければならない制約があることから、金属膜構成が多層となるほどパターン加工は困難となる。このため多層金属膜のパターン加工においては通常、前記制約が無いイオンミリング法がとられる。

イオンミリングにおいてマスクに樹脂レジスト膜を用いた場合、イオンミリングが完了した時点で、保護すべき多層金属膜上には前記レジスト膜が残存していなければならない。このため、多層金属膜の耐ミリング性を考慮し前記レジスト膜の膜厚は比較的厚めに設定しなければならない。イオンミリングでは、加工対象となる多層金属膜が除去され金属粒子が飛散するが、飛散した金属粒子は前記厚めに形成したレジスト膜の側面および加工が進むにつれて現れる多層金属膜の側面に付着し膜を形成する。ここで、前記レジスト膜を除去すると、レジスト膜側面に付着し形成された膜が多層金属膜上に金属バリとなって残存してしまうという問題があった。当該金属バリは回路基板の信頼性上、問題であり、また、ワイヤボンディング等の実装時の障害となっている。

この課題に対する対策として、多層金属膜上に形成するマスクとして樹脂レジスト膜より膜厚を薄くして適用可能なＴｉ膜を用いる構成をとった技術が提案されている（例えば、特許文献１参照）。

特開平５−１３４０９号公報

また、スルーホールに代表される貫通構造部や表面にキャビティに代表される凹状構造物を有するセラミックなどの基板上に形成された多層金属膜をパターニングする加工においては、パターニング用に塗布した液体樹脂レジストがスルーホールやキャビティのエッジ部分で薄くなるため、多層金属膜をイオンミリング法でエッチングしたときにエッジ部分近傍のレジスト膜が耐えられなくなりレジスト膜に穴が開き、保護すべきところの多層金属膜までイオンミリングしてしまい、結果として多層金属膜で構成される電気配線の厚みが局部的に薄くなってしまったり、また、断線してしまう問題もあった。

この対策としては、エッジ部においても十分なレジスト膜厚を確保するためにレジスト膜を厚く形成する方法が取られるが、前記と同様に、イオンミリングの加工において、厚くなったレジスト膜側面に金属粒子が付着し膜が形成され、結果として多層金属膜上に金属バリが残存していた。

特許文献１で示された配線の加工方法では樹脂レジスト膜のパターニングに代わりＴｉ膜のパターニングとする。このため、イオンミリングのマスクとしてＴｉ膜を形成した後にＴｉ膜上にレジスト膜のパターニングを施し、反応性イオンエッチングによりＴｉ膜を選択的に除去する工程となるなど、新たに必要となる工程が多く、従来の樹脂レジスト膜によるパターン加工の場合と比較し、新たに反応性イオンエッチングなどの加工設備が必要となる点や工程が煩雑となる点で問題があった。

また、スルーホール等の貫通構造部やキャビティ等の凹状構造部を有する回路基板に形成された金属膜のパターン加工においては、特許文献１で示されたＴｉ膜を用いた方法では、Ｔｉ膜をスルーホールやキャビティの内壁を完全に覆うように形成することできないため、イオンミリングによるパターン加工時にスルーホールやキャビティの内壁の金属膜までエッチングしてしまい、結果として多層金属膜から成る電気配線の厚みが局部的に薄くなってしまったり、また、断線してしまう問題があった。

本発明に係る製造方法はイオンミリングにより金属膜を選択除去する場合において、金属膜上端に金属バリを残存させず、また、マスクにＴｉ膜を用いる必要がない、高品質で安価な製造方法を提供することを目的とする。

本発明に係る製造方法は、パターン形成されたレジスト膜をマスクとした単層金属膜あるいは多層金属膜のウエットエッチングにより前記レジスト膜端の下部に窪みを形成した後に、前記レジスト膜をマスクとしたイオンミリングにより単層金属膜あるいは多層金属膜を選択除去した。

本発明は、以上説明したようにパターン形成されたレジスト膜をマスクとした単層金属膜あるいは多層金属膜のウエットエッチングにより前記レジスト膜端の下部に窪みを形成した後に、前記レジスト膜をマスクとしてイオンミリングにより前記金属膜を選択除去したものであり、レジスト膜端の下部に形成した窪みの奥側にはイオンミリングにより前記金属膜から発生する金属粒子がほとんど飛散しないことから、前記金属膜上端に金属バリを残存させることなく、前記金属膜を選択除去することができる。

実施の形態１．
図１に、本発明の実施の形態１における回路基板の製造方法を示す。
図１（ａ）において、厚さ０．５mmの平行平板セラミック基板１上に、Ａｕ、Ｐｂ、Ｎｉ、Ｃｒ、Ａｌ、Ｃｕ、Ａｇ、Ｐｔ、Ｚｎ、Ｃｏ、Ｆｅ、Ｐｄ、Ｔｉ、Ｍｏ、Ｗ、Ｚｒの金属のいずれかから成る多層金属膜２を、スパッタリング法などにより膜の総厚が数μｍから十数μｍであるように形成する（工程１）。図１（ａ）では実施の一例として多層金属膜の層数を３層とし、最上層より順に第１層２１、第２層２２、第３層２３であるとした。次に、図１（ｂ）において多層金属膜２上に液体樹脂レジストをスピンコーティングにより塗布した後、写真製版によりレジスト膜３のパターニングを行う（工程２）。

次に図１（ｃ）に示すようにレジスト膜３をマスクとしたウエットエッチングにより第１層２１をエッチングする（第１の工程である工程３）。ここで、例えば第１層がＡｕである場合、Ａｕのエッチングには１）ヨウ素とヨウ化カリウムの混合溶液、２）王水（塩酸と硝酸の混合液）などのエッチング液を用いることができる。これらの溶液を用いることにより第１層であるＡｕがエッチングされると共に、レジスト膜３端の下部にはサイドエッチング作用により第１層であるＡｕが侵食された窪み１０が形成される。ここで第２層として、前記ヨウ素とヨウ化カリウムの混合溶液に耐性のある金属で例えばＣｒを用いれば、第２層２２はエッチングが進行しないため第１層２１のみがエッチングされる。

次に図１（ｄ）のように、レジスト膜３をマスクとしてＡｒイオンのイオンミリングにより多層金属膜２を選択的に除去する（第２の工程である工程４）。イオンミリングによって多層金属膜２から飛散した金属粒子はレジスト膜３の側面に付着堆積し、厚さ２〜３μｍ程度の第１の付着堆積膜５が形成される。同時に、イオンミリングが進むにつれて現れる多層金属膜２側面にも金属粒子は付着堆積し、厚さ１μｍ程度の第２の付着堆積膜４が形成される。

一方、サイドエッチング作用により侵食され後退した前記多層金属膜２の窪み１０側面には形状が窪んで後退していることから金属粒子が殆ど飛散して来ず、金属粒子が側面に付着することが極めて少ない。また、前記窪み１０の奥側にも金属粒子は殆ど付着せず、付着堆積による膜は殆ど形成されない。

次に、図１（ｅ）のようにレジスト膜３を除去することにより多層金属膜のパターン加工が完了する（工程５）。パターン完了後の多層金属膜２上端には、第１層２１のウエットエッチング時に形成された段差６が形成されている。

前記のように、窪み１０の領域にはイオンミリングで発生する金属粒子が殆ど飛散せず付着しないことから、レジスト膜３を除去した後には多層金属膜２上端には第１の付着堆積膜５からなる金属バリが残存しない。

本発明の製造方法によればＴｉ膜を形成する必要がないことから新たな加工設備が不要であり、簡易な工程により、金属バリを残存させることなく、金属膜を選択除去することができる。

図２に、実施の形態１で示した製造方法により製造したセラミック回路基板の構造図を示す。図２（ａ）はセラミック回路基板の斜視図、図２（ｂ）はセラミック回路基板上にパターン形成された多層金属膜２の上面図である。１１は縦３ｍｍ、横４ｍｍ、厚さ０．５ｍｍのセラミック回路基板である。

図２（ｂ）において、最上層から３層目にあたる第３層２３は第２層２２下に位置しているため、図中には図示されていない。４は前記製造方法で説明したイオンミリングにより飛散した金属粒子が付着堆積した第２の付着堆積膜である。

図１（ｅ）で示したようにレジスト膜３除去時にレジスト膜３に付着した第１の付着堆積膜５も同時に除去される。このため、本製造方法により製造された回路基板１１には付着堆積膜５は残らず、よって多層金属膜２上端には金属バリが残存しない。

また、図１（ｅ）で示したように本製造方法により製造された回路基板１１は、多層金属膜２上端には最上層をウエットエッチングした際に形成された段差６を有する。また、多層金属膜２の前記段差以外の側面にはイオンミリング時に飛散した金属粒子が付着堆積した付着堆積膜４を有する。

このように、本発明による製造方法により製造された回路基板は金属バリが無く、本発明の製造方法に起因して、金属膜上端には段差を有し、また、金属膜の前記段差以外の側面には金属粒子の付着堆積膜を有するという特徴点をもつ。

図１に示した実施の形態１ではレジスト膜３に液体レジストを用いているが、ドライフィルムレジストを用いても同様の効果を持つ。

また、図１のウエットエッチングにより形成する窪み１０では、多層金属膜２を構成する第２層２２が表面となっているが、第２層２２表面で止める必要はなく、第１層２１途中であっても良い。また、第２層２２の途中であってもよく、また第３層２３表面であっても良く、レジスト膜３端下部に窪み１０が形成されていれば良い。

また、図１において、多層金属膜２として異種金属から成る多層膜を記載しているが、単一金属からなる単一金属膜であってもよい。

また、基板の材料はセラミックである必要はなく、半導体基板や樹脂基板であっても、本発明による製造方法を適用できる。

また、多層金属膜形成方法は蒸着法であってもよく、メッキ法であっても良い。また、蒸着法とスパッタリング法とメッキ法の組合せであっても良い。

実施の形態２．
図３に本発明により製造したスルーホールを有するセラミック回路基板の構造図を示す。図３（ａ）は回路基板の斜視図、図３（ｂ）は回路基板に配置された回路パターンの上面図である。

図３において、１１は基板の一部にスルーホールを有する縦３ｍｍ、横４ｍｍ、厚さ０．５ｍｍのセラミック回路基板である。セラミック回路基板１１は、厚さ０．５ｍｍの平行平板セラミック基板１２と、φ０．１ｍｍ〜φ０．５ｍｍのスルーホール１３と、スルーホール１３を一部に含む電気配線としてパターニングされた多層金属膜１４を備えている。

図４に本発明によるスルーホールを有するセラミック回路基板の製造方法を示す。ここで図４は図３のＡ−Ａを含む面での断面図である。
まず、図４（ａ）においてスルーホールを形成したセラミック基板１２の表面およびスルーホール１３内部に多層金属膜１４を形成する（工程１）。図４（ｂ）においてセラミック基板１２の下側表面にスルーホール１３の蓋として、テープ２７を貼り（工程２）、次に図４（ｃ）において、セラミック基板１２の上側表面に真空雰囲気中で厚さ１５μｍのドライフィルムレジスト２８を貼付ける（工程３）。ドライフィルムレジストの膜厚は、通常数μｍ厚である液体レジストに比べ数倍から数十倍厚くなるが、ドライフィルムレジストを用いることにより、液体レジストの使用で問題となるスルーホールエッジ部でのカバレッジの問題を考慮する必要がなくなる。

図４（ｄ）において、ドライフィルムレジスト２８に写真製版を行い、ドライフィルムレジストのパターニングを行う（工程４）。次に、図４（ｅ）に示すように、多層金属膜１４のウエットエッチングを行い、ドライフィルムレジスト端の下部にサイドエッチング作用による窪み２９を形成する（第１の工程である工程５）。

次に図４（ｆ）において、Ａｒイオンのイオンミリングを行い、多層金属膜１４を選択的に除去する。この時、実施の形態１と同様にイオンミリングにより多層金属膜１４から飛散した金属粒子がドライフィルムレジスト２８の側面に付着堆積し、厚さ２〜３μｍ程度の第１の付着堆積膜３１が形成される。同時に、パターン加工した多層金属膜１４側面にも金属粒子は付着堆積し、厚さ１μｍ程度の第２の付着堆積膜３０が形成される。一方、サイドエッチング作用により侵食された窪み２９の側面には窪みにより金属粒子が付着することが極めて少ない。また、前記窪み２９の奥側にも金属粒子は殆ど飛散せず、付着堆積による金属膜は殆ど形成されない（第２の工程である工程６）。

図４（ｇ）においてテープ２７を剥がし、ドライフィルムレジスト２８を除去することによりスルーホールを有するセラミック回路基板における多層金属膜１４のパターン加工が完了する（工程７）。この時、多層金属膜１４の上端にはウエットエッチングにより形成された段差３２が残存する。

このように、本製造方法によればスルーホールを有するセラミック基板上の多層金属膜のパターン加工において、多層金属膜のパターンマスクにドライフィルムレジストを用いることにより従来のスルーホールエッジ部でのカバレッジの問題を解消できる。更に、窪み２９の奥側にはイオンミリングで発生する金属粒子が殆ど飛散せず付着しないことから、ドライフィルムレジスト２８除去後には多層金属膜１４上端には第１の付着堆積膜３１からなる金属バリが残存しない。

図３（ｂ）に示したように本発明による製造方法により製造されたスルーホールを有する回路基板は金属バリが無く、また、本発明の製造方法に起因して金属膜上端には段差を有し、金属膜の前記段差以外の側面には付着堆積膜を有するという特徴点をもつ。

図３、図４では、セラミック基板にスルーホールが形成されスルーホール内に多層金属膜が形成されている例を示したが、スルーホール内に多層金属膜が形成されていないスルーホールであっても構わない。また、貫通構造内に金属が埋め込まれたバイアホールを有する基板であっても構わない。

実施の形態３．
図５に本発明により製造した基板表面にキャビティ構造を有するセラミック回路基板の構造図を示す。図５（ａ）は回路基板の斜視図、図５（ｂ）は回路基板に配置された回路パターンの上面図である。

図５において、４１は基板の一部にキャビティ構造を有する縦３０ｍｍ、横４０ｍｍ、厚さ５ｍｍのセラミック回路基板である。セラミック回路基板４１は、厚さ５ｍｍの平行平板セラミック基板４２と、縦２０ｍｍ、横２０ｍｍ、深さ２ｍｍのキャビティ構造４３と、キャビティ構造４３底面に各種部品実装などに供する多層金属膜４４と、セラミック基板４２表面にパターニングされた多層金属膜４５を備えている。

図６に本発明によるキャビティ構造を有するセラミック回路基板の製造方法を示す。ここで図６は、図５のＡ−Ａを含む面での断面図である。
まず、図６（ａ）においてセラミック基板４２の上面とキャビティ４３底部に、最上層から順に第１層４５１、第２層４５２、第３層４５３からなる多層金属膜４５、多層金属膜４４を形成する（工程１）。次に図６（ｂ）において、セラミック基板４２上に真空雰囲気中で厚さ４０μｍのドライフィルムレジスト４８を貼付ける（工程２）。ドライフィルムレジストを用いることにより、キャビティ４３内に形成されているパターン等も確実に、かつ容易に保護することができる。
また、液体レジストの使用で問題となるキャビティエッジ部でのカバレッジの問題を考慮する必要がなくなる。

次に、図６（ｃ）においてドライフィルムレジスト４８の写真製版を行った後（工程３）、図６（ｄ）で示すように基板表面の多層金属膜４５のウエットエッチングを行い、ドライフィルムレジスト端下部に多層金属膜４５に窪み４９を形成する（第１の工程である工程４）。次に図６（ｅ）において、Ａｒイオンによるイオンミリングを行い多層金属膜４５を選択的に除去する。この時、実施の形態１と同様にイオンミリングにより多層金属膜４５から飛散した金属粒子がドライフィルムレジスト４８の側面に付着堆積し、厚さ２〜３μｍ程度の第１の付着堆積膜６２が形成される。同時にイオンミリングが進むにつれ現れる多層金属膜の側面にも金属粒子が付着堆積し、第２の付着堆積膜６１が形成される。一方、サイドエッチング作用により侵食された窪み４９の側面には窪みによって金属粒子の付着が極めて少ない。また、前記窪み４９の奥側にも金属粒子は殆ど飛散せず、付着堆積による金属膜は殆ど形成されない（第２の工程である工程５）。最後に図６（ｆ）においてドライフィルムレジスト４８を除去する（工程６）。このとき、多層金属膜４５上端にはウエットエッチング時に形成された段差４６が残存する。

本製造方法によれば、キャビティ構造を有するセラミック基板上の多層金属膜のパターン加工において、多層金属膜４５のパターンマスクにドライフィルムレジストを用いることにより、キャビティ内部の金属パターンにイオンミリングによる損傷を与えることなく、従来のキャビティエッジ部でのカバレッジの問題を解消できる。更に、窪み４９の奥側にはイオンミリングで発生する金属粒子が殆ど飛散せず付着しないことから、ドライフィルムレジスト４８除去後には多層金属膜４５上端には第１の付着堆積膜６２からなる金属バリが残存しない。

図５（ｂ）に示したように、本発明による製造方法により製造されたキャビティ構造を有する回路基板は金属バリが無く、本発明の製造方法に起因して、金属膜上端には段差を有し、金属膜の前記段差以外の側面には付着堆積膜を有するという特徴点をもつ。

図５、図６ではキャビティ底面に多層金属膜が形成されている例を示したが、キャビティ側面にも多層金属膜が形成されていても構わない。また、キャビティ内に金属膜が無くても構わない。

本発明の実施の形態１におけるセラミック回路基板の製造方法である。 本発明の実施の形態１におけるセラミック回路基板の構造図である。 本発明の実施の形態２におけるスルーホールを有するセラミック回路基板の構造図である。 本発明の実施の形態２におけるスルーホールを有するセラミック回路基板の製造方法である。 本発明の実施の形態３における基板表面にキャビティ構造を有するセラミック回路基板の構造図である。 本発明の実施の形態３におけるキャビティ構造を有するセラミック回路基板の製造方法である。

符号の説明

１ 平行平板セラミック基板、２ 多層金属膜、３ レジスト膜、
４ 第２の付着堆積膜、５ 第１の付着堆積膜、６ 段差、
１０ 窪み、２１ 第１層、２２ 第２層、２３ 第３層。

Claims (3)

1. パターン形成されたレジスト膜をマスクとした単層金属膜あるいは多層金属膜のウエットエッチングにより前記レジスト膜端の下部に窪みを形成する第１の工程と、
   前記第１の工程後、前記レジスト膜をマスクとして前記単層金属膜あるいは多層金属膜を、イオンミリングにより選択的に除去する第２の工程と、
   を備えたことを特徴とする回路基板の製造方法。
2. 基板の一領域あるいは複数領域にスルーホールに代表される貫通構造部またはキャビティに代表される凹状構造部の少なくともいずれかを備え、
   前記レジスト膜がドライフィルムレジストであること、
   を特徴とする請求項１記載の製造方法。
3. 基板と、
   前記基板にパターン形成された単層金属膜あるいは多層金属膜と、
   前記パターン形成された単層金属膜あるいは多層金属膜の上端にウエットエッチングにより膜厚が薄くなった段差と、
   前記パターン形成された単層金属膜あるいは多層金属膜膜の前記段差以外の側面にイオンミリングにより飛散した単層金属膜あるいは多層金属膜膜の金属粒子が付着堆積した膜と、
   を備えていることを特徴とする回路基板。

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