DE102014106640A1

DE102014106640A1 - Chipanordnung und Verfahren zur Ausbildung einer Chipanordnung

Info

Publication number: DE102014106640A1
Application number: DE102014106640.5A
Authority: DE
Inventors: Robert Bauer; Tobias Jacobs; Peter Ossimitz
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2013-05-13
Filing date: 2014-05-12
Publication date: 2014-11-13
Also published as: CN104157623A; US20140332953A1; CN104157623B; US9219031B2

Abstract

Eine Chipanordnung kann umfassen: einen Chip einschließlich einer Mehrzahl von elektrischen Netzen, wobei jedes elektrische Netz mindestens eine Bondinsel umfasst; und eine Mehrzahl von auf der mindestens einen Bondinsel einer Mehrheit der Mehrzahl von elektrischen Netzen gebildeten Säulen, wobei die Mehrzahl von Säulen für die Verbindung der mindestens einen Bondinsel der Mehrheit der Mehrzahl von elektrischen Netzen mit einem chipexternen Anschlussbereich konfiguriert ist.

Description

Verschiedene Ausführungsformen betreffen eine Chipanordnung und ein Verfahren zur Bildung einer Chipanordnung.
Viele Halbleiterstrukturen können leitende Verbindungen umfassen. Die Zuverlässigkeit der Halbleiterstrukturen kann zumindest teilweise von der Zuverlässigkeit der leitenden Verbindungen abhängen. Es können zuverlässige leitende Verbindungen benötigt werden.
Eine Chipanordnung gemäß verschiedenen Ausführungsformen kann umfassen: einen Chip einschließlich einer Mehrzahl von elektrischen Netzen, wobei jedes elektrische Netz mindestens eine Bondinsel (auch bezeichnet als Bondpad) umfasst; und eine Mehrzahl von auf der mindestens einen Bondinsel einer Mehrheit der Mehrzahl von elektrischen Netzen gebildeten Säulen (auch bezeichnet als Pillars), wobei die Mehrzahl von Säulen für die Verbindung der mindestens einen Bondinsel der Mehrheit der Mehrzahl von elektrischen Netzen mit einem chipexternen Anschlussbereich konfiguriert ist.
In einer Ausgestaltung kann die Mehrzahl von elektrischen Netzen ein Eingangs- oder Ausgangsnetz und ein Versorgungsnetz umfassen. In noch einer Ausgestaltung kann der Chip einen Chip mit hoher Stiftanzahl umfasst, der eine Mehrzahl von Stiften aufweist, wobei die Mehrzahl von Stiften eine Mehrzahl von digitalen oder analogen Signalstiften umfasst und wobei der Chip mit hoher Stiftanzahl mindestens ein Versorgungsnetz umfasst. In noch einer Ausgestaltung kann ein Verhältnis einer Höhe von mindestens einer Säule der Mehrzahl von Säulen zu einer Breite einer weitesten seitlichen Ausdehnung der mindestens einen Säule größer oder gleich etwa 2 sein. In noch einer Ausgestaltung kann eine Breite einer weitesten seitlichen Ausdehnung der mindestens einen Säule der Mehrzahl von Säulen im Bereich von etwa 5 μm bis etwa 25 μm liegen. In noch einer Ausgestaltung kann eine Höhe mindestens einer Säule der Mehrzahl von Säulen größer oder gleich etwa 10 μm sein. In noch einer Ausgestaltung kann eine Dicke der mindestens einen Bondinsel im Bereich von etwa 3 μm bis etwa 8 μm liegen. In noch einer Ausgestaltung kann ein Verhältnis einer Dicke der mindestens einen Bondinsel zu einer Breite einer weitesten seitlichen Ausdehnung mindestens einer Säule der Mehrzahl von Säulen größer oder gleich etwa 0,2 sein. In noch einer Ausgestaltung kann mindestens eine Säule der Mehrzahl von Säulen eine Mehrzahl von übereinander angeordneten Segmenten umfassen, wobei jedes Segment der Mehrzahl von Segmenten eine andere Breite hat. In noch einer Ausgestaltung kann ein Segment der mindestens einen Säule mit einer geringeren Breite weiter als ein anderes Segment mit einer größeren Breite vom Chip entfernt angeordnet sein. In noch einer Ausgestaltung kann die mindestens eine Säule weiterhin eine zwischen dem mindestens einen Paar von angrenzenden Segmenten der mindestens einen Säule ausgebildete Segmentzwischenlage umfassen. In noch einer Ausgestaltung kann der Chip Folgendes aufweisen: eine Mehrzahl von Bondinseln, wobei die Mehrzahl von Säulen auf der Mehrzahl von Bondinseln ausgebildet ist und wobei der chipexterne Anschlussbereich ein anderer Chip ist. In noch einer Ausgestaltung kann die Mehrzahl von Bondinseln eine erste Gruppe von Bondinseln und eine zweite Gruppe von Bondinseln umfassen, wobei die erste Gruppe von Bondinseln mindestens eine für das Übertragen eines Ein-/Ausgabesignals konfigurierte Bondinsel und wobei die zweite Gruppe von Bondinseln mindestens eine für das Übertragen eines weiteren Ein-/Ausgabesignals konfigurierte Bondinsel umfasst. In noch einer Ausgestaltung kann ein Rastermaß zwischen einer Bondinsel der ersten Gruppe und einer Bondinsel der zweiten Gruppe größer oder gleich etwa 40 μm sein. In noch einer Ausgestaltung kann die erste Gruppe von Bondinseln weiterhin eine Mehrzahl von Bondinseln umfassen. In noch einer Ausgestaltung kann ein Rastermaß zwischen einer Bondinsel der ersten Gruppe und einer anderen Bondinsel der ersten Gruppe kleiner oder gleich etwa 50 μm sein. In noch einer Ausgestaltung kann die Chipanordnung weiterhin aufweisen: einen chipexternen Anschlussbereich, der mindestens eine auf einer vom Chip wegweisenden Oberfläche des chipexternen Anschlussbereiches ausgebildete Leiterbahn umfasst; und eine Mehrzahl von auf der mindestens einen Leiterbahn ausgebildeten leitenden Verbindungen. In nach einer Ausgestaltung kann die Mehrzahl von leitenden Verbindungen mindestens eine Verbindung ausgewählt aus einer Gruppe von Verbindungen bestehend aus: einer Lotkugel, einer Säule, einem Hügel, einer Drahtbondung, und einer Spur von leitfähigem Klebstoff umfassen. In noch einer Ausgestaltung kann ein Verhältnis einer Höhe einer mindestens einen leitfähigen Verbindung der Mehrzahl von leitfähigen Verbindungen zu einer Breite einer weitesten seitlichen Ausdehnung der mindestens einen leitfähigen Verbindung größer oder gleich etwa 2 sein. In noch einer Ausgestaltung kann ein Verhältnis einer Dicke der mindestens einen Leiterbahn zu einer Breite einer weitesten seitlichen Ausdehnung mindestens einer leitenden Verbindung der Mehrzahl von leitenden Verbindungen größer oder gleich etwa 0,2 sein.
In verschiedenen Ausführungsformen wird eine Chipanordnung bereitgestellt, aufweisend: einen Chip, der mindestens einen Ein-/Ausgabeanschluss aufweist; und eine Mehrzahl von auf dem mindestens einen Ein-/Ausgabeanschluss ausgebildeten Säulen, wobei die Mehrzahl von Säulen für die Verbindung des mindestens einen Ein-/Ausgabeanschlusses mit einem chipexternen Anschlussbereich konfiguriert ist.
In einer Ausgestaltung kann ein Verhältnis einer Höhe einer Säule der Mehrzahl von Säulen zu einer Breite einer weitesten seitlichen Ausdehnung der Säule der Mehrzahl von Säulen größer oder gleich etwa 2 sein. In noch einer Ausgestaltung kann ein Verhältnis einer Dicke des mindestens einen Ein-/Ausgabeanschlusses zu einer Breite der weitesten seitlichen Ausdehnung der Säule der Mehrzahl von Säulen größer oder gleich etwa 0,2 sein.
In verschiedenen Ausführungsformen wird eine Chipanordnung bereitgestellt, aufweisend: einen Chip, der eine Mehrzahl von elektrischen Netzen aufweist, wobei jedes elektrische Netz mindestens eine Bondinsel umfasst; eine Mehrzahl von Säulen, die auf der mindestens einen Bondinsel einer Mehrheit der Mehrzahl von elektrischen Netzen ausgebildet sind, wobei ein Verhältnis einer Dicke der mindestens einen Bondinsel zu einer Breite einer weitesten seitlichen Ausdehnung mindestens einer Säule der Mehrzahl von Säulen größer oder gleich etwa 0,2 und wobei ein Verhältnis einer Nähe der mindestens einen Säule der Mehrzahl von Säulen zu einer Breite einer weitesten seitlichen Ausdehnung der mindestens einen Säule größer oder gleich etwa 2 ist.
In verschiedenen Ausführungsformen wird eine Chipanordnung bereitgestellt, aufweisend: einen Chip, der eine Mehrzahl von elektrischen Netzen aufweist, wobei jedes elektrische Netz mindestens eine Bondinsel umfasst; mindestens eine auf der mindestens einen Bondinsel ausgebildete Säule; und einen chipexternen Anschlussbereich, der eine elektrisch mit der mindestens einen Säule verbundene Kontaktinsel aufweist, wobei ein Verhältnis einer Gesamthöhe der mindestens einen Säule des Chips und der Kontaktinsel des chipexternen Anschlussbereichs zum kleineren Wert der Breite der mindestens einen Säule und der Breite der Kontaktinsel größer oder gleich etwa 2,5 ist.
In einer Ausgestaltung kann eine Mehrzahl von Säulen auf der mindestens einen Bondinsel ausgebildet sein, wobei der chipexterne Anschlussbereich eine Mehrzahl von Kontaktinseln aufweist, und wobei eine Mehrheit der Mehrzahl von Kontaktinseln mit der Mehrzahl von Säulen elektrisch verbunden ist. In noch einer Ausgestaltung kann ein Verhältnis einer Höhe der Kontaktinsel zu einer Breite der Kontaktinsel größer oder gleich etwa 1 sein. In noch einer Ausgestaltung kann der chipexterne Anschlussbereich mindestens Teil eines anderen Chips sein. In noch einer Ausgestaltung kann der chipexterne Anschlussbereich ein Träger oder Interposer sein, der Glas oder ein Halbleitermaterial aufweist.
In verschiedenen Ausführungsformen wird ein Verfahren zur Ausbildung einer Chipanordnung bereitgestellt, aufweisend: Bereitstellen eines Chips, der eine Mehrzahl von elektrischen Netzen aufweist, wobei jedes elektrische Netz mindestens eine Bondinsel umfasst; und Ausbilden einer Mehrzahl von Säulen auf der mindestens einen Bondinsel einer Mehrheit der Mehrzahl von elektrischen Netzen, wobei die Mehrzahl von Säulen der Mehrheit der Mehrzahl von elektrischen Netzen für die Verbindung der mindestens einen Bondinsel mit einem chipexternen Anschlussbereich konfiguriert ist.
In verschiedenen Ausführungsformen wird ein Verfahren zur Ausbildung einer Chipanordnung bereitgestellt, aufweisend: Bereitstellen eines Chips, der mindestens eine Bondinsel aufweist; und Ausbilden einer Mehrzahl von Säulen auf der zumindest einen Bondinsel, wobei die Mehrzahl von Säulen für die Verbindung der mindestens einen Bondinsel mit einem chipexternen Anschlussbereich konfiguriert ist, und wobei ein Verhältnis einer Höhe einer Säule der Mehrzahl von Säulen zu einer Breite einer weitesten seitlichen Ausdehnung der Säule der Mehrzahl von Säulen größer oder gleich etwa 2 ist.
In den Zeichnungen verweisen gleiche Bezugszeichen in den unterschiedlichen Ansichten generell auf die gleichen Teile. Die Zeichnungen sind nicht unbedingt maßstabgerecht, statt dessen wird der Schwerpunkt generell auf die Darstellung der Grundprinzipien der Erfindung gelegt. In der folgenden Beschreibung werden verschiedene Ausführungsformen der Erfindung unter Bezugnahme auf die folgenden Zeichnungen beschrieben, worin:
1A bis 1E verschiedene Ansichten einer herkömmlichen Chipanordnung zeigen.
2 eine Querschnittsansicht einer Chipanordnung gemäß verschiedenen Ausführungsformen zeigt.
3A bis 3C Querschnittsansichten von Chipanordnungen gemäß verschiedenen Ausführungsformen zeigen.
4 eine Querschnittsansicht einer Chipanordnung gemäß verschiedenen Ausführungsformen zeigt.
5A bis 5D Querschnittsansichten von Chipanordnungen gemäß verschiedenen Ausführungsformen zeigen.
6 ein Verfahren für die Ausbildung einer Chipanordnung gemäß verschiedenen Ausführungsformen zeigt.
7 ein Verfahren für die Ausbildung einer Chipanordnung gemäß verschiedenen Ausführungsformen zeigt.
8 eine Querschnittsansicht einer Chipanordnung einschließlich eines chipexternen Anschlussbereichs gemäß verschiedenen Ausführungsformen zeigt.
9 eine Querschnittsansicht einer Chipanordnung einschließlich eines chipexternen Anschlussbereichs gemäß verschiedenen Ausführungsformen zeigt.
In der folgenden ausführlichen Beschreibung wird auf die begleitenden Zeichnungen Bezug genommen, in denen einige bestimmte Details und Ausführungsformen für die Erfindung beispielhaft dargestellt werden. Diese Ausführungsformen werden ausreichend detailliert beschrieben, um dem Fachmann die Ausübung der Erfindung zu ermöglichen. Es können weitere Ausführungsformen genutzt und strukturelle, logische und elektrische Änderungen vorgenommen werden, ohne vom Geltungsbereich der Erfindung abzuweichen. Die verschiedenen Ausführungsformen schließen einander nicht unbedingt aus, da manche Ausführungsformen mit einer oder mehreren anderen Ausführungsformen kombiniert werden können, um neue Ausführungsformen zu bilden. Es werden verschiedene Ausführungsformen für Strukturen oder Bauteile und verschiedene Ausführungsformen für Verfahren beschrieben. Dabei versteht sich, dass eine oder mehrere (z. B. alle) im Zusammenhang mit Strukturen oder Bauteilen beschriebenen Ausführungsformen gleichermaßen auf die Verfahren anwendbar sind und umgekehrt.
Das Wort „beispielhaft” wird hier in der Bedeutung „als Beispiel, Ausprägung oder zur Veranschaulichung dienend” verwendet. Eine hierin „beispielhaft” beschriebene Ausführungsform oder Ausgestaltung ist nicht unbedingt als bevorzugt oder vorteilhaft gegenüber anderen Ausführungsformen oder Ausgestaltungen auszulegen.
Das Wort „über”, das hierin zur Beschreibung der Ausbildung eines Merkmals, z. B. einer Schicht, „über” einer Seite oder Oberfläche verwendet wird, kann hierin bedeuten, dass das Merkmal, z. B. die Schicht, „direkt auf”, z. B. in direktem Kontakt mit der jeweiligen Seite oder Oberfläche gebildet wird. Das Wort „über”, das hierin zur Beschreibung der Ausbildung eines Merkmals, z. B. einer Schicht, „über” einer Seite oder Oberfläche verwendet wird, kann hierin bedeuten, dass das Merkmal, z. B. die Schicht, „indirekt auf” der jeweiligen Seite oder Oberfläche gebildet wird, wobei eine oder mehrere zusätzliche Schichten zwischen der jeweiligen Seite oder Oberfläche und der gebildeten Schicht angeordnet sind.
Das Wort „bedecken”, das hierin zur Beschreibung eines über einem anderen angeordneten Merkmals, z. B. einer Schicht, die eine Seite oder Oberfläche „bedeckt”, verwendet wird, kann hierin bedeuten, dass das Merkmal, z. B. die Schicht, direkt über und in direktem Kontakt mit der jeweiligen Seite oder Oberfläche angeordnet sein kann. Das Wort „bedecken”, das hierin zur Beschreibung eines über einem anderen angeordneten Merkmals, z. B. einer Schicht, die eine Seite oder Oberfläche „bedeckt”, verwendet wird, kann hierin bedeuten, dass das Merkmal, z. B. die Schicht, über und in indirektem Kontakt mit der jeweiligen Seite oder Oberfläche angeordnet sein kann, wobei eine oder mehrere zusätzliche Schichten zwischen der jeweiligen Seite oder Oberfläche und der bedeckenden Schicht angeordnet sein können.
Moderne Halbleiterbauteile können mindestens eine Chipanordnung umfassen, die mindestens einen Chip mit einer integrierten Schaltung (IC) umfasst, der (direkt und/oder über ein Zwischenelement) mit mindestens einem Element verbunden ist, das sich außerhalb des Chips befinden kann.
1A zeigt eine perspektivische Darstellung eines Teils einer herkömmlichen Chipanordnung.
Wie in 1A in Ansicht 100 dargestellt, kann die herkömmliche Chipanordnung einen Chip 102 umfassen. Der Chip 102 kann eine Mehrzahl von Bondinseln (Bondpads) 104a, 104b umfassen. Eine Bondinsel der Mehrzahl von Bondinseln 104a, 104b kann zum Beispiel eine Fläche (z. B. eine ebene Fläche) sein, an der eine elektrische und/oder mechanische Verbindung ausgebildet sein kann (z. B. zum Verbinden des Chips 102 mit einem chipexternen Element). Die Mehrzahl von Bondinseln 104a, 104b kann auf einer Oberfläche des Chips 102 ausgebildet sein (z. B. einer aktiven Oberfläche des Chips 102 oder einer der aktiven Oberfläche gegenüberliegenden Oberfläche, die auch als passive Oberfläche des Chips 102 bezeichnet werden kann).
Die Mehrzahl an Bondinseln 104a, 104b kann eine erste Gruppe von Bondinseln 104a (die mindestens eine Bondinsel aufweist) und eine zweite Gruppe von Bondinseln 104b (die mindestens eine Bondinsel aufweist) umfassen. Die erste Gruppe von Bondinseln 104a und die zweite Gruppe von Bondinseln 104b können Teil verschiedener elektrischer Netze sein. Zum Beispiel kann die erste Gruppe von Bondinseln 104a zu einem Stromversorgungsnetz des Chips 102 und die zweite Gruppe von Bondinseln 104b zu einem Ein-/Ausgabesignalnetz des Chips 102 gehören. Anders ausgedrückt, die erste Gruppe von Bondinseln 104a kann Teil eines elektrischen Netzes des Chips 102 sein, das für das Führen von Stromversorgungspotentialen konfiguriert ist, und die zweite Gruppe von Bondinseln 104b kann Teil eines elektrischen Netzes des Chips 102 sein, das für das Führen von Ein-/Ausgabesignalen (z. B. anderen Signalen als Stromversorgungspotentialen) konfiguriert ist.
Bei der in 1A dargestellten herkömmlichen Chipanordnung kann die erste Gruppe von Bondinseln 104a (die z. B. zu einem Stromversorgungsnetz gehört) zum Beispiel mindestens eine über einer Bondinsel der ersten Gruppe von Bondinseln 104a ausgebildete leitende Verbindung 106a (z. B. eine Säule, zum Beispiel eine Kupfersäule) aufweisen. Die zweite Gruppe von Bondinseln 104b (die z. B. zu einem Ein-/Ausgabesignalnetz gehört) kann zum Beispiel eine über einer Bondinsel der zweiten Gruppe von Bondinseln 104b ausgebildete leitende Verbindung 106b (z. B. eine Säule, zum Beispiel eine Kupfersäule) aufweisen, wie in 1A dargestellt.
Die leitenden Verbindungen 106a, 106b können für die Verbindung des Chips 102 mit einem chipexternen Anschlussbereich 108 konfiguriert sein. Der chipexterne Anschlussbereich 108 kann einen Träger, zum Beispiel einen Träger zumindest in entweder einem Flip-Chipgehäuse oder einem drahtgebondeten Chipgehäuse oder einem 2,5D-Interposer-Chipgehäuse umfassen oder darstellen. Mit anderen Worten, der chipexterne Anschlussbereich 108 kann ein Gehäuse für den Chip 102 umfassen oder darstellen. In einem anderen Beispiel kann der chipexterne Anschlussbereich 108 mindestens einen weiteren IC-Chip (z. B. in einer Chip-Face-to-Face-Verbindung) umfassen oder darstellen. In einem weiteren Beispiel kann der chipexterne Anschlussbereich 108 ein Substrat (z. B. ein Halbleitersubstrat) umfassen oder darstellen, zum Beispiel ein Substrat eines Gehäuses (z. B. eines Chipgehäuses).
Der chipexterne Anschlussbereich 108 (z. B. ein Gehäuse) kann eine Mehrzahl von auf der dem Chip 102 zugewandten Oberfläche 108a des chipexternen Anschlussbereichs 108 gebildeten Leiterbahnen 110a, 110b umfassen. Die Mehrzahl von Leiterbahnen 110a, 110b kann für die Verbindung des chipexternen Anschlussbereiches 108 (z. B. eines Gehäuses) mit den auf den Bondinseln 104a, 104b ausgebildeten leitenden Verbindungen 106a, 106b des Chips 102 konfiguriert sein. Die Mehrzahl von Leiterbahnen 110a, 110b kann eine erste Gruppe von Leiterbahnen 110a (die mindestens eine Leiterbahn umfasst) umfassen, die für die Verbindung des chipexternen Anschlussbereiches 108 mit mindestens einer über einer Bondinsel der ersten Bondinselgruppe 104a ausgebildeten Verbindung 106a konfiguriert ist. Mit anderen Worten, die erste Gruppe von Leiterbahnen 110a kann für die Verbindung des chipexternen Anschlussbereichs 108 mit der ersten Gruppe der Bondinseln 104a (die z. B. zu einem Stromversorgungsnetz gehört) konfiguriert werden. In einer oder mehreren Ausführungsformen kann die erste Gruppe von Leiterbahnen 110a eine Stromversorgungsleiterbahn umfassen oder sein. Die erste Gruppe von Leiterbahnen 110a (z. B. eine Stromversorgungsleiterbahn) kann zum Beispiel mit einem größeren, auf dem chipexternen Anschlussbereich 108 (z. B. einem Gehäuse) gebildeten Netz verbunden sein.
Auf gleiche Weise kann die Mehrzahl von Leiterbahnen 110a, 110b eine zweite Gruppe von Leiterbahnen 110b (die mindestens eine Leiterbahn umfasst) umfassen, die für die Verbindung des chipexternen Anschlussbereiches 108 mit der über einer Bondinsel der zweiten Bondinselgruppe 104b ausgebildeten Verbindung 106b konfiguriert ist. Mit anderen Worten, die zweite Gruppe von Leiterbahnen 110b kann für die Verbindung des chipexternen Anschlussbereichs 108 mit der zweiten Gruppe der Bondinseln 104b (die z. B. zu einem Ein-/Ausgabesignalnetz gehört) konfiguriert werden. In einer oder mehreren Ausführungsformen kann die zweite Gruppe von Leiterbahnen 110b eine Ein-/Ausgabesignalleiterbahn umfassen oder sein. Die zweite Gruppe von Leiterbahnen 110b (z. B. eine Ein-/Ausgabesignalleiterbahn) kann zum Beispiel mit einem größeren, auf dem chipexternen Anschlussbereich 108 (z. B. einem Gehäuse) ausgebildeten Netz verbunden sein.
Wie in 1A dargestellt, kann der chipexterne Anschlussbereich 108 mindestens eine auf der vom Chip 102 wegweisenden Oberfläche 106b des chipexternen Anschlussbereichs 108 ausgebildete Leiterbahn 112b umfassen. Die mindestens eine Leiterbahn 112b kann mit einer Mehrzahl von Leiterbahnen 110a, 110b (z. B. der zweiten Gruppe von Leiterbahnen 110b) verbunden sein, zum Beispiel über mindestens ein Kontaktloch 111b, das im chipexternen Anschlussbereich 108 (z. B. in einem Substrat eines Gehäuses) ausgebildet ist. Der chipexterne Anschlussbereich 108 kann eine Verbindung 114b umfassen, die über einer Leiterbahn der mindestens einen Leiterbahn 112b ausgebildet ist. Die Verbindung 114b kann für die Verbindung des chipexternen Anschlussbereichs 108 mit einem anderen Anschlussbereich 118 konfiguriert sein. Der andere Anschlussbereich 118 kann eine Leiterplatte (z. B. eine Kundenleiterplatte) umfassen oder sein. Zum Beispiel kann der andere Anschlussbereich 118 eine Platine umfassen oder sein, mit der ein Verbundchip (einschließlich Chip 102 und chipexternem Anschlussbereich 108) verbunden sein kann.
Wie in 1A dargestellt, kann die Chipanordnung eine Verbindung zwischen dem Chip 102 und dem chipexternen Anschlussbereich 108 (angegeben durch das Bezugszeichen 120) umfassen. Diese Verbindung 120 kann zum Beispiel eine Chip-Package-Verbindung umfassen oder sein. Die in 1A dargestellte Chipanordnung kann eine Verbindung zwischen dem chipexternen Anschlussbereich 108 und dem chipexternen Anschlussbereich 118 (angegeben durch das Bezugszeichen 122) umfassen. Diese Verbindung 122 kann zum Beispiel eine Package-Chip-Verbindung umfassen oder sein. Die entsprechenden Verbindungen 120, 122 können zum Beispiel durch Löten, Ultraschall-Bonden, eine auf Kontaktdruck basierende Verbindung oder andere geeignete Verbindungsverfahren hergestellt werden. Außerdem können die leitenden Verbindungen 106a, 106b, 114b einen Stift, Bonddraht, Lötkonktakthügel, eine Säule, eine Spur von leitfähigem Klebstoff oder sonstige geeignete leitende Verbindungen umfassen oder darstellen.
Die Zuverlässigkeit eines unter Verwendung der in 1A dargestellten Chipanordnung ausgebildeten Bauteils kann von der elektrischen Verbindung zwischen dem Chip 102 und den chipexternen Anschlussbereich 108 und/oder der elektrischen Verbindung zwischen dem chipexternen Anschlussbereich 108 und dem weiteren Anschlussbereich 118 abhängen. Zum Beispiel kann ein Bruch der leitenden Verbindungen 106a, 106b, 114b zu einem Ausfall der in 1A dargestellten Chipanordnung und damit des die Chipanordnung umfassenden Halbleiterbauteils führen. Entsprechend können Chipanordnungen zuverlässige leitende Verbindungen benötigen, die gegenüber Brüchen und/oder Verformungen und/oder Spannungen und/oder Beanspruchungen stabil und/oder beständig sind.
Wie in 1A dargestellt, kann die Verbindung zwischen dem Chip 102 und dem chipexternen Anschlussbereich 108 über die leitenden Verbindungen 106a, 106b und die Mehrzahl von Leiterbahnen 110a, 110b hergestellt werden. Wie in 1A dargestellt, kann die Verbindung zwischen dem Chip 102 und dem chipexternen Anschlussbereich 108 durch die leitenden Verbindungen 106a, 106b mit einer in Wesentlichen ebenen Oberfläche der Mehrzahl von Leiterbahnen 110a, 110b, die eine einheitliche Höhe über der Oberfläche 108a des chipexternen Anschlussbereichs 108 aufweisen, hergestellt werden. Jedoch kann die Verbindung zwischen dem Chip 102 und dem chipexternen Anschlussbereich 108 durch die leitenden Verbindungen 106a, 106b mit freiliegenden Hügeln hergestellt werden, die auf der Mehrzahl der Leiterbahnen 110a, 110b ausgebildet sind.
1B zeigt eine perspektivische Darstellung 101 eines kleinen Segments der herkömmlichen Chipanordnung aus 1A, die weiterhin eine Mehrzahl von freiliegenden Hügeln X106a, X106b umfasst, die auf der Mehrzahl von Leiterbahnen 110a, 110b ausgebildet sind.
Wie in 1B dargestellt, können die freiliegenden Hügel X106a, X106b auf der Mehrzahl von Leiterbahnen 110a, 110b ausgebildet sein. In einer oder mehreren Ausführungsformen können die freiliegenden Hügel X106a, X106b Pfosten sein oder umfassen, die auf einer Absatzfläche ausgebildet sind. In einer oder mehreren Ausführungsformen können die freiliegenden Hügel X106a, X106b Stapel (z. B. Stapel aus Metall oder Metalllegierung, z. B. Ni-Pd-Au-Stapel) sein oder umfassen. In einer oder mehreren Ausführungsformen können die freiliegenden Hügel X106a, X106b Säulen (z. B. Säulen aus Metall oder Metalllegierung, z. B. Kupfersäulen) sein oder umfassen.
1C-1 und 1C-2 zeigen Querschnittsansichten entlang der Linie A-A' der in 1B dargestellten leitenden Verbindungen 106a und der freiliegenden Hügel X106a der herkömmlichen Chipanordnung.
Die freiliegenden Hügel X106a können ein flaches Profil haben. Zum Beispiel können die freiliegenden Hügel X106a (z. B. Ni-Pd-Au-Stapel) eine seitliche Ausdehnung (z. B. einen Durchmesser D) haben, der größer als eine senkrecht zur Oberfläche 108a des chipexternen Anschlussbereichs 108 gemessene Höhe H ist. Ein Verhältnis des Durchmessers D zur Höhe H (d. h. D:H) der freiliegenden Hügel X106a (z. B. Ni-Pd-Au-Stapel) kann größer oder gleich etwa 3, zum Beispiel größer oder gleich etwa 4, zum Beispiel größer oder gleich etwa 5 sein.
Die freiliegenden Hügel X106a können ein hohes Profil haben. Zum Beispiel können die freiliegenden Hügel X106a (z. B. Kupfersäulen) eine seitliche Ausdehnung (z. B. einen Durchmesser D) haben, der kleiner als eine senkrecht zur Oberfläche 108a des chipexternen Anschlussbereichs 108 gemessene Höhe H ist. Ein Verhältnis der Höhe H zum Durchmesser D (d. h. H:D) der freiliegenden Hügel X106a (z. B. Kupfersäulen) kann größer oder gleich etwa 1,5, zum Beispiel größer oder gleich etwa 2, zum Beispiel größer oder gleich etwa 3 sein.
Wie in 1C-1 dargestellt, kann die Verbindung zwischen dem Chip 102 und dem chipexternen Anschlussbereich 108 hergestellt werden, indem der chipexterne Anschlussbereich 108 über dem Chip 102 (oder umgekehrt) angeordnet wird, z. B. durch einen Montageprozess. Um die Bestückungstoleranzen während der Montage des Chips 102 und des chipexternen Anschlussbereichs 108 abzudecken, kann der Durchmesser D von mindestens einem freihegenden Hügel X106a größer oder gleich etwa 20 μm, zum Beispiel größer oder gleich 30 μm sein, zum Beispiel im Bereich von etwa 30 μm bis etwa 40 μm liegen. Entsprechend können die oben genannten Verhältnisse der Höhe H zum Durchmesser D der freiliegenden Hügel X106a auf einem Durchmesser D mindestens eines freiliegenden Hügels X106a basieren, der größer oder gleich etwa 20 μm ist (d. h. im Bereich von etwa 30 μm bis etwa 40 μm liegt).
Wie in 1C-2 dargestellt, kann eine optionale leitende Verbindung 115 während eines Montageprozesses auf den freiliegenden Hügeln X106a und/oder auf den leitenden Verbindungen 106a so aufgebracht werden, dass sie eine Verbindung zwischen dem Chip 102 und dem chipexternen Anschlussbereich 108 bildet.
Die optionale leitende Verbindung 115 kann ein Metall oder eine Metalllegierung umfassen oder daraus bestehen. Zum Beispiel kann die optionale leitende Verbindung 115 eine Sn-Ag-Legierung (z. B. Lötmittel) umfassen oder daraus bestehen.
Wie in 1C-1 und 1C-2 dargestellt, können die Abmessungen (z. B. Durchmesser D und/oder Höhe H) und/oder die Form der freiliegenden Hügel X106a im Wesentlichen die gleichen wie die Abmessungen und/oder eine Form der leitenden Verbindung 106a sein. Mit anderen Worten, die am chipexternen Anschlussbereich 108 gebildeten freiliegenden Hügel X106a können eine Form (z. B. die gleiche Form) haben, die komplementär zu den leitenden Verbindungen Verbindungen 106a ist. In anderen Ausführungsformen können die Abmessungen (z. B. Durchmesser D und/oder Höhe H) und/oder die Form der freiliegenden Hügel X106a verschieden von den Abmessungen und/oder einer Form der leitenden Verbindung 106a sein. Solche Beispiele sind in 1D und 1E dargestellt.
1D zeigt eine Querschnittsansicht 107 der leitenden Verbindungen 106a und der freiliegenden Hügel Y106a.
Wie in 1D dargestellt, können die freiliegenden Hügel Y106a in einer größeren Form ausgebildet sein, die komplementär zu den leitenden Verbindungen 106a sein kann. Dies kann zum Beispiel eine Ausbildung als Kupfersäule sein.
In einer oder mehreren Ausführungsformen können die leitenden Verbindungen 106a einen einzigen freiliegenden Hügel kontaktieren. Solch ein Beispiel ist in 1E dargestellt.
1E zeigt eine Querschnittsansicht 109 der leitenden Verbindungen 106a und eines freiliegenden Hügels Z106a.
Wie in 1E dargestellt, kann der freiliegende Hügel Z106a in einer anderen Form über einer Fläche ausgebildet sein, die die leitenden Verbindungen 106a überlappen kann. In diesem Beispiel kontaktieren die leitenden Verbindungen 106a einen freiliegenden Hügel Z106a. Der freiliegende Hügel Z106a kann ein flaches Profil haben, zum Beispiel ein Ni-Pd-Au-Hügel mit einem flachen Profil sein.
2 zeigt eine Querschnittsansicht 200 einer Chipanordnung gemäß verschiedenen Ausführungsformen.
Wie in 2 dargestellt, kann eine Chipanordnung gemäß verschiedenen Ausführungsformen umfassen: einen Chip 202 einschließlich einer Mehrzahl von elektrischen Netzen 207a, 207b, 207c, wobei jedes elektrische Netz mindestens eine Bondinsel 204a, 204b, 204c aufweist. Zum Beispiel kann in der in 2 dargestellten Chipanordnung die Bondinsel 204a Teil des elektrischen Netzes 207a; die Bondinsel 204b Teil des elektrischen Netzes 207b; und die Bondinsel 204c Teil des elektrischen Netzes 207c sein. Die Chipanordnung kann eine Mehrzahl von Säulen 206a, 206b, 206c umfassen, die auf mindestens einer Bondinsel 204a, 204b, 204c der Mehrheit einer Mehrzahl von elektrischen Netzen 207a, 207b, 207c ausgebildet sind. Zum Beispiel kann bei der in 2 dargestellten Chipanordnung die Mehrzahl von Säulen auf mindestens einer Bondinsel aller elektrischen Netze 207a, 207b, 207c ausgebildet sein. In einer anderen Ausführungsform kann die Mehrzahl von Säulen auf mindestens einer Bondinsel mindestens der Hälfte der elektrischen Netze der Mehrzahl von elektrischen Netzen 207a, 207b, 207c ausgebildet sein. Die Mehrzahl von Säulen 206a, 206b, 206c kann für die Verbindung der mindestens einen Bondinsel 204 des Chips 202 mit einem chipexternen Anschlussbereich 228 konfiguriert sein.
In einer oder mehreren Ausführungsformen kann eine Ausgestaltung der mindestens einen Bondinsel 204a, 204b, 204c des Chips 202 und eine Ausgestaltung mindestens einer Säule der Mehrzahl von Säulen 206a, 206b, 206c, die auf der mindestens einen Bondinsel 204a, 204b, 204c des Chips 202 ausgebildet sind, die Zuverlässigkeit der Verbindung zwischen dem Chip 202 und dem chipexternen Anschlussbereich 228 verbessern.
Wie in 2 dargestellt, kann eine Chipanordnung gemäß mehreren Ausführungsformen umfassen: einen chipexternen Anschlussbereich 228 einschließlich mindestens einer Leiterbahn 232 und eine Mehrzahl von auf der mindestens einen Leiterbahn 232 gebildeten leitenden Verbindungen 234. Die Mehrzahl von leitenden Verbindungen 234 kann für die Verbindung des chipexternen Anschlussbereichs 228 mit einem anderen Anschlussbereich 238 konfiguriert sein.
In einer oder mehreren Ausführungsformen kann eine Ausgestaltung der mindestens einen Leiterbahn 232 eines chipexternen Anschlussbereichs 228 und eine Ausgestaltung der Mehrzahl von leitenden Verbindungen 234, die auf der mindestens einen Leiterbahn 232 ausgebildet sind, die Zuverlässigkeit der Verbindung zwischen dem chipexternen Anschlussbereich 228 und dem anderen Anschlussbereich 238 verbessern.
Eine Wirkung der einen oder mehreren Ausführungsformen kann die Verringerung von Brüchen einer Verbindung zwischen einem Chip und einem chipexternen Anschlussbereich und/oder einer Verbindung zwischen einem chipexternen Anschlussbereich und einem anderen Anschlussbereich sein.
Eine Wirkung der einen oder mehreren Ausführungsformen kann mindestens eine elastische Säule sein.
Eine Wirkung der einen oder mehreren Ausführungsformen kann eine Verringerung der Spannung und/oder Beanspruchung in mindestens einer Säule sein.
Eine Wirkung der einen oder mehreren Ausführungsformen kann eine Verringerung des Mittenabstands der Bondinseln sein.
Eine Wirkung der einen oder mehreren Ausführungsformen kann eine Erhöhung der Dichte der Bondinseln sein.
Eine Wirkung der einen oder mehreren Ausführungsformen kann eine Kräfteverteilung innerhalb mindestens einer Säule sein.
3A bis 3C zeigen Querschnittsansichten von Chipanordnungen gemäß verschiedenen Ausführungsformen.
Wie in 3A in einer Ansicht 300 dargestellt, kann eine Chipanordnung einen Chip 302 einschließlich mindestens einer Bondinsel 304 und eine Mehrzahl von Säulen 306, die auf der mindestens einen Bondinsel 304 ausgebildet sind, umfassen.
Der in 3A dargestellte Chip 302 kann zum Beispiel mit dem in 2 dargestellten Chip 202 gleichgesetzt werden. Auf gleiche Weise kann die in 3A dargestellte mindestens eine Bondinsel 304 zum Beispiel mit einer oder mehreren der mindestens einen in 2 dargestellten Bondinsel 204a, 204b, 204c gleichgesetzt werden. Auf gleiche Weise kann die in 3A dargestellte Mehrzahl von Säulen 306 zum Beispiel mit einer oder mehreren der Mehrzahl von in 2 dargestellten Säulen 206a, 206b, 206c gleichgesetzt werden.
In einer oder mehreren Ausführungsformen kann die mindestens eine Bondinsel 304 zum Beispiel eine ebene Fläche sein, auf der eine elektrische und/oder mechanische Verbindung (z. B. die Mehrzahl von Säulen 306) ausgebildet sein kann. In einer oder mehreren Ausführungsformen kann eine Oberfläche 304a der mindestens einen Bondinsel 304 ein leitendes Material (z. B. Kupfer, Aluminium, Silber) umfassen oder aus diesem bestehen.
Es ist nur eine Bondinsel 304 als Beispiel dargestellt, doch kann die Anzahl an Bondinseln größer als eins sein, wobei sie in manchen Ausführungsformen zum Beispiel zwei, drei, vier, fünf, sechs, sieben, acht, neun oder mehrere Zehn, Hunderte, Tausende oder sogar noch mehr Bondinseln betragen kann. Es sind nur zwei Säulen 306 als Beispiel dargestellt, doch kann die Anzahl an Säulen größer als zwei sein, wobei sie in manchen Ausführungsformen zum Beispiel drei, vier, fünf, sechs, sieben, acht, neun oder mehrere Zehn, Hunderte, Tausende oder sogar noch mehr Säulen betragen kann.
In einer oder mehreren Ausführungsformen kann der Chip 302 mindestens einen Speicherchip, einen Logik-Chip (z. B. einen festverdrahteten Logik-Chip und/oder einen programmierbaren Logik-Chip wie zum Beispiel eine Mikrosteuerung, einen Mikroprozessor, eine Field Programmable Gate Array (FPGA)), einen Chip mit hoher Stromkapazität (z. B. einen Chip für Strommanagement-Anwendungen) und einen Chip für den Einsatz in einer System-on-Chip-Anwendung (SoC) umfassen oder darstellen, obwohl gemäß anderen Ausführungsformen weitere Chips ebenfalls möglich sind. In einer oder mehreren Ausführungsformen kann der Chip 302 ein Chip mit einer hohen Anschlussstiftzahl, z. B. einer Anschlussstiftzahl von etwa 30 Stiften bis etwa 3000 Stiften sein.
In einer oder mehreren Ausführungsformen kann der Chip 302 eine Mehrzahl von elektrischen Netzen aufweisen. Die Anzahl der elektrischen Netze des Chips 302 kann zum Beispiel größer oder gleich etwa 20, zum Beispiel größer oder gleich etwa 25, zum Beispiel größer oder gleich etwa 35 sein usw.
In einer oder mehreren Ausführungsformen kann der Chip 302 ein Halbleitermaterial wie zum Beispiel Silicium umfassen, obwohl andere Halbleitermaterialien, darunter Verbindungshalbleitermaterialien, ebenfalls möglich sein können. Gemäß einer Ausführungsform kann das Halbleitermaterial aus einer Gruppe von Materialien bestehend aus: Silicium, Germanium, Galliumnitrid, Galliumarsenid und Siliciumcarbid ausgewählt sein, obwohl andere Materialien nach anderen Ausführungsformen ebenfalls möglich sein können.
In einer oder mehreren Ausführungsformen kann der Chip 302 ein dotiertes Halbleitermaterial wie zum Beispiel ein dotiertes Siliciummaterial, ein dotiertes Germaniummaterial, ein dotiertes Galliumnitridmaterial, ein dotiertes Galliumarsenidmaterial oder ein dotiertes Siliciumcarbidmaterial umfassen, obwohl andere dotierte Halbleitermaterialien nach anderen Ausführungsformen ebenfalls möglich sein können.
In diesem Zusammenhang kann der Begriff „dotiertes Halbleitermaterial” einen Fall umfassen, in dem das gesamte Halbleitermaterial des Chips 302 dotiert ist, sowie einen Fall, in dem nur ein Teil (zum Beispiel ein oberer Teil) des Halbleitermaterials des Chips 302 dotiert ist. Das Halbleitermaterial des Chips 302 kann ein p-dotiertes Substrat (mit anderen Worten, ein mit einem p-Typ-Dotanten dotiertes Halbleitermaterial) oder ein n-dotiertes Substrat (mit anderen Worten, ein mit einem n-Typ-Dotanten dotiertes Halbleitermaterial) sein. Gemäß einer Ausführungsform können die Dotanten zum Dotieren des Halbleitermaterials des Chips 302 ein Material umfassen oder darstellen, das aus einer Gruppe von Materialien bestehend aus: Bor, Aluminium, Gallium, Indium, Antimon, Phosphor, Arsen und Antimon ausgewählt ist, obwohl andere Materialien nach anderen Ausführungsformen ebenfalls möglich sein können. Beispielhaft kann das Halbleitermaterial des Chips 302 mit einem p-Typ-Dotanten wie Bor dotiertes Silicium sein. In einem weiteren Beispiel kann das Halbleitermaterial des Chips 302 mit einem n-Typ-Dotanten wie Phosphor, Arsen oder Antimon dotiertes Silicium sein.
In einer oder mehreren Ausführungsformen kann der Chip 302 ein dielektrisches Material umfassen. Gemäß einer Ausführungsform kann das dielektrische Material mindestens ein Material umfassen, das aus einer Gruppe von Materialien bestehend aus: einem Oxid, einem Nitrid und einem Oxinitrid ausgewählt ist, obwohl andere Materialien nach anderen Ausführungsformen ebenfalls möglich sein können. Zum Beispiel kann der Chip 302 Siliciumdioxid (SiO₂) und/oder Siliciumnitrid (Si₃N₄) und/oder weitere (d. h. andere) Low-k-Materialien umfassen oder aus diesen bestehen.
Wie oben beschrieben, kann der Chip 302 mindestens eine Bondinsel 304 umfassen. In einer oder mehreren Ausführungsformen kann die mindestens eine Bondinsel 304 auf einer Oberfläche 302a des Chips 302 ausgebildet sein.
Gemäß einer Ausführungsform kann die Oberfläche 302a, auf der die mindestens eine Bondinsel 304 ausgebildet ist, eine aktive Oberfläche des Chips 302 sein. Nach einer weiteren Ausführungsform kann die Oberfläche 302a, auf der die mindestens eine Bondinsel 304 ausgebildet ist, eine passive Oberfläche des Chips 302, z. B. eine von der aktiven Oberfläche des Chips 302 wegweisende (d. h. dieser gegenüberliegende) Oberfläche des Chips 302 sein.
In einer oder mehreren Ausführungsformen kann die mindestens eine Bondinsel 304 mit Hilfe eines Abscheidungsverfahrens wie zum Beispiel mindestens einem der folgenden Verfahren auf der Oberfläche 302a des Chips 302 ausgebildet sein: einem Beschichtungsverfahren (z. B. einem galvanischen, elektrochemischen oder stromlosen Beschichtungsverfahren), einem chemischen Gasphasenabscheidungsverfahren (CVD), einem Niederdruck-CVD-Verfahren (LPCVD), einem plasmaunterstützten chemischen Gasabscheidungsverfahren (PECVD), einem chemischen Gasabscheidungsverfahren mit einem Plasma hoher Dichte (HDP-CVD), einen Vakuumaufdampfverfahren (PVD) und einem Sputter-Verfahren oder einem anderen geeigneten Abscheidungsverfahren.
In einer oder mehreren Ausführungsformen kann das Abscheidungsverfahren in Verbindung mit einer strukturierten Aufdampfmaske, die über einem Teil der Oberfläche 302a des Chips 302 ausgebildet sein kann, erfolgen. Gemäß einer Ausführungsform kann die strukturierte Aufdampfmaske durch Aufbringen eines Maskiermaterials auf die Oberfläche 302a des Chips 302 und Strukturieren des Maskiermaterials zum Ausbilden der strukturierten Aufdampfmaske gebildet werden. In einer oder mehreren Ausführungsformen kann das Strukturieren der Aufdampfmaske einen lithographischen Prozess (z. B. einen photolithographischen Prozess) umfassen oder aus diesem bestehen. in einer oder mehreren Ausführungsformen kann die strukturierte Aufdampfmaske nach dem Ausbilden der mindestens einen Bondinsel 304 entfernt werden.
In einer oder mehreren Ausführungsformen kann die Oberfläche 302a des Chips 302 so konfiguriert werden, dass sie zu einem chipexternen Anschlussbereich (z. B. dem in 2 dargestellten chipexternen Anschlussbereich 228) weist. In einer oder mehreren Ausführungsformen kann der chipexterne Anschlussbereich eine Bondregion (z. B. eine Bondinsel) auf einem anderen Chip (z. B. in einer Chip-Face-to-Face-Verbindung) sein. In einer oder mehreren Ausführungsformen kann der chipexterne Anschlussbereich einen Träger, zum Beispiel in mindestens entweder einem Flip-Chipgehäuse oder einem drahtgebondeten Chipgehäuse oder einem 2,5D-Interposer-Chipgehäuse, umfassen oder darstellen. Mit anderen Worten, der chipexterne Anschlussbereich 108 kann ein Gehäuse für den Chip 102 umfassen oder darstellen. In einem anderen Beispiel kann der chipexterne Anschlussbereich mindestens entweder einen Siliciumträger oder einen Glasträger oder einen organischen Träger umfassen oder darstellen. in einer oder mehreren Ausführungsformen kann der chipexterne Anschlussbereich eine auf einem Träger (z. B. einem Träger in einem Flip-Chipgehäuse) ausgebildete Absatzfläche (z. B. eine Absatzfläche mit größeren Abmessungen als die mindestens eine Bondinsel 304) umfassen oder sein. In einer oder mehreren Ausführungsformen kann der chipexterne Anschlussbereich eine auf einem Träger (z. B. einem Siliciumsubstrat) ausgebildete Leiterbahn (z. B. eine Metallleiterbahn wie z. B. eine Kupferleiterbahn oder eine Aluminiumleiterbahn) umfassen oder sein, zum Beispiel eine auf einem Substrat eines Gehäuses (z. B. eines Chipgehäuses) ausgebildete Leiterbahn.
In einer oder mehreren Ausführungsformen kann die mindestens eine Bondinsel 304 einen Ein-/Ausgabeanschluss (E/A) (z. B. ein für den Empfang von einem oder mehreren Ein-/Ausgabesignalen konfigurierter Anschluss) umfassen oder darstellen. Mit anderen Worten, die Mehrzahl von elektrischen Netzen kann ein Eingabe- und/oder Ausgabenetz (z. B. ein für den Empfang von einem oder mehreren Ein-/Ausgabesignalen konfiguriertes Netz) umfassen oder sein. Das Ein-/Ausgabesignal kann verschiedene Eigenschaften haben, Zum Beispiel kann das Signal einen festen Wert für Strom und/oder Spannung haben. In einem weiteren Beispiel kann das Signal wechselnde elektrische Eigenschaften mit stark unterschiedlichen Parameter wie geltende Frequenzbandbreite, gewöhnlich als AC-(HF-) oder Digitalsignale bezeichnet. Die mindestens eine Bondinsel 304 kann andere Arten von Bondinseln (z. B. Stromversorgungsanschlüsse, zum Beispiel eine für den Empfang eines Stromversorgungspotentials konfigurierte Bondinsel) umfassen oder darstellen. Mit anderen Worten, die Mehrzahl von elektrischen Netzen kann ein Versorgungsnetz (z. B. ein für den Empfang oder die Bereitstellung von einem oder mehreren Stromversorgungspotentialen konfiguriertes Netz) umfassen oder sein. In einer oder mehreren Ausführungsformen kann die mindestens eine Bondinsel 304 eine Bondinsel eines Ein-/Ausgabesignalnetzes eines Chips (z. B. eines in einer System-on-Chip-Anwendung (SoC) oder dergleichen verwendeten Chips) sein.
In einer oder mehreren Ausführungsformen kann der Chip 302 eine erweiterte Funktionalität (z. B. ein Chip für Strommanagement-Anwendungen) haben und mehrere (d. h. eine Mehrzahl von) E/A-Anschlüsse und/oder mehrere (d. h. eine Mehrzahl von) Signalnetzen umfassen. In einer oder mehreren Ausführungsformen kann die mindestens eine Bondinsel 304 Teil eines Signalnetzes der Mehrzahl von Signalnetzen (z. B. in einem Chip mit erweiterter Funktionalität) sein.
In einer oder mehreren Ausführungsformen kann die mindestens eine Bondinsel 304 eine auf der Oberfläche 302a des Chips 302 ausgebildete Signalleitung umfassen oder sein. Zum Beispiel kann die mindestens eine Bondinsel 304 in einer oder mehreren Ausführungsformen mindestens eine auf der Oberfläche 302a des Chips 302 ausgebildete Ein-/Ausgabesignalleitung (E/A) umfassen oder sein, obwohl andere Typen von Signalleitungen (z. B. eine Testsignalleitung, eine Stromversorgungsleitung, eine Erdungsleitung) gemäß anderen Ausführungsformen ebenfalls möglich sein können.
In einer oder mehreren Ausführungsformen kann die mindestens eine Bondinsel 304 ein Metall oder eine Metalllegierung umfassen oder daraus bestehen. In einer oder mehreren Ausführungsformen kann das Metall ein Metall ausgewählt aus der Gruppe von Metallen bestehend aus: Kupfer, Aluminium, Gold, Silber, Palladium und Platin oder eine Legierung sein, die mindestens eines der genannten Metalle enthält.
In einer oder mehreren Ausführungsformen kann die Dicke T1 der mindestens einen Bondinsel 304 größer oder gleich etwa 3 μm sein, zum Beispiel im Bereich von etwa 3 μm bis etwa 20 μm, zum Beispiel im Bereich von etwa 3 μm bis etwa 20 μm, zum Beispiel im Bereich von etwa 3 μm bis etwa 15 μm, zum Beispiel im Bereich von etwa 3 μm bis etwa 8 μm liegen, obwohl gemäß anderen Ausführungsformen andere Werte ebenfalls möglich sind.
In einer oder mehreren Ausführungsformen kann die Chipanordnung eine Mehrzahl von Säulen 306 umfassen, die auf der mindestens einen Bondinsel 304 ausgebildet sind.
Eine Wirkung der Ausbildung der Mehrzahl von Säulen 306 auf der mindestens einen Bondinsel 304 kann in der Verteilung mindestens einer Querkraft F1 und einer Druckkraft F2 über die Mehrzahl von Säulen 306 so bestehen, dass jede Säule der Mehrzahl von Säulen 306 mit einem Bruchteil (z. B. einem Teil) der mindestens einen Querkraft F1 und der Druckkraft F2 beaufschlagt wird. Daher kann eine Wirkung der einen oder mehreren Ausführungsformen eine Verringerung der Brüche einer Verbindung zwischen dem Chip 302 und einem chipexternen Anschlussbereich (z. B. einer Bondinsel eines anderen Chips und/oder einem Anschluss auf einem Träger, zum Beispiel einem Träger in einem Gehäuse) bestehen. Eine Wirkung der einen oder mehreren Ausführungsformen kann in einer erhöhten Zuverlässigkeit der Verbindung zwischen dem Chip 302 und einem chipexternen Anschlussbereich (z. B. einer Bondinsel eines anderen Chips und/oder einer Leiterbahn auf einem Substrat) bestehen. Die kleinere Kontaktfläche für die einzelnen Säulen kann auch vorteilhaft für die Reduzierung der Gefahr des Verkapselns von weiterem Material wie einem vorab an der Kontaktfläche aufgebrachten Füllmaterial sein, da der Abstand von der Säulenmitte zur Kante bei einem dünneren Hügeldurchmesser automatisch reduziert wird. Ein solches Material (z. B. ein vorgespendetes Füllmaterial) kann für eine Thermokompressionskontaktierung auf Kupfersäulen mit kleinen Abständen und Durchmessern von z. B. unter 50–60 μm verwendet werden.
In einer oder mehreren Ausführungsformen kann die Mehrzahl von Säulen 306 mit Hilfe eines Abscheidungsverfahrens wie zum Beispiel mindestens einem der folgenden Verfahren ausgebildet sein: einem Beschichtungsverfahren, einem chemischen Gasphasenabscheidungsverfahren (CVD), einem Niederdruck-CVD-Verfahren (LPCVD), einem plasmaunterstützten chemischen Gasabscheidungsverfahren (PECVD), einem chemischen Gasabscheidungsverfahren mit einem Plasma hoher Dichte (HDP-CVD), einem Vakuumaufdampfverfahren (PVD), Ultraschallbonden, Metallstaubbeschichten und einem Sputter-Verfahren oder einem anderen dem Fachmann als geeignet bekannten Verfahren.
In einer oder mehreren Ausführungsformen kann das Abscheidungsverfahren in Verbindung mit einer strukturierten Aufdampfmaske, die über mindestens einem Teil der vom Chip 302 wegweisenden Oberfläche 304a der mindestens einen Bondinsel 304 ausgebildet ist, erfolgen. Gemäß einer Ausführungsform kann die strukturierte Aufdampfmaske durch Aufbringen eines Maskiermaterials auf die vom Chip 302 wegweisende Oberfläche 304a der mindestens einen Bondinsel 304 und die Oberfläche 302a des Chips 302 und Strukturieren des Maskiermaterials zum Ausbilden der strukturierten Aufdampfmaske gebildet werden. In einer oder mehreren Ausführungsformen kann das Strukturieren der Aufdampfmaske einen lithographischen Prozess (z. B. einen photolithographischen Prozess) umfassen oder aus diesem bestehen. In einer oder mehreren Ausführungsformen kann die strukturierte Aufdampfmaske nach dem Ausbilden der mindestens einen Säule 306 entfernt werden.
In einer oder mehreren Ausführungsformen kann die Mehrzahl von Säulen 306 ein Metall oder eine Metalllegierung umfassen oder daraus bestehen. In einer oder mehreren Ausführungsformen kann das Metall ein Metall ausgewählt aus der Gruppe von Metallen bestehend aus: Kupfer, Aluminium, Gold, Silber, Palladium und Platin oder eine Legierung sein, die mindestens eines der genannten Metalle enthält.
In einer oder mehreren Ausführungsformen kann die Mehrzahl von Säulen 306 für die Verbindung der mindestens einen Bondinsel 306 mit einem chipexternen Anschlussbereich sein. Zum Beispiel kann die Mehrzahl von Säulen 306 für die Verbindung der mindestens einen Bondinsel 306 mit einem Bondbereich (z. B. einer Bondinsel) eines anderen Chips konfiguriert sein. In einer oder mehreren Ausführungsformen kann die Mehrzahl von Säulen 306 zur Verbindung der mindestens einen Bondinsel 306 mit einer auf einem Substrat (z. B. einem Siliciumsubstrat) ausgebildeten Leiterbahn (z. B. einer Kupferleiterbahn), zum Beispiel einer auf einem Substrat eines Gehäuses (z. B. eines Flip-Chipgehäuses) ausgebildeten Leiterbahn, konfiguriert sein.
Gemäß einer Ausführungsform kann die Mehrzahl von Säulen 306 zum Beispiel die Form einer zylindrischen Säule, andere Formen wie eine ovale Säule (z. B. tropfenförmig), einer rechteckigen Säule (z. B. mit abgerundeten Ecken), eines Turms, einer Pyramide oder eines Kegelstumpfs haben, obwohl andere Formen gemäß anderen Ausführungsformen ebenfalls möglich sein können.
Gemäß einer Ausführungsform kann ein Querschnitt der mindestens einen Säule 306 zum Beispiel die Form eines Kreises, Rechtecks, Dreiecks, Ovals, Quadrats, Polygons oder eine unregelmäßige Form haben, obwohl andere Formen gemäß anderen Ausführungsformen ebenfalls möglich sein können.
Gemäß einer Ausführungsform kann eine Höhe H einer Säule der Mehrzahl von Säulen 306 senkrecht zur Oberfläche 302a des Chips 302 (wie in 3A dargestellt) gemessen werden. In einer oder mehreren Ausführungsformen kann die Höhe H von einer Spitze 306a bis zu einer Grundfläche 306b der Säule einer Mehrzahl von Säulen 306 (wie in 3A dargestellt) gemessen werden.
In einer oder mehreren Ausführungsformen kann die Höhe H einer Säule der Mehrzahl von Säulen 306 größer oder gleich etwa 10 μm sein, zum Beispiel größer oder gleich etwa 20 μm, zum Beispiel größer oder gleich etwa 30 μm, zum Beispiel größer oder gleich etwa 40 μm, zum Beispiel im Bereich von etwa 40 μm bis etwa 100 μm, zum Beispiel im Bereich von etwa 40 μm bis etwa 80 μm, zum Beispiel im Bereich von etwa 40 μm bis etwa 60 μm, zum Beispiel bei etwa 50 μm liegen, obwohl gemäß anderen Ausführungsformen andere Werte möglich sein können.
Die Höhe H einer Säule der Mehrzahl von Säulen 306 kann sich auf eine effektive Höhe einer Verbindung zwischen dem Chip 302 und einem chipexternen Anschlussbereich beziehen. Zum Beispiel kann die effektive Höhe H die Summe aus der Höhe H1 einer auf dem Chip 302 ausgebildeten Säule und der Höhe H2 einer auf dem chipexternen Anschlussbereich ausgebildeten Verbindung (z. B. einer Säule) sein. Beispiel: H = H1 + H2. Mit anderen Worten, die effektive Höhe H einer Säule der Mehrzahl von Säulen 306 kann durch Einführung einer Verbindung (z. B. einer Säule) auf einer Absatzfläche (z. B. einer freiliegenden Absatzfläche) auf dem chipexternen Anschlussbereich erreicht oder vergrößert werden. Bei manchen Beispielen kann die effektive Höhe einer auf dem Chip 302 ausgebildeten Säule eine Höhe Hx einer Verbindung (z. B. einer Lötverbindung) umfassen, die zum Beispiel zwischen der auf dem Chip 302 ausgebildeten Säule und der einen Verbindung (z. B. Säule) auf dem chipexternen Anschlussbereich angeordnet ist. Beispiel: H = H1 + H1 + Hx. Ein Beispiel dafür ist in der folgenden Beschreibung angegeben, z. B. in Bezug auf 9.
In einer Ausführungsform, in der sich die Höhe H einer Säule der Mehrzahl von Säulen 306 auf eine effektive Höhe einer Verbindung zwischen dem Chip 302 und einem chipexternen Anschlussbereich beziehen kann, kann eine Skalierung der Durchmesser von Säule und Verbindung (z. B. Säulen, z. B. Kupfersäulen) und/oder die Bestückungsgenauigkeit während der Montage des Chips 302 und des chipexternen Anschlussbereichs berücksichtigt werden müssen. Zum Beispiel kann der Durchmesser der auf dem Chip 302 ausgebildeten Säule weiter als der Durchmesser der auf dem chipexternen Anschlussbereich ausgebildeten Verbindung (z. B. Säule) oder umgekehrt sein. In einem solchen Beispiel kann der weitere Durchmesser einer Verbindung (z. B. auf dem Chip 302 ausgebildete Säule oder auf dem chipexternen Anschlussbereich ausgebildete Verbindung) einen Toleranzbereich abdecken, der eine effektive Bestückungsgenauigkeit gestattet, während die andere Verbindung (z. B. auf dem Chip 302 ausgebildete Säule oder auf dem chipexternen Anschlussbereich ausgebildete Verbindung) einen engeren Durchmesser haben kann, der Elastizität zur anderen Verbindung bietet.
Gemäß einer Ausführungsform kann eine Breite W einer Säule der Mehrzahl von Säulen 306 als die weiteste seitliche Ausdehnung der Mehrzahl von Säulen 306 senkrecht zur Höhe H (wie in 3A dargestellt) gemessen werden. In einer oder mehreren Ausführungsformen kann sich die Breite W einer Säule der Mehrzahl von Säulen 306 auf die Breite des breitesten Teils der Säule der Mehrzahl von Säulen 306 (wie in 3A dargestellt) beziehen.
In einer oder mehreren Ausführungsformen kann die Breite W einer Säule der Mehrzahl von Säulen 306 im Bereich von etwa 5 μm bis etwa 25 μm, zum Beispiel im Bereich von etwa 8 μm bis etwa 25 μm, zum Beispiel im Bereich von etwa 10 μm bis etwa 25 μm, zum Beispiel im Bereich von etwa 12 μm bis etwa 22 μm, zum Beispiel im Bereich von etwa 12 μm bis etwa 20 μm, zum Beispiel im Bereich von etwa 12 μm bis etwa 18 μm, zum Beispiel im Bereich von etwa 12 μm bis etwa 17 μm, zum Beispiel bei etwa 15 μm liegen, obwohl gemäß anderen Ausführungsformen andere Werte möglich sein können.
Eine Wirkung davon, dass die Breite W im Bereich von etwa 5 μm bis etwa 25 μm liegt, kann eine kleinere Kontaktfläche zwischen der Mehrzahl von Säulen 306 und einem chipexternen Anschlussbereich (z. B. einer Bondinsel auf einem anderen Chip und/oder Leiterbahn auf einem Substrat und/oder einem Anschluss auf einem Träger) sein. Daher kann eine Wirkung der einen oder mehreren Ausführungsformen in einer genaueren Anordnung des Chips 302 auf einem chipexternen Anschlussbereich (z. B. einer Bondinsel auf einem anderen Chip und/oder Leiterbahn auf einem Substrat und/oder einem Anschluss auf einem Gehäuse) bestehen.
In einer oder mehreren Ausführungsformen kann das Seitenverhältnis einer Säule der Mehrzahl von Säulen 306 als Verhältnis der Höhe H zur Breite W der Säule errechnet werden, mit anderen Worten als H:W. Gemäß einer Ausführungsform kann das Seitenverhältnis (H:W) einer Säule der Mehrzahl von Säulen 306 größer oder gleich etwa 2, zum Beispiel größer oder gleich etwa 2,5, zum Beispiel größer oder gleich etwa 3, zum Beispiel größer oder gleich etwa 5 betragen, obwohl gemäß anderen Ausführungsformen andere Werte möglich sein können.
Gemäß einer Ausführungsform kann eine Wirkung davon, dass das Seitenverhältnis größer oder gleich etwa 2 ist, eine flexible Säule (z. B. eine Kupfersäule) sein. Mit anderen Worten, die Mehrzahl von Säulen kann nach Einwirkung einer Kraft, zum Beispiel einer auf mindestens eine Seitenwand 306c der Mehrzahl von Säulen 306 ausgeübte Querkraft F1, wieder ihre ursprüngliche Form und/oder Position annehmen. Daher kann eine Wirkung der einen oder mehreren Ausführungsformen in einer elastischen Mehrzahl von Säulen bestehen, Eine Wirkung der einen oder mehreren Ausführungsformen kann in einer Verringerung der Brüche einer Verbindung zwischen dem Chip 302 und einem chipexternen Anschlussbereich (z. B. einer Bondinsel eines anderen Chips und/oder einer Leiterbahn auf einem Substrat und/oder einem Anschluss auf einem Gehäuse) bestehen. Eine Wirkung der einen oder mehreren Ausführungsformen kann in einer erhöhten Zuverlässigkeit der Verbindung zwischen dem Chip 302 und einem chipexternen Anschlussbereich (z. B. einer Bondinsel eines anderen Chips und/oder einer Leiterbahn auf einem Substrat und/oder einem Anschluss auf einem Gehäuse) bestehen.
In einer oder mehreren Ausführungsformen kann ein Verhältnis der Dicke T1 der mindestens einen Bondinsel 306 zu einer Breite W einer Säule der Mehrzahl von Säulen 306, mit anderen Worten, T1:W, größer oder gleich etwa 0,2 sein, zum Beispiel größer oder gleich etwa 0,3, zum Beispiel größer oder gleich etwa 0,5, zum Beispiel größer oder gleich etwa 0,6, zum Beispiel größer oder gleich etwa 0,8, zum Beispiel größer oder gleich etwa 0,9, zum Beispiel im Bereich von etwa 0,9 bis etwa 3, zum Beispiel im Bereich von etwa 0,9 bis etwa 2,8, zum Beispiel im Bereich von etwa 0,9 bis etwa 2,5, zum Beispiel im Bereich von etwa 0,9 bis etwa 2, zum Beispiel etwa 1,5 sein, obwohl gemäß anderen Ausführungsformen andere Werte möglich sein können.
Eine Wirkung davon, dass das Verhältnis der Dicke T1 der mindestens einen Bondinsel 306 zur Breite W einer Säule der Mehrzahl von Säulen 306 größer oder gleich etwa 0,2 ist, kann darin bestehen, dass eine Bondinsel 306 als Polster für die Säule der Mehrzahl von Säulen 306 fungieren kann. Mit anderen Worten, die mindestens eine Bondinsel 306 kann eine auf die Mehrzahl der Säulen 306 ausgeübte Druckkraft F2 absorbieren. In einer oder mehreren Ausführungsformen kann die Druckkraft F2 auf eine Spitze 306a der Mehrzahl von Säulen 306 ausgeübt werden. In einer oder mehreren Ausführungsformen kann die Druckkraft F2 auf eine Grundfläche 306b der Mehrzahl von Säulen 306 ausgeübt werden. Eine Wirkung der einen oder mehreren Ausführungsformen kann eine Verringerung der Spannung und/oder Beanspruchung in der Mehrzahl von Säulen 306 sein. Eine Wirkung der einen oder mehreren Ausführungsformen kann in einer Verringerung der Brüche einer Verbindung zwischen dem Chip 302 und einem chipexternen Anschlussbereich (z. B. einer Bondinsel eines anderen Chips und/oder einer Leiterbahn auf einem Substrat) bestehen. Eine Wirkung der einen oder mehreren Ausführungsformen kann in einer erhöhten Zuverlässigkeit der Verbindung zwischen dem Chip 302 und einem chipexternen Anschlussbereich (z. B. einer Bondinsel eines anderen Chips und/oder einer Leiterbahn auf einem Substrat) bestehen.
In einer oder mehreren Ausführungsformen kann die Chipanordnung ein auf der Mehrzahl von Säulen 306 ausgebildetes Bondmaterial 308 umfassen. In einer oder mehreren Ausführungsformen kann das Bondmaterial 308 so ausgestaltet sein, dass es zwischen der Mehrzahl von Säulen 306 und dem chipexternen Anschlussbereich (z. B. einer Bondinsel eines anderen Chips und/oder einer Leiterbahn auf einem Substrat und/oder einem Anschluss auf einem Träger) angeordnet ist. In anderen Ausführungsformen kann das Bondmaterial 308 auf dem chipexternen Anschlussbereich (z. B. einer Bondinsel eines anderen Chips und/oder einer Leiterbahn auf einem Substrat und/oder einem Anschluss auf einem Träger) angeordnet sein und nicht zu der in 3A dargestellten Chipanordnung gehören.
In einer oder mehreren Ausführungsformen kann das Bondmaterial 308 auf der Mehrzahl von Säulen 306 und/oder auf dem chipexternen Anschlussbereich durch mindestens eines der folgenden Verfahren ausgebildet sein: ein Thermokompressionsverfahren, ein Diffusionsweichlötverfahren, ein Druckverfahren oder sonstige geeignete Verfahren.
In einer oder mehreren Ausführungsformen kann ein Durchmesser des Bandmaterials 308 zumindest im Wesentlichen gleich der Breite W einer Säule der Mehrzahl von Säulen 306 sein.
In einer oder mehreren Ausführungsformen kann das Bondmaterial 308 mindestens ein Material umfassen oder aus diesem bestehen, das aus der Gruppe bestehend aus: Wismut, Kupfer, Antimon, Indium, Zinn, Gold, Silber und Zink ausgewählt ist, obwohl andere Materialien nach anderen Ausführungsformen ebenfalls möglich sein können.
3B zeigt eine Querschnittsansicht einer Chipanordnung gemäß verschiedenen Ausführungsformen.
Wie in 3B in Ansicht 301 dargestellt, kann der Chip 302 eine zumindest auf einem Teil der Oberfläche 302a des Chips 302 gebildete Chip-Zwischenlage 310 umfassen. In einer oder mehreren Ausführungsformen kann die Chip-Zwischenlage 310 zwischen dem Chip 302 und der mindestens einen Bondinsel 304 (wie in 3B dargestellt) angeordnet sein. In einer solchen Ausführungsform kann das Ausbilden der mindestens einen Bondinsel 304 auf der Oberfläche 302a des Chips 302 die Ausbildung der mindestens einen Bondinsel 304 auf der Chip-Zwischenlage 310 umfassen.
In einer oder mehreren Ausführungsformen kann die Chip-Zwischenlage 310 mit Hilfe eines Abscheidungsverfahrens wie zum Beispiel mindestens einem der folgenden Verfahren ausgebildet sein: einem Beschichtungsverfahren, einem chemischen Gasphasenabscheidungsverfahren (CVD), einem Niederdruck-CVD-Verfahren (LPCVD), einem plasmaunterstützten chemischen Gasabscheidungsverfahren (PECVD), einem chemischen Gasabscheidungsverfahren mit einem Plasma hoher Dichte (HDP-CVD), einem Vakuumaufdampfverfahren (PVD), einem Sputter-Verfahren oder einem anderen geeigneten Abscheidungsverfahren.
In einer oder mehreren Ausführungsformen kann das Abscheidungsverfahren in Verbindung mit einer strukturierten Aufdampfmaske, die über einem Teil der Oberfläche 302a des Chips 302 ausgebildet sein kann, erfolgen. Gemäß einer Ausführungsform kann die strukturierte Aufdampfmaske durch Aufbringen eines Maskiermaterials auf die Oberfläche 302a des Chips 302 und Strukturieren des Maskiermaterials zum Ausbilden der strukturierten Aufdampfmaske gebildet werden. In einer oder mehreren Ausführungsformen kann das Strukturieren der Aufdampfmaske einen lithographischen Prozess (z. B. einen photolithographischen Prozess) umfassen oder aus diesem bestehen. In einer oder mehreren Ausführungsformen kann die strukturierte Aufdampfmaske nach dem Ausbilden der Chip-Zwischenlage 310 entfernt werden.
In einer oder mehreren Ausführungsformen kann die Chip-Zwischenlage 310 zum Verbinden (z. B. zum elektrischen und/oder physikalischen Verbinden) der mindestens einen im Chip 302 enthaltenen Schaltung mit der mindestens einen Bondinsel 304 ausgestaltet sein. Entsprechend kann das Ausbilden der Chip-Zwischenlage 310 in einer oder mehreren Ausführungsformen das Ausbilden einer Öffnung (z. B. einer Bohrung, eines Kontaktloches (z. B. eines Silicium-Durchkontakts), eines Grabens, eines Hohlraums, einer Vertiefung) in der Oberfläche 302a des Chips und das Aufbringen der Chip-Zwischenlage 310 innerhalb der Öffnung und über einem Teil der Oberfläche 302a des Chips 302 umfassen. In einer oder mehreren Ausführungsformen kann die in der Öffnung ausgebildete Chip-Zwischenlage 310 zum Verbinden (z. B. zum elektrischen und/oder physikalischen Verbinden) der mindestens einen im Chip 302 enthaltenen Schaltung mit der mindestens einen Bondinsel 304. In einer oder mehreren Ausführungsformen kann die Öffnung mit einem Ätzverfahren (z. B. einem nasschemischen Ätzverfahren und/oder einem Trockenätzverfahren, zum Beispiel einem Plasma-Ätzverfahren) ausgebildet werden. In einer oder mehreren Ausführungsformen kann die mindestens eine Bondinsel 304 nach dem Ausbilden der Chip-Zwischenlage 310 auf dem Chip 302 ausgebildet werden.
In einer oder mehreren Ausführungsformen kann die Chip-Zwischenlage 310 ein Metall oder eine Metalllegierung umfassen oder daraus bestehen. In einer oder mehreren Ausführungsformen kann das Metall ein Metall ausgewählt aus der Gruppe von Metallen bestehend aus: Kupfer, Titan, Wolfram, Aluminium, Chrom und Gold oder eine Legierung sein, die mindestens eines der genannten Metalle enthält.
3C zeigt eine Querschnittsansicht einer Chipanordnung gemäß verschiedenen Ausführungsformen.
Wie in 3C in Ansicht 303 dargestellt, kann die Chipanordnung eine zumindest auf einem Teil der vom Chip 302 wegweisenden Oberfläche 304a der mindestens einen Bondinsel 304 ausgebildete Säulenzwischenlage 312 umfassen. In einer oder mehreren Ausführungsformen kann die Säulenzwischenlage 312 zwischen der mindestens einen Bondinsel 304 und der mindestens einen Säule der Mehrzahl von Säulen 306 (wie in 3C dargestellt) angeordnet sein. In einer oder mehreren Ausführungsformen kann die Säulenzwischenlage 312 auf der mindestens einen Bondinsel 304 (z. B. auf mindestens einem Teil der Oberfläche 304a der mindestens einen Bondinsel 304) vor dem Ausbilden der mindestens einen Säule 306 auf der mindestens einen Bondinsel 304 ausgebildet werden.
In einer oder mehreren Ausführungsformen kann die Säulenzwischenlage 312 mit Hilfe eines Abscheidungsverfahrens wie zum Beispiel mindestens einem der folgenden Verfahren ausgebildet sein: einem Beschichtungsverfahren, einem chemischen Gasphasenabscheidungsverfahren (CVD), einem Niederdruck-CVD-Verfahren (LPCVD), einem plasmaunterstützten chemischen Gasabscheidungsverfahren (PECVD), einem chemischen Gasabscheidungsverfahren mit einem Plasma hoher Dichte (HDP-CVD), einem Vakuumaufdampfverfahren (PVD), einem Sputter-Verfahren oder einem anderen geeigneten Abscheidungsverfahren.
In einer oder mehreren Ausführungsformen kann das Abscheidungsverfahren in Verbindung mit einer strukturierten Aufdampfmaske, die über mindestens einem Teil der vom Chip 302 wegweisenden Oberfläche 304a der mindestens einen Bondinsel 304 ausgebildet sein kann, erfolgen. Gemäß einer Ausführungsform kann die strukturierte Aufdampfmaske durch Aufbringen eines Maskiermaterials auf die Oberfläche 304a der mindestens einen Bondinsel 304 und die Oberfläche 302a des Chips 302 und Strukturieren des Maskiermaterials zum Ausbilden der strukturierten Aufdampfmaske gebildet werden. In einer oder mehreren Ausführungsformen kann das Strukturieren der Aufdampfmaske einen lithographischen Prozess (z. B. einen photolithographischen Prozess) umfassen oder aus diesem bestehen. In einer oder mehreren Ausführungsformen kann die strukturierte Aufdampfmaske nach dem Ausbilden der Säulenzwischenlage 312 entfernt werden.
In einer oder mehreren Ausführungsformen kann die Säulenzwischenlage 312 ein Metall oder eine Metalllegierung umfassen oder daraus bestehen. In einer oder mehreren Ausführungsformen kann das Metall ein Metall ausgewählt aus der Gruppe von Metallen bestehend aus: Kupfer, Titan, Wolfram, Aluminium, Chrom und Gold oder eine Legierung sein, die mindestens eines der genannten Metalle enthält.
4 zeigt eine Querschnittsansicht 400 einer Chipanordnung gemäß verschiedenen Ausführungsformen.
Die Bezugszeichen in 4, die die gleichen sind wie in 3A bis 3C, bezeichnen die gleichen oder ähnliche Elemente wie in 3A bis 3C. Somit werden diese Elemente hier nicht nochmals im Detail beschrieben; es wird auf die vorstehende Beschreibung verwiesen. Unterschiede zwischen 4 und 3A bis 3C werden im Folgenden beschrieben.
In einer oder mehreren Ausführungsformen kann der Chip 302 eine Mehrzahl von Bondinseln 304-1, 304-2 aufweisen. In einer oder mehreren Ausführungsformen kann eine Mehrzahl von Säulen 306-1, 306-2 auf der Mehrzahl von Bondinseln 304-2, 304-2 ausgebildet sein. Zum Beispiel kann bei der in 4 dargestellten Ausführungsform eine Gruppe von Säulen umfassend eine Mehrzahl von Säulen 306-1 auf der Bondinsel 304-1 und eine weitere Gruppe von Säulen umfassend eine Mehrzahl von Säulen 306-2 auf der Bondinsel 304-2 ausgebildet sein.
Es sind nur zwei Bondinseln 304-1, 304-2 als Beispiel dargestellt, doch kann die Anzahl an Bondinseln größer als zwei sein, wobei sie in manchen Ausführungsformen zum Beispiel drei, vier, fünf, sechs, sieben, acht, neun oder mehrere Zehn, Hunderte, Tausende oder sogar noch mehr Bondinseln betragen kann. In gleicher Weise sind auf jeder Bondinsel der Mehrzahl von Bondinseln 304-1, 304-2 nur zwei Säulen als Beispiel dargestellt (z. B. zwei Säulen 306-1 auf Bondinsel 304-1 und zwei Säulen 306-2 auf Bondinsel 304-2), doch kann die Anzahl von auf einer Bondinsel der Mehrzahl von Bondinseln ausgebildeten Säulen größer als zwei sein, wobei sie in manchen Ausführungsformen zum Beispiel drei, vier, fünf, sechs, sieben, acht, neun oder mehrere Zehn, Hunderte, Tausende oder sogar noch mehr Säulen betragen kann.
Wie oben im Zusammenhang mit 3A beschrieben, kann die Breite W einer Säule der Mehrzahl von Säulen im Bereich von etwa 5 μm bis etwa 25 μm, zum Beispiel im Bereich von etwa 8 μm bis etwa 25 μm, zum Beispiel im Bereich von etwa 10 μm bis etwa 25 μm, zum Beispiel im Bereich von etwa 12 μm bis etwa 22 μm, zum Beispiel im Bereich von etwa 12 μm bis etwa 20 μm, zum Beispiel im Bereich von etwa 12 μm bis etwa 18 μm, zum Beispiel im Bereich von etwa 12 μm bis etwa 17 μm, zum Beispiel bei etwa 15 μm liegen, obwohl gemäß anderen Ausführungsformen andere Werte möglich sein können.
Eine Wirkung davon, dass die Breite W einer Säule der Mehrzahl von Säulen im Bereich von etwa 5 μm bis etwa 25 μm liegt, kann darin bestehen, dass eine Bondinsel 304-1 dichter an einer anderen Bondinsel 304-2 angeordnet sein kann, zum Beispiel eine an die Bondinsel 304-1 angrenzende Bondinsel sein kann. Ein Abstand zwischen einer Bondinsel 304-1 und einer anderen Bondinsel 304-2 (z. B. einer angrenzenden Bondinsel 304-1) kann verringert werden. Dieser Abstand kann als „Rastermaß P” bezeichnet werden. Eine Wirkung der einen oder mehreren Ausführungsformen kann in einer Reduzierung des Rastermaßes P bestehen. Eine Wirkung der einen oder mehreren Ausführungsformen kann in einer Erhöhung der Bondinseldichte, also der Anzahl von Bondinseln pro Flächeneinheit der Oberfläche 302a des Chips 302 bestehen.
Wie oben im Zusammenhang mit 3A beschrieben, können die Bondinseln 304-1 und 304-1 einen Ein-/Ausgabeanschluss (E/A) umfassen oder darstellen, obwohl andere Arten von Anschlüssen des Chips 302 (z. B. ein Testanschluss, ein Stromanschluss und eine Erdungsanschluss) gemäß anderen Ausführungsformen ebenfalls möglich sein können. Auf gleiche Weise können, wie oben im Zusammenhang mit 3A beschrieben, die Bondinseln 304-1 und 304-2 eine Ein-/Ausgabesignalleitung (E/A) umfassen oder darstellen, obwohl andere Arten von Leitungen (z. B. eine Testsignalleitung, eine Stromleitung und eine Erdungsleitung) gemäß anderen Ausführungsformen ebenfalls möglich sein können.
In einer oder mehreren Ausführungsformen kann die Bondinsel 304-1 Teil eines Signalbereitstellungsnetzes (z. B. eines Netzes, das ein erstes E/A-Signal liefert) sein. In einer Ausführungsform kann die Bondinsel 304-2 Teil des gleichen Signalbereitstellungsnetzes wie die Bondinsel 304-1 sein. Anders ausgedrückt, die Bondinsel 304-1 und die Bondinsel 304-2 können zum gleichen E/A-Netz gehören. Noch anders ausgedrückt, die Bondinsel 304-1 und die Bondinsel 304-2 können für die Übertragung identischer E/A-Signale konfiguriert sein.
In einer anderen Ausführungsform können die Bondinsel 304-1 und die Bondinsel 304-2 Teil unterschiedlicher Signalbereitstellungsnetze sein. Anders ausgedrückt, die Bondinsel 304-1 und die Bondinsel 304-2 können zu verschiedenen E/A-Netzen gehören. Noch anders ausgedrückt, die Bondinsel 304-1 und die Bondinsel 304-2 können für die Übertragung unterschiedlicher E/A-Signale konfiguriert sein.
In einer oder mehreren Ausführungsformen kann das Rastermaß P der zu unterschiedlichen Signalnetzen gehörenden Bondinseln 304-1, 304-2 größer oder gleich etwa 40 μm sein, zum Beispiel im Bereich von etwa 40 μm bis etwa 80 μm, zum Beispiel im Bereich von etwa 40 μm bis etwa 70 μm, zum Beispiel im Bereich von etwa 40 μm bis etwa 65 μm, zum Beispiel im Bereich von etwa 40 μm bis etwa 60 μm, zum Beispiel bei etwa 50 μm liegen, obwohl gemäß anderen Ausführungsformen andere Werte möglich sein können.
In einer oder mehreren Ausführungsformen kann das Rastermaß P der zum gleichen Signalnetz gehörenden Bondinseln 304-1, 304-2 kleiner oder gleich etwa 50 μm sein, zum Beispiel kleiner oder gleich etwa 40 μm, zum Beispiel im Bereich von etwa 15 μm bis etwa 40 μm, zum Beispiel im Bereich von etwa 20 μm bis etwa 40 μm, zum Beispiel im Bereich von etwa 30 μm bis etwa 40 μm, zum Beispiel bei etwa 35 μm liegen, obwohl gemäß anderen Ausführungsformen andere Werte möglich sein können.
5A bis 5D zeigen Querschnittsansichten von Chipanordnungen gemäß verschiedenen Ausführungsformen.
Die Bezugszeichen in 5A bis 5D, die die gleichen sind wie in 3A bis 3C, bezeichnen die gleichen oder ähnliche Elemente wie in 3A bis 3C. Somit werden diese Elemente hier nicht nochmals im Detail beschrieben; es wird auf die vorstehende Beschreibung verwiesen. Unterschiede zwischen 5A bis 5D und 3A bis 3C werden im Folgenden beschrieben.
Wie in 5A in einer Ansicht 500 dargestellt, kann eine Chipanordnung einen Chip 302 einschließlich mindestens einer Bondinsel 304 und eine Mehrzahl von Säulen 306, die auf der mindestens einen Bondinsel 304 ausgebildet sind, umfassen.
Es ist nur eine Bondinsel 304 als Beispiel dargestellt, doch kann die Anzahl an Bondinseln größer als eins sein, wobei sie in manchen Ausführungsformen zum Beispiel zwei, drei, vier, fünf, sechs, sieben, acht, neun oder mehrere Zehn, Hunderte, Tausende oder sogar noch mehr Bondinseln betragen kann. Es ist nur eine Säule 306 der Mehrzahl von Säulen auf der mindestens einen Bondinsel 304 als Beispiel dargestellt, doch kann die Anzahl an Säulen größer als eins sein, wobei sie in manchen Ausführungsformen zum Beispiel zwei, drei, vier, fünf, sechs, sieben, acht, neun oder mehrere Zehn, Hunderte, Tausende oder sogar noch mehr Säulen betragen kann.
In einer oder mehreren Ausführungsformen kann eine Säule der Mehrzahl von Säulen 306 eine Mehrzahl von übereinander angeordneten Segmenten 506-1, 506-2 aufweisen. Es sind nur zwei Segmente 506-1, 506-2 als Beispiel dargestellt, doch kann die Anzahl an Segmenten größer als zwei sein, wobei sie in manchen Ausführungsformen zum Beispiel drei, vier, fünf, sechs, sieben, acht, neun oder mehrere Zehn, Hunderte, Tausende oder sogar noch mehr Säulen betragen kann.
In einer oder mehreren Ausführungsformen kann jedes Segment der Mehrzahl von Segmenten 506-1, 506-2 mit Hilfe eines Abscheidungsverfahrens wie zum Beispiel mindestens einem der folgenden Verfahren ausgebildet sein: einem Beschichtungsverfahren, einem chemischen Gasphasenabscheidungsverfahren (CVD), einem Niederdruck-CVD-Verfahren (LPCVD), einem plasmaunterstützten chemischen Gasabscheidungsverfahren (PECVD), einem chemischen Gasabscheidungsverfahren mit einen Plasma hoher Dichte (HDP-CVD), einem Vakuumaufdampfverfahren (PVD), einem Sputter-Verfahren oder einem anderen geeigneten Abscheidungsverfahren.
In einer oder mehreren Ausführungsformen kann das Abscheidungsverfahren im Zusammenhang mit einer strukturierten Aufdampfmaske durchgeführt werden.
In einer oder mehreren Ausführungsformen kann das erste Segment 506-1 mit einer ersten strukturierten Aufdampfmaske, die über mindestens einem Teil der vom Chip 302 wegweisenden Oberfläche 304a der mindestens einen Bondinsel 304 ausgebildet sein kann, ausgebildet werden. Gemäß einer Ausführungsform kann die erste strukturierte Aufdampfmaske durch Aufbringen eines Maskiermaterials auf die vom Chip 302 wegweisende Oberfläche 304a der mindestens einen Bondinsel 304 und die Oberfläche 302a des Chips 302 und Strukturieren des Maskiermaterials zum Ausbilden der ersten strukturierten Aufdampfmaske gebildet werden. In einer oder mehreren Ausführungsformen kann das Strukturieren des Maskiermaterials einen lithographischen Prozess (z. B. einen photolithographischen Prozess) umfassen oder aus diesem bestehen. In einer oder mehreren Ausführungsformen kann die erste strukturierte Aufdampfmaske nach dem Ausbilden des ersten Segments 506-1 entfernt werden.
In einer Ausführungsform kann ein zweites erstes Segment 506-2 einer Säule der Mehrzahl von Säulen 306 mit einer zweiten strukturierten Aufdampfmaske, die über mindestens einem Teil der vom Chip 302 wegweisenden Oberfläche 506-1a des ersten Segments 506-1 ausgebildet sein kann, ausgebildet werden. Gemäß einer Ausführungsform kann die zweite strukturierte Aufdampfmaske durch Aufbringen eines Maskiermaterials auf die Oberfläche 506-1a des ersten Segments 506-1 und auf die vom Chip 302 wegweisende Oberfläche 304a der mindestens einen Bondinsel 304 und die Oberfläche 302a des Chips 302 und Strukturieren des Maskiermaterials zum Ausbilden der zweiten strukturierten Aufdampfmaske gebildet werden. In einer oder mehreren Ausführungsformen kann das Strukturieren des Maskiermaterials einen lithographischen Prozess (z. B. einen photolithographischen Prozess) umfassen oder aus diesem bestehen. In einer oder mehreren Ausführungsformen kann die zweite strukturierte Aufdampfmaske nach dem Ausbilden des zweiten Segments 506-2 entfernt werden.
Wie oben beschrieben, kann eine Höhe H einer Säule der Mehrzahl von Säulen 306 senkrecht zur Oberfläche 302a des Chips 302 gemessen werden. In einer oder mehreren Ausführungsformen kann eine Höhe H eine Gesamthöhe der Mehrzahl von übereinander angeordneten Segmenten 506-1, 506-2 sein. Zum Beispiel kann das erste Segment 506-1 in 5A eine Höhe H1 und das zweite Segment 506-2 eine Höhe H2 haben. Entsprechend kann die Höhe H der in 5A dargestellten Säule 306 als Summe der Höhe der Mehrzahl von übereinander angeordneten Segmenten 506-1, 506-2 errechnet werden, d. h. H = H1 + H2.
Wie oben beschrieben, kann die Höhe H gröber oder gleich etwa 10 μm, zum Beispiel größer oder gleich etwa 20 μm, zum Beispiel größer oder gleich etwa 30 μm, zum Beispiel größer oder gleich etwa 40 μm sein, zum Beispiel im Bereich von etwa 40 μm bis etwa 100 μm, zum Beispiel im Bereich von etwa 40 μm bis etwa 80 μm, zum Beispiel im Bereich von etwa 40 μm bis etwa 60 μm, zum Beispiel bei etwa 50 μm liegen, obwohl gemäß anderen Ausführungsformen andere Werte möglich sein können.
In einer oder mehreren Ausführungsformen kann jedes Segment der Mehrzahl von Segmenten 506-1, 506-2 eine andere Breite haben. Zum Beispiel kann in 5A das erste Segment 506-1 eine Breite W1 und das zweite Segment 506-2 eine Breite W2 haben.
Wie oben im Zusammenhang mit 3A beschrieben, kann die Breite W einer Säule der Mehrzahl von Säulen 306 als weiteste seitliche Ausdehnung der Säule senkrecht zur Höhe H gemessen werden. In einer oder mehreren Ausführungsformen kann sich die Breite W einer Säule der Mehrzahl von Säulen 306 auf die Breite des breitesten Teils der Säule, d. h. W = W1, beziehen.
In einer oder mehreren Ausführungsformen kann die Breite W einer Säule der Mehrzahl von Säulen 306 im Bereich von etwa 5 μm bis etwa 25 μm, zum Beispiel im Bereich von etwa 8 μm bis etwa 25 μm, zum Beispiel im Bereich von etwa 10 μm bis etwa 25 μm, zum Beispiel im Bereich von etwa 12 μm bis etwa 22 μm, zum Beispiel im Bereich von etwa 12 μm bis etwa 20 μm, zum Beispiel im Bereich von etwa 12 μm bis etwa 18 μm, zum Beispiel im Bereich von etwa 12 μm bis etwa 17 μm, zum Beispiel bei etwa 15 μm liegen, obwohl gemäß anderen Ausführungsformen andere Werte möglich sein können.
Wie oben im Zusammenhang mit 3A beschrieben, kann ein Seitenverhältnis einer Säule der Mehrzahl von Säulen als Verhältnis der Höhe H zur Breite W der Säule, mit anderen Worten als H:W, berechnet werden. Gemäß einer Ausführungsform kann das Seitenverhältnis (H:W) der in 5A dargestellten Säule 306, die eine Mehrzahl von Segmenten 506-1, 506-2 umfasst, größer oder gleich etwa 2, zum Beispiel größer oder gleich etwa 2,5, zum Beispiel größer oder gleich etwa 3, zum Beispiel größer oder gleich etwa 5 betragen, obwohl gemäß anderen Ausführungsformen andere Werte möglich sein können.
In einer oder mehreren Ausführungsformen kann ein Segment einer Säule der Mehrzahl von Säulen 306 mit einer geringeren Breite weiter als ein anderes Segment mit einer größeren Breite vom Chip 302 entfernt angeordnet sein. Zum Beispiel kann das erste in 5A dargestellte Segment 506-1 der Säule 306 eine größere Breite W1 als das zweite Segment 506-2 der mindestens einen Säule 306 haben. Entsprechend kann das zweite Segment 506-2 weiter als das erste Segment 506-1 vom Chip 302 entfernt angeordnet sein.
Eine Wirkung dieser Anordnung kann die Verteilung mindestens einer Querkraft F1 und einer Druckkraft F2 in der Mehrzahl von Säulen 306 sein. Daher kann eine Wirkung der einen oder mehreren Ausführungsformen eine Verringerung der Brüche einer Verbindung zwischen dem Chip 302 und einem chipexternen Anschlussbereich (z. B. einer Bondinsel eines anderen Chips und/oder einer Leiterbahn auf einem Substrat, zum Beispiel einem Substrat eines Chipgehäuses) bestehen. Eine Wirkung der einen oder mehreren Ausführungsformen kann in einer Erhöhung der Zuverlässigkeit einer Verbindung zwischen dem Chip 302 und einem chipexternen Anschlussbereich (z. B. einer Bondinsel eines anderen Chips und/oder einer Leiterbahn auf einem Substrat, zum Beispiel einem Substrat eines Chipgehäuses) bestehen.
5B zeigt eine Querschnittsansicht einer Chipanordnung gemäß verschiedenen Ausführungsformen.
Wie in 5B in Ansicht 501 dargestellt, kann der Chip 302 mindestens eine zwischen dem mindestens einen Paar von angrenzenden Segmenten 506-1, 506-2 der Säule einer Mehrzahl von Säulen 306 ausgebildete Segmentzwischenlage 502 aufweisen (wie in 5B dargestellt).
In einer oder mehreren Ausführungsformen kann die Segmentzwischenlage 502 mit Hilfe eines Abscheidungsverfahrens wie zum Beispiel mindestens einem der folgenden Verfahren ausgebildet sein: einem Beschichtungsverfahren, einem chemischen Gasphasenabscheidungsverfahren (CVD), einem Niederdruck-CVD-Verfahren (LPCVD), einem plasmaunterstützten chemischen Gasabscheidungsverfahren (PECVD), einem chemischen Gasabscheidungsverfahren mit einem Plasma hoher Dichte (HDP-CVD), einem Vakuumaufdampfverfahren (PVD), einem Sputter-Verfahren oder einem anderen geeigneten Abscheidungsverfahren.
In einer oder mehreren Ausführungsformen kann die Segmentzwischenlage 502 ein Metall oder eine Metalllegierung umfassen oder daraus bestehen. In einer oder mehreren Ausführungsformen kann das Metall mindestens ein Metall ausgewählt aus der Gruppe von Metallen bestehend aus: Kupfer, Titan, Wolfram, Aluminium, Chrom und Gold oder eine Legierung sein, die mindestens eines der genannten Metalle enthält.
In einer oder mehreren Ausführungsformen kann die Höhe H einer Säule der Mehrzahl von Säulen 306 eine Dicke der Segmentzwischenlage 502 (wie in 5B dargestellt) aufweisen.
Wie in 5C in Ansicht 503 dargestellt, kann der Chip 302 eine zumindest auf einem Teil der Oberfläche 302a des Chips 302 gebildete Chip-Zwischenlage 310 umfassen. In einer oder mehreren Ausführungsformen kann die Chip-Zwischenlage 310 zwischen dem Chip 302 und der mindestens einen Bondinsel 304 (wie in 5C dargestellt) angeordnet sein. In einer solchen Ausführungsform kann das Ausbilden der mindestens einen Bondinsel 304 auf der Oberfläche 302a des Chips 302 die Ausbildung der mindestens einen Bondinsel 304 auf der Chip-Zwischenlage 310 umfassen.
Wie oben im Zusammenhang mit 3B beschrieben, kann die Chip-Zwischenlage 310 mit Hilfe eines Abscheidungsverfahrens wie zum Beispiel mindestens einem der folgenden Verfahren ausgebildet sein: einem Beschichtungsverfahren, einem chemischen Gasphasenabscheidungsverfahren (CVD), einem Niederdruck-CVD-Verfahren (LPCVD), einem plasmaunterstützten chemischen Gasabscheidungsverfahren (PECVD), einem chemischen Gasabscheidungsverfahren mit einem Plasma hoher Dichte (HDP-CVD), einem Vakuumaufdampfverfahren (PVD), einem Sputter-Verfahren oder einem anderen geeigneten Abscheidungsverfahren.
Wie in 5D in Ansicht 505 dargestellt, kann die Chipanordnung eine zumindest auf einem Teil der vom Chip 302 wegweisenden Oberfläche 304a der mindestens einen Bondinsel 304 ausgebildete Säulenzwischenlage 312 umfassen, in einer oder mehreren Ausführungsformen kann die Säulenzwischenlage 312 zwischen der mindestens einen Bondinsel 304 und der mindestens einen Säule der Mehrzahl von Säulen 306 (wie in 5D) dargestellt angeordnet sein. In einer oder mehreren Ausführungsformen kann die Säulenzwischenlage auf der mindestens einen Bondinsel 304 (z. B. auf mindestens einem Teil der Oberfläche 304a der mindestens einen Bondinsel 304) vor dem Ausbilden der Mehrzahl von Säulen 306 auf der mindestens einen Bondinsel 304 ausgebildet werden.
Wie oben im Zusammenhang mit 3C beschrieben, kann die Säulenzwischenlage 312 mit Hilfe eines Abscheidungsverfahrens wie zum Beispiel mindestens einem der folgenden Verfahren ausgebildet sein: einem Beschichtungsverfahren, einem chemischen Gasphasenabscheidungsverfahren (CVD), einem Niederdruck-CVD-Verfahren (LPCVD), einem plasmaunterstützten chemischen Gasabscheidungsverfahren (PECVD), einem chemischen Gasabscheidungsverfahren mit einem Plasma hoher Dichte (HDP-CVD), einem Vakuumaufdampfverfahren (PVD), einem Sputter-Verfahren oder einem anderen geeigneten Abscheidungsverfahren.
6 zeigt ein Verfahren 600 für die Ausbildung einer Chipanordnung gemäß verschiedenen Ausführungsformen.
In einer oder mehreren Ausführungsformen kann das Verfahren 600 zur Ausbildung der Chipanordnung zum Beispiel zur Ausbildung einer Chipanordnung, die in mindestens einer der 3A bis 3C, 4 und 5A bis 5D dargestellt ist, verwendet werden.
In einer oder mehreren Ausführungsformen kann das Verfahren 600 zur Ausbildung einer Chipanordnung Folgendes umfassen: Bereitstellen eines Chips einschließlich einer Mehrzahl von elektrischen Netzen, wobei jedes elektrische Netz mindestens eine Bondinsel (in 602) aufweist; und Ausbilden einer Mehrzahl von Säulen auf der mindestens einen Bondinsel einer Mehrheit der Mehrzahl von elektrischen Netzen, wobei die Mehrzahl von Säulen für die Verbindung der mindestens einen Bondinsel mit einem chipexternen Anschlussbereich (in 604) konfiguriert ist.
Das Verfahren 600 kann weiterhin die Montage des Chips an dem chipexternen Anschlussbereich umfassen, wobei die Mehrheit der Mehrzahl von elektrischen Netzen eine Mehrheit von Strom- und Signalnetzen des Chips umfassen kann und wobei die Mehrzahl von Säulen eine Verbindung zwischen dem Chip und dem chipexternen Anschlussbereich (in 606) herstellen kann. Mit anderen Worten, die elektrischen Netze können Strom- und Signalnetze des Chips umfassen.
Es ist anzumerken, dass vor der Montage des Chips am chipexternen Anschlussbereich (in 606) und nach dem Ausbilden der Mehrzahl von Säulen (in 604) ein optischer Test und/oder eine optische Prüfung durchgeführt werden kann, z. B. um zu gewährleisten, dass Säulen einer gewünschten Abmessung auf der mindestens einen Bondinsel der Mehrheit der Mehrzahl von elektrischen Netzen ausgebildet werden.
7 zeigt ein Verfahren 700 für die Ausbildung einer Chipanordnung gemäß verschiedenen Ausführungsformen.
In einer oder mehreren Ausführungsformen kann das Verfahren 700 zur Ausbildung der Chipanordnung, zum Beispiel zur Ausbildung einer Chipanordnung verwendet werden, die in mindestens einer der 3A bis 3C, 4 und 5A bis 5D dargestellt ist.
In einer oder mehreren Ausführungsformen kann das Verfahren 700 zur Ausbildung einer Chipanordnung Folgendes umfassen: Bereitstellen eines Chips einschließlich mindestens einer Bondinsel (in 702); und Ausbilden einer Mehrzahl von Säulen auf der zumindest einen Bondinsel, wobei die Mehrzahl von Säulen für die Verbindung der mindestens einen Bondinsel mit einem chipexternen Anschlussbereich konfiguriert sein kann, und wobei ein Verhältnis der Höhe einer Säule der Mehrzahl von Säulen zu einer Breite der weitesten seitlichen Ausdehnung der Säule der Mehrzahl von Säulen größer oder gleich etwa 2 sein kann (in 704).
8 zeigt eine Querschnittsansicht 800 einer Chipanordnung gemäß verschiedenen Ausführungsformen.
Die Bezugszeiehen in 8, die die gleichen sind wie in 3A bis 3C, bezeichnen die gleichen oder ähnliche Elemente wie in 3A bis 3C. Somit werden diese Elemente hier nicht nochmals im Detail beschrieben; es wird auf die vorstehende Beschreibung verwiesen. Unterschiede zwischen 8 und 3A bis 3C werden im Folgenden beschrieben.
Wie in 8 dargestellt, kann eine Chipanordnung einen Chip 302, der mindestens eine Bondinsel 304 und eine Mehrzahl von auf der mindestens einen Bondinsel 304 ausgebildeten Säulen 306 aufweist; einen chipexternen Anschlussbereich 828, der mindestens eine auf der vom Chip 302 wegweisenden Oberfläche 828b des chipexternen Anschlussbereichs 828 ausgebildete Leiterbahn 832 aufweist; und eine Mehrzahl von auf der mindestens einen Leiterbahn 832 ausgebildeten leitenden Verbindungen 837 umfassen.
Der in 8 dargestellte chipexterne Anschlussbereich 828 kann zum Beispiel mit dem in 2 dargestellten chipexternen Anschlussbereich 228 gleichgesetzt werden. Auf gleiche Weise kann die in 8 dargestellte mindestens eine Leiterbahn 832 zum Beispiel mit der in 2 dargestellten mindestens einen Leiterbahn 232 gleichgesetzt werden. Gleichermaßen kann die Mehrzahl der in 8 dargestellten an leitenden Verbindungen 834 zum Beispiel mit der Mehrzahl der in 2 dargestellten an leitenden Verbindungen 234 gleichgesetzt werden. Die mindestens eine Leiterbahn 832 kann (z. B. mit Hilfe von mindestens einem Kontaktloch 804) mit einer auf der zum Chip 302 weisenden Oberfläche 828a des chipexternen Anschlussbereichs 828 ausgebildeten Leiterbahn 802 verbunden werden, wie dies in 8 dargestellt ist.
Wie oben beschrieben, kann sich eine Höhe H einer Säule der Mehrzahl von Säulen 306 auf eine effektive Höhe einer Verbindung zwischen dem Chip 302 und einem chipexternen Anschlussbereich 828 beziehen. Zum Beispiel kann die effektive Höhe H die Summe aus der Höhe H1 einer auf dem Chip 302 ausgebildeten Säule 306 und der Höhe H2 einer auf dem chipexternen Anschlussbereich ausgebildeten Verbindung (z. B. einer Säule) sein. Beispiel: H = H1 + H2. Mit anderen Worten, die effektive Höhe H einer Säule der Mehrzahl von Säulen 306 kann durch Einführung einer Verbindung 830 (z. B. einer Säule) auf einer Leiterbahn 802 (z. B. einer Absatzfläche, z. B. einer freiliegenden Absatzfläche) der chipexternen Anschlussregion 828 erreicht oder vergrößert werden. Bei manchen Beispielen kann die effektive Höhe H einer auf dem Chip 302 ausgebildeten Säule 306 eine Höhe Hx einer Verbindung (z. B. einer Lötverbindung) umfassen, die zum Beispiel zwischen der auf dem Chip 302 ausgebildeten Säule 306 und der Verbindung 830 (z. B. Säule) auf dem chipexternen Anschlussbereich angeordnet ist. Beispiel: H = H1 + H1 + Hx. Entsprechend kann ein Verhältnis eines Wertes zu einer Höhe H einer Säule der Mehrzahl von Säulen 306 unter Verwendung der effektiven Höhe H einer Verbindung zwischen dem Chip 302 und einem chipexternen Anschlussbereich 828 berechnet werden, d. h. H = H1 + H2 oder H = H1 + H1 + Hx. In einer oder mehreren Ausführungsformen kann die effektive Höhe H einer Verbindung zwischen dem Chip 302 und einem chipexternen Anschlussbereich 828 größer oder gleich etwa 30 μm, zum Beispiel größer oder gleich etwa 40 μm, zum Beispiel größer oder gleich etwa 60 μm, zum Beispiel größer oder gleich etwa 80 μm, zum Beispiel größer oder gleich etwa 90 mm, zum Beispiel etwa 100 μm betragen.
In einer oder mehreren Ausführungsformen kann die Mehrzahl von leitenden Verbindungen 834 mindestens eine Verbindung ausgewählt aus einer Gruppe von Verbindungen bestehend aus: einer Lotkugel, einer Säule (z. B. einer beschichteten Säule), einem Hügel (z. B. einem Kontakthügel), einer Drahtbondung, und einer Spur von leitfähigem Klebstoff umfassen, obwohl weitere Verbindungen gemäß anderen Ausführungsformen ebenfalls möglich sein können. Mehrere Verfahren können eine entweder auf die Säule, den chipexternen Anschlussbereich oder auf beide Seiten der Verbindung aufgebrachte Lötmittelabscheidung verwenden.
In einer oder mehreren Ausführungsformen kann eine Ausgestaltung mindestens einer Leiterbahn 832 und einer leitenden Verbindung der Mehrzahl von leitenden Verbindungen 834 einer Ausgestaltung der mindestens einen Bondinsel 304 bzw. mindestens einer Säule der Mehrzahl von Säulen 306 gleichen. Entsprechend können die von den in 3A bis 3C, 4 und 5A bis 5D dargestellten Ausführungsformen gleichermaßen für die in 8 dargestellte Ausführungsform gelten.
Gemäß einer oder mehreren Ausführungsformen kann eine Chipanordnung bereitgestellt werden. In einer oder mehreren Ausführungsformen kann die Chipanordnung einen Chip, der mindestens eine Bondinsel aufweist; und eine Mehrzahl von auf der mindestens einen Bondinsel ausgebildeten Säulen. umfassen, wobei die Mehrzahl von Säulen für die Verbindung der mindestens einen Bondinsel mit einem chipexternen Anschlussbereich konfiguriert ist.
In einer oder mehreren Ausführungsformen kann die mindestens eine Bondinsel einen Ein-/Ausgabeanschluss umfassen.
In einer oder mehreren Ausführungsformen kann die mindestens eine Bondinsel eine Ein-/Ausgabesignalleitung umfassen.
In einer oder mehreren Ausführungsformen kann der Chip einen Chip mit einer hohen Stiftanzahl umfassen oder ein solcher Chip sein.
In einer oder mehreren Ausführungsformen kann ein Verhältnis einer Höhe von mindestens einer Säule der Mehrzahl von Säulen zu einer Breite der weitesten seitlichen Ausdehnung der mindestens einen Säule größer oder gleich etwa 2 sein.
In einer oder mehreren Ausführungsformen kann eine Breite der weitesten seitlichen Ausdehnung der mindestens einen Säule der Mehrzahl von Säulen im Bereich von etwa 5 μm bis etwa 25 μm liegen.
In einer oder mehreren Ausführungsformen kann eine Höhe der mindestens einen Säule der Mehrzahl von Säulen größer oder gleich etwa 10 μm sein.
In einer oder mehreren Ausführungsformen kann eine Dicke der der mindestens einen Bondinsel im Bereich von etwa 3 μm bis etwa 8 μm liegen.
In einer oder mehreren Ausführungsformen kann ein Verhältnis einer Dicke der mindestens einen Bondinsel zu einer Breite der weitesten seitlichen Ausdehnung der mindestens einen Säule der Mehrzahl von Säulen größer oder gleich etwa 0,2 sein.
In einer oder mehreren Ausführungsformen kann mindestens eine Säule der Mehrzahl von Säulen eine Mehrzahl von übereinander angeordneten Segmenten umfassen, wobei jedes Segment der Mehrzahl von Segmenten eine andere Breite haben kann.
In einer oder mehreren Ausführungsformen kann ein Segment der mindestens einen Säule mit einer geringeren Breite weiter als ein anderes Segment mit einer größeren Breite vom Chip entfernt angeordnet sein.
In einer oder mehreren Ausführungsformen kann die mindestens eine Säule weiterhin eine zwischen dem mindestens einen Paar von Segmenten der mindestens einen Säule ausgebildete Segmentzwischenlage umfassen.
In einer oder mehreren Ausführungsformen kann der Chip weiterhin eine auf einer Oberfläche des Chips ausgebildete Chip-Zwischenlage umfassen, wobei die Oberfläche des Chips so konfiguriert sein kann, dass sie zum chipexternen Anschlussbereich weist und wobei die Chip-Zwischenlage zwischen dem Chip und der mindestens einen Bondinsel angeordnet ist.
In einer oder mehreren Ausführungsformen kann die Chipanordnung weiterhin eine auf mindestens einem Teil einer von dem Chip wegweisenden Oberfläche der mindestens einen Bondinsel ausgebildete Säulenzwischenlage umfassen, wobei die Säulenzwischenlage zwischen der mindestens einen Bondinsel und mindestens einer Säule der Mehrzahl von Säulen angeordnet ist.
In einer oder mehreren Ausführungsformen kann der Chip eine Mehrzahl von Bondinseln umfassen, wobei die Mehrzahl von Säulen auf der Mehrzahl von Bondinseln ausgebildet sein kann.
In einer oder mehreren Ausführungsformen kann die Mehrzahl von Bondinseln eine erste Gruppe von Bondinseln und eine zweite Gruppe von Bondinseln umfassen, wobei die erste Gruppe von Bondinseln mindestens eine für das Übertragen eines Ein-/Ausgabesignals konfigurierte Bondinsel und wobei die zweite Gruppe von Bondinseln mindestens eine für das Übertragen eines weiteren Ein-/Ausgabesignals konfigurierte Bondinsel umfassen kann.
In einer oder mehreren Ausführungsformen kann ein Rastermaß zwischen einer Bondinsel der ersten Gruppe und einer Bondinsel der zweiten Gruppe größer oder gleich etwa 40 μm sein.
In einer oder mehreren Ausführungsformen kann die erste Gruppe von Bondinseln weiterhin eine Mehrzahl von Bondinseln umfassen.
In einer oder mehreren Ausführungsformen kann ein Rastermaß zwischen einer Bondinsel der ersten Gruppe und einer anderen Bondinsel der ersten Gruppe kleiner oder gleich etwa 50 μm sein.
In einer oder mehreren Ausführungsformen kann die Chipanordnung weiterhin einen chipexternen Anschlussbereich, der mindestens eine auf einer vom Chip wegweisenden Oberfläche des chipexternen Anschlussbereiches ausgebildete Leiterbahn umfasst; und eine Mehrzahl von auf der mindestens einen Leiterbahn ausgebildeten leitenden Verbindungen umfassen.
In einer oder mehreren Ausführungsformen kann die Mehrzahl von leitenden Verbindungen mindestens eine Verbindung ausgewählt aus einer Gruppe von Verbindungen bestehend aus: einer Lotkugel, einer Säule, einem Hügel, einer Drahtbondung, und einer Spur von leitfähigem Klebstoff umfassen.
In einer oder mehreren Ausführungsformen kann ein Verhältnis einer Höhe von mindestens einer leitenden Verbindung der Mehrzahl von leitenden Verbindungen zu einer Breite der weitesten seitlichen Ausdehnung der mindestens einen leitenden Verbindung größer oder gleich etwa 2 sein.
In einer oder mehreren Ausführungsformen kann ein Verhältnis einer Dicke der mindestens einen Leiterbahn zur Breite der weitesten seitlichen Ausdehnung mindestens einer leitenden Verbindung der Mehrzahl von leitenden Verbindungen größer oder gleich etwa 0,2 sein.
Gemäß einer oder mehreren Ausführungsformen kann eine Chipanordnung bereitgestellt werden. In einer oder mehreren Ausführungsformen kann die Chipanordnung einen Chip, der mindestens einen Ein-/Ausgabeanschluss aufweist; und eine Mehrzahl von auf dem mindestens einen Ein-/Ausgabeanschluss ausgebildeten Säulen umfassen, wobei die Mehrzahl von Säulen für die Verbindung des mindestens einen Ein-/Ausgabeanschlusses mit einem chipexternen Anschlussbereich konfiguriert ist.
In einer oder mehreren Ausführungsformen kann ein Verhältnis einer Höhe mindestens einer Säule der Mehrzahl von Säulen zu einer Breite der weitesten seitlichen Ausdehnung der Säule der Mehrzahl von Säulen größer oder gleich etwa 2 sein.
In einer oder mehreren Ausführungsformen kann ein Verhältnis einer Dicke des mindestens einen Ein-/Ausgabeanschlusses zu einer Breite der weitesten seitlichen Ausdehnung der Säule der Mehrzahl von Säulen größer oder gleich etwa 0,2 sein.
Gemäß einer oder mehreren Ausführungsformen kann ein Verfahren zur Ausbildung einer Chipanordnung bereitgestellt werden. In einer oder mehreren Ausführungsformen kann das Verfahren Folgendes umfassen: Bereitstellen eines Chips, der mindestens eine Bondinsel aufweist; und Ausbilden einer Mehrzahl von Säulen auf der mindestens einen Bondinsel, wobei die Mehrzahl von Säulen für die Verbindung der mindestens einen Bondinsel mit einem chipexternen Anschlussbereich konfiguriert sein kann.
Gemäß einer oder mehreren Ausführungsformen kann ein Verfahren zur Ausbildung einer Chipanordnung bereitgestellt werden. In einer oder mehreren Ausführungsformen kann das Verfahren Folgendes umfassen: Bereitstellen eines Chips, der mindestens eine Bondinsel aufweist; und Ausbilden einer Mehrzahl von Säulen auf der mindestens einen Bondinsel, wobei die Mehrzahl von Säulen für die Verbindung der mindestens einen Bondinsel mit einem chipexternen Anschlussbereich konfiguriert sein kann, und wobei ein Verhältnis einer Höhe einer Säule der Mehrzahl von Säulen zu einer Breite der weitesten seitlichen Ausdehnung der Säule der Mehrzahl von Säulen größer oder gleich etwa 2 sein kann.
Verschiedene im Zusammenhang mit einer der hierin beschriebenen Chipanordnungen und Verfahren beschriebene Beispiele und Aspekte können analog für andere hierin beschriebene Chipanordnungen und Verfahren gültig sein.
Während verschiedene Aspekte dieser Offenlegung insbesondere unter Bezugnahme auf diese Aspekte dieser Offenlegung dargestellt und beschrieben wurden, sollte dem Fachmann klar sein, dass darin verschiedene Änderungen an der Form und an Details vorgenommen werden können, ohne vom Geist und Umfang der Offenlegung, wie sie in den angehängten Ansprüchen definiert ist, abzuweichen. Der Umfang der Offenlegung wird somit durch die angefügten Ansprüche angegeben, wobei sämtliche Änderungen im Sinne und innerhalb des Gleichwertigkeitsbereichs der Ansprüche darin eingeschlossen sein sollen.

Claims

Chipanordnung, aufweisend: einen Chip, der eine Mehrzahl von elektrischen Netzen aufweist, wobei jedes elektrische Netz mindestens eine Bondinsel umfasst; und eine Mehrzahl von Säulen, die auf der mindestens einen Bondinsel einer Mehrheit der Mehrzahl von elektrischen Netzen ausgebildet sind, wobei die Mehrzahl von Säulen für die Verbindung der mindestens einen Bondinsel der Mehrheit der Mehrzahl von elektrischen Netzen mit einem chipexternen Anschlussbereich konfiguriert ist.
Chipanordnung nach Anspruch 1, wobei die Mehrzahl von elektrischen Netzen ein Eingangs- oder Ausgangsnetz und ein Versorgungsnetz umfasst.
Chipanordnung nach Anspruch 1 oder 2, wobei der Chip einen Chip mit hoher Stiftanzahl umfasst, der eine Mehrzahl von Stiften aufweist, wobei die Mehrzahl von Stiften eine Mehrzahl von digitalen oder analogen Signalstiften umfasst und wobei der Chip mit hoher Stiftanzahl mindestens ein Versorgungsnetz umfasst.
Chipanordnung nach einem der Ansprüche 1 bis 3, wobei ein Verhältnis einer Höhe von mindestens einer Säule der Mehrzahl von Säulen zu einer Breite einer weitesten seitlichen Ausdehnung der mindestens einen Säule größer oder gleich etwa 2 ist.
Chipanordnung nach einem der Ansprüche 1 bis 4, wobei eine Breite einer weitesten seitlichen Ausdehnung der mindestens einen Säule der Mehrzahl von Säulen im Bereich von etwa 5 μm bis etwa 25 μm liegt.
Chipanordnung nach einem der Ansprüche 1 bis 5, wobei eine Höhe mindestens einer Säule der Mehrzahl von Säulen größer oder gleich etwa 10 μm ist.
Chipanordnung nach einem der Ansprüche 1 bis 6, wobei eine Dicke der mindestens einen Bondinsel im Bereich von etwa 3 μm bis etwa 8 μm liegt.
Chipanordnung nach einem der Ansprüche 1 bis 7, wobei ein Verhältnis einer Dicke der mindestens einen Bondinsel zu einer Breite einer weitesten seitlichen Ausdehnung mindestens einer Säule der Mehrzahl von Säulen größer oder gleich etwa 0,2 ist.
Chipanordnung nach einem der Ansprüche 1 bis 8, wobei mindestens eine Säule der Mehrzahl von Säulen eine Mehrzahl von übereinander angeordneten Segmenten umfasst, wobei jedes Segment der Mehrzahl von Segmenten eine andere Breite hat; wobei vorzugsweise ein Segment der mindestens einen Säule mit einer geringeren Breite weiter als ein anderes Segment mit einer größeren Breite vom Chip entfernt angeordnet ist; und/oder wobei vorzugsweise die mindestens eine Säule weiterhin eine zwischen dem mindestens einen Paar von angrenzenden Segmenten der mindestens einen Säule ausgebildete Segmentzwischenlage umfasst.
Chipanordnung nach einem der Ansprüche 1 bis 9, wobei der Chip Folgendes aufweist: eine Mehrzahl von Bondinseln, wobei die Mehrzahl von Säulen auf der Mehrzahl von Bondinseln ausgebildet ist und wobei der chipexterne Anschlussbereich ein anderer Chip ist.
Chipanordnung nach Anspruch 10, wobei die Mehrzahl von Bondinseln eine erste Gruppe von Bondinseln und eine zweite Gruppe von Bondinseln umfasst, wobei die erste Gruppe von Bondinseln mindestens eine für das Übertragen eines Ein-/Ausgabesignals konfigurierte Bondinsel und wobei die zweite Gruppe von Bondinseln mindestens eine für das Übertragen eines weiteren Ein-/Ausgabesignals konfigurierte Bondinsel umfasst; wobei vorzugsweise ein Rastermaß zwischen einer Bondinsel der ersten Gruppe und einer Bondinsel der zweiten Gruppe größer oder gleich etwa 40 μm ist.
Chipanordnung nach Anspruch 11, wobei die erste Gruppe von Bondinseln weiterhin eine Mehrzahl von Bondinseln umfasst.
Chipanordnung nach Anspruch 11 oder 12, wobei ein Rastermaß zwischen einer Bondinsel der ersten Gruppe und einer anderen Bondinsel der ersten Gruppe kleiner oder gleich etwa 50 μm ist.
Chipanordnung nach einem der Ansprüche 1 bis 13, weiterhin aufweisend: einen chipexternen Anschlussbereich, der mindestens eine auf einer vom Chip wegweisenden Oberfläche des chipexternen Anschlussbereiches ausgebildete Leiterbahn umfasst; und eine Mehrzahl von auf der mindestens einen Leiterbahn ausgebildeten leitenden Verbindungen; wobei vorzgusweise die Mehrzahl von leitenden Verbindungen mindestens eine Verbindung ausgewählt aus einer Gruppe von Verbindungen bestehend aus: einer Lotkugel, einer Säule, einem Hügel, einer Drahtbondung, und einer Spur von leitfähigem Klebstoff umfasst.
Chipanordnung nach Anspruch 14, wobei ein Verhältnis einer Höhe einer mindestens einen leitfähigen Verbindung der Mehrzahl von leitfähigen Verbindungen zu einer Breite einer weitesten seitlichen Ausdehnung der mindestens einen leitfähigen Verbindung größer oder gleich etwa 2 ist.
Chipanordnung nach Anspruch 14 oder 15, wobei ein Verhältnis einer Dicke der mindestens einen Leiterbahn zu einer Breite einer weitesten seitlichen Ausdehnung mindestens einer leitenden Verbindung der Mehrzahl von leitenden Verbindungen größer oder gleich etwa 0,2 ist.
Chipanordnung, aufweisend: einen Chip, der mindestens einen Ein-/Ausgabeanschluss aufweist; und eine Mehrzahl von auf dem mindestens einen Ein-/Ausgabeanschluss ausgebildeten Säulen, wobei die Mehrzahl von Säulen für die Verbindung des mindestens einen Ein-/Ausgabeanschlusses mit einem chipexternen Anschlussbereich konfiguriert ist.
Chipanordnung nach Anspruch 17, wobei ein Verhältnis einer Höhe einer Säule der Mehrzahl von Säulen zu einer Breite einer weitesten seitlichen Ausdehnung der Säule der Mehrzahl von Säulen größer oder gleich etwa 2 ist; wobei vorzugsweise ein Verhältnis einer Dicke des mindestens einen Ein-/Ausgabeanschlusses zu einer Breite der weitesten seitlichen Ausdehnung der Säule der Mehrzahl von Säulen größer oder gleich etwa 0,2 ist.
Chipanordnung, aufweisend: einen Chip, der eine Mehrzahl von elektrischen Netzen aufweist, wobei jedes elektrische Netz mindestens eine Bondinsel umfasst; eine Mehrzahl von Säulen, die auf der mindestens einen Bondinsel einer Mehrheit der Mehrzahl von elektrischen Netzen ausgebildet sind, wobei ein Verhältnis einer Dicke der mindestens einen Bondinsel zu einer Breite einer weitesten seitlichen Ausdehnung mindestens einer Säule der Mehrzahl von Säulen größer oder gleich etwa 0,2 und wobei ein Verhältnis einer Höhe der mindestens einen Säule der Mehrzahl von Säulen zu einer Breite einer weitesten seitlichen Ausdehnung der mindestens einen Säule größer oder gleich etwa 2 ist.
Chipanordnung, aufweisend: einen Chip, der eine Mehrzahl von elektrischen Netzen aufweist, wobei jedes elektrische Netz mindestens eine Bondinsel umfasst; mindestens eine auf der mindestens einen Bondinsel ausgebildete Säule; und einen chipexternen Anschlussbereich, der eine elektrisch mit der mindestens einen Säule verbundene Kontaktinsel aufweist, wobei ein Verhältnis einer Gesamthöhe der mindestens einen Säule des Chips und der Kontaktinsel des chipexternen Anschlussbereichs zum kleineren Wert der Breite der mindestens einen Säule und der Breite der Kontaktinsel größer oder gleich etwa 2,5 ist.
Chipanordnung nach Anspruch 20, wobei eine Mehrzahl von Säulen auf der mindestens einen Bondinsel ausgebildet ist, wobei der chipexterne Anschlussbereich eine Mehrzahl von Kontaktinseln aufweist, und wobei eine Mehrheit der Mehrzahl von Kontaktinseln mit der Mehrzahl von Säulen elektrisch verbunden ist.
Chipanordnung nach Anspruch 20 oder 21, wobei ein Verhältnis einer Höhe der Kontaktinsel zu einer Breite der Kontaktinsel größer oder gleich etwa 1 ist.
Chipanordnung nach einen der Ansprüche 20 bis 22, wobei der chipexterne Anschlussbereich mindestens Teil eines anderen Chips ist.
Chipanordnung nach einem der Ansprüche 20 bis 23, wobei der chipexterne Anschlussbereich ein Träger oder Interposer ist, der Glas oder ein Halbleitermaterial aufweist.
Verfahren zur Ausbildung einer Chipanordnung, aufweisend: Bereitstellen eines Chips, der eine Mehrzahl von elektrischen Netzen aufweist, wobei jedes elektrische Netz mindestens eine Bondinsel umfasst; und Ausbilden einer Mehrzahl von Säulen auf der mindestens einen Bondinsel einer Mehrheit der Mehrzahl von elektrischen Netzen, wobei die Mehrzahl von Säulen der Mehrheit der Mehrzahl von elektrischen Netzen für die Verbindung der mindestens einen Bondinsel mit einem chipexternen Anschlussbereich konfiguriert ist.
Verfahren zur Ausbildung einer Chipanordnung, aufweisend: Bereitstellen eines Chips, der mindestens eine Bondinsel aufweist; und Ausbilden einer Mehrzahl von Säulen auf der zumindest einen Bondinsel, wobei die Mehrzahl von Säulen für die Verbindung der mindestens einen Bondinsel mit einem chipexternen Anschlussbereich konfiguriert ist, und wobei ein Verhältnis einer Höhe einer Säule der Mehrzahl von Säulen zu einer Breite einer weitesten seitlichen Ausdehnung der Säule der Mehrzahl von Säulen größer oder gleich etwa 2 ist.