DE102014103432B4 - Halbleitergehäuse mit oberseitiger Isolierschicht und Verfahren zur Fertigung desselben - Google Patents

Halbleitergehäuse mit oberseitiger Isolierschicht und Verfahren zur Fertigung desselben Download PDF

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Fabio Brucchi
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Abstract

Halbleitergehäuse (10), das Folgendes umfasst:eine Basis (12);einen an der Basis (12) befestigten Chip (14);einen seitlich von der Basis (12) und von dem Halbleiterchip (14) angeordneten Anschluss (18);ein den Anschluss (18) mit dem Chip (14) elektrisch verbindendes Verbindungsstück (20);eine Pressmasse (22), die den Chip (14), das Verbindungsstück (20), mindestens einen Teil der Basis (12) und einen Teil des Anschlusses (18) verkappt, sodass sich der Anschluss (18) von der Pressmasse (22) seitlich nach außen erstreckt; undeine von der Pressmasse (22) getrennte und an einer Oberfläche der Pressmasse (22) über dem Verbindungsstück (20) befestigte Elektroisolierschicht (26), wobei die Elektroisolierschicht (26) nur die gesamte obere Oberfläche der Pressmasse (22) bedeckt und die der Oberfläche der Pressmasse (22) entgegengesetzte Oberfläche (32) der Elektroisolierschicht (26) kleiner ist als die der Oberfläche der Pressmasse (22) zugewandte Oberfläche der Elektroisolierschicht (26), wobei die Elektroisolierschicht (26) eine feste, definierte Dicke (28) aufweist, sodass das Gehäuse eine garantierte minimale Beabstandung (30) zwischen einer Spitze (36) des Verbindungsstücks (20) und einer Oberfläche (32) der Elektroisolierschicht (26), die vom Verbindungsstück (20) abgewandt ist, aufweist, wobeidas Material der Elektroisolierschicht (26)- A1N und/oder Al2O3 und/oder BeO und/oder BN und/oder Si3N4 und/oder SiO2, oder- Muskovitglimmer und/oder Phlogopitglimmer, oder- entweder ein siliziumbasiertes glasfaserverstärktes Material oder ein siliziumbasiertes polyimidverstärktes Material umfasst, und wobei das die Elektroisolierschicht (26) enthaltende Gehäuse (10) Abmessungen aufweist, die einer Industriegehäusenorm entsprechen.

Description

  • GEBIET DER TECHNIK
  • Die vorliegende Anmeldung betrifft Halbleitergehäuse, insbesondere Gehäuse, die für Hochleistungsanwendungen genutzt werden.
  • ALLGEMEINER STAND DER TECHNIK
  • Diskrete Leistungshalbleiter wie MOSFETs (Metalloxid-Halbleiter-Feldeffekttransistoren) werden bei Hochspannungen betrieben und können beträchtliche Verluste in Form von Wärme erzeugen. Folglich erfordern Gehäuse, in denen Leistungshalbleiter untergebracht sind, Abkühlung und müssen Industriesicherheits- und -isolationsspezifikationen erfüllen, etwa diejenigen, die von UL-Normen im Zusammenhang mit Halbleitergehäusen vorgegeben werden. Um einen Normalbetrieb sicherzustellen, Sicherheit zu gewähren und Isolationsanforderungen zu erfüllen, sollte hinreichende Abkühlung durch Mittel wie eine Wärmesenke bereitgestellt werden, und Gehäuse sollten minimale Kriechstrecken-, Luftstrecken- und Isolationsabstandsanforderungen zwischen Hochspannungen, die an den Gehäuseanschlüssen auftreten können, und der Niederspannung oder dem Erdpotenzial erfüllen, die bzw. das an der Wärmesenke, dem Gehäusemontiermechanismus und/oder der Struktur, an der das Gehäuse montiert ist, bereitgestellt ist.
  • US 4 965 642 A zeigt ein TO-220-Halbleiterbauelement mit einem Verkapselungsmaterial, in welches an einer Oberfläche einen Einsatz aus einem laserbeschriftbaren harzhaltigen Material aufweist.
  • JP S58-182 854 A beschreibt den Zusammenbau eines Halbleiterbauelements, bei welchem eine dünne Isolierschicht auf ein noch nicht ausgehärtetes Verkapselungsmaterial aufgebracht wird, so dass sich mit Hilfe der Kapillarwirkung eine einheitlich dicke Verkapselungsschicht bilden kann.
  • DE 101 42 472 A1 offenbart ein elektronisches Hochspannungs- und Leistungsbauteil mit seitlichen Außenkontakten und einer die Kontakte teilweise umgebenden Hochspannungs- und Kriechstromschutzschicht auf organokeramischer Basis.
  • DE 19 88 678 U gibt eine durch Tauchen hergestellte Lackumhüllung für elektrische Bauelemente an, wobei die Umhüllung anorganische Füllstoffe wie beispielsweise TiO2, Quarzmehl, oder Glimmer enthalten kann.
  • DE 10 2004 043 258 A1 beschreibt eine Halbleiteranordnung mit einer zwischen einer Wärmesenke und einem Kühlblock angeordneten elektrisch isolierenden Platte, welche die Wärmesenke und den Kühlblock thermisch koppelt.
  • JP 2008 - 41 752 A zeigt ein Halbleitermodul mit seitlichen Anschlüssen und DCB-Platten an beiden Hauptoberflächen.
  • US 2002 / 0 063 326 A1 offenbart ein Elektronikmodul mit einem vorzugsweise metallischen Deckel an, welcher die beinhalteten Komponenten an der von den elektrischen Anschlüssen abgewandten Oberfläche sowie allen Seitenflächen abdeckt und der Wärmeableitung dient.
  • DE 10 2013 104 952 A1 gibt ein Halbleiterpackage an, welches mit einem epoxidbasierten Kapselungsmaterial umhüllt ist, wobei das Kapselungsmaterial elektrisch isolierende Füllstoffe wie beispielsweise Glas, mineralische Partikel oder organische Partikel beinhaltet.
  • JP S57- 60 857 A beschreibt ein Verfahren zur Herstellung von Halbleiterpackages, bei dem eine zur späteren Beschriftung dienende elektrisch isolierende Platte zusammen mit dem Halbleiterelement in eine Gussform eingelegt und verkapselt wird.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • Gemäß einer Ausführungsform eines Halbleitergehäuses umfasst das Gehäuse eine Basis, einen an der Basis befestigten Chip, einen Anschluss, ein den Anschluss mit dem Chip elektrisch verbindendes Verbindungsstück, eine Pressmasse, die den Chip, das Verbindungsstück, mindestens einen Teil der Basis und einen Teil des Anschlusses verkappt, sodass sich der Anschluss von der Pressmasse nach außen erstreckt. Das Halbleitergehäuse umfasst weiter eine von der Pressmasse getrennte und an einer Oberfläche der Pressmasse über dem Verbindungsstück befestigte Elektroisolierschicht. Die Elektroisolierschicht weist eine feste, definierte Dicke auf, sodass das Gehäuse eine garantierte minimale Beabstandung zwischen einer Spitze des Verbindungsstücks und einer Oberfläche der Elektroisolierschicht, die vom Verbindungsstück abgewandt ist, aufweist.
  • Gemäß einer Ausführungsform einer Halbleiterbauelementanordnung umfasst die Anordnung ein Substrat und ein Halbleitergehäuse. Das Gehäuse enthält eine Basis, einen an der Basis befestigten Chip, einen Anschluss, ein den Anschluss mit dem Chip elektrisch verbindendes Verbindungsstück, eine Pressmasse, die den Chip, das Verbindungsstück, mindestens einen Teil der Basis und einen Teil des Anschlusses verkappt, sodass sich der Anschluss von der Pressmasse nach außen erstreckt. Das Gehäuse enthält eine von der Pressmasse getrennte und an einer Oberfläche der Pressmasse über dem Verbindungsstück befestigte Elektroisolierschicht. Die Halbleiterbauelementanordnung umfasst weiter eine Klemme, die gegen die Elektroisolierschicht drückt, um das Gehäuse gegen das Substrat zu drängen, wenn die Klemme mit dem Substrat in Eingriff steht. Die Elektroisolierschicht weist eine feste, definierte Dicke auf, sodass die Halbleiterbauelementanordnung eine garantierte minimale Beabstandung zwischen einer Spitze des Verbindungsstücks und dort, wo die Klemme gegen die Elektroisolierschicht drückt, aufweist.
  • Gemäß einer Ausführungsform eines Verfahrens zum Fertigen eines Halbleitergehäuses umfasst das Verfahren Folgendes: Bereitstellen eines Halbleitergehäuses, das eine Basis, einen an der Basis befestigten Chip, einen Anschluss, ein den Anschluss mit dem Chip elektrisch verbindendes Verbindungsstück, eine Pressmasse, die den Chip, das Verbindungsstück, mindestens einen Teil der Basis und einen Teil des Anschlusses verkappt, sodass sich der Anschluss von der Pressmasse nach außen erstreckt, enthält; und Befestigen einer Elektroisolierschicht an einer Oberfläche der Pressmasse über dem Verbindungsstück, wobei die Elektroisolierschicht eine feste, definierte Dicke aufweist, sodass das Gehäuse eine garantierte minimale Beabstandung zwischen einer Spitze des Verbindungsstücks und einer Oberfläche der Elektroisolierschicht, die vom Verbindungsstück abgewandt ist, aufweist.
  • Der Fachmann wird beim Lesen der folgenden ausführlichen Beschreibung und beim Betrachten der beiliegenden Zeichnungen zusätzliche Merkmale und Vorteile erkennen.
  • Figurenliste
  • Die Elemente der Zeichnungen sind relativ zueinander nicht zwingend maßstabgetreu. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile. Die Merkmale der verschiedenen veranschaulichten Ausführungsformen können kombiniert werden, es sei denn, sie schließen einander aus. Ausführungsformen sind in den Zeichnungen abgebildet und werden in der Beschreibung, die folgt, ausführlich beschrieben.
    • 1 veranschaulicht eine Schnittseitenansicht eines Halbleitergehäuses.
    • 2 veranschaulicht eine vergrößerte Schnittseitenansicht eines Teils des Halbleitergehäuses von 1.
    • 3 veranschaulicht eine perspektivische Ansicht einer Halbleiterbauelementanordnung.
    • Die 4A-4C veranschaulichen ein Verfahren zum Fertigen eines Halbleitergehäuses.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Unter Bezugnahme auf 1 und 2 veranschaulicht 1 eine Schnittseitenansicht einer Ausführungsform eines Halbleitergehäuses 10, und 2 veranschaulicht eine vergrößerte Schnittseitenansicht eines Teils des in 1 veranschaulichten Gehäuses 10. Die in 2 veranschaulichte Teilansicht des Gehäuses 10 wird von der gestrichelten Umrisslinie mit dem Bezugszeichen 34 in 1 dargestellt.
  • In der veranschaulichten Ausführungsform ist das Gehäuse 10 ein Gehäuse vom Typ TO-220. In anderen Ausführungsformen kann das Gehäuse 10 andere geeignete Typen von Durchkontakt- oder Oberflächenmontagegehäusen sein, welche unter anderem Transistor-Outline(TO)-Gehäuse, Dual-In-Line Packages (DIP), Small Outline Packages (SO/SOP) und Small-Outline-Transistor (SOT)-Gehäuse enthalten. In der veranschaulichten Ausführungsform enthält das Gehäuse 10 eine Basis 12 und einen Chip 14. In einer Ausführungsform ist der Chip 14 ein Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET). In einer anderen Ausführungsform ist der Chip 14 ein Bipolartransistor mit isolierter Gate-Elektrode (IGBT). In noch anderen Ausführungsformen kann der Chip 14 andere geeignete Typen von Leistungsbauelementen wie z.B. eine Diode sein. Der Chip 14 wird unter Nutzung eines geeigneten leitfähigen Klebstoffs 16 wie Lot oder Kleber an der Basis 12 befestigt. Der Chip 14 wird über ein elektrisches Verbindungsstück 20 wie einen Bonddraht, ein Flachband etc. elektrisch an den Anschluss 18 des Gehäuses 10 gekoppelt. Eine Pressmasse 22 verkappt den Chip 14, das Verbindungsstück 20, mindestens einen Teil der Basis 12 und einen Teil des Anschlusses 18, wie bei 24 angezeigt, innerhalb der Pressmasse 22. Während die Basis 12 in 1 von der Pressmasse 22 vollständig verkappt gezeigt wird, veranschaulicht 3 eine Ausführungsform des Gehäuses 10, in dem die Basis 12 von der Pressmasse 22 nur teilweise verkappt wird. In einer Ausführungsform ist die Pressmasse 22 ein Epoxidharzmaterial. In anderen Ausführungsformen kann die Pressmasse 22 andere geeignete Typen von Materialien sein.
  • Unter Bezugnahme auf 1 und 2 enthält das Gehäuse 10 eine Elektroisolierschicht 26, die an der Pressmasse 22 befestigt ist und über dem Verbindungsstück 20 liegt. Die Isolierschicht 26 ist von der Pressmasse 22 getrennt (d.h. gesondert oder einzeln) und kann aus dem gleichen oder einem anderen Material sein. Für die Isolierschicht 26 kann jegliches zum Bereitstellen der gewünschten Elektroisolierung geeignete Material genutzt werden. Die Isolierschicht 26 weist eine feste, definierte (bekannte) Dicke 28 auf, sodass das Gehäuse 10 eine garantierte minimale Beabstandung 30 zwischen dem Verbindungsstück 20 und einer Oberfläche 32 der Isolierschicht 26, die vom Verbindungsstück 20 abgewandt ist, aufweist. Die garantierte minimale Beabstandung 30 ist definiert als Abstand zwischen der Oberfläche 32 und dem Abschnitt des Leiters 20, welcher der Oberfläche 32 am nächsten ist, d.h. der Spitze des Leiters 20, wie bei 36 angezeigt. In anderen Ausführungsformen sind zwei oder mehr Leiter 20 vorhanden, und die garantierte minimale Beabstandung 30 ist mit Bezug auf den Leiter 20 so definiert, dass der Oberfläche 32 der Isolierschicht 26 eine Spitze am nächsten ist.
  • 3 veranschaulicht eine perspektivische Ansicht einer Halbleiterbauelementanordnung 40. Die Halbleiterbauelementanordnung 40 enthält ein Gehäuse 10, eine Klemme 50 und ein Substrat 42. Ausführungsformen des Halbleitergehäuses 10 sind in 1 und 2 veranschaulicht. Unter Bezugnahme auf 3 drückt die Klemme 50 gegen die Oberfläche 32 der Isolierschicht 26, um das Gehäuse 10 gegen das Substrat 42 zu drängen, wenn die Klemme 50 mit dem Substrat 42 in Eingriff steht, wie bei 54 veranschaulicht. Die Isolierschicht 26 weist eine feste, definierte (bekannte) Dicke 28 auf, wie zuvor hierin beschrieben, sodass die Halbleiterbauelementanordnung 40 eine garantierte minimale Beabstandung 30 zwischen dem Verbindungsstück 20 und dort, wo die Klemme 50 gegen die Oberfläche 32 der Isolierschicht 26 drückt, aufweist (siehe auch 1-2).
  • In einer Ausführungsform ist eine Isolierschicht 56 zwischen dem Gehäuse 10 und dem Substrat 42 platziert. In einer Ausführungsform ist das Substrat 42 eine Wärmesenke, die genutzt wird, um Wärme aus dem Gehäuse 10 zu ziehen, und die Isolierschicht 56 ist aus einem wärmeleitfähigen Material hergestellt.
  • Unter Bezugnahme auf die 1-3, um Industrieluftstrekken-, -kriechstrecken- und -isolationsabstandsanforderungen für Elektroisolation zu erfüllen, hängt das für die Isolierschicht 26 genutzte Material teilweise von den Spannungen ab, die an das Gehäuse 10 angelegt werden. Die Luftstrecke ist definiert als der kürzeste durch die Luft gemessene Abstand zwischen zwei leitfähigen Materialien. Die Kriechstrecke ist definiert als der kürzeste Weg zwischen zwei leitfähigen Materialien, der entlang der Oberfläche eines Isolators gemessen wird, die sich zwischen den zwei leitfähigen Materialien befindet. Der Isolationsabstand ist definiert als der kürzeste Abstand zwischen zwei leitfähigen Materialien, der durch einen Isolator gemessen wird. Für das Gehäuse 10 wird die Abstandsanforderung, die erfüllt werden muss, bei 30 veranschaulicht, wenn die Klemme 50 bei 54 in das Substrat 42 eingreift und bei 52 die Oberfläche 32 der Isolierschicht 26 kontaktiert. Dabei handelt es sich um die minimale Distanz der Beabstandung zwischen der Spitze des leitfähigen Anschlusses 20 und der Klemme 50. Die leitfähige Klemme 50 drückt an der Oberfläche 32 gegen die Isolierschicht 26, sodass die zwei leitfähigen Materialien, die zum Festlegen der Distanz, die bei 30 veranschaulicht wird, genutzt werden, die leitfähige Klemme 50 und das Verbindungsstück 20 sind. Die Isolierschicht 26 liegt zwischen dem Verbindungsstück 20 und der leitfähigen Klemme 50 und weist eine feste, definierte (bekannte) Dicke 28 auf, die eine garantierte minimale Beabstandung 30 zwischen dem Verbindungsstück 20 und der Klemme 50 bereitstellt. Die feste, definierte (bekannte) Dicke 28 der Isolierschicht 26 kann genutzt werden, um Isolationsabstandsanforderungen zu genügen. Die Kriechstrecken für das Gehäuse 10 werden bei 58, 60, 62 und 64 veranschaulicht. Die Kriechstrecken 58, 60 und 62 sind jeweils als zwischen den Anschlüssen 44, 46 und 48 und dem Abschnitt der Klemme 50, der die Oberfläche 32 bei 52 kontaktiert, verlaufend definiert. All diese Anschlüsse 44, 46, 48 können dem in den 1 und 2 gezeigten Anschluss 18 entsprechen. Die Kriechstrecke 64 ist als zwischen dem Abschnitt der Klemme 50, der die Oberfläche 32 bei kontaktiert, und der Basis 12 verlaufend definiert. Ein Erhöhen der Dicke 28 der Isolierschicht 26 führt zu einer vorteilhaften Erhöhung der Kriechstrecken, die bei 58, 60, 62 und 64 veranschaulicht sind und je teilweise eine Funktion der Dicke 28 der Isolierschicht 26 sind.
  • Unter Bezugnahme auf die 1-3 ist die Vergleichszahl der Kriechwegbildung (Comparative Tracking Index, CTI) ein Industrienormmesswert, der zum Messen der Eigenschaften eines Isoliermaterials hinsichtlich des elektrischen Durchschlags (z.B. der Kriechwegbildung) genutzt wird, und die Ergebnisse des Prüfens einer Materialnenndicke von 3 mm gelten als repräsentativ für das Verhalten des Materials mit beliebiger Dicke. Falls an das Gehäuse 10 zum Beispiel Spannungen im Bereich von 400 Volt bis 600 Volt angelegt werden, spezifiziert der CTI Materialien in einer „Materialgruppe II“, welche Isolationsabstandsanforderungen erfüllen werden. Gemäß einer Industrienorm genügt eine Nenndicke von 4 mm für ein Material wie das der Isolierschicht 26 den Isolationsabstandsanforderungen für Nutzungen eines Materials, die vom CTI spezifiziert werden, zum Beispiel für einen Spannungsbereich von 400 Volt bis 600 Volt. In einigen Ausführungsformen umfasst das für die Isolierschicht 26 genutzte Material AlN und/oder A1203 und/oder BeO und/oder BN und/oder Si3N4 und/oder SiO2. In anderen Ausführungsformen umfasst das für die Isolierschicht 26 genutzte Material Muskovitglimmer und/oder Phlogopitglimmer. In noch anderen Ausführungsformen umfasst das für die Isolierschicht 26 genutzte Material entweder ein siliziumbasiertes glasfaserverstärktes Material oder ein siliziumbasiertes polyimidverstärktes Material. In einer Ausführungsform beläuft sich die minimale definierte Dicke der Isolierschicht 26 auf 0,4 mm.
  • Unter Bezugnahme auf die 1-3 werden in der Halbleiterindustrie Normen genutzt, um die Gesamtabmessungen von Gehäusen wie des Gehäuses 10 zu spezifizieren. In den Ausführungsformen, die in den 1-3 veranschaulicht sind, weist das Gehäuse 10, einschließlich der Isolierschicht 26, Abmessungen auf, die einer Industriegehäusenorm entsprechen. In einer Ausführungsform ist die Industriegehäusenorm eine von der JEDEC spezifizierte Norm.
  • Die 4A-4C veranschaulichen ein Verfahren zum Fertigen eines Halbleitergehäuses 10. Unter Bezugnahme auf 4A wird das Verfahren zum Fertigen des Gehäuses 10 bei 70 veranschaulicht und beginnt mit dem Befestigen eines Chips 14 an einer Basis 12 unter Nutzung eines geeigneten leitfähigen Klebstoffs 16 wie Lot oder Kleber. Als Nächstes wird der Chip 14 über ein Verbindungsstück 20 mit einem Anschluss 18 elektrisch verbunden. Eine Pressmasse 22 wird dann genutzt, um den Chip 14, das Verbindungsstück 20, mindestens einen Teil der Basis 12 und einen Teil des Anschlusses 18 zu verkappen, sodass sich der Anschluss 18 von der Pressmasse 22 nach außen erstreckt. Die Pressmasse 22 weist eine obere Oberfläche 72 auf, die über dem Verbindungsstück 20 liegt. In einer Ausführungsform ist die Pressmasse 22 ein Epoxidharzmaterial. In anderen Ausführungsformen kann die Pressmasse 22 andere geeignete Typen von Verkappungsmaterialien sein. Als Nächstes wird ein Abschnitt 74 der Pressmasse 22 über dem Verbindungsstück 20 entfernt. Das Ergebnis ist in 4B gezeigt, die bei 80 ein Gehäuse veranschaulicht, von dem ein Abschnitt 74 der Pressmasse 22 entfernt wurde, sodass die Pressmasse 22 eine neue obere Oberfläche 82 aufweist, die näher zur Spitze des Verbindungsstücks 20 ist als seine obere Oberfläche 72 am Anfang.
  • Unter Bezugnahme auf 4C wird das Verfahren zum Fertigen des Gehäuses 10 bei 90 veranschaulicht und enthält Befestigen einer Elektroisolierschicht 92 an der neuen oberen Oberfläche 82 der gedünnten Pressmasse 22 über dem Verbindungsstück 20. In einigen Ausführungsformen wird Material von der Randzone oder mindestens Enden der Elektroisolierschicht 92, wie bei 94 und 96 angezeigt, vor oder nach dem Befestigen der Isolierschicht 92 an der neuen oberen Oberfläche 82 der Pressmasse 22 entfernt. In anderen Ausführungsformen wird die Pressmasse 22 vor der Befestigung der Isolierschicht 92 nicht gedünnt. Stattdessen wird die Isolierschicht 92 direkt an der ursprünglichen (nicht gedünnten) Oberfläche 72 der Pressmasse 22 befestigt. In beiden Fällen weist das Gehäuse 10, einschließlich der Isolierschicht 92, Abmessungen auf, die einer Industriegehäusenorm entsprechen, wie zuvor hierin beschrieben.
  • 1 veranschaulicht ein Endergebnis des Verfahrens zum Fertigen des Gehäuses 10. Die Isolierschicht 92 entspricht der Isolierschicht 26 in 1. Die Isolierschicht 26 weist eine feste, definierte (bekannte) Dicke 28 auf, sodass das Gehäuse 10 eine garantierte minimale Beabstandung 30 zwischen dem Verbindungsstück 20 und der Oberfläche 32 der Elektroisolierschicht 26, die vom Verbindungsstück 20 abgewandt ist, aufweist.
  • Begriffe wie „gleich“, „übereinstimmen“ und „stimmt überein“, wie hierin genutzt, sollen identische, fast identische oder annähernd bedeuten, sodass auch bestimmte Variationen in einem vertretbaren Ausmaß in Betracht kommen, ohne vom Gedanken der Erfindung abzuweichen. Der Begriff „konstant“ bedeutet sich nicht ändernd oder nicht variierend oder sich geringfügig ändernd oder geringfügig variierend, sodass auch bestimmte Variationen in einem vertretbaren Ausmaß in Betracht kommen, ohne vom Gedanken der Erfindung abzuweichen. Weiter werden Begriffe wie „erster/erste/erstes“, „zweiter/zweite/ zweites“ und dergleichen genutzt, um verschiedene Elemente, Gebiete, Teilabschnitte etc. zu beschreiben, und sollen auch nicht begrenzend sein. Gleiche Begriffe beziehen sich in der Beschreibung jeweils auf gleiche Elemente.
  • Wie hierin genutzt, sind die Begriffe „aufweisend“, „beinhaltend“, „enthaltend“, „umfassend“ und dergleichen offene Begriffe, die das Vorhandensein genannter Elemente oder Merkmale anzeigen, zusätzliche Elemente oder Merkmale jedoch nicht ausschließen. Die Artikel „ein/eine“ und „der/die/das“ sollen den Plural sowie den Singular enthalten, sofern der Kontext nicht eindeutig etwas Anderes anzeigt.
  • Es versteht sich, dass die Merkmale der verschiedenen Ausführungsformen, die hierin beschrieben werden, miteinander kombiniert werden können, sofern nicht ausdrücklich anders angemerkt.

Claims (7)

  1. Halbleitergehäuse (10), das Folgendes umfasst: eine Basis (12); einen an der Basis (12) befestigten Chip (14); einen seitlich von der Basis (12) und von dem Halbleiterchip (14) angeordneten Anschluss (18); ein den Anschluss (18) mit dem Chip (14) elektrisch verbindendes Verbindungsstück (20); eine Pressmasse (22), die den Chip (14), das Verbindungsstück (20), mindestens einen Teil der Basis (12) und einen Teil des Anschlusses (18) verkappt, sodass sich der Anschluss (18) von der Pressmasse (22) seitlich nach außen erstreckt; und eine von der Pressmasse (22) getrennte und an einer Oberfläche der Pressmasse (22) über dem Verbindungsstück (20) befestigte Elektroisolierschicht (26), wobei die Elektroisolierschicht (26) nur die gesamte obere Oberfläche der Pressmasse (22) bedeckt und die der Oberfläche der Pressmasse (22) entgegengesetzte Oberfläche (32) der Elektroisolierschicht (26) kleiner ist als die der Oberfläche der Pressmasse (22) zugewandte Oberfläche der Elektroisolierschicht (26), wobei die Elektroisolierschicht (26) eine feste, definierte Dicke (28) aufweist, sodass das Gehäuse eine garantierte minimale Beabstandung (30) zwischen einer Spitze (36) des Verbindungsstücks (20) und einer Oberfläche (32) der Elektroisolierschicht (26), die vom Verbindungsstück (20) abgewandt ist, aufweist, wobei das Material der Elektroisolierschicht (26) - A1N und/oder Al2O3 und/oder BeO und/oder BN und/oder Si3N4 und/oder SiO2, oder - Muskovitglimmer und/oder Phlogopitglimmer, oder - entweder ein siliziumbasiertes glasfaserverstärktes Material oder ein siliziumbasiertes polyimidverstärktes Material umfasst, und wobei das die Elektroisolierschicht (26) enthaltende Gehäuse (10) Abmessungen aufweist, die einer Industriegehäusenorm entsprechen.
  2. Halbleitergehäuse (10) gemäß Anspruch 1, wobei sich die minimale Dicke (28) der Elektroisolierschicht (26) auf 0,4 mm beläuft.
  3. Halbleitergehäuse (10) gemäß Anspruch 1 oder 2, wobei die Industriegehäusenorm eine JEDEC-Norm ist.
  4. Halbleiterbauelementanordnung (40), die Folgendes umfasst: ein Substrat (42); ein Halbleitergehäuse (10), das eine Basis (12), einen an der Basis (12) befestigten Chip (14), einen seitlich von der Basis (12) und von dem Chip (14) angeordneten Anschluss (18), ein den Anschluss (18) mit dem Chip (14) elektrisch verbindendes Verbindungsstück (20) und eine Pressmasse (22), wobei die Pressmasse (22) den Chip (14), das Verbindungsstück (20), mindestens einen Teil der Basis (12) und einen Teil des Anschlusses (18) verkappt, sodass sich der Anschluss (18) von einer Seitenfläche der Pressmasse (22) nach außen erstreckt, und eine von der Pressmasse (22) getrennte und an einer Oberfläche der Pressmasse (22) über dem Verbindungsstück (20) befestigte Elektroisolierschicht (26) enthält, wobei die Elektroisolierschicht (26) nur die gesamte obere Oberfläche der Pressmasse (22) bedeckt und die der Oberfläche der Pressmasse (22) entgegengesetzte Oberfläche (32) der Elektroisolierschicht (26) kleiner ist als die der Oberfläche der Pressmasse (22) zugewandte Oberfläche der Elektroisolierschicht (26) ; und eine Klemme (50), die von außerhalb des Gehäuses (10) gegen die Elektroisolierschicht (26) drückt, um das Gehäuse (10) gegen das Substrat (42) zu drängen, wenn die Klemme (50) mit Öffnungen (54) in dem Substrat (42) in Eingriff steht; wobei die Elektroisolierschicht (26) eine feste, definierte Dicke (28) aufweist, sodass die Halbleiterbauelementanordnung (40) eine garantierte minimale Beabstandung (30) zwischen einer Spitze (36) des Verbindungsstücks (20) und dort, wo die Klemme (50) gegen die Elektroisolierschicht (26) drückt, aufweist wobei das Material der Elektroisolierschicht (26) - A1N und/oder A1203 und/oder BeO und/oder BN und/oder Si3N4 und/oder SiO2, oder - Muskovitglimmer und/oder Phlogopitglimmer, oder - entweder ein siliziumbasiertes glasfaserverstärktes Material oder ein siliziumbasiertes polyimidverstärktes Material umfasst, und wobei das die Elektroisolierschicht (26) enthaltende Gehäuse (10) Abmessungen aufweist, die einer Industriegehäusenorm entsprechen.
  5. Verfahren zum Fertigen eines Halbleitergehäuses, wobei das Verfahren Folgendes umfasst: Bereitstellen eines Halbleitergehäuses (10), das eine Basis (12), einen an der Basis (12) befestigten Chip (14), einen seitlich von der Basis (12) und von dem Chip (14) angeordneten Anschluss (18), ein den Anschluss (18) mit dem Chip (14) elektrisch verbindendes Verbindungsstück (20) und eine ausgehärtete Pressmasse (22), die den Chip (14), das Verbindungsstück (20), mindestens einen Teil der Basis (12) und einen Teil des Anschlusses (18) verkappt, sodass sich der Anschluss (18) von einer Seitenfläche der Pressmasse (22) nach außen erstreckt, enthält; und Befestigen einer Elektroisolierschicht (26, 92) an einer Oberfläche (72) der Pressmasse (22) über dem Verbindungsstück (20), wobei die Elektroisolierschicht (26, 92) nur die gesamte obere Oberfläche (72) der Pressmasse (22) bedeckt und die der Oberfläche (72) der Pressmasse (22) entgegengesetzte Oberfläche (32) der Elektroisolierschicht (26, 92) kleiner ist als die der Oberfläche (72) der Pressmasse (22) zugewandte Oberfläche der Elektroisolierschicht (26, 92), wobei die Elektroisolierschicht (26, 92) eine feste, definierte Dicke (28) aufweist, sodass das Gehäuse (10) eine garantierte minimale Beabstandung (30) zwischen einer Spitze (36) des Verbindungsstücks (20) und einer Oberfläche (32) der Elektroisolierschicht (26, 92), die vom Verbindungsstück (20) abgewandt ist, aufweist, wobei das Material der Elektroisolierschicht (26, 92) - A1N und/oder A1203 und/oder BeO und/oder BN und/oder Si3N4 und/oder SiO2, oder - Muskovitglimmer und/oder Phlogopitglimmer, oder - entweder ein siliziumbasiertes glasfaserverstärktes Material oder ein siliziumbasiertes polyimidverstärktes Material umfasst, und wobei das die Elektroisolierschicht (26, 92) enthaltende Gehäuse (10) Abmessungen aufweist, die einer Industriegehäusenorm entsprechen.
  6. Verfahren gemäß Anspruch 5, wobei Bereitstellen des Halbleitergehäuses (10) Folgendes umfasst: Bereitstellen der Basis (12) und des seitlich von der Basis (12) angeordneten Anschlusses (18); Befestigen des Chips (14) an der Basis (12); elektrisches Verbinden des Anschlusses (18) mit dem Chip (14) mit dem Verbindungsstück (20); und Verkappen des Chips (14), des Verbindungsstücks (20), mindestens eines Teils der Basis (12) und eines Teils des Anschlusses (18) mit der Pressmasse (22), sodass sich der Anschluss (18) von einer Seitenfläche der Pressmasse (22) nach außen erstreckt.
  7. Verfahren gemäß Anspruch 5 oder 6, wobei Befestigen der Elektroisolierschicht (92) Folgendes umfasst: Dünnen der Pressmasse (22) über dem Verbindungsstück (20); und Befestigen der Elektroisolierschicht (92) am gedünnten Teil (82) der Pressmasse (22) über dem Verbindungsstück (20) .
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9954291B2 (en) * 2016-06-06 2018-04-24 Te Connectivity Corporation Electrical device having reduced arc tracking
DE102018204764A1 (de) 2018-03-28 2019-10-02 Infineon Technologies Ag Halbleiter- packagesystem

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1988678U (de) 1968-04-05 1968-07-04 Siemens Ag Elektrisches bauelement mit einer durch tauchen hergestellten lackumhuellung.
JPS5760857A (en) 1980-09-30 1982-04-13 Nec Corp Semiconductor device
JPS58182854A (ja) 1982-04-21 1983-10-25 Hitachi Ltd レジン封止型半導体装置およびその製造方法
US4965642A (en) 1985-04-22 1990-10-23 U.S. Philips Corporation Semiconductor device having a laser printable envelope
US20020063326A1 (en) 2000-11-28 2002-05-30 Hajime Nakashima Electronic part unit and circuit board apparatus
DE10142472A1 (de) 2001-08-31 2002-10-31 Infineon Technologies Ag Elektronisches Hochleistung- und Leistungsbauteil mit Ausgangskontaktstiften
DE102004043258A1 (de) 2003-09-17 2005-04-21 Denso Corp Halbleiteranordnung mit einem Paar von Wärmesenken und Verfahren zu deren Herstellung
JP2008041752A (ja) 2006-08-02 2008-02-21 Hitachi Metals Ltd 半導体モジュールおよび半導体モジュール用放熱板
DE102013104952A1 (de) 2012-05-14 2013-11-14 Infineon Technologies Ag Halbleiterpackages und Verfahren zu deren Ausbildung

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4975762A (en) * 1981-06-11 1990-12-04 General Electric Ceramics, Inc. Alpha-particle-emitting ceramic composite cover
JPS59172253A (ja) * 1983-03-18 1984-09-28 Mitsubishi Electric Corp 半導体装置
JPS6150351A (ja) * 1984-08-20 1986-03-12 Oki Electric Ind Co Ltd Ｅｐｒｏｍ装置
US4974057A (en) * 1986-10-31 1990-11-27 Texas Instruments Incorporated Semiconductor device package with circuit board and resin
US6756670B1 (en) * 1988-08-26 2004-06-29 Semiconductor Energy Laboratory Co., Ltd. Electronic device and its manufacturing method
JP3515141B2 (ja) * 1993-05-18 2004-04-05 株式会社東芝 半導体パッケージ
US5434105A (en) * 1994-03-04 1995-07-18 National Semiconductor Corporation Process for attaching a lead frame to a heat sink using a glob-top encapsulation
JPH0831988A (ja) * 1994-07-20 1996-02-02 Nec Corp テープキャリアパッケージの封止構造
US5692084A (en) * 1996-06-11 1997-11-25 The Whitaker Corporation Package for an optoelectronic device
JP2871591B2 (ja) * 1996-05-14 1999-03-17 日本電気株式会社 高周波用電子部品および高周波用電子部品の製造方法
JPH10116940A (ja) * 1996-10-09 1998-05-06 Toshiba Corp 樹脂封止型半導体装置及びその製造方法
AUPR245301A0 (en) * 2001-01-10 2001-02-01 Silverbrook Research Pty Ltd An apparatus (WSM06)
JP3985633B2 (ja) * 2002-08-26 2007-10-03 株式会社日立製作所 低誘電正接絶縁材料を用いた高周波用電子部品
JP2004311860A (ja) * 2003-04-10 2004-11-04 Sony Corp 光集積型装置
US7755179B2 (en) * 2004-12-20 2010-07-13 Semiconductor Components Industries, Llc Semiconductor package structure having enhanced thermal dissipation characteristics
CN100594623C (zh) * 2005-09-20 2010-03-17 松下电工株式会社 发光二极管照明器具
US7477060B2 (en) * 2005-12-27 2009-01-13 3M Innovative Properties Company Coating impedance monitoring system
US7629676B2 (en) * 2006-09-07 2009-12-08 Infineon Technologies Ag Semiconductor component having a semiconductor die and a leadframe
JP5517037B2 (ja) * 2009-08-06 2014-06-11 独立行政法人物質・材料研究機構 蛍光体及びその製造方法、並びにそれを用いた発光装置
JP5732286B2 (ja) * 2011-03-16 2015-06-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20130175704A1 (en) * 2012-01-05 2013-07-11 Ixys Corporation Discrete power transistor package having solderless dbc to leadframe attach
US8957580B2 (en) * 2012-02-13 2015-02-17 Cree, Inc. Lighting device including multiple wavelength conversion material layers

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1988678U (de) 1968-04-05 1968-07-04 Siemens Ag Elektrisches bauelement mit einer durch tauchen hergestellten lackumhuellung.
JPS5760857A (en) 1980-09-30 1982-04-13 Nec Corp Semiconductor device
JPS58182854A (ja) 1982-04-21 1983-10-25 Hitachi Ltd レジン封止型半導体装置およびその製造方法
US4965642A (en) 1985-04-22 1990-10-23 U.S. Philips Corporation Semiconductor device having a laser printable envelope
US20020063326A1 (en) 2000-11-28 2002-05-30 Hajime Nakashima Electronic part unit and circuit board apparatus
DE10142472A1 (de) 2001-08-31 2002-10-31 Infineon Technologies Ag Elektronisches Hochleistung- und Leistungsbauteil mit Ausgangskontaktstiften
DE102004043258A1 (de) 2003-09-17 2005-04-21 Denso Corp Halbleiteranordnung mit einem Paar von Wärmesenken und Verfahren zu deren Herstellung
JP2008041752A (ja) 2006-08-02 2008-02-21 Hitachi Metals Ltd 半導体モジュールおよび半導体モジュール用放熱板
DE102013104952A1 (de) 2012-05-14 2013-11-14 Infineon Technologies Ag Halbleiterpackages und Verfahren zu deren Ausbildung

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