DE102014009032A1

DE102014009032A1 - ESD Schutzstruktur für die Verwendung in integrierten CMOS Schaltkreisen

Info

Publication number: DE102014009032A1
Application number: DE102014009032.9A
Authority: DE
Inventors: Nils Johannes Kimmel; Heiko Pera; Stephan Fischer; Bernd Burchard
Original assignee: Elmos Semiconductor SE
Current assignee: Elmos Semiconductor SE
Priority date: 2014-06-16
Filing date: 2014-06-16
Publication date: 2015-12-17
Anticipated expiration: 2034-06-17
Also published as: DE102014009032B4

Abstract

Die Erfindung bezieht sich auf eine MOS-ESD-Schutzdiode, die durch einen lateralen Bipolartransistor, der typischerweise in einer CMOS-Technologie gefertigt ist, gebildet wird. Der Transistor ist ein Avalanche Transistor. Die Basis des Transistors wird durch den Lawinendurchbruchsstrom der Kollektor-Basis-Diode gesteuert. Dieser Lawinendurchbruch wird durch die Dotierungsverhältnisse in der Kollektor-Basis-Diode eingestellt. Der Transistor liegt in einer Wanne. Durch einen Wannenspalt unter dem Kollektor und eine Nachdiffusion im Prozess entsteht ein Wannenbereich niedrigerer Dotierung im Bereich des Kollektors. Durch rein layout-technische Maßnahmen wie Position, Breite und Anzahl der Wannenspalte kann der Lawinendurchbruch jeder einzelnen Schutzdiode gesondert eingestellt werden. Im Gegensatz zum Stand der Technik wird eine Maskenebene eingespart.

Description

Die Erfindung betrifft eine ESD Schutzstruktur für die Verwendung in integrierten CMOS Schaltkreisen mit layout-technisch einstellbarer Schaltschwelle.
Aus der Literatur sind zahlreiche Schriften zur Realisierung von ESD Schutzstrukturen bekannt. Auch sind bipolare Avalanche-Transistoren beispielsweise aus der Schrift S. L. Miller, J. J. Ebers „Alloyed Junction Avalanche Transistors" seit langem bekannt.
Ein besonderes Problem tritt auf, wenn in einem integrierten CMOS Schaltkreis laterale ESD-Schutzdioden mit verschiedenen einstellbaren Schaltschwellen realisiert werden sollen.
Erfindungsgemäße Aufgabe
Es ist die Aufgabe der Erfindung, eine Struktur für die Realisierung einer ESD Schutzdiode in einem CMOS Prozess anzugeben, bei der durch layout-technische Maßnahmen unterschiedliche ESD-Schutzdioden dargestellt werden, die sich durch ihre Schaltschwellen unterscheiden und gleichzeitig eine hohe Stromtragfähigkeit aufweisen.
Beschreibung der Erfindung
Das Grundprinzip der Erfindung beruht auf dem bereits erwähnten Avalanche-Transistor von J. Miller und J. Ebers. Hierzu wird in einem Substrat (PSUB) von einem ersten Leitungstyp eine Wanne (NW) eines zweiten Leitungstyps gefertigt. Das Substrat (PSUB) ist bei CMOS-Prozessen typischerweise hochohmig also nur schwach dotiert und typischerweise p-dotiert. In diesem Fall entsprechen dann der erste Leitungstyp einer p-Leitfähigkeit und der zweite Leitungstyp einer n-Leitfähigkeit. Die umgekehrte Realisierung durch Vertauschung der n- und der p-Leitfähigkeit ist selbstverständlich ebenso möglich. Die so gefertigte Wanne (NW) wird im Folgenden auch als erstes Gebiet (NW) bezeichnet.
Dieses Gebiet (NW), die Wanne (NW), wird an einer Stelle unterbrochen. Diese Unterbrechung wird im Folgenden mit Wannenspalt (NWS) bezeichnet. Typischerweise wird die Wanne (NW) durch Ionenimplantation und eine anschließende Temperung bei erhöhter Temperatur gefertigt. Die entsprechenden Verfahren sind hinlänglich bekannt. Dabei kommt es zu einer Ausdiffusion der Dotieratome der Wanne (NW) in den Wannenspalt (NWS). Der Wannenspalt wird in seiner Breite dabei so gewählt, dass seine Breite kleiner als das doppelte der Diffusionsdistanz ist, die im Laufe der Fertigung des erfindungsgemäßen Schaltkreises auftritt. Diese Diffusionsdistanz sei im Sinne dieser Offenbarung dabei so definiert, dass dies die räumliche Distanz zwischen Maskenmaß und späterer Lage des PN-Übergangs von Wanne (NW) zu Substrat (PSUB) ist. Bei dem Wannenspalt handelt es sich somit um ein Gebiet, das wie die erste Wanne (NW) selbst vom gleichen Ladungstyp wie der Ladungstyp der ersten Wanne (NW), des ersten Gebiets (NW), ist. Lediglich die Konzentration der Dotierstoffe ist herabgesetzt. Durch die Verwendung mehrerer Wannenspalte kann ein Dotierungsprofil eingestellt werden. Dieses Wannenspaltgebiet (NWS) wird im Folgenden auch als zweites Gebiet (NWS) bezeichnet. Die Dotierung dieses zweiten Gebiets (NWS) ist dabei in Folge der Ausdiffusion niedriger als die Dotierung der ersten Wanne (NW), also des ersten Gebiets (NW), gewählt. Die Funktion dieses zweiten Gebiets (NWS) ist es, typischerweise den Avalanche-Durchbruch des später ausgebildeten lateralen Bipolartransistors durch eine rein layout-technische Vorgabe, nämlich die Breite und Anzahl der Wannenspalte, ohne zusätzliche Implantation steuern zu können, was den wesentlichen erfinderischen Schritt darstellt.
In der ersten Wanne (NW), vom zweiten Leitungstyp, also innerhalb des ersten Gebiets (NW), wird der eigentliche Emitter als drittes sehr hochdotiertes Emitter-Gebiet (EC) des ersten Leitungstyps, hier also als hoch p-dotiertes Gebiet, ausgeführt.
Beabstandet von dem hochdotierten Emitter-Gebiet (EC) in dem besagten Wannenspaltgebiet (NWS), also dem zweiten Gebiet (NWS), wird das hoch dotierte Kollektor-Gebiet (CC) vom ersten Leitungstyp gefertigt. Somit liegt die Grenze (UB) des Wannenspaltgebietes (NWS), also des zweiten Gebietes (NWS), zwischen Kollektor-Gebiet (CC) und Emitter-Gebiet (EC) und bestimmt damit das Dotierprofil und damit den Gradienten des elektrischen Feldes im Bereich zwischen Emitter-Gebiet (EC) und Kollektor-Gebiet (CC). Auf der anderen Seite des Emitter-Gebietes (EC) und beabstandet zu diesem und zum Wannenspaltgebiet (NWS), dem zweiten Gebiet (NWS), wird das hoch dotierte Basis-Gebiet (BC) vom zweiten Leitungstyp innerhalb der ersten Wanne (NW) also innerhalb des ersten Gebiets (NW), gefertigt. Das Basis-Gebiet (BC) dient daher als Wannen-Kontakt für die erste Wanne (NW), also das erste Gebiet (NV), und das mit diesem elektrisch verbundene Wannenspaltgebiet (NWS), das zweite Gebiet (NWS). Auf diese Weise entsteht ein lateraler Bipolartransistor, der durch einen Strom in das Basis-Gebiet (BC) durchgeschaltet werden kann. Im Anwendungsbeispiel ist der erste Leitungstyp eine p-Leitfähigkeit und der zweite Leitungstyp eine n-Leitfähigkeit. Es handelt sich also um einen PNP-Transistor. Der Emitter (E), der mit dem Emitter-Gebiet (EC) verbunden ist, und die Basis (B), die mit dem Basis-Gebiet (BC) verbunden ist, werden elektrisch beispielsweise durch Metallbahnen einer Metallisierung zur Kathode (K) verbunden. Damit ist der Bipolartransistor wie eine Diode verschaltet, die in dem Beispiel eines PNP-Transistors nur leitet, wenn der Kollektor (C), der mit dem Kollektor-Gebiet (CC) verbunden ist, positiv gegenüber der Basis (B), die mit dem Basis-Gebiet (BC) verbunden ist, gepolt ist. In einer ESD-Schaltung wird diese Diode mit den Anschlüssen Kollektor und Kathode in Sperrrichtung, also mit einer positiv geladenen Kathode (K), betrieben.
Die somit durch Verschaltung entstandene Diode wird durch einen Avalanche Strom geschaltet, den der Kollektor in die Basis des beispielhaften PNP-Transistors injiziert. Wird eine Spannung, im Folgenden Lawinendurchbruchsspannung V_av genannt, überschritten, so beginnt die Injektion von Ladungsträgern in die Basis des beispielhaften Bipolartransistors durch das Kollektor-Gebiet (CC). Maßgeblich für diese Schwelle sind die elektrischen Feldstärkeverhältnisse in der Basis an der Kollektor-Grenze, da diese die Ladungsträger beschleunigen und den Lawineneffekt hervorrufen, der zur Ladungsträgermultiplikation führt.
Erfindungsgemäß wurde nun erkannt, dass durch die Lage der Grenze (UB) zwischen Wannenspaltgebiet (NWS), also dem zweiten Gebiets (NWS), und der ersten Wanne, also dem ersten Gebiet (NW), auf der einen Seite der Gradient des Dotierstoffkonzentration und damit der Gradient der effektiven Ladungsträgerkonzentration im zweiten Gebiet am PN-Übergang der Basis-Kollektor-Diode im Betrieb auf der anderen Seite durch eine rein layout-technische Maßnahme ohne Prozessänderung oder zusätzliche Implantationen eingestellt werden kann. Damit kann auch die, diese Lawinendurchbruchsspannung V_av durch diese rein layout-technische Maßnahme eingestellt werden und zwar ohne weitere Implantation und damit ohne einen zusätzlichen Lithografieschritt. Damit kann auf ein und demselben Substrat (PSUB) für zwei unterschiedliche erfindungsgemäße Dioden die jeweilige Lawinendurchbruchsspannung V_av jeder dieser Dioden durch unterschiedliche Ausführung der jeweiligen Wannenspalte (NWS) unterschiedlich eingestellt werden kann.
Voraussetzung hierfür ist, dass das jeweilige Kollektor-Gebiet (CC) im Wannenspaltgebiet (NWS) liegt.
Die Möglichkeit der Einstellung der Lawinendurchbruchsspannung V_av mittels layout-technischer Maßnahmen ist insbesondere deshalb von Bedeutung, weil die Realisierung solcher ESD-Schutzdioden in CMOS-Prozessen sich an den vorhandenen Fotoschritten orientieren muss und deren Anzahl nicht erhöhen sollte, da dies die Fertigungskosten der Gesamtschaltung massiv erhöht. Es ist eben gerade wünschenswert, keine zusätzlichen Implantationsschritte etc. für die Fertigung solcher Dioden zur Einstellung der Schaltspannung, also der Lawinendurchbruchsspannung V_av, aufwenden zu müssen. Daher ist die Einsparung einer zusätzlichen Implantation für die Einstellung der Lawinendurchbruchsspannung V_av der wesentliche Vorteil der Erfindung.
Dioden mit unterschiedlichen Durchbruchsspannungen sind insbesondere dann von Nöten, wenn zum einen Anschlüsse mit niedrigen zulässigen Schaltschwellen, z. B. GPIOs, und solche mit höheren Schaltschwellen, z. B. Bus-Leitungen auf einem Kristall gemischt werden sollen.
Die erfindungsgemäße ESD Schutzdiode mit Wannenspalt bestimmter Schaltspannung verfügt also zunächst über einem ersten Anschluss C und einem zweiten Anschluss K. Sie wird auf einem halbleitenden sehr schwach dotierten Substrat (PSUB) eines ersten Leitungstyps gefertigt. In dem Substrat (PSUB) ist ein erstes, schwach dotiertes Gebiet (NW) eines zweiten Leitungstyps und ein zweites, in Folge der Ausdiffusion sehr schwach dotiertes Wannenspaltgebiet (NWS) eines zweiten Leitungstyps, das innerhalb des ersten Gebiets (NW) liegt, platziert. Ein drittes, hoch dotiertes Emitter-Gebiet (EC) eines ersten Leitungstyps befindet sich innerhalb des ersten Gebiets (NW) und beabstandet von dem zweiten Gebiet (NWS). Ein viertes hoch dotiertes Kollektor-Gebiet (CC) eines ersten Leitungstyps liegt innerhalb des zweiten Gebiets (NWS), dem Wannenspaltgebiet (NWS), und ist von dem Emitter-Gebiet (EC) beabstandet. Ein fünftes, hoch dotiertes Basis-Gebiet (BC) eines zweiten Leitungstyps liegt innerhalb des ersten Gebiets (NW) und ist von dem zweiten Gebiet (NWS), dem Wannenspaltgebiet (NWS) und dem Emitter-Gebiet (EC) beabstandet. Es ist so angeordnet, dass das dritte Emitter-Gebiet (EC) zwischen dem Basis-Gebiet (BC) und dem Kollektor-Gebiet (CC) liegt. Das dritte Emitter-Gebiet (EC) und das Basis-Gebiet sind miteinander und mit dem zweiten Anschluss (K) elektrisch verbunden. Das Kollektor Gebiet ist mit dem ersten Anschluss (C) elektrisch verbunden. Im Normalbetriebsfall ist der PN-Übergang zwischen Kollektor-Gebiet (CC) und Basis-Gebiet (BC) in Sperrrichtung gepolt.
Das Kollektor-Gebiet (CC) injiziert bei Erreichen einer Lawinendurchbruchsspannung V_av einen Strom in das erste und zweite Gebiet, also das Wannenspaltgebiet (NWS) aufgrund eines Lawinendurchbruchs. Damit schaltet dieser Lawinendurchbruchsstrom den Bipolartransistor bestehend aus Kollektor-Gebiet (CC) des ersten Leitungstyps, erstes Gebiet (NW) und zweites Wannenspaltgebiet (NWS) und fünftes (BC) Basis-Gebiet und Emitter Gebiet (EC) durch.
Dabei kann entweder der erste Leitungstyp eine n-Leitfähigkeit und der zweite Leitungstyp eine p-Leitfähigkeit sein oder der erste Leitungstyp eine p-Leitfähigkeit und der zweite Leitungstyp eine n-Leitfähigkeit sein.
Natürlich ist es möglich, die erfindungsgemäße Diode mit mehreren Kollektor-Gebieten (CC) und mehreren Emitter-Gebieten (EC) und mehreren Basis-Gebieten (BC) zu fertigen. Dabei weist die bipolare Transistorstruktur mehreren Kollektor-Gebiete (CC) und mehrere Emitter-Gebiete (EC) und mehreren Basis-Gebieten (BC) vorzugsweise in Streifenform abwechselnd auf. Wird ein Basis-Streifen mit B bezeichnet und eine Emitter-Streifen mit E und ein Kollektor-Streifen mit C so können die Streifen in der Reihenfolge CEB oder BEC vorliegen. Es ist besonders vorteilhaft, wenn eine gewisse Symmetrie aufrechterhalten wird, wenn mehrere solcher Bipolartransistor basierenden Dioden direkt nebeneinander platziert werden. Hierbei können die Kollektor- und Basisstreifen für vorzugsweise jeweils zwei nebeneinanderliegende Dioden gleichzeitig genutzt werden. Hierbei liegt die bipolare Transistorstruktur, die durch die mehreren Kollektor-Gebieten (CC) und mehreren Emitter-Gebieten (EC) und mehreren Basis-Gebieten (BC) in Streifenform gebildet wird, vorzugsweise in der Reihenfolge CEBEC vor, wobei die Kollektor-Streifen, hier symbolisiert durch das C, mehrfach genutzt werden können. Bei vier Dioden ist beispielsweise die Reihenfolge CEBECEBEC sinnvoll. Sollen weitere Dioden angefügt werden, so muss also nur die schon bestehende Sequenz durch ein oder mehrere zusätzliche Teilsequenzen CEBE nach links oder EBEC nach rechts erweitert werden.
Eine alternative bipolare Transistorstruktur, die durch die mehreren Kollektor-Gebieten (CC) und mehreren Emitter-Gebieten (EC) und mehreren Basis-Gebieten (BC) in Streifenform gebildet wird, liegt vorzugsweise in der Reihenfolge BECEB vor, wobei die Kollektor-Streifen, hier symbolisiert durch das C, mehrfach genutzt werden können. Bei vier Dioden ist beispielsweise die Reihenfolge BECEBECEB sinnvoll. Sollen weitere Dioden angefügt werden, so muss also nur die schon bestehende Sequenz durch ein oder mehrere zusätzliche Teilsequenzen BECE nach links oder ECEB nach rechts erweitert werden.
Besonders sinnvoll ist es, wenn das Basisgebiet (BC) die Transistorstruktur umfasst.
Hierbei ist es vorzugsweise so, dass die Kollektor-Gebiete die Konstruktion einrahmen sollen. Daher wird immer typischerweise ein Emitter-Gebiet (EC) und ein Kollektor-Gebiet (CC) mehr als Basis-Gebiete (BC) innerhalb der ESD Schutzdiode ausgeformt.
Um den Strompfad zu verlängern, ist es vorteilhaft, wenn sich zwischen mindestens einem Emitter Gebiet (EC) und mindestens einem Kollektor-Gebiet (CC), besser zwischen allen solchen Gebieten, eine Shallow-Trench-Isolation (STI) befindet. Dies verlängert die Feldlinien und ermöglich eine bessere Steuerung des Lawinendurchbruchs durch bessere Kontrolle der Lawinendurchbruchsspannung V_av. Außerdem spielen dann Oberflächeneffekte nur noch eine geringere Rolle. Eine LOCOS-Isolation ist aber auch denkbar. Natürlich kann sich eine solche Shallow-Trench-Isolation (STI) auch zwischen mindestens einem Emitter Gebiet (EC) und mindestens einem Basis-Gebiet (BC), besser zwischen allen solchen Gebieten, befinden.
Die Besonderheit der erfindungsgemäßen Technik ist, dass durch die Layout-Abhängigkeit der Lawinendurchbruchsspannung V_av des so hergestellten Avalanche-Transistors verschiedene Dioden mit verschiedenen Lawinendurchbruchsspannungen V_av gleichzeitig ohne zusätzliche Maskenebenen und Implantationen auf einem Kristall hergestellt werden können. Es ist daher ein besonderes Merkmal, dass zwei oder mehr erfindungsgemäße ESD Schutzdioden eine erste Schaltspannung aufweisen können und andere erfindungsgemäße ESD Schutzdioden auf dem gleichen Kristall bei gleicher erfindungsmäßiger Grundkonstruktion eine zweite und/oder weitere Schaltspannung aufweisen können. Entscheidend hierbei ist, dass der Gradientenverlauf der Dotierungskonzentration des zweiten Leitungstyps im Bereich zwischen dem Kollektor-Gebiet (CC) und dem Emitter-Gebiet (EC) für die jeweiligen ESD-Schutzdioden aufgrund einer anderen Lage der Grenze des zweiten Gebiets (NWS), des Wannenspaltgebiets (NWS) unterschiedlich ist. Gleichzeitig kann durch Variation der Anzahl und Breite der Wannenspalte die Dotierstoffkonzentration im Wannenspaltgebiet (NWS) und damit die eingebaute Feldstärke am PN-Übergang vom Kollektor-Gebiet (CC) zum Wannenspalt-Gebiet (NWS) eingestellt werden. Im Gegensatz zum Stand der Technik lässt sich also nicht nur die Position dieses Übergangs sondern auch dessen Steilheit rein layout-technisch einstellen, was dem Konstrukteur eines erfindungsgemäßen Schaltkreises gegenüber dem Stand der Technik weitere Freiheiten einräumt.
Aufgrund der Ausdiffusion ist im Bereich des Kollektor-Gebietes (CC) eine zweite Tiefe (T2) des Wannenspaltgebietes (NWS), des zweiten Gebiets (NWS), bezogen auf die Oberfläche des Substrates (PSUB) gegenüber der Eindringtiefe, der ersten Tiefe (T1), der Wanne (NW), des ersten Gebiets (NW), typischerweise herabgesetzt. Der PN-Übergang vom Wannenspaltgebiet (NWS), dem zweiten Gebiet (NWS), zum Substrat (PSUB) liegt also im Bereich des Wannenspaltgebietes (NWS), des zweiten Gebietes (NWS), näher an der Oberfläche des Substrates (PSUB) als im Bereich der Wanne (NW), des ersten Gebietes (NW).
Durch diese Maßnahmen ist es also möglich, dass in einem integrierten Schaltkreis ohne zusätzliche Implantation von zwei ESD Schutzdioden eine erste eine erste Schaltspannung aufweist und eine zweite der mindestens zwei ESD Schutzdioden eine zweite Schaltspannung aufweist, die sich voneinander unterscheiden.
Dies kann erfindungsgemäß beispielsweise dadurch erfolgen, dass durch zwei unterschiedliche Wannenspalte (NWS) der jeweilige Gradient der Dotierstoffkonzentration der Dotieratome des zweiten Leitungstyps im Bereich des PN-Übergangs vom jeweiligen Kollektor-Gebiet (CC) in das jeweilige zweite Gebiet (NWS) zwischen den mindestens zwei ESD Schutzdioden unterschiedlich eingestellt wird. Die Einstellung erfolgt durch Anzahl, Positionierung und Breite der Wannenspalte bezogen auf den jeweiligen Bipolartransistor.
Auf die gleiche Weise kann gleichzeitig, sofern gewünscht, auch die Dotierstoffkonzentration der Dotieratome des zweiten Leitungstyps im Bereich des PN-Übergangs vom Kollektor-Gebiet (CC) in das zweite Gebiet (NWS) zwischen den mindestens zwei ESD Schutzdioden unterschiedlich eingestellt werden.
Als letzter Parameter kann auf diese Weise auch der Abstand (AS) zwischen PN-Übergang zwischen Kollektor-Gebiet (CC) und dem zweitem Gebiet (NWS) auf der einen Seite und dem Übergang (UB) vom ersten Gebiet (NW) zum zweiten Gebiet (NWS), dem Wannenspaltgebiet (NWS) auf der anderen Seite zwischen den mindestens zwei ESD Schutzdioden unterschiedlich eingestellt werden. Der Übergang (UB) wird durch einen beginnenden räumlichen Abfall der Dotierstoffkonzentration der Dotieratome des zweiten Leitungstyps bei einer Verschiebung eines Messpunktes dieser Dotierstoffkonzentration vom ersten Gebiet, der Wanne (NW), in das zweite Gebiet, das Wannenspaltgebiet (NWS), hinein markiert.
Die in Position und/oder Anzahl und/oder Breite unterschiedlichen Wannenspalte der unterschiedlichen ESD-Schutzdioden wirken sich typischerweise auch so aus, dass die zweite Tiefe (T2) der zweiten Gebiete (NWS) der unterschiedlichen ESD Schutzdioden unterschiedlich eingestellt werden können. Dies kann ggf. zur Einstellung der Durchbruch- und Schleusenspannungen der Diode zwischen Kollektor-Gebiet (CC) und Substrat (PSUB) verwendet werden.
Im Folgenden wird die Erfindung nochmals an Hand der Zeichnungen erläutert, ohne den Offenbarungsgehalt dieser Offenlegung einzuschränken.
1 zeigt ein schematisches Querschnittsprofil durch einen erfindungsgemäßen beispielhaften PNP-Transistor. Die n-Wanne (NW) ist im Bereich des Kollektor-Gebiets (CC) durch einen Wannenspalt (NWS) unterbrochen. Dieser Wannenspalt wird typischerweise so eng gewählt, dass er sich infolge der Nachdiffusion in den an die Implantation der Wanne (NW) anschließenden Prozessen schließt. (Siehe 2). Der Wannenspalt ist hier und bei den folgenden Folien, bis auf Folie 2, nur zur Verdeutlichung nur mit seinen Masken-Maßen eingezeichnet.
Das hoch p-dotierte Emitter Gebiet (EC) und das hoch n-dotierte Basis-Gebiet (BC) liegen in der n-Wanne (NW) und sind durch eine Shallow-Trench-Isolation (STI) voneinander getrennt und beabstandet. Das Basisgebiet dient als Kontakt der n-Wanne (NW).
Emitter-Gebiet (EC) und Basis-Gebiet (BC) sind miteinander elektrisch verbunden.
Im Wannenspalt (NWS) liegt das hoch p-dotierte Kollektor-Gebiet (CC). Es ist durch eine Shallow-Trench-Isolation (STI) von dem Emitter-Gebiet (EC) getrennt.
Das Substrat (PSUB) ist schwach p-dotiert. Durch die Nachdiffusion der n-Wanne (NW) in den Wannenspalt (NWS) hinein ist der Wannenspalt (NWS) zumindest in der Nähe des Kollektor-Gebietes (CC) zumindest sehr schwach n-dotiert. Hierdurch wird das hoch p-dotierte Kollektor-Gebiet (CC) von dem schwach p-dotierten Substrat (PSUB) elektrisch isoliert.
2 zeigt das gleiche Querschnittsprofil, wie 1 mit dem Unterschied, dass die Nachdiffusion der N-Wanne im Gegensatz zu den Darstellungen der anderen Figuren skizziert ist.
Zur Verdeutlichung ist der Beginn (UB) der Schwächung der Dotierung der N-Wanne (NW) durch die Nachdiffusion in den Wannenspalt (NWS) hinein gestrichelt eingezeichnet. Diese Grenze ist von dem Kollektor-Gebiet (CC) mit einem Abstand (AS) beabstandet.
Die N-Wanne (NW) hat ohne den Wannenspalt (NWS) eine erste Tiefe (T1) von der Oberfläche des Substrates (PSUB) aus gesehen. Im Bereich des Wannenspaltes (NWS) ist die Tiefe auf eine zweite Tiefe T2 vermindert.
3 zeigt einen schematischen Querschnitt durch eine erfindungsgemäße ESD Schutzdiode, die auf dem besagten PNP-Transistor beruht.
Der Querschnitt zeigt zwei Basis-Gebiete (BC) und zwei Kollektor-Gebiete (CC), die symmetrisch um ein Emitter-Gebiet (EC) herum angeordnet sind. Die Gebiete sind durch Shallow-Trench-Isolationen (STI) von einander getrennt. Das schwach p-dotierte Substrat wird durch eine Epi-Schicht auf einem typischerweise höher p-dotierten Grundsubstrat (GSUB) gebildet. An der Grenze zwischen EPI-Schicht und dem Grundsubstrat befindet sich eine vergrabene hoch n-dotierte Schicht, der Buried Layer (NBI). Dieser ist über sogenannte hoch n-dotierte Sinker (HDNW) mit der N-Wanne (NW) verbunden, wodurch das innere Substrat (IPSUB) von dem Substrat (PSUB) getrennt wird. Dies ist insbesondere von Vorteil, wenn eine High-Side-Fähigkeit der ESD-Schutzdiode gefordert ist.
Das Substrat (PSUB) ist über einen sehr hoch p-dotierten Substratanschluss (PC) und eine besondere hoch p dotierte p-Wanne (PW) angeschlossen.
4 zeigt ebenfalls einen schematischen Querschnitt durch eine erfindungsgemäße ESD Schutzdiode, die auf dem besagten PNP-Transistor beruht, wie 3. Im Unterschied zur 3 weist 4 jedoch keinen Buried-Layer (NBI) und keine Sinker (HDNW) auf und ist daher nicht high-side-fähig.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Nicht-Patentliteratur

Schrift S. L. Miller, J. J. Ebers „Alloyed Junction Avalanche Transistors” [0002]
J. Miller und J. Ebers [0005]

Claims

Laterale ESD Schutzdiode mit Layout bestimmter Schaltspannung a. mit einem ersten Anschluss C und einem zweiten Anschluss K und b. mit einem halbleitenden sehr schwach dotierten Substrat (PSUB) eines ersten Leitungstyps und c. mit einem ersten, schwach dotierten Gebiet (NW) eines zweiten Leitungstyps mit einer ersten Tiefe (T1) des PN-Übergangs zum Substrat (PSUB) und d. mit einem zweiten, sehr schwach dotierten Gebiet (NWS) eines zweiten Leitungstyps, das innerhalb des ersten Gebiets (NW) liegt und mit einer zweiten Tiefe (T2) des PN-Übergangs zum Substrat (PSUB), die geringer ist als die erste Tiefe (T1), und e. mit einem dritten, hoch dotierten Emitter-Gebiet (EC) eines ersten Leitungstyps, das innerhalb des ersten Gebiets (NW) und beabstandet zum zweiten Gebiet (NWS) liegt, und f. mit einem vierten hoch dotierten Kollektor-Gebiet (CC) eines ersten Leitungstyps, das innerhalb des zweiten Gebiets (NWS) liegt, und g. mit einem fünften, hoch dotierten Basis Gebiet (BC) eines zweiten Leitungstyps, das innerhalb des ersten Gebiets (NW) liegt und von dem zweiten Gebiet (NWS) beabstandet ist und das so angeordnet ist, dass das das dritte Emitter-Gebiet (EC) zwischen dem Basis-Gebiet (BC) und dem zweiten Gebiet (NWS) und damit dem Kollektor-Gebiet (CC) liegt, und h. wobei das Emitter-Gebiet (EC) und das Basis-Gebiet (BC) miteinander und mit einem zweiten Anschluss (K) elektrisch verbunden sind und i. wobei das Kollektor Gebiet (CC) mit einem ersten Anschluss (C) elektrisch verbunden ist und j. wobei insbesondere im optionalen Normalbetriebsfall der PN-Übergang zwischen Kollektor-Gebiet (CC) und Basis-Gebiet (BC), bzw. erstem Gebiet (NW) und zweiten Gebiet (NWS), insbesondere in Sperrrichtung gepolt ist und k. wobei das Kollektor-Gebiet (CC) bei Erreichen einer Lawinendurchbruchsspannung V_av einen elektrischen Strom in das zweite Gebiet (NWS) und/oder das erste Gebiet (NW) aufgrund eines Lawinendurchbruchs injiziert und damit den Bipolartransistor bestehend aus Kollektor-Gebiet (CC) des ersten Leitungstyps, erstes Gebiet (NW) und zweites Gebiet (NWS) und Basis-Gebiet (BC) und Emitter Gebiet (EC) durchschaltet.
ESD Schutzdiode nach Anspruch 1, a. wobei der erste Leitungstyp eine n-Leitfähigkeit ist und der zweite Leitungstyp eine p-Leitfähigkeit ist.
ESD Schutzdiode nach Anspruch 1, a. wobei der erste Leitungstyp eine p-Leitfähigkeit ist und der zweite Leitungstyp eine n-Leitfähigkeit ist.
ESD Schutzdiode nach einem oder mehreren der vorhergehenden Ansprüche a. mit mehreren Kollektor-Gebieten (CC) und/oder mehreren Emitter-Gebieten (EC) und/oder mehreren Basis-Gebieten (BC), b. wobei die bipolare Transistorstruktur, die durch die mehreren Kollektor-Gebieten (CC) und mehreren Emitter-Gebieten (EC) und mehreren Basis-Gebieten (BC) in streifenform abwechselnd in der Reihenfolge CEB oder BEC vorliegen.
ESD Schutzdiode nach einem oder mehreren der vorhergehenden Ansprüche a. mit mehreren Kollektor-Gebieten (CC) und mehreren Emitter-Gebieten (EC) und mehreren Basis-Gebieten (BC), b. wobei die bipolare Transistorstruktur, die durch die mehreren Kollektor-Gebieten (CC) und mehreren Emitter-Gebieten (EC) und mehreren Basis-Gebieten (BC) in Streifenform abwechselnd in der Reihenfolge CEBEC vorliegen und c. wobei die Sequenz durch ein oder mehrere zusätzliche Teilsequenzen CEBE nach links oder EBEC nach rechts erweitert sein kann.
ESD Schutzdiode nach einem oder mehreren der vorhergehenden Ansprüche a. mit mehreren Kollektor-Gebieten (CC) und mehreren Emitter-Gebieten (EC) und mehreren Basis-Gebieten (BC), b. wobei die bipolare Transistorstruktur, die durch die mehreren Kollektor-Gebieten (CC) und mehreren Emitter-Gebieten (EC) und mehreren Basis-Gebieten (BC) in Streifenform abwechselnd in der Reihenfolge BECEB vorliegen und c. wobei die Sequenz durch ein oder mehrere zusätzliche Teilsequenzen BECE nach links oder ECEB nach rechts erweitert sein kann.
ESD Schutzdiode nach einem oder mehreren der vorhergehenden Ansprüche, a. wobei immer ein Emitter-Gebiet (EC) und ein Kollektor-Gebiet (CC) mehr als Basis-Gebiete (BC) innerhalb der ESD Schutzdiode ausgeformt sind.
ESD Schutzdiode nach einem oder mehreren der vorhergehenden Ansprüche, a. wobei sich zwischen mindestens einem Emitter Gebiet (EC) und mindestens einem Basis-Gebiet (BC) eine Shallow-Trench-Isolation (STI) befindet und/oder b. wobei sich zwischen mindestens einem Emitter Gebiet (EC) und mindestens einem Kollektor-Gebiet (CC) eine Shallow-Trench-Isolation (STI) befindet.
Integrierter Schaltkreis mit mindestens zwei ESD Schutzdioden nach einem oder mehreren der vorhergehenden Ansprüche, a. wobei eine erste der mindestens zwei ESD Schutzdioden eine erste Schaltspannung aufweist und b. wobei eine zweite der mindestens zwei ESD Schutzdioden eine zweite Schaltspannung aufweist und c. wobei die Schaltspannungen unterschiedlich sind.
Integrierter Schaltkreis mit mindestens zwei ESD Schutzdioden entsprechend Anspruch 9, a. wobei der Gradient der Dotierstoffkonzentration der Dotieratome des zweiten Leitungstyps im Bereich des PN-Übergangs vom Kollektor-Gebiet (CC) in das zweite Gebiet (NWS) zwischen den mindestens zwei ESD Schutzdioden unterschiedlich ist.
Integrierter Schaltkreis mit mindestens zwei ESD Schutzdioden entsprechend Anspruch 9 und/oder 10, a. wobei die Dotierstoffkonzentration der Dotieratome des zweiten Leitungstyps und/oder der Gradient der Dotierstoffkonzentration der Dotieratome des zweiten Leitungstyps im Bereich des PN-Übergangs vom Kollektor-Gebiet (CC) in das zweite Gebiet (NWS) zwischen den mindestens zwei ESD Schutzdioden an einer vergleichbaren Position relativ zum jeweiligen Kollektor-Gebiet (CC) unterschiedlich sind.
Integrierter Schaltkreis mit mindestens zwei ESD Schutzdioden entsprechend Anspruch 9 bis 11, a. wobei der Abstand (AS) zwischen PN-Übergang zwischen Kollektor-Gebiet (CC) und zweitem Gebiet (NWS) auf der einen Seite und dem Übergang (UB) vom ersten Gebiet (NW) zum zweiten Gebiet (NWS), markiert durch einen beginnenden räumlichen Abfall der Dotierstoffkonzentration der Dotieratome des zweiten Leitungstyps und/oder markiert durch ein Maximum des Laplace-operators angewandt auf die Dotierstoffkonzentration der Dotieratome des zweiten Leitungstyps auf der anderen Seite zwischen den mindestens zwei ESD Schutzdioden unterschiedlich ist.
Integrierter Schaltkreis mit mindestens zwei ESD Schutzdioden entsprechend einem oder mehreren der Ansprüche 9 bis 12, a. wobei die zweite Tiefe (T2) der zweiten Gebiete (NWS) der mindestens zwei ESD Schutzdioden unterschiedlich ist.
Integrierter Schaltkreis mit mindestens zwei ESD Schutzdioden entsprechend einem oder mehreren der Ansprüche 9 bis 13, a. wobei die Schleusenspannung und/oder die Durchbruchspannung der Diode zwischen Substrat (PSUB) und Kollektor-Gebiet (CC) der mindestens zwei ESD Schutzdioden unterschiedlich sind.
Lateraler Bipolartransistor, mit insbesondere Layout bestimmter Durchbruchsspannung zum Substrat, a. mit einem halbleitenden sehr schwach dotierten Substrat (PSUB) eines ersten Leitungstyps und b. mit einem ersten, schwach dotierten Gebiet (NW) eines zweiten Leitungstyps mit einer ersten Tiefe (T1) des PN-Übergangs zum Substrat (PSUB) und c. mit einem zweiten, sehr schwach dotierten Gebiet (NWS) eines zweiten Leitungstyps, das innerhalb des ersten Gebiets (NW) liegt und mit einer zweiten Tiefe (T2) des PN-Übergangs zum Substrat (PSUB), die geringer ist als die erste Tiefe (T1), und d. mit einem dritten, hoch dotierten Emitter-Gebiet (EC) eines ersten Leitungstyps, das innerhalb des ersten Gebiets (NW) und beabstandet zum zweiten Gebiet (NWS) liegt, und e. mit einem vierten hoch dotierten Kollektor-Gebiet (CC) eines ersten Leitungstyps, das innerhalb des zweiten Gebiets (NWS) liegt, und f. mit einem fünften, hoch dotierten Basis Gebiet (BC) eines zweiten Leitungstyps, das innerhalb des ersten Gebiets (NW) liegt und von dem zweiten Gebiet (NWS) beabstandet ist und das so angeordnet ist, dass das das dritte Emitter-Gebiet (EC) zwischen dem Basis-Gebiet (BC) und dem zweiten Gebiet (NWS) und damit dem Kollektor-Gebiet (CC) liegt, und g. wobei das Kollektor Gebiet (CC) mit einem ersten Anschluss (C) elektrisch verbunden ist und h. wobei das Basis Gebiet (BC) mit einem zweiten Anschluss (B) elektrisch verbunden ist und i. wobei das Emitter Gebiet (EC) mit einem dritten Anschluss (E) elektrisch verbunden ist.
Lateraler Bipolartransistor, wobei der Bipolartransistor in einem ersten Gebiet in Form einer Wanne (NW) eines zweiten Leitungstyps platziert ist, die mindestens einen Wannenspalt (NWS) in Form eines schwächer dotierten zweiten Gebiets eines zweiten Leitungstyps aufweist und mit einer ersten Tiefe (T1) des PN-Übergangs vom einem ersten, schwach dotierten Gebiet (NW) eines zweiten Leitungstyps zum Substrat (PSUB) mit einer Leitfähigkeit eines ersten Leitungstyps gekennzeichnet dadurch, dass eine zweiten Tiefe (T2) des PN-Übergangs zwischen dem zweiten, sehr schwach dotierten Gebiet (NWS) und dem Substrat (PSUB) des ersten Leitungstyps, geringer ist, als die erste Tiefe (T1).
Laterale PN-Diode, wobei die PN-Diode in einem ersten Gebiet in Form einer Wanne (NW) eines zweiten Leitungstyps platziert ist, die mindestens einen Wannenspalt (NWS) in Form eines schwächer dotierten zweiten Gebiets eines zweiten Leitungstyps aufweist und mit einer ersten Tiefe (T1) des PN-Übergangs vom dem ersten, schwach dotierten Gebiet (NW) eines zweiten Leitungstyps zum Substrat (PSUB) mit einer Leitfähigkeit eines ersten Leitungstyps gekennzeichnet dadurch, dass eine zweiten Tiefe (T2) des PN-Übergangs zwischen dem zweiten, sehr schwach dotierten Gebiet (NWS) und dem Substrat (PSUB) des ersten Leitungstyps, geringer ist, als die erste Tiefe (T1).