DE102013112029A1 - Halbleiterbauelement mit Kapselung - Google Patents

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Abstract

Es werden Techniken beschrieben, die sich auf Halbleiterbauelemente beziehen, die Kapselungen verwenden. In einer Umsetzungsform wird möglicherweise ein Halbleiterbauelement hergestellt, um wenigstens eine Kapselung zu enthalten, die wenigstens Glaspartikel enthält.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Im Allgemeinen enthalten Halbleiter-Packages wenigstens einen Halbleiter-Chip, der mit einem Kunststoff- oder Epoxidharz-Kapselungsmaterial bedeckt ist. Einige elektronische Bauelemente werden in Hochtemperaturanwendungen eingesetzt, zum Beispiel in Kraftfahrzeuganwendungen, und werden unter anspruchsvollen Umgebungsbedingungen betrieben. Thermische Wechselbeanspruchung des Halbleiter-Packages verursacht potenziell, dass sich der Halbleiter-Chip vom Kunststoff- oder Epoxidharz-Kapselungsmaterial abtrennt. Solch ein Abtrennen des Halbleiter-Chips vom Kunststoff- oder Epoxidharz-Kapselungsmaterial erzeugt möglicherweise eine Öffnung für das Eintreten von Feuchtigkeit. Der Feuchtigkeitseintritt korrodiert möglicherweise elektrische Verbindungen auf einem zum Halbleiter-Package gehörigen Chip und verformt potenziell die Abmaße des Chips oder beeinflusst sie anderweitig.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • Hierin werden Techniken beschrieben, die sich auf Halbleiterbauelemente beziehen, die Kapselungen verwenden. In einer Umsetzungsform wird möglicherweise ein Halbleiterbauelement hergestellt, um wenigstens eine Kapselung zu enthalten, die wenigstens Glaspartikel enthält. Die Verwendung einer Kapselung, die Glaspartikel enthält, stellt verbesserte thermische Stabilität bereit, was Feuchtigkeitseintritt zwischen der Kapselung und dem Chip bzw. den Chips des Packages minimiert oder ausschließt, somit das Package für verbesserte Zuverlässigkeit über ein breiteres thermisches Verwendungsspektrum auslegt. Weiterhin stellt die Verwendung solch einer Kapselung im Vergleich zu konventionellen Kapselungsmaterialien erhöhte Durchschlagsfestigkeit bereit.
  • Diese „Kurze Darstellung der Erfindung” wird mit dem Verständnis eingereicht, dass sie nicht dazu verwendet werden wird, um den Schutzbereich oder die Bedeutung der Ansprüche auszudeuten oder einzuschränken. Diese „Kurze Darstellung der Erfindung” soll weder Schlüsselmerkmale oder wesentliche Merkmale des beanspruchten Gegenstands genau bestimmen, noch soll sie als ein Hilfsmittel zum Bestimmen des Schutzbereichs des beanspruchten Gegenstands verwendet werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 veranschaulicht eine Ausführungsform, in der Halbleiter-Chips in einem vorbestimmten Abstand auf einem Wafer-Träger platziert werden.
  • 2 veranschaulicht eine Ausführungsform, in der Halbleiter-Chips in einem vorbestimmten Abstand auf einem Wafer-Träger platziert werden.
  • 3 veranschaulicht eine Kapselung, die sich zu kapselndem Material verfestigt hat, während Halbleiter-Chips auf einen Wafer-Träger geklebt werden.
  • 4 veranschaulicht kapselndes Material und die Halbleiter-Chips, die nach dem Wafer-Schneiden auf einen Wafer-Träger geklebt werden.
  • 5 veranschaulicht eine Halbleiterstruktur gemäß einer Ausführungsform, nachdem ein Wafer-Träger freigegeben worden ist.
  • 6 veranschaulicht eine Halbleiterstruktur gemäß einer Ausführungsform nach selektivem Ätzen einer metallisierten Schicht in Abschnitten der Halbleiterstruktur.
  • 7 veranschaulicht eine Halbleiterstruktur gemäß einer Ausführungsform nach dem Abtrennen der Halbleiterbauelemente.
  • 8 veranschaulicht einen typischen Prozess des Bereitstellens eines gekapselten Chips oder eines Haibleiter-Packages, das kapselndes Material verwendet.
  • Die „Ausführliche Beschreibung” bezieht sich auf die zugehörigen Figuren. In den Figuren identifiziert die am weitesten links stehende Ziffer bzw. Ziffern einer Referenznummer die Figur, in der die Referenznummer zuerst auftaucht. Die gleichen Nummern werden in allen Zeichnungen durchweg verwendet, um sich auf die gleichen Merkmale und Komponenten zu beziehen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Hierin werden Techniken beschrieben, die sich auf Halbleiterbauelemente beziehen, die Kapselungen verwenden. In einer Umsetzungsform wird möglicherweise ein Halbleiterbauelement hergestellt, um wenigstens eine Kapselung zu enthalten, die wenigstens Glaspartikel enthält. Die Verwendung einer Kapselung, die Glaspartikel enthält, stellt verbesserte thermische Stabilität bereit, was Feuchtigkeitseintritt zwischen der Kapselung und dem Chip bzw. den Chips des Packages minimiert oder ausschließt, somit das Package für verbesserte Zuverlässigkeit über ein breiteres thermisches Verwendungsspektrum auslegt. Weiterhin stellt die Verwendung solch einer Kapselung im Vergleich zu konventionellen Kapselungsmaterialien erhöhte Durchschlagsfestigkeit bereit.
  • 1 veranschaulicht eine Ausführungsform, in der die Halbleiter-Chips 102 in einem vorbestimmten Abstand auf dem Wafer-Träger 104 platziert sind, verschaltet mittels eines Klebers 106, der möglicherweise eine Klebefolie oder ein anderes ähnliches Material ist. In einer Ausführungsform enthalten die Chips 102 Steuerungs-Chips, Logik-Chips, vertikale Hochspannungs-Chips, Leistungstransistor-Chips, Metall-Oxid-Halbleiter-Feldeffekttransistor-Chips oder andere geeignete Halbleiter-Dies. In einer Ausführungsform werden wenigstens zwei Halbleiter-Chips 102 mit einer ersten Fläche 108, die frei liegt, und einer zweiten Fläche 110, die am Kleber 106 angebracht ist, platziert. Die erste Fläche 108 enthält möglicherweise einen oder mehrere Kontakte, wie zum Beispiel einen Source-Anschluss, einen Gate-Anschluss, einen Anoden-Anschluss oder ähnliches. Weiterhin enthält die zweite Fläche 110 möglicherweise einen oder mehrere solcher Kontakte.
  • In einer Ausführungsform ist der Kleber 106 eine Metallisierungsschicht, wie zum Beispiel ein metallisierter Kleber, eine metallisierte Keimschicht, ein metallisiertes Substrat, ein Träger, eine Folie oder eine andere geeignete metallische Schicht. In einer Ausführungsform ist der Wafer-Träger 104 dazu ausgelegt, die Chips 102 beabstandet zu enthalten, um eine „Ausgangsauffächerungsfläche” auf dem Wafer zu definieren, und eine metallisierte Keimschicht wird auf einer Hauptoberfläche eines rekonfigurierten Wafers durch chemische Deposition, stromlose Deposition oder Sputtern abgeschieden. In einer anderen Ausführungsform werden die Chips auf einem Träger angeordnet, der eine Metallschicht enthält.
  • Wie in 1 veranschaulicht wird, wird in einer Ausführungsform eine Kapselung 112 zwischen den Halbleiter-Chips 102 auf dem Wafer-Träger 104 aufgebracht. In einer anderen Ausführungsform wird die Kapselung 112 zwischen den Halbleiter-Chips 102 auf dem Wafer-Träger 104 und oberhalb der Halbleiter-Chips 102 aufgebracht, wie in 2 veranschaulicht wird. Mit solch einer Ausführungsform ist es möglich, den Wafer-Träger 104 sofort zu entfernen und weitere Prozessschritte auszuführen, nachdem die Kapselung 112 zwischen den Halbleiter-Chips 102 auf dem Wafer-Träger 104 und oberhalb der Halbleiter-Chips 102 aufgebracht wurde und gehärtet ist. Die Beschreibung und die bezogenen Figuren, die im Folgenden beschrieben werden, gelten für die in den 1 und 2 beschriebenen Ausführungsformen.
  • In einer Ausführungsform enthält die Kapselung 112 anorganische Partikel (z. B. Glas). Die Kapselung 112 ist dazu ausgelegt, einen thermischen Ausdehnungskoeffizienten (CTE, coefficient of thermal expansion) von weniger als ungefähr 10 × 10–6/K aufzuweisen, was dem CTE von Silizium in Silizium-Chips nahekommt (etwa 2,5 × 10–6/K). Im Gegensatz dazu weisen konventionelle kapselnde Epoxidharz- oder Polymer-Materialien typischerweise einen höheren CTE von ungefähr 1 × 10–5/K auf, oder etwa in einer Größenordnung, die größer als der CTE von Silizium ist. Das Missverhältnis zwischen dem CTE der konventionellen kapselnden Epoxidharz- oder Polymer-Materialien und Silizium trägt zur ungleichmäßigen thermischen Ausdehnung der Materialien bei, da die Materialien thermisch wechselbeansprucht werden, was potenziell die Materialien unerwünschterweise trennt und einen Weg für Feuchtigkeitseintritt in das Halbleiter-Package erzeugt.
  • Geeignete Materialien für die Kapselung 112 enthalten anorganische Materialien. In einer Ausführungsform wird die Kapselung 112 als ein keramisches Material bereitgestellt. In einer Ausführungsform wird die Kapselung 112 als ein metallorganisches Material bereitgestellt. Geeignete metallorganische Materialien enthalten Polysiloxane und organisch modifizierte Silicate. In einer Ausführungsform wird die Kapselung 112 so bereitgestellt, dass sie Glas oder Glaspartikel enthält. Geeignete Glasmaterialien enthalten Sulfophosphat-Gläser, die in den Glas-/Kunststoff-Verbindungen vorhanden sind.
  • In einer Ausführungsform wird die Kapselung 112 durch einen Sinterprozess gehärtet, bei dem die Partikel zusammengeschmolzen werden, um die Kapselung 112 zu verfestigen oder zu härten. In einer Ausführungsform wird die Kapselung 112 bei Prozesstemperaturen zwischen ungefähr 200–400 Grad Celsius als ein Sol-Gel aus einer Suspension aus metallorganischen oder keramischen Nanopartikeln angefertigt und enthält Glas. In einer Ausführungsform wird die Kapselung 112 als eine Paste in einem Druckprozess abgeschieden, wie bei einer Unterdruckung oder bei einem Schablonendruck, und dann bei Temperaturen zwischen 300–450 Grad Celsius verarbeitet, um die Partikel in eine gesinterte Masse zu härten.
  • Nach dem Aushärten stellt die Kapselung 112 für das Halbleiter-Chip-Array 102 Stabilität bereit, mit einer Temperaturstabilität von über 300 Grad Celsius und Feuchtigkeitsbeständigkeit. Die Kapselung 112 ermöglicht einen geringeren thermischen Ausdehnungskoeffizienten im Vergleich zu anderen (z. B. Epoxidharz-)Materialien. Die Kapselung 112 führt zu geringerer Korrosion der Bauelemente aufgrund von ionischer Verunreinigung. In einer Ausführungsform stellt die Kapselung 112 eine hermetische Dichtung um den Halbleiter-Chip 102 bereit und ist dazu ausgelegt, Feuchtigkeitseintritt zu hemmen. Verschiedene Techniken werden eingesetzt, um die Halbleiter-Chips 102 mit der Kapselung 112 einzubetten, zum Beispiel Formpressen und Spritzguss, Laminierung oder Dosierung.
  • 3 veranschaulicht die Kapselung 112, die sich zu Kapselungsmaterial 114 verfestigt hat, während die Halbleiter-Chips 102 auf den Wafer-Träger 104 geklebt sind. In einer Ausführungsform wird die Kapselung 112 durch einen Sinterprozess gehärtet, bei dem die Kapselung 112 reagiert und sich zum kapselnden Material 114 verfestigt. In einer Ausführungsform wird die Kapselung 112 und/oder das gehärtete kapselnde Material 114 zur oberen Oberfläche 108 der Halbleiter-Chips 102 planarisiert.
  • 4 veranschaulicht das kapselnde Material 114 und die Halbleiter-Chips 102, die nach dem Wafer-Schneiden auf den Wafer-Träger 104 geklebt werden. Das Wafer-Schneiden wird verwendet, um im kapselnden Material 114 Durchgangsöffnungen 116 zwischen den Halbleiter-Chips 102 nach dem Härten bereitzustellen. In einer Ausführungsform werden in der Industrie bekannte Wafer-Schneideverfahren verwendet, wie zum Beispiel Sägen und Schneiden durch das kapselnde Material 114 bis zum Erreichen der Klebeschicht 106. In einer Ausführungsform werden die Halbleiter-Chips 102 abgetrennt, so dass das kapselnde Material 114 an den Seiten der Halbleiter-Chips 102 angebracht bleibt. In einer Ausführungsform werden die Halbleiter-Chips 102 abgetrennt, so dass das kapselnde Material 114 nicht an den Seiten der Halbleiter-Chips 102 angebracht bleibt.
  • 5 veranschaulicht eine Halbleiterstruktur gemäß einer Ausführungsform, nachdem der Wafer-Träger 104 freigegeben worden ist. In einer Ausführungsform wird ein metallisiertes Material 118 durch die Durchgangsöffnungen 116 zwischen jedem Halbleiter-Chip 102 abgeschieden. In einer Ausführungsform erstreckt sich das metallisierte Material 118 lateral über die aktive erste Fläche 108 des Halbleiter-Chips 102 und ist elektrisch mit Kontakten auf der ersten Fläche 108 verbunden. In einer Ausführungsform erstreckt sich das metallisierte Material 118 lateral über die zweite Fläche 110 des Halbleiter-Chips 102. In einer anderen Ausführungsform wird das metallisierte Material 118, das sich lateral über die zweite Fläche 110 erstreckt, galvanisch bis zur Soll-Stärke von bis zu 250 μm in einem Beispiel verstärkt.
  • 6 veranschaulicht eine Halbleiterstruktur gemäß einer Ausführungsform nach selektivem Ätzen der metallisierten Schicht 118 in Abschnitten der Halbleiterstruktur, um selektiv geätzte Metallabscheidungen 120 bereitzustellen. Der Halbleiter-Chip 102 ist mit den selektiv geätzten Metallabscheidungen 120 an Kontakten auf der ersten Fläche 108 des Halbleiter-Chips 102 verbunden. Die Metallabscheidungen 120 erstrecken sich von der ersten Fläche 108 des Halbleiter-Chips 102 zwischen dem kapselnden Material 114 zur zweiten Fläche 110. In einer Ausführungsform wurde die Metallabscheidung 120 selektiv auf die zweite Fläche 110 des Halbleiter-Chips 102 geätzt, damit sie durch das kapselnde Material 114 isoliert bleibt. In einer anderen Ausführungsform wurde die Metallabscheidung 120 selektiv auf die erste Fläche 108 des Halbleiter-Chips 102 geätzt. Konkreter gesagt, wird die Struktur einem Ätzmittel ausgesetzt. Das Ätzmaterial hängt von der Zusammensetzung des metallisierten Materials ab. In einer Ausführungsform werden fotolytische oder Laser-Verfahren eingesetzt, so dass zwischen den Gate-, Source- und Drain-Kontakten der einzelnen Einheiten keine elektrisch leitfähigen Verbindungen bleiben.
  • 7 veranschaulicht eine Halbleiterstruktur gemäß einer Ausführungsform nach dem Abtrennen der Halbleiterbauelemente. Die Metallabscheidungen 120 sind gesägt oder anderweitig abgetrennt 122 worden, so dass sich die Source-Drains auf jeder Seite der Durchgangsöffnungen 116 von den Metallabscheidungen 120 auf der ersten Fläche 108 bis zur zweiten Fläche 110 des Halbleiter-Chips 102 erstrecken. In einer Ausführungsform wird die Abtrennung durch Singulation bereitgestellt. Auf diese Art und Weise werden isolierte Halbleiterbauelemente möglicherweise auf Leiterplatten platziert, wobei die erste Fläche 108, die aktive Fläche, des Halbleiter-Chips 102 mit der Leiterplatte verschaltet ist.
  • In einer alternativen Ausführungsform, vor der Singulation, wie sie in Verbindung mit 7 beschrieben wird, wird ein kapselndes Material, das Glaspartikel aufweist, wie zum Beispiel das kapselnde Material 114, über wenigstens die erste Fläche 108, die aktive Fläche, und die Metallabscheidungen 120 bereitgestellt. Solch ein kapselndes Material, das Glaspartikel aufweist, wird dann gehärtet. Danach wird die Singulation in der in Verbindung mit 7 beschriebenen Art und Weise ausgeführt.
  • 8 veranschaulicht den typischen Prozess 800 für das Bereitstellen eines gekapselten Chips oder eines Halbleiter-Packages, das kapselndes Material verwendet. In verschiedenen Umsetzungsformen wird der Prozess 800 möglicherweise durch mit einer Produktionsstätte verknüpften Betriebsmitteln ausgeführt. Solch eine Produktionsstätte enthält möglicherweise zum Beispiel Produktionseinheiten, mit denen unterschiedliche Produktionsprozesse durchgeführt werden können. Die Produktionsprozesse sind in einem besonderen Beispiel Ätzprozesse, nasschemische Verfahren, Diffusionsprozesse und unterschiedliche Reinigungsprozesse, wie zum Beispiel ein chemisch-mechanisches Polieren (CMP, chemical mechanical polishing). Für jeden der Prozesse werden möglicherweise eine oder mehrere Produktionseinheiten bereitgestellt, in denen verschiedene Produktionsschritte in einem Produktionsprozess durchgeführt werden. In verschiedenen Umsetzungsformen enthalten die Komponenten möglicherweise einen oder mehrere Schalter, Induktivitäten, Dioden und ähnliches.
  • Im Vorgang 802 wird ein Halbleiter-Chip, der einen ersten thermischen Ausdehnungskoeffizienten aufweist, bereitgestellt. Solch ein Halbleiter-Chip ähnelt möglicherweise den Halbleiter-Chips 102. Im Vorgang 804 wird der Halbleiter-Chip mit einer Kapselung, die anorganische Partikel umfasst, gekapselt. Solche anorganischen Partikel enthalten möglicherweise Glas. Im Vorgang 806 wird eine Metallschicht aufgebracht, damit sie sich lateral über den Halbleiter-Chip und die Kapselung erstreckt.
  • In der vorangegangenen „Ausführlichen Beschreibung” wird Bezug auf die zugehörigen Zeichnungen genommen, die hiervon einen Teil bilden und in denen veranschaulichend spezifische Ausführungsformen gezeigt werden, in denen die Erfindung möglicherweise angewendet wird. In dieser Hinsicht wird richtungsbezeichnende Begrifflichkeit, wie zum Beispiel „oben”, „unten”, „vorne”, „hinten”, „führend”, „folgend” usw. hinsichtlich der Ausrichtung der Figur bzw. Figuren, die beschrieben werden, verwendet. Weil die Komponenten von Ausführungsformen in mehreren unterschiedlichen Ausrichtungen positioniert werden können, wird die richtungsbezeichnende Begrifflichkeit zum Zweck der Veranschaulichung verwendet und ist in keiner Weise einschränkend. Es soll verstanden werden, dass möglicherweise andere Ausführungsformen genutzt werden und möglicherweise bauliche oder logische Änderungen vorgenommen werden, ohne vom Schutzbereich der Erfindung abzuweichen. Die vorangegangene ausführliche Beschreibung soll daher nicht in einem einschränkenden Sinne aufgenommen werden, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
  • Es soll verstanden werden, dass die Merkmale der verschiedenen, hierin beschriebenen Ausführungsbeispiele möglicherweise miteinander kombiniert werden, sofern nicht spezifisch etwas anderes angegeben ist.
  • Die Begriffe „verschaltet” und/oder „elektrisch verschaltet” sind, wie sie in dieser Beschreibung eingesetzt werden, nicht notwendigerweise so gemeint, dass sie bedeuten, dass die Elemente direkt miteinander verschaltet sind; es kann eine direkte Verbindung zwischen diesen Elementen bestehen; es können aber auch zwischengeschaltete Elemente möglicherweise zwischen den „verschalteten” oder „elektrisch verschalteten” Elementen bereitgestellt werden.
  • Ausführungsformen gewährleisten das Reduzieren von Belastungen, wenn Halbleiterbauelemente hohen Temperaturen ausgesetzt sind, und den Schutz der Halbleiter-Chips gegen Feuchtigkeitsschäden an elektrischen Kontakten.
  • Ausführungsformen stellen Kapselungen für Wafer-Level Packaging von Halbleiterbauelementen bereit. Eine Kapselung aus anorganischen Partikeln wird zwischen den auf dem Träger beabstandeten Halbleiter-Chips abgeschieden. Die Kapselungspartikel werden zwischen den Chips gehärtet und anschließend gesägt oder anderweitig geteilt, um Durchgangsöffnungen bereitzustellen. Ein elektrisch leitendes Material wird zwischen der neu abgeteilten Kapselung platziert und an der ersten Fläche und der zweiten Fläche der Halbleiter-Chips angebracht. Ätzen oder andere in der Halbleiterindustrie verwendete Verfahren werden am elektrisch leitenden Material umgesetzt, das auf der ersten und zweiten Fläche platziert ist, um elektrische Bahnen bereitzustellen. In einer Ausführungsform wird das elektrisch leitfähige Material strukturiert, um für jeden Chip separate Gate-, Source- und Drain-Kontakte bereitzustellen. Die Halbleiter-Packages werden vom Wafer zur anschließenden Verwendung mit anderen Bauelementen singularisiert. Nach der Singulation vom Wafer werden fertige Halbleiter-Packages bereitgestellt, die zur Montage und/oder zum Anbringen auf Leiterplatten und anderen elektronischen Bauelementen geeignet sind.

Claims (17)

  1. Verfahren, das Folgendes umfasst: das Bereitstellen eines Halbleiter-Chips, der einen ersten thermischen Ausdehnungskoeffizienten aufweist; und das Kapseln des Halbleiter-Chips mit einer Kapselung, die anorganische Partikel umfasst.
  2. Verfahren nach Anspruch 1, wobei die Kapselung zusätzlich organisches Material umfasst.
  3. Verfahren nach Anspruch 1 oder 2, wobei die Kapselung Glas umfasst.
  4. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin das Aufbringen einer Metallschicht umfasst, die sich lateral über den Halbleiter-Chip und die Kapselung erstreckt.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Kapselung einen zweiten thermischen Ausdehnungskoeffizienten aufweist, der sich vom ersten thermischen Ausdehnungskoeffizienten unterscheidet.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei der erste thermische Ausdehnungskoeffizient ungefähr 2.5 × 10–6/K ist.
  7. Halbleiterbauelement nach Anspruch 5 oder 6, wobei der zweite thermische Ausdehnungskoeffizient niedriger als ungefähr 10 × 10–6/K ist.
  8. Halbleiterbauelement, das Folgendes umfasst: einen Halbleiter-Chip, der einen ersten thermischen Ausdehnungskoeffizienten aufweist; und eine Kapselung, die anorganische Partikel umfasst und die den Halbleiter-Chip kapselt.
  9. Halbleiterbauelement nach Anspruch 8, wobei die Kapselung zusätzlich organisches Material umfasst.
  10. Halbleiterbauelement nach Anspruch 8 oder 9, wobei die Kapselung Glas umfasst.
  11. Halbleiterbauelement nach einem der Ansprüche 8 bis 10, das weiterhin eine Metallschicht umfasst, die sich lateral über den Halbleiter-Chip und die Kapselung erstreckt.
  12. Halbleiterbauelement nach einem der Ansprüche 8 bis 11, wobei der Chip eine erste Elektrode auf der ersten Oberfläche und eine zweite Elektrode auf der zweiten Oberfläche enthält.
  13. Halbleiterbauelement nach Anspruch 12, wobei die erste Elektrode elektrisch mit einer Metallschicht verschaltet ist, die sich lateral über den Halbleiter-Chip und die Kapselung erstreckt.
  14. Halbleiterbauelement nach einem der Ansprüche 8 bis 13, wobei der Halbleiter-Chip einen Leistungstransistor mit einer ersten Elektrode, die mit einem Drain verbunden ist, und mit einer zweiten Elektrode, die mit einer Source verbunden ist, umfasst.
  15. Halbleiterbauelement nach einem der Ansprüche 8 bis 14, wobei der erste thermische Ausdehnungskoeffizient ungefähr 2,5 × 10–6/K ist.
  16. Halbleiterbauelement nach einem der Ansprüche 8 bis 15, wobei die Kapselung einen zweiten thermischen Ausdehnungskoeffizienten aufweist, der sich vom ersten thermischen Ausdehnungskoeffizienten unterscheidet.
  17. Halbleiterbauelement nach Anspruch 16, wobei der zweite thermische Ausdehnungskoeffizient niedriger als ungefähr 10 × 10–6/K ist.
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