DE102013110126A1 - Verfahren zur Herstellung eines Halbleitersubstrats und Verfahren zur Herstellung von Halbleiterbauelementen, die in ein Halbleitersubstrat integriert sind - Google Patents

Verfahren zur Herstellung eines Halbleitersubstrats und Verfahren zur Herstellung von Halbleiterbauelementen, die in ein Halbleitersubstrat integriert sind Download PDF

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Abstract

Ein Verfahren zur Herstellung eines Halbleitersubstrats umfasst das Bereitstellen eines Halbleiterwafers (100) mit einer ersten Oberfläche (101) und einer zweiten Oberfläche (102) gegenüber der ersten Oberfläche sowie das Ausbilden, bei Betrachtung in einem Querschnitt senkrecht zu der ersten Oberfläche (101), von Hohlräumen (103) in dem Halbleiterwafer (100) in einer ersten Entfernung von der ersten Oberfläche (101). Die Hohlräume (103) sind seitlich durch Trennwände (104) voneinander beabstandet, die aus Halbleitermaterial des Wafers (100) gebildet werden. Die Hohlräume (103) bilden eine Trennungsregion (109). Das Verfahren umfasst des Weiteren das Ausbilden einer Halbleiterschicht (120) auf der ersten Oberfläche (101) des Halbleiterwafers (100) und das Zerbrechen mindestens einiger der Trennwände (104) durch mechanische Einwirkung auf die Trennwände (104), um den Halbleiterwafer (100) entlang der Trennungsregion (109) zu spalten.

Description

  • TECHNISCHES GEBIET
  • Im vorliegenden Text beschriebene Ausführungsformen betreffen Verfahren zur Herstellung eines Halbleitersubstrats und Verfahren zur Herstellung von Halbleiterbauelementen, die in ein Halbleitersubstrat integriert sind.
  • HINTERGRUND
  • Für integrierte Bauelemente, insbesondere Leistungsbauelemente, werden in geeigneter Weise angepasste Halbleitersubstrate benötigt. Leistungsbauelemente, zum Beispiel vertikale Leistungsbauelemente, benötigen Halbleitersubstrate mit einer minimalen Dicke, um der Nennsperrspannung zu widerstehen. Die minimale Dicke kann zum Beispiel 60 μm betragen. Andererseits wird während der Verarbeitung des Halbleitersubstrats eine größere Dicke, zum Beispiel 600 μm, wegen der mechanischen Stabilität gewünscht. Dicke Substrate haben jedoch einen hohen elektrischen und thermischen Widerstand, was sich auf die elektrische Leistung der fertigen Bauelemente auswirken kann. Nach dem Integrieren der Bauelemente werden die Substrate darum gedünnt, um diese Widerstände zu reduzieren.
  • Aus Kostengründen werden typischerweise mechanische oder chemische Ätz- und Polierprozesse zum Reduzieren der Dicke verwendet. Da diese Prozesse mit intrinsischen Dickenschwankungen der verarbeiteten Substrate behaftet sind, werden andere Prozesse, die zuvor festgelegte Ätz- oder Polierschritte enthalten, verwendet, um solche Schwankungen zu vermeiden. Zum Beispiel können vergrabene pn-Übergänge als Ätz-Schritt verwendet werden. Des Weiteren können auch eine Änderung der Materialeigenschaften oder verschiedene Materialkombinationen entweder als Ätz-Stopp oder als Schicht verwendet werden, die eine Trennung von Substraten ermöglicht. Solche „Trennschichten” müssen den Verarbeitungsbedingungen während der Integration der Bauelemente widerstehen.
  • Andere Herangehensweisen verwenden Laserlicht zum Erzeugen von Trennungsregionen in bestimmten Entfernungen zur Substratoberfläche. Solche Prozesse sind jedoch sehr kostenintensiv.
  • Eine andere Option zur Herstellung von Halbleiterbauelementen ist die Verwendung von SOI-Wafern, die dem Volumensubstrat eine bessere dielektrische Isolierung verleihen. Auch hier wird typischerweise eine vergleichsweise dünne Halbleiterschicht zum Integrieren der Bauelemente gewünscht, um parasitische Kapazitäten zu reduzieren und die Bauelemente vom Volumenmaterial zu isolieren. Um eine dünne Schicht, zum Beispiel 0,2 μm–10 μm, auf einem SOI-Wafer zu erzeugen, kann ein dicker Halbleiterwafer an den SOI-Wafer gebondet werden. Vor dem Bonden werden Wasserstoffionen in eine bestimmte Tiefe des dicken Halbleiterwafers implantiert, um eine Trennungsregion zu erzeugen. Während des Bondens oder eines zusätzlichen Ausheilschritts spaltet sich der gebondete dicke Halbleiterwafer entlang der Trennungsregion, so dass eine vergleichsweise dünne Schicht an dem SOI-Wafer zurückbleibt. Diese Technik ist als „Smart-Cut” bekannt, aber sie ist infolge der Wasserstoffimplantation sehr kostenintensiv.
  • Andererseits können bei einigen Prozessen dünne Keimschichten erforderlich sein, zum Beispiel für ein anschließendes epitaxiales Wachstum. In einigen Fällen wird Halbleitermaterial auf einem Träger aus einem anderen Halbleitermaterial gezüchtet. Nach dem epitaxialen Wachstum muss die gezüchtete Schicht vom Träger entfernt werden, ohne die Epitaxialschicht zu beschädigen.
  • Angesichts des oben Dargelegten besteht Verbesserungsbedarf.
  • KURZDARSTELLUNG DER ERFINDUNG
  • Gemäß einer Ausführungsform umfasst ein Verfahren zur Herstellung eines Halbleitersubstrats: Bereitstellen eines Halbleiterwafers mit einer ersten Oberfläche und einer gegenüber der ersten Oberfläche angeordneten zweiten Oberfläche; Ausbilden, bei Betrachtung in einem Querschnitt senkrecht zu der ersten Oberfläche gesehen, von Hohlräumen in dem Halbleiterwafer in einer ersten Entfernung von der ersten Oberfläche, wobei die Hohlräume seitlich durch Trennwände voneinander beabstandet sind, die aus Halbleitermaterial des Wafers gebildet werden, wobei die Hohlräume eine Trennungsregion bilden; Ausbilden einer Halbleiterschicht auf der ersten Oberfläche des Halbleiterwafers; Zerbrechen mindestens einiger der Trennwände durch mechanische Einwirkung auf die Trennwände, um den Halbleiterwafer entlang der Trennungsregion zu spalten.
  • Gemäß einer Ausführungsform umfasst ein Verfahren zur Herstellung eines Halbleitersubstrats: Bereitstellen eines Keim-Wafers mit einer ersten Oberfläche und einer gegenüber der ersten Oberfläche angeordneten zweiten Oberfläche, wobei der Keim-Wafer Halbleitermaterial umfasst, das an der ersten Oberfläche des Keim-Wafers freiliegt; Ausbilden, bei Betrachtung in einem Querschnitt senkrecht zu der ersten Oberfläche gesehen, von Hohlräumen in dem Keim-Wafer in einer ersten Entfernung von der ersten Oberfläche, wobei die Hohlräume seitlich durch Trennwände voneinander beabstandet sind, die durch das Halbleitermaterial des Keim-Wafers gebildet werden, wobei die Hohlräume eine Trennungsregion bilden; Ausbilden einer Epitaxialschicht auf dem freiliegenden Halbleitermaterial des Keim-Wafers, wobei die Epitaxialschicht eine Dicke aufweist, die größer als die erste Entfernung zwischen den Hohlräumen und der ersten Oberfläche des Keim-Wafers ist; und Zerbrechen mindestens einiger der Trennwände durch mechanische Einwirkung auf die Trennwände, um den Halbleiterwafer entlang der Trennungsregion zu spalten.
  • Gemäß einer Ausführungsform umfasst ein Verfahren zur Herstellung eines Halbleitersubstrats: Bereitstellen eines Keim-Wafers mit einer ersten Oberfläche und einer gegenüber der ersten Oberfläche angeordneten zweiten Oberfläche, wobei der Keim-Wafer ein erstes Halbleitermaterial umfasst, das an der ersten Oberfläche des Keim-Wafers freiliegt; Ausbilden, bei Betrachtung in einem Querschnitt senkrecht zu der ersten Oberfläche gesehen, von Hohlräumen in dem Keim-Wafer in einer ersten Entfernung von der ersten Oberfläche, wobei die Hohlräume seitlich durch Trennwände voneinander beabstandet sind, die durch das erste Halbleitermaterial des Keim-Wafers gebildet werden, und eine Trennungsregion bilden; Abscheiden, bei einer erhöhten Temperatur, eines zweiten Halbleitermaterials, das von dem ersten Halbleitermaterial verschieden ist, auf dem freiliegenden ersten Halbleitermaterial des Keim-Wafers, wobei das zweite Halbleitermaterial eine Dicke aufweist, die mindestens 10-mal größer ist als die erste Entfernung zwischen den Hohlräumen und der ersten Oberfläche des Keim-Wafers; und Abkühlen des Keim-Wafers mit dem zweiten Halbleitermaterial, das auf der ersten Oberfläche des Keim-Wafers abgeschieden ist, um eine mechanische Spannung hervorzurufen, die infolge einer unterschiedlichen thermischen Schrumpfung des ersten Halbleitermaterials und des zweiten Halbleitermaterials auf die Trennwände wirkt, wobei die mechanische Spannung zum Zerbrechen mindestens einiger der Trennwände führt, um den Keim-Wafer mindestens teilweise entlang der Trennungsregion zu spalten.
  • Gemäß einer Ausführungsform umfasst ein Verfahren zur Herstellung eines Halbleitersubstrats: Bereitstellen eines ersten Wafers mit einer ersten Oberfläche und einer gegenüber der ersten Oberfläche angeordneten zweiten Oberfläche; Ausbilden von miteinander verbundenen Hohlräumen, die in dem ersten Wafer in einer ersten Entfernung von der ersten Oberfläche angeordnet sind, wobei die Hohlräume, bei Betrachtung in einem Querschnitt senkrecht zu der ersten Oberfläche gesehen, seitlich durch Trennwände voneinander beabstandet sind, die durch Material des ersten Wafers gebildet werden, und wobei die Hohlräume eine Trennungsregion bilden; Ausbilden einer Halbleiterschicht auf der ersten Oberfläche des ersten Wafers; Füllen der Hohlräume mit einer wässrigen Lösung; und Zerbrechen der Trennwände durch Ausüben einer mechanischen Einwirkung auf die Trennwände mittels der wässrigen Lösung, um den ersten Wafer entlang der Trennungsregion zu spalten.
  • Gemäß einer Ausführungsform umfasst ein Verfahren zur Herstellung eines Halbleitersubstrats, in dem Halbleiterbauelemente integriert sind: Bereitstellen eines Keim-Wafers mit einer ersten Oberfläche und einer gegenüber der ersten Oberfläche angeordneten zweiten Oberfläche, wobei der Keim-Wafer ein Halbleitermaterial umfasst, das an der ersten Oberfläche des Keim-Wafers freiliegt; Ausbilden von Hohlräumen in dem Keim-Wafer in einer ersten Entfernung von der ersten Oberfläche, wobei die Hohlräume, bei Betrachtung in einem Querschnitt senkrecht zu der ersten Oberfläche gesehen, seitlich durch Trennwände voneinander beabstandet sind, die durch das Halbleitermaterial des Keim-Wafers gebildet werden, und wobei die Hohlräume eine Trennungsregion bilden; Abscheiden einer Epitaxialschicht auf dem freiliegenden Halbleitermaterial des Keim-Wafers auf der ersten Oberfläche des Keim-Wafers; mindestens teilweises Integrieren von Halbleiterbauelementen in die Epitaxialschicht durch Ausbilden von Dotierungsregionen in der Epitaxialschicht; und Zerbrechen der Trennwände durch mechanische Einwirkung auf die Trennwände, um den Keim-Wafer entlang der Trennungsregion zu spalten.
  • Gemäß einer Ausführungsform umfasst ein Verfahren zur Herstellung eines Halbleitersubstrats: Bereitstellen eines ersten Wafers mit einer ersten Oberfläche und einer gegenüber der ersten Oberfläche angeordneten zweiten Oberfläche; Ausbilden von Hohlräumen in dem ersten Wafer in einer ersten Entfernung von der ersten Oberfläche, wobei die Hohlräume, bei Betrachtung in einem Querschnitt senkrecht zu der ersten Oberfläche gesehen, seitlich durch Trennwände voneinander beabstandet sind, die durch das Halbleitermaterial des ersten Wafers gebildet werden, und wobei die Hohlräume eine Trennungsregion bilden; Bonden eines zweiten Wafers auf die erste Oberfläche des ersten Wafers; Zerbrechen der Trennwände durch mechanische Einwirkung auf die Trennwände, um den ersten Wafer entlang der Trennungsregion zu spalten, so dass ein Restwafer an dem zweiten Wafer haften bleibt; und Abscheiden einer Epitaxialschicht auf dem Restwafer.
  • Der Fachmann erkennt weitere Merkmale und Vorteile beim Lesen der folgenden detaillierten Beschreibung und beim Betrachten der beiliegenden Zeichnungen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Komponenten in den Figuren sind nicht unbedingt maßstabsgetreu; stattdessen wurde Wert auf die Veranschaulichung der Prinzipien der Erfindung gelegt. Darüber hinaus bezeichnen in den Figuren gleiche Bezugszahlen entsprechende Teile. In den Zeichnungen ist Folgendes dargestellt:
  • 1A bis 1G veranschaulichen ein Verfahren zur Herstellung eines Halbleitersubstrats, in dem Halbleiterbauelemente integriert sind, gemäß einer Ausführungsform;
  • 2 veranschaulicht eine vergrößerte Ansicht eines Halbleitersubstrats, in dem Hohlräume ausgebildet sind;
  • 3A bis 3C veranschaulichen Grundrisse von Hohlräumen von Halbleitersubstraten gemäß verschiedenen Ausführungsformen;
  • 4A bis 4D veranschaulichen ein Verfahren zur Herstellung eines Halbleitersubstrats, in dem Halbleiterbauelemente integriert sind, gemäß einer Ausführungsform;
  • 5A bis 5D veranschaulichen ein Verfahren zur Herstellung eines Halbleitersubstrats, in dem Halbleiterbauelemente integriert sind, gemäß einer Ausführungsform;
  • 6A bis 6F veranschaulichen ein Verfahren zur Herstellung eines Halbleitersubstrats, in dem Halbleiterbauelemente integriert sind, gemäß einer Ausführungsform;
  • 7 veranschaulicht eine vergrößerte Ansicht eines Halbleitersubstrats, in dem Hohlräume ausgebildet sind; und
  • 8A bis 8C veranschaulichen Grundrisse von Hohlräumen von Halbleitersubstraten gemäß verschiedenen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden detaillierten Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil des vorliegenden Textes bilden und in denen zur Veranschaulichung konkrete Ausführungsformen gezeigt sind, wie die Erfindung praktiziert werden kann. In diesem Zusammenhang werden Richtungsbegriffe wie zum Beispiel „oben”, „unten”, „vorn”, „hinten”, „vorderer”, „hinterer” usw. mit Bezug auf die Ausrichtung der beschriebenen Figuren verwendet. Weil Komponenten von Ausführungsformen in einer Anzahl verschiedener Ausrichtungen positioniert werden können, werden die Richtungsbegriffe nur zur Veranschaulichung verwendet und bilden in keiner Weise eine Einschränkung. Es versteht sich, dass auch andere Ausführungsformen verwendet werden können und dass strukturelle oder logische Änderungen vorgenommen werden können, ohne den Schutzumfang der vorliegenden Erfindung zu verlassen. Die folgende detaillierte Beschreibung ist darum nicht in einem einschränkenden Sinne zu verstehen, und der Schutzumfang der vorliegenden Erfindung wird durch die beiliegenden Ansprüche definiert. Für die beschriebenen Ausführungsformen werden spezielle Formulierungen verwendet, die nicht so verstanden werden dürfen, als schränkten sie den Schutzumfang der beigefügten Ansprüche ein. Die Ausführungsformen können kombiniert werden, sofern nichts anderes angemerkt wird. Die Zeichnungen sind nicht maßstabsgetreu.
  • Der Begriff „seitlich” meint im Sinne dieser Spezifikation eine Ausrichtung parallel zu einer ersten Hauptoberfläche eines Halbleitersubstrats.
  • Der Begriff „vertikal” meint im Sinne dieser Spezifikation eine Ausrichtung senkrecht zu der ersten Oberfläche des Halbleitersubstrats.
  • In dieser Spezifikation gilt, dass eine zweite Oberfläche eines Halbleitersubstrats durch die untere oder rückseitige Oberfläche gebildet wird, während die erste Oberfläche durch die obere, vordere oder Hauptoberfläche des Halbleitersubstrats gebildet wird. Die Begriffe „über” und „unter” meinen im Sinne dieser Spezifikation darum eine Position eines Strukturelements relativ zu einem anderen Strukturelement in Betracht dieser Ausrichtung.
  • Mit Bezug auf die 1A bis 1G wird eine erste Ausführungsform beschrieben. Ein Halbleiterwafer 100 mit einer ersten Oberfläche 101 und einer zweiten Oberfläche 102 gegenüber der ersten Oberfläche 101 wird bereitgestellt. In dieser Ausführungsform besteht der Wafer 100 aus Si, aber er könnte auch aus einem anderen Halbleitermaterial bestehen, wie zum Beispiel SiC, SiGe oder Saphir.
  • In einem weiteren Prozess werden sich seitlich erstreckende Hohlräume 103, mit Bezug auf die seitliche Richtung parallel zu der ersten Oberfläche 101, bei Betrachtung in einem Querschnitt senkrecht zu der ersten Oberfläche 101, in dem Halbleiterwafer 100 in einer ersten Entfernung „a” von der ersten Oberfläche 101 gebildet. Die erste Entfernung „a” ist in 2 angedeutet. Die Hohlräume 103 sind seitlich durch Trennwände 104 voneinander beabstandet, die aus Halbleitermaterial des Wafers 100 gebildet werden, wie in 1C zu sehen. Die Hohlräume 103 bilden eine Trennungsregion 109, die in 1C durch eine Strichlinie angedeutet ist.
  • Die Hohlräume 103 können, gemäß einer Ausführungsform, durch Ausbilden mehrerer Gruppen 112 von dicht beieinanderliegenden Gräben 108 in der ersten Oberfläche 101 des Wafers 100 gebildet werden, wobei sich die Gräben 108 von der ersten Oberfläche 101 mindestens in eine Tiefe erstrecken, die der ersten Entfernung „a” entspricht. Typischerweise werden die Gräben 108 tiefer ausgebildet als die Summe der Entfernung „a” und der Höhe „b” der Hohlräume 103. Die Höhe „b” der Hohlräume 103 ist ebenfalls in 2 angedeutet.
  • Die Tiefe der Hohlräume 103 innerhalb des Wafers 100 kann zum Beispiel durch die Tiefe der Gräben 108 und auch durch das Volumen der hohlen Gräben 108 justiert werden. Tiefere Hohlräume 103, d. h. Hohlräume 103 mit einer vergleichsweise großen ersten Entfernung „d”, können zum Beispiel durch flaschenförmige Gräben 108 gebildet werden.
  • Zum Ausbilden der Gruppen 112 von dicht beieinanderliegenden Gräben 108 kann eine Maske 110 mit Öffnungen 111, die die Größe und Position der zu bildenden Gräben 108 definiert, auf der ersten Oberfläche 101 des Wafers 100 gebildet werden, wie in 1B zu sehen. Die Gräben 108 werden zum Beispiel durch anisotropes Ätzen unter Verwendung der Maske 110 als eine Ätzmaske gebildet. In einer Grundrissansicht der ersten Oberfläche 101 können die Öffnungen 111 einen kreisförmigen oder ellipsenförmigen Querschnitt haben. Andere Querschnitte, wie zum Beispiel quadratisch oder rechteckig, sind auch möglich.
  • Ein anschließendes Tempern des Wafers 100 bei einer erhöhten Temperatur in einer desoxidierenden Atmosphäre verursacht eine Oberflächenmigration des Halbleitermaterials des Wafers 100, bis die Gräben 108 der jeweiligen Gruppen 112 von dicht beieinanderliegenden Gräben 108 zu jeweiligen Hohlräumen 103 koaleszieren bzw. zusammenwachsen. Dies ist in 1C angedeutet.
  • Kehren wir zurück zu 1B. Die seitliche Entfernung x1, x2 zwischen den Gruppen 112 von dicht beieinanderliegenden Gräben 108 ist größer als der Mittenabstand der Gräben 108 innerhalb einer Gruppe 112 von dicht beieinanderliegenden Gräben 108, so dass die Gräben von aneinandergrenzenden Gruppen 112 von dicht beieinanderliegenden Gräben 108 nicht verschmelzen. Zwischen aneinandergrenzenden fertigen Hohlräumen 103, von denen jeder durch eine jeweilige Gruppe 112 von dicht beieinanderliegenden Gräben 108 gebildet wird, die während des Temperns koalesziert oder verschmolzen sind, gibt es Trennwände 104.
  • Die Prozessbedingungen während des Temperns können gemäß den konkreten Erfordernissen justiert werden. Zu Veranschaulichungszwecken kann die Temperatur in einem Bereich von etwa 1000°C bis etwa 1150°C liegen. In diesem Temperaturbereich beginnt das Si-Halbleitermaterial des Wafers 100 zu „fließen”, und die Gräben 108 werden allmählich durch das fließende Material geschlossen. Andererseits verbreitern sich die Gräben 108 in der Tiefe infolge des fließenden Materials, so dass dicht beieinanderliegende Gräben 108 zu verschmelzen beginnen. Ob ein Graben 108 sich zu einem einzelnen Hohlraum verwandelt, oder ob aneinandergrenzende Gräben 108 zu einem gemeinsamen Hohlraum verschmelzen, richtet sich nach der seitlichen Beabstandung, d. h. dem Mittenabstand, der Gräben 108. Ein Hohlraum, der durch einen einzelnen Graben gebildet wird, kann eine Kugelgestalt haben, während ein Hohlraum, der durch mehrere Gräben 108 gebildet wird, eine längliche Form oder auch eine ebene Form – in einer Projektionssicht auf die erste Oberfläche 101 – haben kann. Zum Beispiel bildet eine rechteckige Anordnung von dicht beieinanderliegenden Gräben 108 einen rechteckigen Hohlraum (in einer Projektionssicht auf die erste Oberfläche 101), während eine Reihe von dicht beieinanderliegenden Gräben 108 einen länglichen Hohlraum bildet. Darum kann durch Auswählen der Anordnung der Gräben 108 praktisch jede beliebige Hohlraumanordnung und -form gebildet werden.
  • Das Tempern kann gemäß einer Ausführungsform in einer desoxidierenden Atmosphäre, zum Beispiel in einer Wasserstoffatmosphäre, bei niedrigem Druck, zum Beispiel bei etwa 10 Torr (etwa 1,3·103 Pa), ausgeführt werden. Die Dauer des Temperprozesses kann variiert werden und kann unter Berücksichtigung der Temperatur ausgewählt werden. Eine typische Temperzeit bei der gewünschten Temper-Temperatur ist etwa 10 min.
  • Geeignete Formen der gebildeten Hohlräume 103 sind in den 3A bis 3C veranschaulicht, die Projektionen auf die erste Oberfläche 101 zeigen. Der Hohlraum 103 kann ein einzelner großer Hohlraum 103 oder ein verbundener Hohlraum sein, wie in 3A gezeigt. Der Hohlraum 103 wird mechanisch durch separate Trennwände 104 stabilisiert, die durch säulenförmige Wände gebildet werden, wie in 3A gezeigt. Alternativ können separate quadratische oder rechteckige Hohlräume 103 gebildet werden, die voneinander durch Trennwände 104 getrennt sind, wie in 3B veranschaulicht. Die Trennwände 104, und auch die Hohlräume 103, können auch als konzentrische Ringe um die geometrische Mitte des Wafers 100 herum (in einer Projektionssicht auf die erste Oberfläche 101) gebildet werden. 3C veranschaulicht einen Abschnitt des Wafers, der Segmente von konzentrisch angeordneten Hohlräumen 103 und Trennwände 104 zeigt.
  • Darum sind gemäß einer Ausführungsform – in einer Projektionssicht auf die erste Oberfläche 101 des Wafers 100 – die Hohlräume 103 ringförmig und sind in einer im Wesentlichen konzentrischen Weise angeordnet.
  • Die Trennwände 104 können praktisch jede geeignete Form und Größe haben, zum Beispiel sechseckig, quadratisch oder säulenförmig (punktförmig). Für den Zweck dieser Ausführungsform sollte das Flächenverhältnis zwischen den Hohlräumen 103 und den Trennwänden 104 – in einer Projektionssicht auf die erste Oberfläche 101 – größer als 1, bevorzugt größer als 10 und besonders bevorzugt größer als 20 sein. Die Hauptfunktion der Trennwände 104 ist es, genügend mechanische Stabilität zu schaffen, so dass die Hohlräume 103 während der weiteren Verarbeitung nicht kollabieren. 2 veranschaulicht geometrische Parameter der Hohlräume 103 und der Trennwände 104. Parameter „a” bezeichnet die erste Entfernung zwischen den Hohlräumen 103 und der ersten Oberfläche 101, während Parameter „e” eine zweite Entfernung zwischen den Hohlräumen 103 und der zweiten Oberfläche 102 des Wafers 100 bezeichnet. Parameter „b” definiert die Höhe der Hohlräume 103, während Parameter „c” die seitliche Breite der Hohlräume 103 definiert. Parameter „d” bezeichnet die Dicke der Trennwände 104 zwischen aneinandergrenzenden Hohlräumen 103.
  • Gemäß einer Ausführungsform ist das Verhältnis c:b zwischen etwa 10:1 bis etwa 100:1. Die Hohlräume 103 haben darum eine geringe Höhe im Vergleich zu ihrer seitlichen Erstreckung. Dieses Verhältnis ist vorteilhaft für das Teilen des Wafers 100 entlang der Trennungsregion 109, wie weiter unten noch beschrieben wird.
  • Gemäß einer Ausführungsform ist das Verhältnis b:d nicht höher als 5:1, bevorzugt nicht höher als 3:1. Die Trennwände 103 dürfen nicht zu hoch sein, da sie ihre mechanische Steifigkeit beibehalten sollen. Dies ist auch wieder vorteilhaft für eine spätere Trennung entlang der Trennungsregion 109, die durch die Hohlräume 103 definiert wird.
  • Kehren wir zurück zu 1B. Die seitliche Entfernung x1, x2 zwischen aneinandergrenzenden Gruppen 112 von dicht beieinanderliegenden Gräben 108 zum Ausbilden der Hohlräume 103 kann gleich oder verschieden sein. Des Weiteren kann die seitliche „Erstreckung” y1, y2 der Gruppen 112 von dicht beieinanderliegenden Gräben 108 gemäß den konkreten Erfordernissen gleich oder verschieden sein. Die seitliche Entfernung x1, x2 bestimmt die seitliche Dicke d der fertigen Trennwände 104, während die seitliche „Erstreckung” y1, y2 der Gruppen 112 von dicht beieinanderliegenden Gräben 108 die seitliche Breite der Hohlräume 103 bestimmt. An dieser Stelle soll angemerkt sein, dass aufgrund des Flusses des Halbleitermaterials während des Temperprozesses die anfängliche seitliche Entfernung x1, x2 nicht exakt der fertigen Dicke der Trennwände 104 entspricht und dass die seitliche „Erstreckung” y1, y2 der Gruppen 112 von dicht beieinanderliegenden Gräben 108 nicht exakt der fertigen seitlichen Breite der Hohlräume 103 entspricht. Die seitliche Entfernung x1, x2 ist größer als die Entfernung zwischen aneinandergrenzenden Gräben 108 innerhalb einer Gruppe 112 von dicht beieinanderliegenden Gräben 108.
  • Zu Veranschaulichungszwecken kann ein einzelner Graben 108 innerhalb einer Gruppe 112 von Gräben 108 eine Tiefe zwischen etwa 2 μm bis etwa 5 μm, bei Betrachtung in einem Querschnitt senkrecht zu der ersten Oberfläche 101, und einen Durchmesser zwischen etwa 0,2 mm bis etwa 1 μm, in einer Grundrissansicht auf die erste Oberfläche 101, haben. Der Mittenabstand innerhalb einer Gruppe von aneinandergrenzenden Gräben 108 einer Gruppe 112 von dicht beieinanderliegenden Gräben 108 kann zwischen etwa 0,4 μm und etwa 2 μm betragen. Das Auswählen einer seitlichen Entfernung x1, x2 von größer als beispielsweise 2 μm, verhindert, dass die äußeren Gräben 108 von aneinandergrenzenden Gruppen 112 von dicht beieinanderliegenden Gräben 108 verschmelzen. Geeignete Abmessungen der fertigen Hohlräume 103 und Trennwände 104 sind: Parameter „a” zwischen etwa 0,1 μm und etwa 1 μm; Parameter „b” zwischen etwa 1 μm und etwa 2 μm; Parameter „c” zwischen etwa 10 μm und etwa 100 μm; und Parameter „d” zwischen etwa 1 μm und etwa 5 μm.
  • Die Struktur des Wafers 100 nach dem Bilden der Hohlräume 103 ist in 1C veranschaulicht. Wie dort veranschaulicht, sind die Hohlräume 103 näher an der ersten Oberfläche 101 ausgebildet als an der zweiten Oberfläche 102, so dass lediglich eine vergleichsweise dünne Materialschicht zwischen den Hohlräumen 103 und der ersten Oberfläche 101 übrig bleibt.
  • In einem weiteren Prozess, wie in 1D veranschaulicht, wird eine Halbleiterschicht 120 auf der ersten Oberfläche 101 des Halbleiterwafers 100 gebildet. Die Halbleiterschicht 120 kann zum Beispiel durch epitaxiale Abscheidung gebildet werden. In diesem Fall ist der Wafer 100 eine Keim-Wafer für die zu bildende Epitaxialschicht 120. Für epitaxiales Wachstum liegt das Halbleitermaterial des Wafers 100 mindestens teilweise, typischerweise vollständig, auf der ersten Oberfläche 101 frei.
  • Die kristallografischen Eigenschaften der ersten Oberfläche 101 nach dem Bilden der Hohlräume 103 sind ausreichend, um als eine Keimschicht für ein epitaxiales Wachstum zu fungieren. Das gilt für epitaxiales Wachstum des gleichen oder eines anderen Halbleitermaterials.
  • Gemäß einer Ausführungsform bestehen der Wafer 100 und die Epitaxialschicht 120 aus dem gleichen Halbleitermaterial, wie zum Beispiel Si.
  • Gemäß einer weiteren Ausführungsform besteht der Wafer 100 aus einem ersten Halbleitermaterial, wie zum Beispiel Si, während die Epitaxialschicht 120 aus einem anderen Halbleitermaterial besteht, wie zum Beispiel GaN. Eine freiliegende Si-Oberfläche kann zum Abscheiden von GaN verwendet werden, da beide Halbleitermaterialien eine ähnliche Gitterkonstante haben. In der vorliegenden Ausführungsform, die in den 1A bis 1F veranschaulicht ist, besteht die Epitaxialschicht 120 aus GaN, das auf dem Wafer 100, der aus Si besteht, mittels geeigneter Prozesse abgeschieden wird.
  • Da der Wafer 100 als Keim-Wafer fungiert, ist es wünschenswert, den Wafer 100 von der gebildeten Epitaxialschicht 120 in einem späteren Prozess zu entfernen. Die Trennungsregion 109, die durch die Hohlräume 103 gebildet wird, vereinfacht die Trennung. Darüber hinaus „entkoppeln” die Hohlräume 103 und die Trennwände 104 die Epitaxialschicht 120 zum Teil mechanisch von dem Wafer 100.
  • GaN und Si haben verschiedene Wärmeausdehnungskoeffizienten (Si: 2.6·10–6/°K; GaN: 6·10–6/°K). Die epitaxiale Abscheidung findet bei erhöhter Temperatur statt, zum Beispiel bei einer Temperatur über 800°C, zum Beispiel bei etwa 1000°C. Während des anschließenden Abkühlens entsteht eine mechanische Spannung in der Schichtanordnung des Wafers 100 und der Epitaxialschicht 120 infolge einer unterschiedlichen thermischen Schrumpfung der verschiedenen Halbleitermaterialien. Nehmen wir zum Beispiel an, dass ein Si-Wafer 100 mit einer Größe eines 6-Inch-Wafers eine GaN Schicht 120 hat, die darauf bei etwa 1000°C abgeschieden wurde. Nach dem Abkühlen auf Umgebungstemperatur würde der Versatz zwischen den äußeren Kanten der GaN-Schicht 120 zu dem Si-Wafer 100 infolge einer unterschiedlichen Schrumpfung etwa 250 μm betragen. Weil aber die GaN-Schicht 120 und der Wafer 100 in einem zweidimensionalen Kontakt miteinander stehen, führt die unterschiedliche Schrumpfung während des Abkühlens zu einer großen mechanischen Spannung, die Risse in der GaN-Schicht 102 entstehen lassen würde.
  • Um eine große mechanische Spannung während des Abkühlens zu vermeiden und die Trennung des Si-Wafers 100 von der GaN-Schicht 120 zu erleichtern, sind die Hohlräume 103 nahe der ersten Oberfläche 101 des Wafers 100 angeordnet. Die Hohlräume 103 verringern die Querschnittsfläche des Si-Materials auf der Höhe der Trennungsregion 109. Während des Abkühlens schrumpft die GaN-Schicht 120 schneller als der Si-Wafer 100. Das ist an den Rändern der GaN-Schicht 120 und des Wafers 100 am ausgeprägtesten. Die mechanische Spannung, die durch die unterschiedliche Schrumpfung hervorgerufen wird, konzentriert sich darum an den Trennwänden 104, die sich jedoch aufgrund ihrer vergleichsweise geringen Höhe nicht genügend durchbiegen können, um die unterschiedliche Schrumpfung auszugleichen. Infolgedessen zerbrechen die Trennwände 104. Dies beginnt typischerweise am äußeren Rand der GaN-Schicht 102 und des Wafers 100, da der seitliche Versatz zwischen den zwei Halbleitermaterialien dort am ausgeprägtesten ist. Mit voranschreitender Abkühlung setzt sich das Brechen dann zur Mitte des Wafers 100 hin fort. Sobald die Schichtanordnung der GaN-Schicht 102 und des Wafers 100 auf Umgebungstemperatur abgekühlt ist, sind die meisten oder alle Trennwände 104 zerbrochen. Nicht-zerbrochene Trennwände 104 können entweder durch Ätzen oder durch Anwenden eines kontrollierten mechanischen Aufpralls, wie zum Beispiel Ultraschall, zertrennt werden. Geeignete Ausführungsformen, die mit Ultraschall arbeiten und die mit den obigen Ausführungsformen kombiniert werden können, werden weiter unten beschrieben. Gemäß einer Ausführungsform werden ein anschließendes chemisches Nassätzen oder mechanische Prozesse für das abschließende Spalten des Wafers 100 entlang der Trennungsregion 109 ausgeführt.
  • Die Scherspannung, die durch die unterschiedliche Ausdehnung oder Schrumpfung der GaN-Schicht 120 und des Si-Wafers 100 verursacht wird und die auf die Trennwände 104 wirkt, wird um ungefähr einen Faktor verstärkt, der durch ein Flächenverhältnis – in einer Projektionssicht auf die erste Oberfläche 101 – zwischen der Oberfläche der Hohlräume 103 und der Oberfläche der Trennwände 104 definiert wird. In vielen Fällen kann dieses Verhältnis durch c/d genähert werden. Da das Halbleitermaterial „über” den Hohlräumen 103 und das Halbleitermaterial „unter” den Hohlräumen 103 lediglich durch die Trennwände 104 miteinander verbunden ist, konzentriert sich die mechanische Spannung in den Trennwänden 104. Je größer die Hohlräume 103 relativ zu den Trennwänden 104 sind, desto größer ist die Spannung, die auf die Trennwände 104 wirkt. Zu Veranschaulichungszwecken nehmen wir eine konzentrische Anordnung der Hohlräume 103 und Trennwände 104 an, wie in 3C veranschaulicht. Wir nehmen des Weiteren an, dass die Trennwände 104 eine seitliche Breite „d” von etwa 2 μm haben, während die seitliche Breite „c” der Hohlräume 103, die der Entfernung zwischen aneinandergrenzenden Trennwänden 104 entspricht, etwa 50 μm beträgt. Die Scherspannung, die auf die Trennwände 104 wirkt, wird so in diesem Fall um einen Faktor von etwa 25 erhöht. im Fall der punktweisen Anordnung der Trennwände 104, wie in 3A veranschaulicht, und unter der Annahme, dass d etwa 1 μm beträgt und c etwa 10 μm beträgt, wäre der Faktor etwa 100 oder noch mehr, da die durch die Hohlräume 103 bedeckte Fläche fast 100-mal größer ist als die Fläche, die durch die Trennwände 104 bedeckt wird.
  • Um das thermisch induzierte Zerbrechen der Trennwände 104 zu verbessern, sollten die mechanischen Eigenschaften des Halbleitermaterials des Wafers 100 über den Hohlräumen 103 durch die mechanischen Charakteristika der abgeschiedenen GaN-Schicht 120 dominiert werden. Gemäß einer Ausführungsform ist die Dicke der epitaxialen GaN-Schicht 120 darum mindestens 10-mal größer, typischerweise mindestens 50-mal größer, als die erste Entfernung „a” zwischen den Hohlräumen 103 und der ersten Oberfläche 101 des Wafers 100. Folglich ist die Dicke einer Si-Schicht, die durch das Material des Wafers 100 über den Hohlräumen 103 gebildet wird, signifikant kleiner als die Dicke der Epitaxialschicht 120.
  • Andererseits sollten die mechanischen Eigenschaften des Halbleitermaterials des Wafers 100 unter den Hohlräumen 103 durch die mechanischen Charakteristika von Si dominiert werden. Gemäß einer Ausführungsform ist die zweite Entfernung „e” darum mindestens 50-mal größer als die erste Entfernung „a”.
  • Infolgedessen werden mindestens einige oder alle Trennwände 104 zerbrochen, wenn ein mechanischer Aufprall gegen die Trennwände 104 trifft, um den Wafer 100 entlang der Trennungsregion 109 zu spalten. In dieser Ausführungsform ist der mechanische Aufprall das Resultat des unterschiedlichen thermischen Verhaltens des Halbleitermaterials des Wafers 100 und des Halbleitermaterials der Epitaxialschicht 120. Eine zusätzliche externe Einwirkung, zum Beispiel durch Ultraschall, kann ebenfalls angewendet werden.
  • Zu Veranschaulichungszwecken kann die Dicke des Halbleitermaterials des Wafers 100 über den Hohlräumen 103, die der ersten Entfernung „d” entspricht, in einem Bereich von etwa 0,1 μm bis etwa 1 μm liegen. Die Gesamtdicke des Wafers 100 kann etwa 500 μm betragen, während die Dicke „z”, wie in 2 veranschaulicht, der Epitaxialschicht 120 etwa 50 μm bis etwa 100 μm betragen kann.
  • Die oben beschriebene Herangehensweise erlaubt die Bildung von vergleichsweise dicken GaN-Schichten auf Si ohne die Gefahr von Rissen innerhalb der abgeschiedenen GaN-Schicht 120. Dies ist aus Prozesssicht aus mehreren Gründen vorteilhaft.
  • Ein Grund ist, dass ein Si-Wafer im Vergleich zu anderen geeigneten Keimmaterialien für GaN, wie zum Beispiel Saphir oder SiC, vergleichsweise billig ist. Des Weiteren erlaubt die derzeitige Technologie lediglich 6-Inch-Saphir oder -SiC-Wafer, während die Silizium-Technologie bis zu 12 Inch große Wafer ermöglicht. Folglich hätte die abgeschiedene GaN-Schicht die gleiche Größe wie der große 12-Inch-Si-Wafer und würde somit die Integration von mehr Bauelementen erlauben.
  • Ein weiterer Grund ist, dass sogar dicke GaN-Schichten gebildet werden können. Der Si-Keim-Wafer 100 wird lediglich als Ausgangsmaterial verwendet, das herkömmlicherweise entfernt wird, bevor Bauelemente in die GaN-Schicht integriert werden. Folglich wird eine GaN-Schicht mit einer Dicke gewünscht, die genügend mechanische Stabilität für die anschließenden Prozesse bereitstellt, d. h., die von dem Wafer 100 getrennte GaN-Schicht 120 dient als Wafer für die weitere Verarbeitung. Da die Hohlräume 103 die abgeschiedene GaN-Schicht 120 mechanisch von dem Keim-Wafer 100 „entkoppeln”, kann eine dicke GaN-Schicht gebildet werden. Ohne die Trennungsregion 109, die durch die Hohlräume 103 gebildet wird, wäre die Dicke der abgeschiedenen GaN-Schicht auf Si auf etwa 6 μm beschränkt, um Risse in der GaN-Schicht zu vermeiden. Folglich können GaN-Schichten 120 mit einer Dicke von mehr als 6 μm, zum Beispiel von etwa 50 μm bis etwa 100 μm, hergestellt werden.
  • Ein weiterer Grund ist, dass die Hohlräume 103 die Trennung der GaN-Schicht 120 von dem Keim-Wafer 100 durch Spalten des Keim-Wafers 100 entlang der Trennungsregion 109 erleichtern. Folglich kann auf eine komplizierte Ionenimplantation verzichtet werden, wie sie für die Smart-Cut-Technologie erforderlich ist. Des Weiteren vollzieht sich die Trennung fast automatisch während des Abkühlens ohne zusätzliche Schritte.
  • Folglich wird gemäß einer Ausführungsform ein Verfahren zur Herstellung eines Halbleitersubstrats bereitgestellt, welches das Bereitstellen eines Keim-Wafers mit einer ersten Oberfläche und einer zweiten Oberfläche gegenüber der ersten Oberfläche umfasst, wobei der Keim-Wafer ein erstes Halbleitermaterial umfasst, das an der ersten Oberfläche des Keim-Wafers freiliegt. Hohlräume werden in dem Keim-Wafer, bei Betrachtung in einem Querschnitt senkrecht zu der ersten Oberfläche, in einer ersten Entfernung von der ersten Oberfläche gebildet, wobei die Hohlräume seitlich durch Trennwände voneinander beabstandet sind, die durch das erste Halbleitermaterial des Keim-Wafers gebildet werden. Die Hohlräume bilden eine Trennungsregion. Ein weiterer Prozess umfasst das Abscheiden, bei einer erhöhten Temperatur, eines zweiten Halbleitermaterials, das von dem ersten Halbleitermaterial verschieden ist, auf dem freiliegenden ersten Halbleitermaterial des Keim-Wafers mit einer Dicke, die mindestens 10-mal größer ist als die erste Entfernung zwischen den Hohlräumen und der ersten Oberfläche des Keim-Wafers. Ein weiterer Prozess umfasst das Abkühlen des Keim-Wafers mit dem zweiten Halbleitermaterial, das auf der ersten Oberfläche des Keim-Wafers abgeschieden ist, um eine mechanische Spannung hervorzurufen, die infolge einer unterschiedlichen thermischen Schrumpfung des ersten Halbleitermaterials und des zweiten Halbleitermaterials auf die Trennwände wirkt, wobei die mechanische Spannung zum Zerbrechen mindestens einiger der Trennwände führt, um den Keim-Wafer mindestens teilweise entlang der Trennungsregion bis spalten.
  • Die Scherbeanspruchung, die durch die unterschiedliche thermische Verformung des ersten und des zweiten Halbleitermaterials verursacht wird, wird teilweise oder vollständig durch die Trennwände „absorbiert”, indem sie zerbrechen. Das zweite Halbleitermaterial kann darum vergleichsweise dick sein, ohne die Gefahr, dass Risse in dem zweiten Halbleitermaterial entstehen.
  • 1E veranschaulicht die Situation nach dem Abkühlen und Zerbrechen der Trennwände 104. Die endgültige unterschiedliche seitliche Erstreckung der Epitaxialschicht 120 und des Wafers 100 ist ebenfalls veranschaulicht.
  • Gemäß einer weiteren Ausführungsform wird ein Verfahren zur Herstellung eines Halbleitersubstrats bereitgestellt, welches das Bereitstellen eines Keim-Wafers mit einer ersten Oberfläche und einer zweiten Oberfläche gegenüber der ersten Oberfläche umfasst, wobei der Keim-Wafer aus einem Halbleitermaterial besteht, das an der ersten Oberfläche des Keim-Wafers freiliegt. Hohlräume werden in dem Keim-Wafer, bei Betrachtung in einem Querschnitt senkrecht zu der ersten Oberfläche, in einer ersten Entfernung von der ersten Oberfläche gebildet, wobei die Hohlräume seitlich durch Trennwände voneinander beabstandet sind, die durch das Halbleitermaterial des Keim-Wafers gebildet werden. Die Hohlräume bilden eine Trennungsregion. Eine Epitaxialschicht wird auf dem freiliegenden Halbleitermaterial des Keim-Wafers mit einer Dicke gebildet, die größer als die erste Entfernung zwischen den Hohlräumen und der ersten Oberfläche des Keim-Wafers ist. Mindestens einige der Trennwände werden durch mechanische Einwirkung auf die Trennwände zerbrochen, um den Halbleiterwafer entlang der Trennungsregion zu spalten.
  • Gemäß einer Ausführungsform, und wie in 1E gezeigt, bleibt ein Restwafer 100a an der Epitaxialschicht 120 nach dem Zerbrechen der Trennwände 104 haften. Der Restwafer 100a wird durch das Material des Wafers 100 gebildet, der mit der Epitaxialschicht 120 in Kontakt bleibt und der überwiegend durch das Halbleitermaterial über den Hohlräumen 103 gebildet wird.
  • In einem weiteren Prozess wird die Epitaxialschicht 120 auf der Seite, an der der Restwafer 100a haften bleibt, zum Beispiel durch Polieren, Schleifen oder Ätzen bearbeitet. Der Restwafer 100a braucht lediglich poliert zu werden, um eine glatte Oberfläche zu erhalten, oder kann vollständig entfernt werden, wie in 1F veranschaulicht. Infolgedessen hat die Epitaxialschicht 120 eine erste Oberfläche 121, welche die ursprünglich obere und freiliegende Oberfläche der Epitaxialschicht 120 war, und eine zweite, bearbeitete Oberfläche 122a.
  • Des Weiteren kann der Wafer 100 auch auf seiner Seite poliert werden, wo die Hohlräume 103 gebildet wurden, um eine glatte bearbeitete erste Oberfläche 101a zu erhalten. Der Wafer 100 kann dann als ein Keim-Wafer wiederverwendet werden, einschließlich der Bildung von Hohlräumen, wie oben beschrieben.
  • In einem weiteren Prozess, wie in 1G veranschaulicht, werden Halbleiterbauelemente 150 in die Epitaxialschicht 120 integriert, in diesem Fall auf der ersten Oberfläche 121, indem mindestens eine Dotierungsregion 151, 152 gebildet wird. Zum Beispiel können Leistungs-GaN-Bauelemente wie zum Beispiel FETs, IGBTs und Dioden, um nur einige zu nennen, entweder als seitliche Bauelemente oder als vertikale Bauelemente integriert werden.
  • In einem weiteren Prozess können individuelle Halbleiterbauelemente 150 entlang vertikaler Trennungslinien 160 voneinander getrennt werden, wie in 1G veranschaulicht.
  • In der oben beschriebenen Ausführungsform werden die Halbleiterbauelemente 150 nach dem Spalten des Wafers 100 und dem optionalen Entfernen des Restwafers 100a integriert. Dies ist besonders vorteilhaft für Fälle, in denen die Epitaxialschicht 120 aus einem anderen Halbleitermaterial besteht als das Halbleitermaterial des Wafers 100.
  • Die oben beschriebene Herangehensweise kann auf jede Kombination von Halbleitermaterialien angewendet werden, unabhängig davon, ob der Wafer 100 oder die Epitaxialschicht 120 den höheren oder den niedrigeren Wärmeausdehnungskoeffizienten hat. Mechanische Spannungen, die zwischen den unterschiedlichen Halbleitermaterialien entweder während der Abscheidung, des Abkühlens, des Erwärmens oder infolge sonstiger Gründe entstehen, werden durch die unumkehrbare Verformung und das letztendliche Zerbrechen der Trennwände 104 absorbiert.
  • Die oben beschriebenen Ausführungsformen machten sich intrinsisch entstehende mechanische Spannungen zunutze, die durch die thermische Verformung unterschiedlicher Halbleitermaterialien verursacht werden. In weiteren Ausführungsformen werden von außen induzierte mechanische Spannungen zum Zerbrechen der Trennwände verwendet.
  • Mit Bezug auf die 4A bis 4D wird als nächstes eine weitere Ausführungsform beschrieben.
  • Ein erster Wafer 200 mit einer ersten Oberfläche 201 und einer zweiten Oberfläche 202 gegenüber der ersten Oberfläche 201 wird bereitgestellt. Der erste Wafer 200 besteht in dieser Ausführungsform aus Si, aber er kann auch aus anderen Halbleitermaterialien bestehen, wie zum Beispiel SiC, SiGe, Saphir und GaN, um nur einige zu nennen. Hohlräume 203 werden in der oben beschriebenen Weise gebildet. In dieser Ausführungsform sind die Hohlräume 203 in dem ersten Wafer 200 miteinander verbunden und sind, ähnlich den obigen Ausführungsformen, in einer ersten Entfernung „a” von der ersten Oberfläche 201 angeordnet. Die Hohlräume 203 sind, bei Betrachtung in einem Querschnitt senkrecht zu der ersten Oberfläche 201, seitlich durch Trennwände 204 voneinander beabstandet, die durch Material des ersten Wafers 200 gebildet werden. Ähnlich den zuvor beschriebenen Ausführungsformen bilden die Hohlräume 203 eine Trennungsregion 209. Die Bildung der Hohlräume 203 kann wie oben beschrieben ausgeführt werden. Darum wird hier auf die detaillierte Beschreibung des Hohlraumbildungsprozesses verzichtet. 4A zeigt den ersten Wafer 200, der sich seitliche erstreckende Hohlräume 203 aufweist.
  • In einem weiteren Prozess wird eine Halbleiterschicht 220 auf der ersten Oberfläche 201 des ersten Wafers 200 gebildet. Die Halbleiterschicht 220 kann entweder eine Epitaxialschicht oder eine gebondete Schicht sein. Die Dicke und die Dotierung der Halbleiterschicht 220 können gemäß den konkreten Erfordernissen gewählt werden. Im Fall der epitaxialen Abscheidung dient der erste Wafer 200 als ein Keim-Wafer.
  • In einem weiteren Prozess werden die Hohlräume 203 mit einer wässrigen Lösung 206, wie zum Beispiel reinem Wasser, gefüllt, wie in 4B veranschaulicht.
  • In einem weiteren Prozess werden die Trennwände 204 durch einen mechanischen Aufprall der wässrigen Lösung 206 gegen die Trennwände 204 zerbrochen, um den ersten Wafer 200 entlang der Trennungsregion 209 zu spalten. Der mechanische Aufprall kann beispielsweise durch Ausdehnung der wässrigen Lösung 206 innerhalb der Hohlräume 203 oder durch Ultraschall, mit dem die wässrige Lösung 206 beaufschlagt wird, erzeugt werden.
  • Gemäß einer Ausführungsform hat die wässrige Lösung 206 einen Gefrierpunkt. Bei reinem Wasser liegt der Gefrierpunkt bei 0°C. Zum Zerbrechen der Trennwände 204 wird die wässrige Lösung 206 in den miteinander verbundenen Hohlräumen 203 unter den Gefrierpunkt abgekühlt, um eine Ausdehnung der wässrigen Lösung 206 zu bewirken. Typischerweise wird der Wafer 200 zusammen mit der Halbleiterschicht 220 unter den Gefrierpunkt abgekühlt. Die wässrige Lösung 206 beginnt zu gefrieren und sich auszudehnen. Diese Ausdehnung erzeugt einen starken mechanischen Aufprall, der letztendlich zu Rissen und Brüchen innerhalb der Trennwände 204 führt, da die Trennwände 204 aufgrund ihrer kleinen Querschnittsfläche das schwächste mechanische Element sind. Die Trennwände 204 werden aufgrund der sich ausdehnenden gefrorenen wässrigen Lösung 206 aufgerissen.
  • Gemäß einer Ausführungsform wird eine hydrophile Schicht 270 auf inneren Oberflächen der Hohlräume 203 gebildet, bevor die Hohlräume 203 mit der wässrigen Lösung 206 gefüllt werden. Dies ist in 4A veranschaulicht. Die hydrophobe Schicht 270 erleichtert das Füllen der Hohlräume 203 mit der wässrigen Lösung 206, was schwierig wäre, wenn das Halbleitermaterial des ersten Wafers 200 hydrophob wäre.
  • Gemäß einer Ausführungsform wird die hydrophile Schicht 270 durch Oxidieren der inneren Oberflächen der Hohlräume 203 gebildet. Dies kann jederzeit zwischen der Bildung der Hohlräume 203 und dem Füllen mit der wässrigen Lösung 206 geschehen. Die hydrophile Schicht 270 verursacht große Kapillarkräfte, die auf die wässrigen Lösung 206 wirken, welche die wässrige Lösung 206 in die Hohlräume 203 saugen. Da die Hohlräume 203 miteinander verbunden sind, werden alle Hohlräume 203 gefüllt.
  • Im Gasblasen zu vermeiden, kann der erste Wafer 200 zuerst einem Vakuum ausgesetzt werden, um Gas aus den Hohlräumen 203 zu entfernen, gefolgt durch Eintauchen des ersten Wafers 200 in die wässrige Lösung 206. Es ist vorteilhaft, die Vakuumbedingungen während des Füllens beizubehalten.
  • Gemäß einer Ausführungsform wird mindestens ein Halbleiterbauelemente 250, typischerweise mehrere Halbleiterbauelemente 250, in die Halbleiterschicht 220 integriert, bevor der erste Wafer 200 gespalten wird, indem mindestens eine Dotierungsregion 251, 252 ausgebildet wird. Dies ist in 4C veranschaulicht. Die Halbleiterschicht 220 steht mit dem ersten Wafer 200 während der teilweisen oder vollständigen Integration der Halbleiterbauelemente 250 in Kontakt. Der erste Wafer 200 fungiert als ein Trägerwafer für die Halbleiterschicht 220, wenn die Halbleiterschicht 220 nicht von sich aus mechanisch stabil ist. Folglich kann die Halbleiterschicht 220 dünner sein als der erste Wafer 200.
  • Die Halbleiterschicht 220 umfasst eine freiliegende erste Oberfläche 221 und eine zweite Oberfläche 222, die mit der ersten Oberfläche 201 des ersten Wafers 200 in Kontakt steht. Die Integration der Halbleiterbauelemente 250 erfolgt mindestens auf der ersten Oberfläche 221 der Halbleiterschicht 220.
  • Nach der teilweisen oder vollständigen Integration der Halbleiterbauelemente 250 wird der erste Wafer 200 entlang der Trennungsregion 209 gespalten, wie oben beschrieben und in 4C gezeigt. Ähnlich wie oben beschrieben, bleibt ein Restwafer 200a an der zweiten Oberfläche 222 der Halbleiterschicht 220 haften. Der Restwafer 200a kann schließlich entfernt werden oder braucht nur poliert zu werden. 4D zeigt den Fall eines vollständig entfernten Restwafers 200a. In diesem Fall hat die Halbleiterschicht 220 eine bearbeitete zweite Oberfläche 222a, auf der weitere Strukturen der Halbleiterbauelemente 250 integriert werden können.
  • Ähnlich wie oben beschrieben, kann der erste Wafer 200 auf seiner ersten Oberfläche 201 poliert oder geschliffen werden, um diese Oberfläche nach dem Spalten abzuflachen, um eine bearbeitete erste Oberfläche 201a zu erhalten. Der erste Wafer 200 kann dann wiederverwendet werden.
  • In Anbetracht des oben Dargelegten umfasst ein Verfahren zur Herstellung eines Halbleitersubstrats, in dem Halbleiterbauelemente integriert sind, das Bereitstellen eines Keim-Wafers 200 mit einer ersten Oberfläche 201 und einer zweiten Oberfläche 202 gegenüber der ersten Oberfläche 201. Der Keim-Wafer 200 umfasst ein Halbleitermaterial, das auf der ersten Oberfläche 201 des Keim-Wafers 200 freiliegt. Hohlräume 203 werden in dem Keim-Wafer 200 in einer ersten Entfernung von der ersten Oberfläche 201 gebildet, wobei die Hohlräume 203 – bei Betrachtung in einem Querschnitt senkrecht zu der ersten Oberfläche 201 – seitlich durch Trennwände 204 voneinander beabstandet sind, die durch das Halbleitermaterial des Keim-Wafers 200 gebildet werden. Die Hohlräume 203 bilden eine Trennungsregion 209. Eine Epitaxialschicht 220 wird auf dem freiliegenden Halbleitermaterial 200 des Keim-Wafers 200 auf der ersten Oberfläche 201 des Keim-Wafers abgeschieden. Halbleiterbauelemente 250 werden mindestens teilweise in die Epitaxialschicht 220 integriert, indem Dotierungsregionen 251, 252 in der Epitaxialschicht 220 ausgebildet werden. Die Trennwände 204 werden durch mechanische Einwirkung auf die Trennwände 204 zerbrochen, um den Keim-Wafer 200 entlang der Trennungsregion 209 zu spalten.
  • Gemäß einer Ausführungsform werden die Hohlräume 203 miteinander verbunden und mit einer wässrigen Lösung 206, die einen Gefrierpunkt hat, befüllt. Das Zerbrechen der Trennwände 204 umfasst das Abkühlen der wässrigen Lösung 206 in den Hohlräumen 203 unter den Gefrierpunkt, um eine Ausdehnung der wässrigen Lösung 206 herbeizuführen, wodurch die Trennwände 204 zerbrechen.
  • Im Gegensatz zu den in den 1A bis 1G veranschaulichten Ausführungsform beginnt die Integration der Halbleiterbauelemente 250 vor dem Spalten des ersten Wafers oder Keim-Wafers 200.
  • In einer weiteren Ausführungsform werden die Trennwände 204 einer mechanischen Spannung ausgesetzt, indem die wässrige Lösung 206 mit Ultraschall beaufschlagt wird. Folglich wird anstelle einer Abkühlung Ultraschall in den ersten Wafer 200, typischerweise von der zweiten Oberfläche 202 her, eingekoppelt. Gemäß einer Ausführungsform wird die wässrige Lösung 206 in den Hohlräumen 203 mit Ultraschall beaufschlagt, um eine Kavitation der wässrigen Lösung 206 herbeizuführen. Kavitation kann zu Gasblasen führen, die einen Druck innerhalb der Hohlräume 203 erzeugen. Infolgedessen platzen die Hohlräume 203, ähnlich wie im Fall der gefrierenden wässrigen Lösung 206, was zum Zerbrechen der Trennwände 204 führt. Der erste Wafer 200 wird auf diese Weise entlang der vorgegebenen Trennungsregion 209 gespalten.
  • Kavitation verursacht extreme lokale Auswirkungen, wie zum Beispiel Flüsse mit einer Geschwindigkeit von bis zu 1000 km/h, Drücke von bis zu 2000 bar und Temperaturen von bis zu 4500°C. Diese extremen lokalen Auswirkungen führen zum mechanischen Versagen der Trennwände 204 und folglich zu einer Delaminierung des ersten Wafers 200. Um Kavitation zu erzeugen, können die Frequenz und die Energie des zugeführten Ultraschalls zweckmäßig ausgewählt werden. Des Weiteren kann die Beaufschlagung mit Ultraschall auch mit anderen Flüssigkeiten kombiniert werden, in denen sich Kavitation vollzieht, wenn sie mit Ultraschall beaufschlagt werden.
  • Die Beaufschlagung mit Ultraschall kann mit jedem anderen oben beschriebenen Trennungsverfahren kombiniert werden.
  • In einer alternativen Ausführungsform wird Ultraschall zugeführt, ohne dass die Hohlräume 203 mit der wässrigen Lösung 206 befüllt werden. Der Ultraschall kann zum Beispiel von der zweiten Oberfläche 202 des ersten Wafers 200 aus angelegt werden. Aufgrund der beschränkten Querschnittsfläche der Trennwände 204 konzentriert sich der Ultraschall in den Trennwänden 204 auf der Höhe der Trennungsregion 209, und folglich wird die Ultraschallenergie auch in die Trennwände 204 hinein fokussiert. Infolgedessen zerbrechen die Trennwände 204. Der Energiezuwachs in den Trennwänden 204 ist ungefähr gleich dem Flächenverhältnis zwischen den Hohlräumen 203 und den Trennwänden 204, wie oben beschrieben, und liegt typischerweise im Bereich zwischen 10 und 100.
  • Mit Bezug auf die 5A bis 5D wird als nächstes eine weitere Ausführungsform beschrieben. Ähnlich wie bei der Ausführungsform der 4A bis 4D wird ein Keim-Wafer 200 mit einer ersten Oberfläche 201 und einer zweiten Oberfläche 202 gegenüber der ersten Oberfläche 201 bereitgestellt, wobei der Keim-Wafer 200 ein Halbleitermaterial umfasst, das auf der ersten Oberfläche 201 des Keim-Wafers freiliegt. Hohlräume 203 werden in dem Keim-Wafer 200 in einer ersten Entfernung von der ersten Oberfläche 201 gebildet. Die Hohlräume 203 sind, bei Betrachtung in einem Querschnitt senkrecht zu der ersten Oberfläche 201, seitlich durch Trennwände 204 voneinander beabstandet, die durch das Halbleitermaterial des Keim-Wafers 200 gebildet werden. Die Hohlräume 203 bilden eine Trennungsregion 209. In einem weiteren Prozess wird eine Epitaxialschicht 220 auf dem freiliegenden Halbleitermaterial 200 des Keim-Wafers 200 auf der ersten Oberfläche 201 des Keim-Wafers 200 abgeschieden. In einem weiteren Prozess werden Halbleiterbauelemente 250 mindestens teilweise in die Epitaxialschicht 220 integriert, indem Dotierungsregionen 251, 252 in der Epitaxialschicht 220 ausgebildet werden. Die resultierende Struktur ist in 5A veranschaulicht, die im Wesentlichen der in 4B veranschaulichten Struktur entspricht, mit der Ausnahme, dass die Hohlräume 203 nicht mit einer wässrigen Lösung befüllt werden.
  • Nach der teilweisen oder vollständigen Integration der Halbleiterbauelemente 250 werden vertikale Trennungsgräben 261, die sich von der ersten Oberfläche 221 der Epitaxialschicht 220 mindestens bis zu den Hohlräumen 203 erstrecken, zwischen den Halbleiterbauelementen 250 gebildet. Die Trennungsgräben 261 dienen als vertikale Durchtrennungsregionen zum Vereinzeln der Halbleiterbauelemente 250.
  • Die Trennungsgräben 261 können zum Beispiel durch Plasma-Ätzen oder Laserschneiden gebildet werden. Die Tiefe der Trennungsgräben 261 sollte mindestens bis zu den Hohlräumen 203 reichen und ist typischerweise tiefer als die Hohlräume 203. Die Trennungsgräben 261 werden von der ersten Oberfläche 221 der Epitaxialschicht 220 aus gebildet, um sicherzustellen, dass die Epitaxialschicht 220, die die Schicht ist, die zum Integrieren der Halbleiterbauelemente 250 verwendet wird, sauber geschnitten wird. Die Struktur nach dem Bilden der Trennungsgräben 261 ist in 5B veranschaulicht. Die Halbleiterbauelemente 250 werden nun vereinzelt und bilden jeweilige einzelne Chips, die immer noch über den Keim-Wafer 200 in Kontakt miteinander stehen.
  • Die vereinzelten Chips, die immer noch miteinander verbunden sind, können mit Hilfe geeigneter Werkzeuge ergriffen werden, wie zum Beispiel Aufnahme- und Ablege-Werkzeuge 280, die dafür ausgelegt sind, Halbleiter-Chips zu handhaben. Entweder bricht der verbliebene Kontakt zum Keim-Wafer 200 infolge dieser mechanischen Handhabung, oder es kann zusätzlich Ultraschall angelegt werden, zum Beispiel durch das zweckmäßig hergerichtete Aufnahme- und Ablege-Werkzeug 280. Alternativ kann ein separater Ultraschallsender 240 bereitgestellt werden, der zum Beispiel Ultraschall von der zweiten Oberfläche 202 des Keim-Wafers 200 her anlegt. In jedem Fall wirkt auf die Trennwände 204 ein mechanischer Aufprall, der ein Zerreißen der Trennwände 204 verursacht. Folglich werden die Trennwände 204 durch mechanische Einwirkung auf die Trennwände 204 zerbrochen, um den Keim-Wafer 200 entlang der Trennungsregion 209 zu spalten. Dies ist in 5C veranschaulicht, wo ein erster Chip bereits an einen anderen Ort transferiert und beispielsweise auf einem Leiterrahmen abgelegt wurde.
  • Mit Bezug auf die 6A bis 6F wird als nächstes eine weitere Ausführungsform beschrieben. Ein erster Wafer 300 mit einer ersten Oberfläche 301 und einer zweiten Oberfläche 302 gegenüber der ersten Oberfläche 301 wird bereitgestellt. Der erste Wafer 300 besteht aus Si, kann aber auch aus einem anderen Halbleitermaterial bestehen. Hohlräume 303 werden in dem ersten Wafer 300 in einer ersten Entfernung von der ersten Oberfläche 301 gebildet. Die Hohlräume 303 sind, bei Betrachtung in einem Querschnitt senkrecht zu der ersten Oberfläche 301, seitlich durch Trennwände 304 voneinander beabstandet, die durch das Halbleitermaterial des ersten Wafers 300 gebildet werden. Die Hohlräume 303 bilden eine Trennungsregion 309. Die resultierende Struktur ist im Wesentlichen die gleiche wie nach den in den 1A bis 1C veranschaulichten Prozessen, so dass für weitere Details auf die entsprechende Beschreibung oben verwiesen wird.
  • In einem weiteren Prozess wird ein zweiter Wafer 320 auf die erste Oberfläche 301 des ersten Wafers 300 gebondet. Der zweite Wafer 320 besteht aus Si und kann eine Bondungsschicht 330 enthalten, die in Kontakt mit einer zweiten Oberfläche 322 des zweiten Wafers 320 steht. Der zweite Wafer 320 umfasst außerdem eine erste Oberfläche 321. Die Bondungsschicht 330 kann ebenfalls auf der ersten Oberfläche 301 des ersten Wafers 300 gebildet werden. Alternativ kann ein Bonden auch ohne eine Bondungsschicht ausgeführt werden. Typischerweise ist die Bondungsschicht 330 eine Isolierschicht, wie zum Beispiel eine Siliziumoxidschicht. Die Struktursituation nach dem Bonden des zweiten Wafers 320 auf den ersten Wafer 300 ist in 6A veranschaulicht.
  • In einem weiteren Prozess werden die Trennwände 304 durch mechanische Einwirkung auf die Trennwände 304 zerrissen, um den ersten Wafer 300 entlang der Trennungsregion 309 zu spalten. Ein Restwafer 300a bleibt an dem zweiten Wafer 320 haften, wobei der Restwafer 300a durch Material des ersten Wafers 300 über den Hohlräumen 303 gebildet wird, d. h. zwischen den Hohlräumen 303 und der ersten Oberfläche 301 des ersten Wafers 300. Die resultierende Struktur ist in 6C veranschaulicht.
  • Gemäß einer Ausführungsform erfolgt das Spalten des ersten Wafers 300 mit einem der zuvor beschriebenen Trennungsverfahren. Zum Beispiel werden die Hohlräume 303 so gebildet, dass sie miteinander verbunden sind. Eine wässrige Lösung 306, die einen Gefrierpunkt hat, wird dann in die Hohlräume 303 gefüllt. Das anschließende Abkühlen der wässrigen Lösung 306 in den Hohlräumen 303 unter den Gefrierpunkt verursacht das Zerbrechen der Trennwände 304 infolge der Ausdehnung der wässrigen Lösung 306 innerhalb der Hohlräume 303. Um das Füllen der Hohlräume 303 mit der wässrigen Lösung 306 zu erleichtern, kann eine hydrophile Schicht 370, wie zum Beispiel eine Oxidschicht, auf inneren Oberflächen der Hohlräume 303 vor dem Füllen der Hohlräume 303 mit der wässrigen Lösung 306 gebildet werden.
  • Alternativ wird die wässrige Lösung 306 in den miteinander verbundenen Hohlräumen 303 mit Ultraschall beaufschlagt, um eine Kavitation der wässrigen Lösung 306 herbeizuführen, wie oben beschrieben. Dies ist in 6B mittels eines separaten Ultraschallsenders 340 veranschaulicht.
  • In einem weiteren Prozess, wie in 6D veranschaulicht, wird der Restwafer 300a poliert, um eine flache bearbeitete Oberfläche 307 zu erhalten. Jedes geeignete Verfahren kann für die Bearbeitung des Restwafers 300a verwendet werden.
  • Der Restwafer 300a, der mechanisch durch den zweiten Wafer 320 gestützt wird, wird dann als eine Keimschicht für eine anschließende epitaxiale Abscheidung verwendet, wie in 6E veranschaulicht, die den zweiten Wafer 320 zeigt, der kopfüber an den Restwafer 300a gebondet ist.
  • Eine Epitaxialschicht 380 wird auf dem Restwafer 300a gezüchtet, wie in 6E gezeigt. Die Epitaxialschicht 380 hat eine erste Oberfläche 321 und dient als aktive Schicht zum Integrieren von Halbleiterbauelementen. Die vergrabene Bondungsschicht 330 dient als eine vergrabene Isolierschicht, so dass, unter Verwendung der obigen Prozesse, ein SOI-Wafer mit einer Nutzungsschicht (Epitaxialschicht 380) mit einer gewünschten Dicke und Hintergrunddotierung hergestellt wird. Der SOI-Wafer wird durch die Epitaxialschicht 380, den Restwafer 300a, eine isolierende Bondungsschicht 330 und einen zweiten Wafer 320 gebildet.
  • In einem weiteren Prozess, wie in 6F veranschaulicht, werden Halbleiterbauelemente 350 mindestens teilweise in die Epitaxialschicht 380 integriert, indem Dotierungsregionen 351, 352 in der Epitaxialschicht 380 ausgebildet werden. Nach der teilweisen oder vollständigen Integration der Halbleiterbauelemente 350 werden die Halbleiterbauelemente 350 durch Trennen des SOI-Wafers entlang den Trennungslinien 360 vereinzelt, die durch Strichlinien in 6F angedeutet sind.
  • Die geometrischen Beziehungen der Hohlräume 303 und der Trennwände 304 können in dieser Ausführungsform die gleichen sein wie in der in den 1A bis 1G veranschaulichten Ausführungsform. 7 zeigt die geometrischen Beziehungen unter Verwendung der gleichen Parameter wie in 2.
  • 8A bis 8C zeigen Ausführungsformen von miteinander verbundenen Hohlräumen 300, die in jeder der obigen Ausführungsformen verwendet werden können, und speziell in jenen Ausführungsformen, die mit der wässrigen Lösung arbeiten. 8A entspricht im Grunde 3A, da es lediglich einen großen Hohlraum 303 gibt. In den 8B und 8C sind die aneinandergrenzenden Hohlräume 303 durch Zwischenverbindungen 305 miteinander verbunden, die im Grunde durch Öffnungen in den Trennwänden 304 gebildet werden. Die Zwischenverbindungen 305 sind so ausgebildet, dass zusätzliche Gräben 108 zwischen aneinandergrenzenden Gruppen 112 von dicht beieinanderliegenden Gräben 108 gebildet werden. Für Details wird auf die Beschreibung der in den 1A bis 1C veranschaulichten Prozesse verwiesen. Die Zwischenverbindung 305 kann an jeder beliebigen Position angeordnet sein, solange gewährleistet ist, dass alle oder mindestens die meisten der Hohlräume 303 zuverlässig mit der wässrigen Lösung 306 befüllt werden können.
  • Räumlich relative Begriffe wie zum Beispiel „unter”, „unterhalb”, „unterer”, „über”, „oberer” und dergleichen werden zur Vereinfachung der Beschreibung verwendet, um die Positionierung eines Elements relativ zu einem zweiten Element zu erläutern. Diese Begriffe sollen auch verschiedene Ausrichtungen des Bauelements zusätzlich zu anderen Ausrichtungen als denen, die in den Figuren gezeigt sind, beinhalten. Des Weiteren werden auch Begriffe wie „erster”, „zweiter” und dergleichen verwendet, um verschiedene Elemente, Regionen, Sektionen usw. zu beschreiben, und sollen ebenfalls nicht einschränkend sein. Gleiche Begriffe beziehen sich in der gesamten Beschreibung auf gleiche Elemente.
  • Im Sinne des vorliegenden Textes sind die Begriffe „haben”, „aufweisen”, „enthalten”, „umfassen” und dergleichen offene Begriffe, die das Vorhandensein genannter Elemente oder Merkmale angeben, aber keine weiteren Elemente oder Merkmale ausschließen. Die Artikel „ein/einer/eine” und „der/die/das” beinhalten sowohl die Einzahlbedeutung als auch die Mehrzahlbedeutung, sofern der Kontext nicht eindeutig ein anderes Verständnis verlangt.
  • Mit der obigen Bandbreite an Variationen und Anwendungen vor Augen versteht es sich, dass die vorliegende Erfindung weder durch die obige Beschreibung noch durch die beiliegenden Zeichnungen eingeschränkt wird. Vielmehr wird die vorliegende Erfindung ausschließlich durch die folgenden Ansprüche und ihre rechtlichen Äquivalente beschränkt.
  • Bezugszeichenliste
    • 100, 200, 300
    erster Wafer/Keim-Wafer
    100a, 200a, 300a
    Restwafer
    101, 201, 301
    erste Oberfläche
    101a
    bearbeitete erste Oberfläche
    102, 202, 302
    zweite Oberfläche
    103, 203, 303
    Hohlraum
    104, 204, 304
    Trennwand
    108
    Graben
    109, 209, 309
    Trennungsregion
    110
    Maske
    111
    Öffnung
    112
    Gruppe von Gräben
    120
    Epitaxialschicht
    121, 221
    erste Oberfläche der Epitaxialschicht
    122a, 222
    abearbeitete zweite Oberfläche der Epitaxialschicht
    150, 250, 350
    integriertes Halbleiterbauelement
    151, 251, 351
    Dotierungsregion
    152, 252, 352
    Dotierungsregion
    160, 360
    Trennungslinie
    201a
    bearbeitete erste Oberfläche
    206, 306
    Lösung
    220
    Epitaxialschicht/Halbleiterschicht
    222
    zweite Oberfläche
    240, 340
    Ultraschallsender
    261
    Trennungsgraben
    270, 370
    hydrophile Schicht/Oxidschicht
    280
    Aufnahme- und Ablege-Werkzeug
    305
    Zwischenverbindung
    307
    bearbeitete Oberfläche
    320
    zweiter Wafer
    321
    erste Oberfläche des zweiten Wafers
    322
    zweite Oberfläche des zweiten Wafers
    330
    Bondungsschicht
    380
    Epitaxialschicht
    a
    erste Entfernung
    b
    Höhe der Hohlräume
    c
    seitliche Breite der Hohlräume
    d
    seitliche Dicke der Trennwände
    e
    zweite Entfernung
    z
    Dicke der Epitaxialschicht
    x1, x2
    seitliche Entfernung zwischen aneinandergrenzenden Gruppen von Gräben
    y1, y2
    seitliche Breite einer Gruppe von Gräben

Claims (41)

  1. Verfahren zur Herstellung eines Halbleitersubstrats, wobei das Verfahren umfasst: Bereitstellen eines Halbleiterwafers (100, 200, 300) mit einer ersten Oberfläche (101, 201, 301) und einer der ersten Oberfläche (101, 201, 301) gegenüberliegenden zweiten Oberfläche (102, 202, 302); Ausbilden, bei Betrachtung in einem Querschnitt senkrecht zu der ersten Oberfläche (101, 201, 301), von Hohlräumen (103, 203, 303) in dem Halbleiterwafer (100, 200, 300) in einer ersten Entfernung von der ersten Oberfläche (101, 201, 301), wobei die Hohlräume (103, 203, 303) seitlich durch Trennwände (104, 204, 304) voneinander beabstandet sind, die aus Halbleitermaterial des Wafers (100, 200, 300) gebildet werden, wobei die Hohlräume (103, 203, 303) eine Trennungsregion (109, 209, 309) bilden; Ausbilden einer Halbleiterschicht (120, 220, 320) auf der ersten Oberfläche (101, 201, 301) des Halbleiterwafers (100, 200, 300); und Zerbrechen mindestens einiger der Trennwände (104, 204, 304) durch mechanische Einwirkung auf die Trennwände (104, 204, 304), um den Halbleiterwafer (100, 200, 300) entlang der Trennungsregion (109, 209, 309) zu spalten.
  2. Verfahren nach Anspruch 1, wobei ein Restwafer (100a, 200a, 300a) nach dem Zerbrechen der Trennwände (104, 204, 304) an der Halbleiterschicht (120, 220, 320) haften bleibt, wobei das Verfahren des Weiteren umfasst: Bearbeiten der Halbleiterschicht (120, 220, 320) auf einer Seite, an der der Restwafer (100a, 200a, 300a) haften bleibt, wobei die Bearbeitung mindestens eines von Folgendem umfasst: Polieren, Schleifen und Ätzen.
  3. Verfahren nach Anspruch 1 oder 2, wobei die Hohlräume (103, 203, 303) eine Höhe b und eine seitliche Breite c haben, wobei das Verhältnis c:b zwischen etwa 10:1 und etwa 100:1 liegt.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei die mechanische Einwirkung auf die Trennwände (104, 204, 304) mindestens eines von Folgendem umfasst: Beaufschlagen der Trennwände (204, 304) mit Ultraschall; Füllen der Hohlräume (203, 303) mit einer wässrigen Lösung (206, 306), die einen Gefrierpunkt hat, und Abkühlen der wässrigen Lösung (206, 306) unter den Gefrierpunkt, um eine Ausdehnung der wässrigen Lösung (206, 305) innerhalb der Hohlräume (203, 303) herbeizuführen; und Belasten der Trennwände (104, 204) mit mechanischen Spannungen, die durch thermische Verformung des Wafers (100, 200, 300) und der Halbleitermaterialschicht (120, 220, 320) hervorgerufen werden.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei das Ausbilden der Hohlräume (103, 203, 303) umfasst: Ausbilden mehrerer Gruppen (112) von dicht beieinanderliegenden Gräben (108) in der ersten Oberfläche (101) des Wafers (100), wobei sich die Gräben (108) von der ersten Oberfläche (101) in mindestens eine Tiefe erstrecken, die der ersten Entfernung entspricht; und Tempern des Wafers (100) bei einer erhöhten Temperatur in einer desoxidierenden Atmosphäre, um eine Oberflächenmigration des Halbleitermaterials des Wafers (100) herbeizuführen, bis die Gräben (108) der jeweiligen Gruppen (112) von dicht beieinanderliegenden Gräben (108) zu jeweiligen Hohlräumen (103) koaleszieren bzw. zusammenwachsen.
  6. Verfahren nach Anspruch 5, wobei die erhöhte Temperatur zwischen etwa 1000°C und etwa 1150°C liegt.
  7. Verfahren zur Herstellung eines Halbleitersubstrats, wobei das Verfahren umfasst: Bereitstellen eines Keim-Wafers (100, 200) mit einer ersten Oberfläche (101, 201) und einer der ersten Oberfläche (101, 201) gegenüberliegenden zweiten Oberfläche (102, 202), wobei der Keim-Wafer (100, 200) Halbleitermaterial umfasst, das auf der ersten Oberfläche (101, 201) des Keim-Wafers (100, 200) freiliegt; Ausbilden, bei Betrachtung in einem Querschnitt senkrecht zu der ersten Oberfläche (101, 201), von Hohlräumen (103, 203) in dem Keim-Wafer (100, 200) in einer ersten Entfernung von der ersten Oberfläche (101, 201), wobei die Hohlräume (103, 203) seitlich durch Trennwände (104, 204) voneinander beabstandet sind, die durch das Halbleitermaterial des Keim-Wafers (100, 200) gebildet werden, wobei die Hohlräume (103, 203) eine Trennungsregion (109, 209) bilden; Ausbilden einer Epitaxialschicht (120, 220) auf dem freiliegenden Halbleitermaterial des Keim-Wafers (100, 200), wobei die Epitaxialschicht (120, 220) eine Dicke hat, die größer ist als die erste Entfernung zwischen den Hohlräumen (103, 203) und der ersten Oberfläche (101, 201) des Keim-Wafers (100, 200); und Zerbrechen mindestens einiger der Trennwände (104, 204) durch mechanische Einwirkung auf die Trennwände (104, 204), um den Halbleiterwafer (100, 200) entlang der Trennungsregion (109, 209) zu spalten.
  8. Verfahren nach Anspruch 7, wobei die Dicke der Epitaxialschicht (120, 220) mindestens 10-mal größer ist als die erste Entfernung zwischen den Hohlräumen (103, 203) und der ersten Oberfläche (101, 201) des Keim-Wafers (100, 200).
  9. Verfahren nach Anspruch 7 oder 8, wobei die Hohlräume (103, 203) von der zweiten Oberfläche (102, 202) des Keim-Wafers (100, 200) um eine zweite Entfernung beabstandet sind, die mindestens 50-mal größer ist als die erste Entfernung.
  10. Verfahren nach einem der Ansprüche 7 bis 9, wobei die Hohlräume (103, 203) eine Höhe b und eine seitliche Breite c haben, wobei das Verhältnis c:b zwischen etwa 10:1 und etwa 100:1 liegt.
  11. Verfahren nach einem der Ansprüche 7 bis 10, wobei ein Restwafer (100a, 200a) nach dem Zerbrechen der Trennwände (104, 204) an der Epitaxialschicht (120, 220) haften bleibt, wobei das Verfahren des Weiteren mindestens eines von Folgendem umfasst: Entfernen des Restwafers (100a, 200a) von der Epitaxialschicht (120, 220), und Polieren des Restwafers (100a, 200a).
  12. Verfahren zur Herstellung eines Halbleitersubstrats, wobei das Verfahren umfasst: Bereitstellen eines Keim-Wafers (100) mit einer ersten Oberfläche (101) und einer der ersten Oberfläche (101) gegenüberliegenden zweiten Oberfläche (102), wobei der Keim-Wafer (100) ein erstes Halbleitermaterial umfasst, das auf der ersten Oberfläche (101) des Keim-Wafers (100) freiliegt; Ausbilden, bei Betrachtung in einem Querschnitt senkrecht zu der ersten Oberfläche (101), von Hohlräumen (103) in dem Keim-Wafer (100) in einer ersten Entfernung von der ersten Oberfläche (101), wobei die Hohlräume (103) seitlich durch Trennwände (104) voneinander beabstandet sind, die durch das erste Halbleitermaterial des Keim-Wafers (100) gebildet werden, wobei die Hohlräume (103) eine Trennungsregion (109) bilden; Abscheiden, bei einer erhöhten Temperatur, eines zweiten Halbleitermaterials (120), das von dem ersten Halbleitermaterial auf dem freiliegenden ersten Halbleitermaterial (100) des Keim-Wafers (100) verschieden ist, wobei das zweite Halbleitermaterial (120) eine Dicke aufweist, die mindestens 10-mal größer ist als die erste Entfernung zwischen den Hohlräumen (103) und der ersten Oberfläche (101) des Keim-Wafers (100); und Abkühlen des Keim-Wafers (100) mit dem zweiten Halbleitermaterial (120), das auf der ersten Oberfläche (101) des Keim-Wafers (100) abgeschieden ist, um eine mechanische Spannung hervorzurufen, die infolge einer unterschiedlichen thermischen Schrumpfung des ersten Halbleitermaterials (100) und des zweiten Halbleitermaterials (120) auf die Trennwände (104) wirkt, wobei die mechanische Spannung zum Zerbrechen mindestens einiger der Trennwände (104) führt, um den Keim-Wafer (100) mindestens teilweise entlang der Trennungsregion (109) zu spalten.
  13. Verfahren nach Anspruch 12, wobei die Hohlräume (103) von der zweiten Oberfläche (102) des Keim-Wafers (100) um eine zweite Entfernung beabstandet sind, die mindestens 10-mal größer ist als die erste Entfernung.
  14. Verfahren nach Anspruch 12 oder 13, wobei die Trennwände (104) zwischen aneinandergrenzenden Hohlräumen (103) eine seitliche Dicke d haben und die Hohlräume (103) eine Höhe b haben, wobei das Verhältnis b:d 5:1 oder weniger beträgt.
  15. Verfahren nach Anspruch 14, wobei das Verhältnis b:d 3:1 oder weniger beträgt.
  16. Verfahren nach einem der Ansprüche 12 bis 15, wobei die Hohlräume (103) eine Höhe b und eine seitliche Breite c haben, wobei das Verhältnis c:b zwischen etwa 10:1 und etwa 100:1 beträgt.
  17. Verfahren nach einem der Ansprüche 12 bis 16, wobei, in einer Projektionssicht auf die erste Oberfläche (101) des Keim-Wafers (100), die Hohlräume (103) ringförmig sind und in einer im Wesentlichen konzentrischen Weise angeordnet sind.
  18. Verfahren nach einem der Ansprüche 12 bis 17, wobei das Ausbilden der Hohlräume (103) umfasst: Ausbilden mehrerer Gruppen (112) von dicht beieinanderliegenden Gräben (108) in der ersten Oberfläche (101) des Keim-Wafers (100), wobei sich die Gräben (108) von der ersten Oberfläche (101) in mindestens eine Tiefe erstrecken, die der ersten Entfernung entspricht; und Tempern des Keim-Wafers (100) bei einer erhöhten Temperatur in einer desoxidierenden Atmosphäre, um eine Oberflächenmigration des ersten Halbleitermaterials des Keim-Wafers (100) herbeizuführen, bis die Gräben (108) der jeweiligen Gruppen (112) von dicht beieinanderliegenden Gräben (108) zu jeweiligen Hohlräumen (103) koaleszieren bzw. zusammenwachsen.
  19. Verfahren nach Anspruch 18, wobei die erhöhte Temperatur zwischen etwa 1000°C und etwa 1150°C liegt.
  20. Verfahren nach einem der Ansprüche 12 bis 19, wobei das erste Halbleitermaterial Silizium ist und das zweite Halbleitermaterial GaN, Saphir oder SiC ist.
  21. Verfahren nach einem der Ansprüche 12 bis 20, wobei ein Restwafer (100a) nach dem Zerbrechen der Trennwände (104) an der Epitaxialschicht (120) haften bleibt, wobei das Verfahren des Weiteren umfasst: Entfernen des Restwafers (100a) von der Epitaxialschicht (120).
  22. Verfahren nach einem der Ansprüche 12 bis 21, das des Weiteren umfasst: Integrieren mindestens eines Halbleiterbauelements (150) in die Epitaxialschicht (120) nach dem Spalten des Keim-Wafers (100) durch Ausbilden mindestens einer Dotierungsregion (151, 152).
  23. Verfahren zur Herstellung eines Halbleitersubstrats, das umfasst: Bereitstellen eines ersten Wafers (200, 300) mit einer ersten Oberfläche (201, 301) und einer der ersten Oberfläche (201, 301) gegenüberliegenden zweiten Oberfläche (202, 302); Ausbilden von Hohlräumen (203, 303), die in dem ersten Wafer (200, 300) in einer ersten Entfernung von der ersten Oberfläche (201, 301) miteinander verbunden sind, wobei die Hohlräume (203, 303), bei Betrachtung in einem Querschnitt senkrecht zu der ersten Oberfläche (201, 301), seitlich durch Trennwände (204, 304) voneinander beabstandet sind, die durch Material des ersten Wafers (200, 300) gebildet werden, wobei die Hohlräume (203, 303) eine Trennungsregion (209, 309) bilden; Ausbilden einer Halbleiterschicht (220, 320) auf der ersten Oberfläche (201, 301) des ersten Wafers (200, 300); Füllen der Hohlräume (203, 303) mit einer wässrigen Lösung (206, 306); und Zerbrechen der Trennwände (204, 304) durch Ausüben einer mechanischen Einwirkung auf die Trennwände (204, 304) mittels der wässrigen Lösung, um den ersten Wafer (200, 300) entlang der Trennungsregion (209, 309) zu spalten.
  24. Verfahren nach Anspruch 23, wobei die wässrige Lösung (206, 306) einen Gefrierpunkt hat, und wobei das Zerbrechen der Trennwände (204, 304) das Abkühlen der wässrigen Lösung (206, 306) in den miteinander verbundenen Hohlräumen (203, 303) unter den Gefrierpunkt umfasst, um eine Ausdehnung der wässrigen Lösung (206, 306) herbeizuführen.
  25. Verfahren nach Anspruch 23 oder 24, das des Weiteren umfasst: Ausbilden einer hydrophilen Schicht (270, 370) auf inneren Oberflächen der Hohlräume (203, 303) vor dem Füllen der Hohlräume (203, 303) mit der wässrigen Lösung (206, 306).
  26. Verfahren nach Anspruch 25, wobei das Ausbilden der hydrophilen Schicht (270, 370) das Oxidieren der inneren Oberflächen der Hohlräume (203, 303) umfasst.
  27. Verfahren nach einem der Ansprüche 23 bis 26, wobei das Zerbrechen der Trennwände (204, 304) umfasst, die wässrige Lösung (206, 306) in den Hohlräumen (203, 303) mit Ultraschall zu beaufschlagen, um eine Kavitation der wässrigen Lösung (206, 306) herbeizuführen.
  28. Verfahren zur Herstellung eines Halbleitersubstrats, in dem Halbleiterbauelemente integriert sind, wobei das Verfahren umfasst: Bereitstellen eines Keim-Wafers (200) mit einer ersten Oberfläche (201) und einer der ersten Oberfläche (201) gegenüberliegenden zweiten Oberfläche (202), wobei der Keim-Wafer (200) ein Halbleitermaterial umfasst, das auf der ersten Oberfläche (201) des Keim-Wafers (200) freiliegt; Ausbilden von Hohlräumen (203) in dem Keim-Wafer (200) in einer ersten Entfernung von der ersten Oberfläche (201), wobei die Hohlräume (203), bei Betrachtung in einem Querschnitt senkrecht zu der ersten Oberfläche (201), seitlich durch Trennwände (204) voneinander beabstandet sind, die durch das Halbleitermaterial des Keim-Wafers (200) gebildet werden, wobei die Hohlräume (203) eine Trennungsregion (209) bilden; Abscheiden einer Epitaxialschicht (220) auf dem freiliegenden Halbleitermaterial (200) des Keim-Wafers (200) auf der ersten Oberfläche (201) des Keim-Wafers (200); mindestens teilweises Integrieren von Halbleiterbauelementen (250) in die Epitaxialschicht (220) durch Ausbilden von Dotierungsregionen (251, 252) in der Epitaxialschicht (220); und Zerbrechen der Trennwände (204) durch mechanische Einwirkung auf die Trennwände (204), um den Keim-Wafer (200) entlang der Trennungsregion (209) zu spalten.
  29. Verfahren nach Anspruch 28, wobei die Hohlräume (203) miteinander verbunden sind, wobei das Verfahren des Weiteren umfasst: Füllen der miteinander verbundenen Hohlräume (203) mit einer wässrigen Lösung (206), die einen Gefrierpunkt hat; und Zerbrechen der Trennwände (204) durch Abkühlen der wässrigen Lösung (206) in den Hohlräumen (203) unter den Gefrierpunkt, um eine Ausdehnung der wässrigen Lösung (206) herbeizuführen.
  30. Verfahren nach Anspruch 29, das des Weiteren umfasst: Ausbilden einer hydrophilen Schicht (270) auf inneren Oberflächen der Hohlräume (203) vor dem Füllen der Hohlräume (203) mit der wässrigen Lösung (206).
  31. Verfahren nach einem der Ansprüche 28 bis 30, wobei die Hohlräume (203) miteinander verbunden sind, wobei das Verfahren des Weiteren umfasst: Füllen der miteinander verbundenen Hohlräume (203) mit einer wässrigen Lösung (206); und Zerbrechen der Trennwände (204) durch Beaufschlagen der wässrigen Lösung (206) in den Hohlräumen (203) mit Ultraschall, um eine Kavitation der wässrigen Lösung (206) herbeizuführen.
  32. Verfahren nach einem der Ansprüche 28 bis 31, wobei das Zerbrechen der Trennwände (204) umfasst, die Trennwände (204) mit Ultraschall zu beaufschlagen.
  33. Verfahren nach einem der Ansprüche 28 bis 32, wobei ein Restwafer (100a) nach dem Zerbrechen der Trennwände (104) an der Epitaxialschicht (120) haften bleibt, wobei das Verfahren des Weiteren umfasst: Entfernen des Restwafers (100a) von der Epitaxialschicht (120).
  34. Verfahren nach einem der Ansprüche 28 bis 33, das des Weiteren umfasst: Ausbilden vertikaler Trennungsgräben (261), die sich von einer ersten Oberfläche (221) der Epitaxialschicht (220) mindestens zu den Hohlräumen (203) zwischen den Halbleiterbauelementen (250) erstrecken.
  35. Verfahren zur Herstellung eines Halbleitersubstrats, wobei das Verfahren umfasst: Bereitstellen eines ersten Wafers (300) mit einer ersten Oberfläche (301) und einer der ersten Oberfläche (301) gegenüberliegenden zweiten Oberfläche (302) gegenüber der ersten Oberfläche (301); Ausbilden von Hohlräumen (303) in dem ersten Wafer (300) in einer ersten Entfernung von der ersten Oberfläche (301), wobei die Hohlräume (303), bei Betrachtung in einem Querschnitt senkrecht zu der ersten Oberfläche (301), seitlich durch Trennwände (304) voneinander beabstandet sind, die durch das Halbleitermaterial des ersten Wafers (300) gebildet werden, wobei die Hohlräume (303) eine Trennungsregion (309) bilden; Bonden eines zweiten Wafers (320) auf die erste Oberfläche (301) des ersten Wafers (300); Zerbrechen der Trennwände (304) durch mechanische Einwirkung auf die Trennwände (304), um den ersten Wafer (300) entlang der Trennungsregion (309) so zu spalten, dass ein Restwafer (300a) an dem zweiten Wafer (320) haften bleibt; und Abscheiden einer Epitaxialschicht (380) auf dem Restwafer (300a).
  36. Verfahren nach Anspruch 35, das des Weiteren umfasst: mindestens teilweises Integrieren von Halbleiterbauelementen (350) in die Epitaxialschicht (380) durch Ausbilden von Dotierungsregionen (351, 352) in der Epitaxialschicht (380).
  37. Verfahren nach Anspruch 36, das des Weiteren umfasst: Polieren des Restwafers (300a) vor dem Abscheiden der Epitaxialschicht (380).
  38. Verfahren nach einem der Ansprüche 35 bis 37, wobei die Hohlräume (303) miteinander verbunden sind, wobei das Verfahren des Weiteren umfasst: Füllen der Hohlräume (303) mit einer wässrigen Lösung (306), die eine Gefrierpunkt hat; und Zerbrechen der Trennwände (304) durch Abkühlen der wässrigen Lösung (306) in den Hohlräumen (303) unter den Gefrierpunkt, um eine Ausdehnung der wässrigen Lösung (306) herbeizuführen.
  39. Verfahren nach Anspruch 38, das des Weiteren umfasst: Ausbilden einer hydrophilen Schicht (370) auf inneren Oberflächen der Hohlräume (303) vor dem Füllen der Hohlräume (303) mit der wässrigen Lösung (306).
  40. Verfahren nach einem der Ansprüche 35 bis 39, wobei die Hohlräume (303) miteinander verbunden sind, wobei das Verfahren des Weiteren umfasst: Füllen der Hohlräume (303) mit einer wässrigen Lösung (306); und Zerbrechen der Trennwände (304) durch Beaufschlagen der wässrigen Lösung (306) in den Hohlräumen (303) mit Ultraschall, um eine Kavitation der wässrigen Lösung (306) herbeizuführen.
  41. Verfahren nach einem der Ansprüche 35 bis 40, wobei der zweite Wafer (320) eine Bondungsschicht (330) umfasst, wobei das Bonden des zweiten Wafers (320) auf die erste Oberfläche (301) des ersten Wafers (300) umfasst: Bonden des zweiten Wafers (320) mit seiner Bondungsschicht (330) auf die erste Oberfläche (301) des ersten Wafers (300).
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