DE102013106299B4 - Verfahren zum Ausbilden einer Chipanordnung - Google Patents

Verfahren zum Ausbilden einer Chipanordnung Download PDF

Info

Publication number
DE102013106299B4
DE102013106299B4 DE102013106299.7A DE102013106299A DE102013106299B4 DE 102013106299 B4 DE102013106299 B4 DE 102013106299B4 DE 102013106299 A DE102013106299 A DE 102013106299A DE 102013106299 B4 DE102013106299 B4 DE 102013106299B4
Authority
DE
Germany
Prior art keywords
chip
electrically conductive
passivation
holes
conductive contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102013106299.7A
Other languages
English (en)
Other versions
DE102013106299A1 (de
Inventor
Henrik Ewe
Stefan Landau
Boris Plikat
Anton Prueckl
Thorsten Scharf
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102013106299A1 publication Critical patent/DE102013106299A1/de
Application granted granted Critical
Publication of DE102013106299B4 publication Critical patent/DE102013106299B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/2413—Connecting within a semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/29118—Zinc [Zn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/29124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/29166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82047—Reshaping, e.g. forming vias by mechanical means, e.g. severing, pressing, stamping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/8382—Diffusion bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

Verfahren zum Ausbilden einer Chipanordnung (102), wobei das Verfahren Folgendes aufweist:
• Ausbilden eines Passivierungsmaterials (108) über mindestens einem elektrisch leitenden Kontakt (106) eines Chips (104);
• Ausbilden eines Kapselungsmaterials (112) über dem Passivierungsmaterial (108), wobei dabei das Passivierungsmaterial (108) nicht geöffnet ist und keine Gebiete des elektrischen leitenden Kontaktes (106) exponiert;
• Ausbilden eines oder mehrerer Löcher (114) durch das Kapselungsmaterial (112) und das Passivierungsmaterial (108);
• Bereitstellen eines elektrisch leitenden Materials (116) innerhalb des einen oder der mehreren Löcher (114), die das elektrisch leitende Material (116) elektrisch mit dem mindestens einen elektrisch leitenden Kontakt (106) verbinden;
• Anordnen des Chips (104) über einem Chipträger (336) vor oder nach dem Ausbilden des Passivierungsmaterials (108) über dem elektrisch leitenden Kontakt (106) des Chips (104); und
• nach dem Anordnen des Chips (104) auf dem Chipträger, Durchführen eines Aufrauprozesses auf dem Chipträger (336) nach dem Ausbilden des Passivierungsmaterials (108) und vor dem Ausbilden des Kapselungsmaterials (112).

Description

  • Verschiedene Ausführungsformen betreffen ein Verfahren zum Ausbilden einer Chipanordnung.
  • Die Chipeinbetttechnologie kann das Anordnen eines Chips über einer Platte, z.B. einen Systemträger oder einer gedruckten Leiterplatte PCB (Printed Circuit Board), und das Haften eines Verguss- oder Kapselungsmaterials über den Chip und an der Platte beinhalten. Üblicherweise kann die Platte, die Kupfer beinhalten kann, aufgeraut werden, um die Haftung des Verguss- oder Kapselungsmaterials an der Platte zu verbessern. Der Aufrauprozess besitzt jedoch auf die Platte einen anderen Effekt als auf die Metallisierungsschichten des Chips. Normalerweise muss der Aufrauprozess eine ausreichende Festigkeit zum ausreichenden Aufrauen der Platte berücksichtigen und einen Kompromiss dazwischen finden, ohne andere Komponenten wie etwa den Chip oder die Chipmetallisierung zu zerstören. Normalerweise raut der Aufrauprozess die Platte möglicherweise nicht ausreichend auf, kann aber die Chipvorderseite oder Chipvorderseitenmetallisierung zerstören. Ein „geöffneter“, das heißt exponierter, elektrisch leitender Kontakt 506 ist in 5A gezeigt. Das Passivierungsmaterial 508 kann über einem Teil des elektrisch leitenden Kontakts 506 angeordnet sein, doch ist ein substantieller Abschnitt des elektrisch leitenden Kontakts 506 von dem Passivierungsmaterial 508 gelöst, z.B. exponiert. Der Chip 504 einschließlich dem elektrisch leitenden Kontakt 506 kann optional über der Platte 536 angeordnet sein. Gebiete des elektrisch leitenden Kontakts 506 und der Platte 536 können einem Aufrauprozess ausgesetzt werden, wobei möglicherweise das Risiko besteht, dass der elektrisch leitende Kontakt 506 zerstört wird. Danach können, wie in 5B gezeigt, Kapselungsmaterial 512 und eine oder mehrere elektrische Zwischenverbindungen 516 über dem Chip 504 ausgebildet werden.
  • DE 10 2007 009 521 A1 zeigt eine Stapelkonfiguration von einem ersten und einem zweiten Bauteil. Das zweite Bauteil weist dabei einen Bauelementträger, ein Leistungs-IC als Bauelement, eine Leitschicht sowie eine Gehäuseeinkapselung auf. Das Bauelement weist einen Bauelement-/Source-Kontakt auf, der zu einem geringen Teil von einer passivierenden Isolationsschicht bedeckt ist. Diese weist eine Öffnung auf, in der eine Leitschicht angeordnet ist, die den Bauelement-/Source-Kontakt elektrisch kontaktiert. Das isolierende Kapselungsmaterial wird auf Teile der Leitschicht aufgebracht.
  • DE 10 2010 038 154 A1 zeigt ein Laminatelektronikbauteil mit einem Träger, bspw. einem PCB-Board, wobei eine erste Isolierschicht einen Halbleiterchip auf dem Träger kapselt. Der Halbleiterchip weist ein erstes, zweites und drittes Elektrodenpad auf, die mit einer ersten oder einer zweiten strukturierten Metallschicht verbunden sind.
  • US 2005/0258447 A1 zeigt ein Verfahren zum Herstellen einer elektronischen Bauelementanordnung, bei dem ein elektronisches Bauelement, welches einen Verbindungsanschluss und einen Passivierungsfilm hat, der den Verbindungsanschluss bedeckt, auf einem Träger so angeordnet wird, dass der Verbindungsanschluss nach oben gerichtet ist, bei dem eine Isolierungsschicht so ausgebildet wird, dass sie das elektronische Bauelement bedeckt, bei dem ein Loch in einem Abschnitt des Passivierungsfilms und der Isolierungsschicht so ausgebildet wird, dass der Verbindungsanschluss freigelegt wird, und bei dem auf der Isolierungsschicht eine Leiterbahnstruktur so ausgebildet wird, dass sie über das Loch mit dem Verbindungsanschluss elektrisch verbunden ist.
  • DE 10 2011 083 791 A1 zeigt ein Verfahren zum Herstellen einer Lötverbindung zwischen zumindest einem Basisteil und zumindest einem ersten Bauteil, umfassend die Schritte: Bereitstellen des Basisteils, teilweises Bestrahlen einer Oberfläche des Basisteils mit einem SACO-Strahlmittel, dessen Strahlgut eine Silikatbeschichtung aufweist, derart, dass ein SACO-bestrahlter Bereich und ein unbestrahlter Positionierungsbereich vorhanden sind, und Anlöten des ersten Bauteils auf dem unbestrahlten Positionierungsbereich, wobei der SACO-bestrahlte Bereich als Lötstopp fungiert.
  • Eine Chipanordnung enthält Folgendes: einen Chip, der mindestens einen elektrisch leitenden Kontakt enthält; ein Passivierungsmaterial, das über den mindestens einen elektrisch leitenden Kontakt ausgebildet ist; ein Kapselungsmaterial, das über dem Passivierungsmaterial ausgebildet ist; ein oder mehrere Löcher, die durch das Kapselungsmaterial und das Passivierungsmaterial ausgebildet sind, wobei das Passivierungsmaterial das eine oder die mehreren Löcher mindestens teilweise umgibt; und elektrisch leitendes Material, das innerhalb des einen oder der mehreren Löcher vorgesehen ist, wobei das elektrisch leitende Material mit dem mindestens einen elektrisch leitenden Kontakt elektrisch verbunden ist.
  • Gemäß einer Ausführungsform enthält das Passivierungsmaterial mindestens eines aus der folgenden Gruppe von Materialien, wobei die Gruppe von Materialien aus Polyimid, Epoxid, Siliziumnitrid, Siliziumoxid besteht.
  • Gemäß einer Ausführungsform enthält das Kapselungsmaterial mindestens eines aus der folgenden Gruppe von Materialien, wobei die Gruppe aus einem elektrisch isolierenden Material, einem gefüllten oder ungefüllten Epoxid, vorimprägnierten Verbundfasern, verstärkten Fasern, Laminat, einem Vergussmaterial, einem wärmehärtenden Material, einem thermoplastischen Material, Füllpartikeln, faserverstärktem Laminat, faserverstärktem Polymerlaminat, faserverstärktem Polymerlaminat mit Füllpartikeln besteht.
  • Gemäß einer Ausführungsform enthält das Passivierungsmaterial eine Dicke im Bereich von etwa 1 nm bis etwa 50 µm.
  • Gemäß einer Ausführungsform enthält das Kapselungsmaterial eine Dicke im Bereich von etwa 10 µm bis etwa 300 µm.
  • Gemäß einer Ausführungsform bedeckt das Passivierungsmaterial eine Oberfläche des mindestens einen elektrisch leitenden Kontakts und eine nicht durch den mindestens einen elektrisch leitenden Kontakt bedeckte Seite des Chips.
  • Mindestens ein Abschnitt des elektrisch leitenden Materials kontaktiert das Passivierungsmaterial direkt; und mindestens ein weiterer Abschnitt des elektrisch leitenden Materials kontaktiert das Kapselungsmaterial direkt.
  • Das zwischen dem einen oder den mehreren Löchern ausgebildete Passivierungsmaterial kontaktiert das elektrisch leitende Material, das eine oder die mehreren Löcher füllend.
  • Gemäß einer Ausführungsform enthält das elektrisch leitende Material mindestens ein Material, Element oder eine Legierung aus der folgenden Gruppe von Materialien, wobei die Gruppe aus Kupfer, Aluminium, Silber, Zinn, Gold, Zink, Nickel besteht.
  • Gemäß einer Ausführungsform ist mindestens ein Teil des elektrisch leitenden Materials über dem Kapselungsmaterial ausgebildet.
  • Der Chip ist über einem Chipträger angeordnet; und das Passivierungsmaterial und/oder das Kapselungsmaterial sind über dem Chipträger ausgebildet.
  • Gemäß einer Ausführungsform enthält der Chipträger einen Systemträger, wobei der Systemträger mindestens eines aus der folgenden Gruppe von Materialien enthält, wobei die Gruppe aus Kupfer, Nickel, Eisen, Kupferlegierung, Nickellegierung, Eisenlegierung besteht.
  • Gemäß einer Ausführungsform enthält der Chipträger eine gedruckte Leiterplatte PCB oder ein Direct-Copper-Bonded-Substrat (DCB-Substrat).
  • Gemäß einer Ausführungsform enthält der mindestens eine elektrisch leitende Kontakt mehrere elektrisch leitende Kontakte. Eine Chipanordnung enthält Folgendes: einen Chip, der mindestens einen elektrisch leitenden Kontakt umfasst; ein Passivierungsmaterial, das über den mindestens einen elektrisch leitenden Kontakt ausgebildet ist; ein Kapselungsmaterial, das über dem Passivierungsmaterial ausgebildet ist; ein oder mehrere Löcher, die durch das Kapselungsmaterial und das Passivierungsmaterial ausgebildet sind, wobei elektrisch leitendes Material innerhalb des einen oder der mehreren Löcher vorgesehen ist; wobei das Passivierungsmaterial eine Oberfläche des mindestens einen elektrisch leitenden Kontakts außer in Gebieten im Wesentlichen bedeckt, in denen das elektrisch leitende Material mit dem mindestens einen elektrisch leitenden Kontakt elektrisch verbunden ist.
  • Gemäß einer Ausführungsform enthält das Passivierungsmaterial mindestens eines aus der folgenden Gruppe von Materialien, wobei die Gruppe von Materialien aus Polyimid, Epoxid, Siliziumnitrid, Siliziumoxid, Aluminiumoxid, Aluminiumnitrid besteht.
  • Gemäß einer Ausführungsform enthält das Kapselungsmaterial mindestens eines aus der folgenden Gruppe von Materialien, wobei die Gruppe aus einem elektrisch isolierenden Material, einem gefüllten oder ungefüllten Epoxid, vorimprägnierten Verbundfasern, verstärkten Fasern, Laminat, einem Vergussmaterial, einem wärmehärtenden Material, einem thermoplastischen Material, Füllpartikeln, faserverstärktem Laminat, faserverstärktem Polymerlaminat, faserverstärktem Polymerlaminat mit Füllpartikeln besteht.
  • Das Passivierungsmaterial umgibt das eine oder die mehreren Löcher mindestens teilweise und bedeckt eine nicht durch den mindestens einen elektrisch leitenden Kontakt bedeckte Seite des Chips.
  • Mindestens ein Abschnitt des elektrisch leitenden Materials kontaktiert das Passivierungsmaterial direkt; und mindestens ein weiterer Abschnitt des elektrisch leitenden Materials kontaktiert das Kapselungsmaterial direkt.
  • Gemäß einer Ausführungsform enthält das elektrisch leitende Material mindestens eines aus der folgenden Gruppe von Materialien, wobei die Gruppe aus Kupfer, Aluminium, Silber, Zinn, Gold, Zink, Nickel und einer Legierung aus einem oder mehreren Materialien der Gruppe besteht.
  • Der Chip ist über einem Chipträger angeordnet; wobei das Passivierungsmaterial und/oder das Kapselungsmaterial über dem Chipträger ausgebildet ist.
  • Gemäß einer Ausführungsform enthält der Chipträger einen Systemträger, wobei der Systemträger mindestens eines aus der folgenden Gruppe von Materialien enthält, wobei die Gruppe aus Kupfer, Nickel, Eisen, Kupferlegierung, Nickellegierung, Eisenlegierung besteht.
  • Gemäß einer Ausführungsform enthält der Chipträger eine gedruckte Leiterplatte oder ein Direct-Copper-Bonded-Substrat.
  • Verschiedene Ausführungsformen stellen ein Verfahren zum Ausbilden einer Chipanordnung gemäß dem Anspruch 1 bereit, wobei das Verfahren Folgendes beinhaltet: Ausbilden eines Passivierungsmaterials über mindestens einem elektrisch leitenden Kontakt eines Chips; Ausbilden eines Kapselungsmaterials über dem Passivierungsmaterial, wobei dabei das Passivierungsmaterial nicht geöffnet ist und keine Gebiete des elektrischen leitenden Kontaktes exponiert; Ausbilden eines oder mehrerer Löcher durch das Kapselungsmaterial und das Passivierungsmaterial und Bereitstellen eines elektrisch leitenden Materials innerhalb des einen oder der mehreren Löcher, die das elektrisch leitende Material elektrisch mit dem mindestens einen elektrisch leitenden Kontakt verbinden.
  • Das Verfahren beinhaltet weiterhin das Anordnen des Chips über einen Chipträger vor oder nach dem Ausbilden des Passivierungsmaterials über mindestens einem elektrisch leitenden Kontakt eines Chips.
  • Das Verfahren beinhaltet nach dem Anordnen des Chips auf dem Chipträger weiterhin das Durchführen eines Aufrauprozesses auf dem Chipträger nach dem Ausbilden des Passivierungsmaterials und vor dem Ausbilden des Kapselungsmaterials über dem Passivierungsmaterial.
  • Gemäß einer Ausführungsform beinhaltet das Ausbilden eines öder mehrerer Löcher durch das Kapselungsmaterial und das Passivierungsmaterial das Ausbilden eines oder mehrerer Löcher durch das Kapselungsmaterial und das Passivierungsmaterial durch mindestens ein Verfahren aus der folgenden Gruppe von Verfahren, wobei die Gruppe aus Laserbohren und mechanischem Bohren besteht.
  • Gemäß einer Ausführungsform beinhaltet das Versehen eines elektrisch leitenden Materials mit dem einen oder den mehreren Löchern das Füllen des einen oder der mehreren Löcher mit elektrisch leitendem Material und/oder das Aufwachsen von elektrisch leitendem Material innerhalb des einen oder der mehreren Löcher.
  • In den Zeichnungen beziehen sich gleiche Bezugszeichen allgemein in den verschiedenen Ansichten auf die gleichen Teile. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu, wobei stattdessen das Veranschaulichen der Prinzipien der Erfindung allgemein betont wird. In der folgenden Beschreibung werden verschiedene Ausführungsformen der Erfindung unter Bezugnahme auf die folgenden Zeichnungen beschrieben.
  • Es zeigen
    • 1 eine Chipanordnung gemäß einer Ausführungsform;
    • 2 ein Verfahren zum Ausbilden einer Chipanordnung gemäß einer Ausführungsform;
    • 3A bis 3E ein Verfahren zum Ausbilden einer Chipanordnung gemäß einer Ausführungsform;
    • 3F eine Chipanordnung gemäß einer Ausführungsform;
    • 4 eine Chipanordnung gemäß einer Ausführungsform;
    • 5A und 5B eine Chipanordnung gemäß dem Stand der Technik;
    • 6 eine Chipanordnung gemäß einer Ausführungsform; und
    • 7 eine Chipanordnung gemäß einer Ausführungsform.
  • Die folgende ausführliche Beschreibung bezieht sich auf die beiliegenden Zeichnungen, die veranschaulichend spezifische Details und Ausführungsformen zeigen, in denen die Erfindung praktiziert werden kann.
  • Das Wort „beispielhaft“ wird hier im Sinne von „als ein Beispiel, Fall oder Veranschaulichung dienend“ verwendet. Eine beliebige Ausführungsform oder ein beliebiges Design, die hierin als „beispielhaft“ verwendet werden, sind nicht notwendigerweise gegenüber anderen Ausführungsformen oder Designs als bevorzugt oder vorteilhaft auszulegen.
  • Das Wort „über“, bezüglich eines „über“ einer Seite oder einer Oberfläche ausgebildeten abgeschiedenen Materials verwendet, kann hierin in dem Sinne verwendet werden, dass das abgeschiedene Material „direkt auf“, z.B. in direktem Kontakt mit, der implizierten Seite oder Oberfläche ausgebildet werden kann. Das Wort „über“, bezüglich eines „über“ einer Seite oder einer Oberfläche ausgebildeten abgeschiedenen Materials verwendet, kann hierin in dem Sinne verwendet werden, dass das abgeschiedene Material „indirekt auf“ der implizierten Seite oder Oberfläche ausgebildet werden kann, wobei eine oder mehrere zusätzliche Schichten zwischen der implizierten Seite oder Oberfläche und dem abgeschiedenen Material angeordnet sein können.
  • Verschiedene Ausführungsformen stellen eine Chipanordnung bereit, wobei ein Passivierungsmaterial über der ganzen Oberfläche des Chips vorgesehen sein kann.
  • Verschiedene Ausführungsformen stellen eine Chipanordnung bereit, wobei ein Passivierungsmaterial über der ganzen Oberfläche der Chipkontaktmetallisierung mit Ausnahme der Regionen vorgesehen sein kann, bei denen Via-Zwischenverbindungen über der Kontaktmetallisierung vorgesehen sind.
  • Verschiedene Ausführungsformen stellen ein Verfahren zum Ausbilden einer Chipanordnung bereit, wobei eine Chipoberfläche und Chipmetallisierung gegenüber einem Aufrauprozess an dem Systemträger geschützt sind.
  • 1 zeigt eine Chipanordnung 102 gemäß einer Ausführungsform in einem Blockdiagramm 100.
  • Die Chipanordnung 102 enthält einen Chip 104, der Folgendes enthält: mindestens einen elektrisch leitenden Kontakt 106; ein Passivierungsmaterial 108, das über mindestens einem elektrisch leitenden Kontakt 106 ausgebildet ist; Kapselungsmaterial 112, das über dem Passivierungsmaterial 108 ausgebildet ist; ein oder mehrere Löcher 114, die durch das Kapselungsmaterial 112 und das Passivierungsmaterial 108 ausgebildet sind, wobei das Passivierungsmaterial eines oder mehrere Löcher 114 mindestens teilweise umgibt; und elektrisch leitendes Material 116, das innerhalb des einen oder der mehreren Löcher 114 vorgesehen ist, wobei das elektrisch leitende Material 116 mit mindestens einem elektrisch leitenden Kontakt 106 elektrisch verbunden ist.
  • 2 zeigt das Verfahren 200 für das Ausbilden einer Chipanordnung gemäß einer Ausführungsform. Das Verfahren 200 beinhaltet Folgendes:
    • Ausbilden eines Passivierungsmaterials, über mindestens einem elektrisch leitenden Kontakt eines Chips (in 210);
    • Ausbilden eines Kapselungsmaterials über dem Passivierungsmaterial (in 220);
    • Ausbilden eines oder mehrerer Löcher durch das Kapselungsmaterial und das Passivierungsmaterial (in 230); und
    • Bereitstellen eines elektrisch leitenden Materials innerhalb des einen oder der mehreren Löcher, die das elektrisch leitende Material elektrisch mit dem mindestens einen elektrisch leitenden Kontakt verbinden (in 240).
  • Die 3A bis 3E zeigen das Verfahren 300 zum Ausbilden einer Chipanordnung, z.B. der Chipanordnung 102, z.B. der Chipanordnung 302, gemäß einer Ausführungsform. Das Verfahren 300 kann einen oder mehrere oder alle der bezüglich Verfahren 200 beschriebenen Prozesse enthalten.
  • Der Chip 104 enthält mindestens einen elektrisch leitenden Kontakt 106. Mindestens ein elektrisch leitender Kontakt 106 ist über der Chipoberseite 318 ausgebildet. Der Chip 104 kann eine Chipunterseite 322 enthalten, die in eine Richtung weist, die einer Richtung entgegengesetzt ist, in der die Chipoberseite 318 weist. Mindestens ein elektrisch leitender Kontakt 106 kann den elektrisch leitenden Kontakt 106 und weitere, über der Chipoberseite 318 ausgebildete elektrisch leitende Kontakte 106a enthalten. Nur ein elektrisch leitender Kontakt 106 ist in 3A bis 3E gezeigt, doch ist zu verstehen, dass ein Chip 104 mehrere elektrisch leitende Kontaktpads enthalten kann, z.B. 106, 106A, wie in 3F gezeigt. Mit anderen Worten enthält mindestens ein elektrisch leitender Kontakt 106 möglicherweise nicht nur einen elektrisch leitenden Kontakt 106, sondern kann mehr als einen elektrisch leitenden Kontakt enthalten. Beispielsweise kann mindestens ein elektrisch leitender Kontakt mehrere elektrisch leitende Kontakte enthalten. Beispielsweise kann der elektrisch leitende Kontakt 106 einen, zwei, drei, vier, fünf, z.B. dutzende von elektrischen Kontakten enthalten, die über der Chipoberseite 318 ausgelegt sind. Der Chip 104 kann einen Halbleiterchip, z.B. einen Halbleiterdie, enthalten.
  • Der Chip 104 kann einen integrierten Halbleiterschaltungslogikchip enthalten. Beispielsweise kann der Chip 104 ein oder mehrere Logikbauelemente enthalten, z.B. einen applikationsspezifischen integrierten Chip ASIC, einen Treiber, einen Controller, einen Sensor. Der Chip 104 kann ein leistungsarmes Halbleiterbauelement enthalten, z.B. Bauelemente, die bis zu 100 V bis 150 V führen können. Alternativ kann der Chip 104 einen Leistungshalbleiterchip enthalten, z.B. Bauelemente, die eine Spannung von bis zu etwa 600 V führen können. Beispielsweise kann der Chip 104 ein Leistungsbauelement enthalten, z.B. einen Leistungstransistor, einen Leistungsthyristor, einen Leistungsverstärker, eine Leistungsdiode.
  • Die Chipoberseite 318 kann auch als eine „erste Seite“, „Vorderseite“ oder „Oberseite“ des Chips bezeichnet werden. Die Ausdrücke „Oberseite“, „erste Seite“, „Vorderseite“ oder „obere Seite“ können hiernach austauschbar verwendet werden. Die Chipunterseite 322 kann auch als „zweite Seite“ oder „Rückseite“ des Chips bezeichnet werden. Die Ausdrücke „zweite Seite“ oder „Rückseite“ oder „Bodenseite“ können hiernach austauschbar verwendet werden.
  • Bezüglich leistungsarmer Halbleiterbauelemente kann unter Chipoberseite 318 verstanden werden, dass sie sich auf die Seite des Chips bezieht, die ein oder mehrere Kontaktpads oder elektrische Kontakte trägt, wobei Bondpads oder elektrische Kontakte angebracht werden können; oder wobei es die Seite des Chips ist, die größtenteils durch Metallisierungsschichten bedeck ist. Unter Chipunterseite 322 kann verstanden werden, dass es sich auf die Seite des Chips bezieht, die frei von Metallisierung oder Kontaktpads oder elektrischen Kontakten sein kann.
  • Bezüglich Leistungshalbleiterbauelementen kann unter Chipoberseite 318 verstanden werden, dass sie sich auf die Seite des Chips bezieht, die einen oder mehrere Kontaktpads oder elektrische Kontakte trägt, wobei Bondpads oder elektrische Kontakte angebracht sein können; oder wobei es die Seite des Chips ist, die größtenteils von Metallisierungsschichten bedeckt sein kann. Unter Chipunterseite 322 kann verstanden werden, dass sie sich auf die Seite des Chips bezieht, in der in der Regel mindestens ein Kontaktpad oder elektrischer Kontakt ausgebildet sein kann, wobei das Halbleiterleistungsbauelement einen vertikalen Stromfluss zwischen der Chipoberseite 318 und der Chipunterseite 322 unterstützen kann.
  • Mindestens ein elektrisch leitender Kontakt 106 kann mindestens ein Material, Element oder eine Legierung aus der folgenden Gruppe von Materialien enthalten, wobei die Gruppe aus Kupfer, Aluminium, Silber, Zinn, Gold, Zink, Nickel besteht.
  • Bei einem in 3B gezeigten Prozess 320 wird Passivierungsmaterial 108 über mindestens einem elektrisch leitenden Kontakt 106 des Chips 104 ausgebildet. Beispielsweise kann das Passivierungsmaterial 108 direkt auf mindestens einem elektrisch leitenden Kontakt 106 des Chips 104 ausgebildet werden. Das Passivierungsmaterial 108 kann durch mindestens ein Verfahren aus der folgenden Gruppe von Abscheidungsverfahren abgeschieden werden, wobei die Gruppe von Abscheidungsverfahren aus Sputtern, chemischer Gasphasenabscheidung, Aufdampfen, plasmaunterstützter chemischer Gasphasenabscheidung, Drucken, Oxidation, Tauchbeschichten, Aufschleudern besteht. Beispielsweise kann Plasmaabscheidung für das Abscheiden von Passivierungsmaterial 108 einschließlich eines Oxids, z.B. Siliziumdioxids, oder Nitrids, z.B. Siliziumnitrids, verwendet werden.
  • Das Passivierungsmaterial 108 kann eine Dicke tP im Bereich von etwa 1 nm bis etwa 50 µm aufweisen, z.B. etwa 5 nm bis etwa 25 µm, z.B. etwa 5 nm bis etwa 10 µm.
  • Das Passivierungsmaterial 108 bedeckt die Oberfläche 324 mindestens eines elektrisch leitenden Kontakts 106 und optional die Seite des Chips, z.B. die Oberseite 318 des Chips 104, die nicht durch mindestens einen elektrisch leitenden Kontakt 106 bedeckt ist. Beispielsweise kann das Passivierungsmaterial 108 direkt auf der Oberfläche 324 ausgebildet werden, z.B. der oberen Oberfläche von mindestens einem elektrisch leitenden Kontakt 106, und direkt auf eine Seite des Chips, z.B. der Oberseite 318 des Chips 104, die durch mindestens einen elektrisch leitenden Kontakt 106 nicht bedeckt ist.
  • Das Passivierungsmaterial 108 kann eine anorganische Passivierung enthalten, z.B. Siliziumnitrid, Siliziumoxid, Aluminiumoxid, Aluminiumnitrid. Anorganische Passivierungsmaterialien 108 können sehr dünn abgeschieden werden, bis hinunter zu etwa 1 nm. Das Passivierungsmaterial 108 kann beispielsweise eine organische Passivierung enthalten, z.B. Polyimid, Epoxid. Beispielsweise kann eine Kombination aus anorganischer und organischer Passivierung verwendet werden. Das Passivierungsmaterial 108 kann mindestens eines aus der folgenden Gruppe von Materialien enthalten, wobei die Gruppe von Materialien aus Polyimid, Epoxid, Siliziumnitrid, Siliziumoxid, Aluminiumoxid, Aluminiumnitrid besteht.
  • Gemäß verschiedenen Ausführungsformen bedeckt das Passivierungsmaterial 108 die ganze Oberfläche 324 mindestens eines elektrisch leitenden Kontakts 106. Gemäß verschiedenen Ausführungsformen kann das Passivierungsmaterial 108 die ganze Oberseite 318 des Chips 104 bedecken. Gemäß verschiedenen Ausführungsformen kann das Passivierungsmaterial 108 die Oberseite 318 des Chips 104 teilweise bedecken. Das Passivierungsmaterial 108 wird derart ausgebildet, dass eine kontinuierliche Schicht aus Passivierungsmaterial 108 über dem elektrischen Kontakt 106 ausgebildet ist. Mit anderen Worten ist das Passivierungsmaterial 108 nicht geöffnet und exponiert keine Gebiete des elektrischen Kontakts 106 und/oder keine Gebiete der Oberseite 318 des Chips 104. Das Passivierungsmaterial 108 wird möglicherweise selbst nach dem nachfolgenden Bondprozess nicht entfernt und verbleibt möglicherweise in der Chipanordnung 102, wodurch es zusätzlich die Robustheit der Chipanordnung erhöht.
  • In den in 3C gezeigten Prozess 330 wird das Kapselungsmaterial 112 über dem Passivierungsmaterial 108 ausgebildet.
  • Das Kapselungsmaterial 112 kann über mindestens einen elektrisch leitenden Kontakt 106 und der Seite des Chips ausgebildet werden, z.B. der Oberseite 318 des Chips 104, die nicht durch mindestens einen elektrisch leitentenden Kontakt bedeckt ist. Das Passivierungsmaterial 108 kann zwischen der Kapselungsschicht und der Oberseite 318 des Chips 104 angeordnet sein. Das Passivierungsmaterial 108 kann zwischen der Kapselungsschicht und mindestens einen elektrisch leitenden Kontakt 106 angeordnet sein.
  • Gemäß verschiedenen Ausführungsformen kann das Kapselungsmaterial 112 über einer ganzen Oberfläche 324 mindestens eines elektrisch leitenden Kontakts 106 ausgebildet werden. Gemäß verschiedenen Ausführungsformen kann das Kapselungsmaterial 112 über einer ganzen Oberseite 318 des Chips 104 ausgebildet werden.
  • Das Kapselungsmaterial 112 kann eine Dicke tE im Bereich von etwa 10 µm bis etwa 300 µm aufweisen, z.B. etwa 20 µm bis etwa 200 µm, z.B. etwa 30 µm bis etwa 100 µm.
  • Das Kapselungsmaterial 112 kann mindestens eines aus der folgenden Gruppe von Materialien enthalten, wobei die Gruppe aus einem elektrisch isolierenden Material, einem gefüllten oder ungefüllten Epoxid, vorimprägnierten Verbundfasern, verstärkten Fasern, Laminat, einem Vergussmaterial, einem wärmehärtenden Material, einem thermoplastischen Material, Füllpartikeln, faserverstärktem Laminat, faserverstärktem Polymerlaminat, faserverstärktem Polymerlaminat mit Füllpartikeln besteht.
  • In dem in 3D gezeigten Prozess 340 werden ein oder mehrere Löcher 114 durch das Kapselungsmaterial 112 und das Passivierungsmaterial 108 ausgebildet. Ein Loch 114 kann als ein sowohl durch das Kapselungsmaterial 112 als auch das Passivierungsmaterial 108 ausgebildetes Durchgangsloch bezeichnet werden. Ein oder mehrere Löcher 114 können jeweils ein Blind-Via enthalten, z.B. ein Loch, das nur auf einer Seite der Chipanordnung 302 exponiert ist. Beispielsweise ist/sind ein oder mehrere Löcher 114 möglicherweise nur auf der Verkapselungsmaterialoberseite 338 exponiert.
  • Ein oder mehrere Löcher 114, z.B. Durchgangslöcher, können zum Beispiel durch einen Laserbohrprozess ausgebildet werden. Das Laserbohren kann ein oder mehrere Löcher 114 durch das Kapselungsmaterial 112 und das Passivierungsmaterial 108 erzeugen. Alternativ kann mechanisches Bohren ausgeführt werden, um ein oder mehrere Löcher 114 durch das Kapselungsmaterial 112 und das Passivierungsmaterial 108 zu erzeugen. Während des Öffnens eines oder mehrerer Löcher 114, z.B. Mikro-Vias, kann die Passivierung 108 durch den Laserbohrprozess lokal geöffnet werden. Es versteht sich, dass mindestens ein elektrisch leitender Kontakt 106 erst dann exponiert wird, wenn danach Perforationen durch das Passivierungsmaterial 108 erfolgreich an erforderlichen Orten hergestellt worden sind. Weiterhin kann die Haftung des Kapselungsmaterials 112 über dem Chip auftreten, z.B. direkt auf dem Passivierungsmaterial 108 und nicht länger direkt auf mindestens einem elektrisch leitenden Kontakt 106, d.h. Chipmetallisierung, und/oder nicht länger direkt auf der Chipoberseite 318. Die Haftung des Kapselungsmaterials 112 an dem Passivierungsmaterial 108 ist von hohem Standard, und möglicherweise wird kein eigener Bondprozess, der normalerweise eine Herausforderung darstellen kann, erforderlich, um z.B. das Kapselungsmaterial 112 an der Chipmetallisierung zu haften. Ein oder mehrere Löcher 114, z.B. Kontaktlöcher, können mit elektrisch leitendem Material 116, z.B. Metall, versehen werden, um eine elektrische Zwischenverbindung und/oder eine Umverdrahtungsschicht bereitzustellen.
  • Während das Passivierungsmaterial 108 ein anorganisches Material, z.B. Siliziumoxid, z.B. Siliziumnitrid, z.B. Aluminiumoxid, z.B. Aluminiumnitrid, oder ein organisches Material, z.B. Polyimid, z.B. Epoxid, enthalten kann, kann der Laserprozess entsprechend angepasst werden. Beispielsweise bezüglich der Laserleistung und/oder dem Aperturfokus angepasst. Gemäß verschiedener Ausführungsformen kann die Ausbildung des einen oder der mehreren Löcher 114 gemäß unterschiedlicher Laserbohrschritte, z.B. mit verschiedenen Laserquellen, für das Passivierungsmaterial 108 ausgeführt werden, das eine Kombination aus organischen und anorganischen Materialien enthalten kann. Gemäß alternativen Ausführungsformen kann das Laserbohren mit mechanischem Bohren kombiniert werden, um das eine oder die mehreren Löcher 114 auszubilden. Optional können ein oder mehrere Löcher 114 einer modifizierten chemischen Reinigung vor einem in 3E gezeigten Prozess 350 unterzogen werden. Das Reinigen des einen oder der mehreren Löcher 114 kann über Plasmareinigung und/oder nasschemische Reinigung ausgeführt werden.
  • In dem Prozess 350, kann elektrisch leitendes Material 116 innerhalb eines oder mehrerer Löcher 114 vorgesehen werden, was das elektrisch leitende Material 116 elektrisch mit mindestens einem elektrisch leitenden Kontakt 106 verbindet. Mindestens ein Abschnitt 326 aus elektrisch leitendem Material 116 kann das Passivierungsmaterial 108 direkt kontaktieren; und mindestens ein weiterer Abschnitt 328 aus elektrisch leitendem Material 116 kann das Kapselungsmaterial 112 direkt kontaktieren. Der Abschnitt 326 und der weitere Abschnitt 328 können innerhalb eines oder mehrerer Löcher 114 ausgebildetes elektrisch leitendes Material 116 enthalten.
  • Das zwischen einem oder mehreren Löchern 114 ausgebildete Passivierungsmaterial 108 kann innerhalb eines oder mehrerer Löcher 114 vorgesehenes, elektrisch leitendes Material 116 direkt kontaktieren. Das Passivierungsmaterial 108 bedeckt die Oberfläche 324 mindestens eines elektrisch leitenden Kontakts 106 außer in Gebieten 334, in denen elektrisch leitendes Material 116 mit mindestens einem elektrisch leitenden Kontakt 106 elektrisch verbunden sein kann. Das Passivierungsmaterial 108 bedeckt die Oberfläche 324 mindestens eines elektrisch leitenden Kontakts 106 außer in Gebieten 334 ganz, in denen elektrisch leitendes Material 116 mit mindestens einem elektrisch leitenden Kontakt 106 elektrisch verbunden sein kann. Das Passivierungsmaterial 108 umgibt ein oder mehrere Löcher 114 mindestens teilweise und optional die Seite 318 des Chips 104, die nicht von mindestens einem elektrisch leitenden Kontakt 106 bedeckt ist.
  • Das elektrisch leitende Material 116 kann mindestens ein Material, Element oder eine Legierung aus der folgenden Gruppe von Materialien enthalten, wobei die Gruppe aus Kupfer, Aluminium, Silber, Zinn, Gold, Zink, Nickel besteht.
  • Das Bereitstellen von elektrisch leitendem Material 116 innerhalb eines oder mehrerer Löcher 114 kann das Füllen eines oder mehrerer Löcher 114 mit elektrisch leitendem Material 116 und/oder das Aufwachsen von elektrisch leitendem Material 116 innerhalb eines oder mehrerer Löcher 114 beinhalten.
  • Das Füllen eines oder mehrerer Löcher 114 mit elektrisch leitendem Material 116 kann das Abscheiden eines elektrisch leitenden Materials 116 unter Verwendung von galvanischem Füllen, Elektroplattieren, Drucken von elektrisch leitenden Pasten beinhalten. Das Aufwachsen von elektrisch leitendem Material 116 innerhalb eines oder mehrerer Löcher 114 kann das Abscheiden von Strukturen, z.B. Nano- und/oder Mikrostrukturen, beinhalten. Mikrostrukturen können z.B. Mikrofasern, Mikroröhren, Mikrodrähte beinhalten. Nanostrukturen können z.B. Nanoröhren, Nanodrähte, Nanopartikel beinhalten. Mikrostrukturen können unter Verwendung elektrochemischer Abscheidung und/oder chemischer Gasphasenabscheidung und/oder plasmaunterstützter chemischer Gasphasenabscheidung abgeschieden werden.
  • Mindestens ein Teil des elektrisch leitenden Materials 116, z.B. das Gebiet 332, kann über dem Kapselungsmaterial 112 ausgebildet werden. Beispielsweise kann das Gebiet 332 aus elektrisch leitendem Material 116 über der Kapselungsmaterialoberseite 338 ausgebildet werden. Die Kapselungsmaterialoberseite 338 kann in eine gleiche Richtung weisen wie der, in der die Chipoberseite 318 weist.
  • Das Gebiet 332 aus elektrisch leitendem Material 116 kann weiteren Prozessen unterzogen werden, beispielsweise kann das Gebiet 332 eine Umverdrahtungsschicht enthalten, und kann einem selektiven Entfernen, z.B. selektivem Ätzen, ausgesetzt werden, um einen oder mehrere Abschnitte des Gebiets 332 selektiv zu entfernen. Weitere nichtgezeigte Umverdrahtungsschichten können über dem Gebiet 332 aufgebracht werden, die elektrisch mit dem elektrisch leitenden Material 116, z.B. dem Gebiet 332, verbunden sein können.
  • Gemäß verschiedenen Ausführungsformen kann das Gebiet 332 aus elektrisch leitendem Material 116 danach mit einem nichtgezeigten weiteren Chip elektrisch verbunden werden. Gemäß verschiedenen Ausführungsformen kann das Gebiet 332 aus elektrisch leitendem Material 116 danach elektrisch mit einer gedruckten Leiterplatte verbunden werden. Gemäß verschiedenen Ausführungsformen kann das Gebiet 332 aus elektrisch leitendem Material 116 danach elektrisch mit mindestens einem anderen elektrisch leitenden Kontakt 106 verbunden werden, z.B. einem oder mehreren weiteren elektrisch leitenden Kontakten, z.B. Kontaktpads, 106a, die über dem Chip 104 ausgebildet sind (wie in der Chipanordnung 302a von 3F gezeigt).
  • Der Chip 104 wird über dem Chipträger 336 angeordnet (siehe 3F). Gemäß einer weiteren Ausführungsform kann der Chip 104 vor dem Prozess 320 über dem Chipträger 336 angeordnet werden, d.h. vor dem Ausbilden des Passivierungsmaterials 108. Gemäß einer weiteren Ausführungsform kann der Chip 104 nach dem Prozess 320 über dem Chipträger 336 angeordnet werden, d.h. nach der Ausbildung des Passivierungsmaterials 108. Der Chipträger 336 kann mindestens eines aus der folgenden Gruppe von Materialien enthalten, wobei die Gruppe aus Kupfer, Nickel, Eisen, Kupferlegierung, Nickellegierung, Eisenlegierung besteht. Der Chipträger 336 kann eine gedruckte Leiterplatte enthalten. Der Chipträger 336 kann einen Systemträger enthalten, wobei der Systemträger mindestens eines aus der folgenden Gruppe von Materialien enthält, wobei die Gruppe aus Kupfer, Nickel, Eisen, Kupferlegierung, Nickellegierung, Eisenlegierung besteht. Der Chipträger 336 kann eine gedruckte Leiterplatte enthalten.
  • Der Chip 104 kann über die Chipunterseite 322 an den Chipträger 336 geheftet werden. Falls beispielsweise der Chip 104 ein Leistungsbauelement enthält, kann der Chip 104 über mindestens ein über der Chipunterseite 322 ausgebildetes Kontaktpad elektrisch mit dem Chipträger 336 verbunden werden, z.B. durch Weichlot, Hartlot, Diffusionslot, z.B. elektrisch leitenden Kleber. Jedes elektrisch leitende Kontaktpad kann mindestens ein Material, Element oder eine Legierung aus der folgenden Gruppe von Materialien enthalten, wobei die Gruppe aus Kupfer, Aluminium, Silber, Zinn, Gold, Zink, Nickel, Titan, Wolfram besteht. Falls beispielsweise der Chip 104 ein leistungsärmeres Logikbauelement enthält, kann der Chip 104 über die Chipunterseite 322 an den Chipträger 336 durch ein elektrisch isolierendes Medium geheftet werden, z.B. einen Kleber, einen elektrisch isolierenden Kleber, ein Epoxid, einen Klebstoff, eine Paste, eine Klebefolie, einen Klebefilm.
  • Gemäß einer Ausführungsform kann der Chip 104 nach dem Prozess 320 über dem Chipträger 336 angeordnet werden. Mit anderen Worten kann der Chip 104 über dem Chipträger 336 angeordnet werden, nachdem das Passivierungsmaterial 108 über der Chipoberseite 318 ausgebildet wird. In diesem Fall wird das Passivierungsmaterial 108 möglicherweise nicht über dem Chipträger 336 ausgebildet, weshalb möglicherweise nur eine Art von Kupferoberfläche, d.h. Chipträgeroberseite-342-Systemträger, exponiert ist und möglicherweise direkt an das Kapselungsmaterial 112 gebondet werden muss, weshalb der Bondprozess vereinfacht wird. Weiterhin wird möglicherweise nur eine Art von Kupferoberfläche, d.h. die Oberseite 342 des Chipträgers 336, einem Aufrauprozess ausgesetzt. Gemäß verschiedener Ausführungsformen kann der Chip 104 vor dem Prozess 320 über dem Chipträger 336 angeordnet werden, z.B. vor der Abscheidung des Passivierungsmaterials 108, wobei dann in diesem Fall der Prozess 320 an einen ersten Prozess angepasst werden kann, wobei das Passivierungsmaterial 108 zusätzlich zu dem Ausbilden über dem Chip 104 direkt auf dem Chipträger 336 ausgebildet werden kann. Weiterhin kann das Passivierungsmaterial 108 und/oder das Kapselungsmaterial 112 weiterhin über dem Chipträger 336 ausgebildet werden, z.B. der Oberseite 342 des Chipträgers 336, welche die Seite ist, an die die Chipunterseite 332 geheftet werden kann. Die Oberseite 342 des Chipträgers 336 kann in der gleichen Richtung weisen wie der, in der die Oberseite 318 des Chips 104 weist. Der erste Prozess kann ein, einen bzw. eine oder mehrere oder alle der bezüglich des Prozesses 320 beschriebenen Merkmale und/oder Prozesse und/oder grundlegenden Funktionalitäten der Merkmale enthalten. Ein Aufrauprozess wird auf dem Chipträger 336, z.B. einem Kupfersystemträger, nach dem Ausbilden des Passivierungsmaterials 108 durchgeführt (im ersten Prozess). Der Aufrauprozess kann das Ätzen, z.B. chemisches und/oder Plasmaätzen, einer oder mehrerer Oberflächen des Chipträgers 336 einschließlich der Chipträgeroberseite 342 beinhalten, um die Haftung des Kapselungsmaterials 112 und dem Chipträger 336, z.B. der Chipträgeroberseite 342, zu verbessern.
  • Danach kann der Prozess 330 an den einen zweiten Prozess angepasst werden, und der zweite Prozess kann ausgeführt werden. Der zweite Prozess kann ein, einen bzw. eine oder mehrere oder alle der bezüglich des Prozesses 330 beschriebenen Merkmale und/oder Prozesse und/oder grundlegenden Funktionalitäten der Merkmale enthalten. Weiterhin wird das Kapselungsmaterial 112 über den Chipträger 336, z.B. über der Chipträgerseite 342, ausgebildet. Das Kapselungsmaterial 112 kann eine oder mehrere laterale Seiten 344, 346 des Chips 104 mindestens teilweise umgeben (siehe Chipanordnung 402 in 4).
  • Es versteht sich, dass der Aufrauprozess auf dem Chipträger nach der Ausbildung des Passivierungsmaterials 108 (im ersten Prozess) und vor dem Ausbilden des Kapselungsmaterials 112 (im zweiten Prozess 430) durchgeführt werden kann.
  • 4 zeigt die Chipanordnung 402 gemäß einer Ausführungsform.
  • Die Chipanordnung 402, z.B. ein Chippackage, enthält den Chip 104 einschließlich mindestens eines elektrisch leitenden Kontakts 106 (z.B. eines elektrisch leitenden Kontakts 106, eines elektrisch leitenden Kontakts 106a usw.); eines Passivierungsmaterials 108, das über mindestens einem elektrisch leitenden Kontakt 106 ausgebildet ist; einschließlich des Kapselungsmaterials 112, das über dem Passivierungs-material 108 ausgebildet ist; eines oder mehrerer Löcher 114, die durch das Kapselungsmaterial 112 und das Passivierungsmaterial 108 ausgebildet sind, wobei das Passivierungsmaterial 108 ein oder mehrere Löcher 114 mindestens teilweise umgibt; und des elektrisch leitenden Materials 116, das innerhalb eines oder mehrerer Löcher 114 vorgesehen ist, wobei das elektrisch leitende Material 116 mit mindestens einem elektrisch leitenden Kontakt 106 verbunden sein kann.
  • Das Passivierungsmaterial 108 kann mindestens eines aus der folgenden Gruppe von Materialien enthalten, wobei die Gruppe von Materialien aus Polyimid, Epoxid, Siliziumnitrid, Siliziumoxid, Aluminiumoxid, Aluminiumnitrid besteht.
  • Das Kapselungsmaterial 112 kann mindestens eines aus der folgenden Gruppe von Materialien enthalten, wobei die Gruppe aus einem elektrisch isolierenden Material, einem gefüllten oder ungefüllten Epoxid, vorimprägnierten Verbundfasern, verstärkten Fasern, Laminat, einem Vergussmaterial, einem wärmehärtenden Material, einem thermoplastischen Material, Füllpartikeln, faserverstärktem Laminat, faserverstärktem Polymerlaminat, faserverstärktem Polymerlaminat mit Füllpartikeln besteht.
  • Das Passivierungsmaterial 108 kann eine Dicke tP im Bereich von etwa 1 nm bis etwa 50 µm aufweisen, z.B. etwa 5 nm bis etwa 25 µm, z.B. etwa 5 nm bis etwa 10 µm.
  • Das Kapselungsmaterial 112 kann eine Dicke im Bereich von etwa 10 µm bis etwa 300 µm aufweisen.
  • Das Passivierungsmaterial 108 bedeckt die Oberfläche 324 mindestens eines elektrisch leitenden Kontakts 106 und optional die Seite des Chips, z.B. die Oberseite 318 des Chips 104, die nicht durch mindestens einen elektrisch leitenden Kontakt 106 bedeckt ist.
  • Mindestens der Abschnitt 326 des elektrisch leitenden Materials 116 kontaktiert das Passivierungsmaterial 108 direkt, und mindestens ein weiterer Abschnitt 328 des elektrisch leitenden Materials 116 kontaktiert das Kapselungsmaterial 112 direkt.
  • Das zwischen einem oder mehreren Löchern 114 ausgebildete Passivierungsmaterial 108 kann innerhalb eines oder mehrerer Löcher 114 vorgesehenes, elektrisch leitendes Material 116 direkt kontaktieren.
  • Das elektrisch leitende Material 116 kann mindestens ein Material, Element oder eine Legierung aus der folgenden Gruppe von Materialien enthalten, wobei die Gruppe aus Kupfer, Aluminium, Silber, Zinn, Gold, Zink, Nickel besteht.
  • Mindestens der Teil 332 aus elektrisch leitendem Material 116 kann über dem Kapselungsmaterial 112 ausgebildet werden.
  • Der Chip 104 ist über dem Chipträger 336 angeordnet; und das Passivierungsmaterial 108 und/oder das Kapselungsmaterial 112 sind über dem Chipträger 336 ausgebildet.
  • Der Chipträger 336 kann einen Systemträger enthalten, wobei der Systemträger mindestens eines aus der folgenden Gruppe von Materialien enthält, wobei die Gruppe aus Kupfer, Nickel, Eisen, Kupferlegierung, Nickellegierung, Eisenlegierung besteht.
  • Die Chipanordnung 402 enthält den Chip 104 einschließlich mindestens eines elektrisch leitenden Kontakts 106, des Passivierungsmaterials 108, das über den mindestens einen elektrisch leitenden Kontakt 106 ausgebildet ist, des Kapselungsmaterials 112, das über dem Passivierungsmaterial 108 ausgebildet ist, und eines oder mehrerer Löcher 114, die durch das Kapselungsmaterial 112 und das Passivierungsmaterial 108 ausgebildet sind, wobei das elektrisch leitende Material 116 innerhalb eines oder mehrerer Löcher 114 vorgesehen ist, wobei das Passivierungsmaterial 108 die Oberfläche 324 mindestens eines elektrisch leitenden Kontakts 106 außer in Gebieten 334 bedeckt, bei denen das elektrisch leitende Material 116 elektrisch mit mindestens einem elektrisch leitenden Kontakt 106 verbunden ist.
  • Das Passivierungsmaterial 108 umgibt ein oder mehrere Löcher 114 mindestens teilweise umgeben und optional die Seite 318 des Chips 104, die nicht von mindestens einem elektrisch leitenden Kontakt 106 bedeckt ist.
  • Es versteht sich, dass zwar nur ein elektrisch leitender Kontakt 106 über der Chipoberseite 318 angeordnet gezeigt ist, weitere elektrisch leitende Kontakte 106 aber, wie gemäß 3F (nicht gezeigt) beschrieben, ebenfalls über der Chipoberseite 318 angeordnet sein können.
  • Verschiedene Ausführungsformen stellen eine Chipanordnung bereit, z.B. die Chipanordnung 102, z.B. die Chipanordnung 302, z.B. die Chipanordnung 402, wobei mindestens ein elektrisch leitender Kontakt 106 vollständig, durch Passivierungsmaterial bedeckt ist und danach in ein chipeinbettendes Gehäuse eingebettet wird.
  • Bei einer Chipanordnung gemäß dem Stand der Technik ist mindestens ein elektrisch leitender Kontakt 106 im Wesentlichen, aber nicht ganz, von Passivierungsmaterial 108 bedeckt, z.B. kann das Passivierungsmaterial 108 ein oder mehrere Gebiete des elektrisch leitenden Kontakts 106 z.B. für ein Aufrauen oder für andere Zwecke exponieren.
  • 5B zeigt die Chipanordnung 502 gemäß dem Stand der Technik einschließlich des „geöffneten“ elektrisch leitenden Kontakts 506 von 5A. Ein oder mehrere Löcher 514 können nur durch das Kapselungsmaterial 512 und nicht das Passivierungsmaterial 508 ausgebildet sein. Das Kapselungsmaterial 512 kann direkt auf dem elektrisch leitenden Kontakt 506 ausgebildet sein. Zudem kann der elektrisch leitende Kontakt 506 chemischen Prozessen, z.B. Aufrauprozessen, ausgesetzt werden, wobei er während des Aufrauprozesses möglicherweise nicht vor Zerstörung geschützt ist. Weiterhin kann der Aufrauprozess, der ausgeführt werden kann, möglicherweise nicht optimiert sein, sondern stattdessen auf einem eingeschränkten Niveau ausgeführt werden, wobei der Aufrauprozess möglicherweise unzureichende Aufraustärke aufweist, um einen Chipträger ausreichend aufzurauen, um ausreichend hohe Standards an Haftung an dem Kapselungsmaterial 512 zu erzeugen. Weiterhin kann der Aufrauprozess bei eingeschränkten Höhen dennoch den Chip 504 und/oder den elektrisch leitenden Chipkontakt 506 beschädigen.
  • Wenngleich die bisher beschriebenen Chipanordnungen 102, 302, 402 eine Chipanordnung beschrieben haben, die einen einzelnen Chip 104 enthält, ist zu verstehen, dass die Chipanordnungen 102, 302, 402 gemäß verschiedener Ausführungsformen mehr als einen Chip 104 enthalten können.
  • Wie in 6 gezeigt, kann eine Chipanordnung 602, z.B. ein Chippackage, ein oder mehrere Chips 104, 1041 , 1042 usw. mindestens einer der Chipanordnungen 102, 302, 402 enthalten (siehe 6). Beispielsweise können ein oder mehrere Chips 104, 1041 über dem Chipträger 336, z.B. über der Chipträgeroberseite 342, ausgebildet werden. Gemäß verschiedener anderer Ausführungsformen können ein oder mehrere Chips 1042 , 1043 über dem Chipträger 336, z.B. über der Chipträgerunterseite 648, ausgebildet werden, wobei die Chipträgerunterseite 648 in eine Richtung weisen kann, die einer Richtung im Wesentlichen entgegengesetzt ist, in der die Chipträgeroberseite 342 weist. Analog zu dem Verfahren 300 kann die Chipunterseite 648 in einem Prozess ähnlich dem Aufrauprozess der Chipträgeroberseite 342 aufgeraut werden, so dass die Haftung des Kapselungsmaterials 612 an der Chipträgerunterseite 648 verbessert werden kann. Ein oder mehrere Löcher, z.B. 1143 , z.B. 1144 , können durch das Passivierungs-material, z.B. 1083 , z.B. 1084 , und das Kapselungsmaterial 612 ausgebildet werden.
  • Gemäß verschiedener Ausführungsformen kann mindestens ein Chip aus einem oder mehreren Chips 104, 1041 , 1042 mit einer „vollen Passivierung“ versehen werden, wobei das Passivierungsmaterial 108 die ganze Oberfläche 324 mindestens eines elektrisch leitenden Kontakts 106 bedeckt, wie in der Chipanordnung 402 in 4 gezeigt, und gemäß mindestens einem oder mehreren oder allen bezüglich des Verfahrens 300 beschriebener Prozesse hergestellt werden.
  • Gemäß verschiedener Ausführungsformen kann die Chipanordnung 602 (siehe 6) mindestens eine Chipanordnung 102, 302, 402 einschließlich eines mit „voller Passivierung“ versehenen Chips 104, wie in 4 gezeigt, und mindestens eine andere Chipanordnung 102, 302, 402 einschließlich eines mit einer „vollen Passivierung“ versehenen Chips 1041 , wie in 4 gezeigt und gemäß mindestens einem oder mehreren oder allen bezüglich des Verfahrens 300 beschriebenen Prozessen hergestellt, enthalten.
  • Gemäß verschiedener Ausführungsformen kann mindestens einer des einen oder der mehreren Chips 104, 1041 , 1042 usw. einen Leistungshalbleiterchip beinhalten. Gemäß verschiedener Ausführungsformen kann mindestens einer des einen oder der mehreren Chips 104, 1041 , 1042 einen Halbleiterlogikchip beinhalten. Gemäß verschiedener Ausführungsformen kann die Chipanordnung mindestens einen Halbleiterlogikchip und mindestens einen Halbleiterleistungschip enthalten.
  • Gemäß verschiedener Ausführungsformen kann die Chipanordnung 702 (siehe 7) mindestens eine Chipanordnung 102, 302, 402 einschließlich eines oder mehrerer Chips 104, 1041 , 1042 usw., die mit „voller Passivierung“ versehen sind, wie in 4 gezeigt, und mindestens eine weitere Chipanordnung 502 einschließlich eines „offener Kontakt“-Chips 504, wie in 5 gezeigt, enthalten.
  • Während ein oder mehrere Chips 104, 1041 , 1042 usw. über dem Chipträger 336 ausgebildet werden können, kann das Kapselungsmaterial 112, 1121 , 1122 usw. in einem einzelnen Prozess über einem oder mehreren Chips 104, 1041 , 1042 usw. ausgebildet werden. Das Kapselungsmaterial 112 kann einen oder mehrere Chips 104, 1041 , 1042 usw. an den Chipträger 336 heften, beispielsweise an die Chipoberseite 342. Es versteht sich, dass ähnlich zu verschiedenen, bezüglich 6 beschriebenen Ausführungsformen ein oder mehrere Chips über der Chipoberseite 342 und/oder der Chipunterseite 648 ausgebildet werden können.
  • Während ein oder mehrere Chips 104, 1041 , 1042 usw. über dem Chipträger 336 ausgebildet werden können und während mindestens ein Chip aus einem oder mehreren Chips 104, 1041 , 1042 usw. den Chip 404 mit „voller Passivierung“ enthält und mindestens ein anderer Chip einen „offenen Kontakt“-Chip 504 enthält, kann das Kapselungsmaterial 112, 512 in einem einzigen Prozess über einem oder mehreren Chips 104, 504 ausgebildet werden. Das Kapselungsmaterial 112, 512 kann einen oder mehrere Chips 104, 504 an den Chipträger 336 heften. (Siehe 7)

Claims (3)

  1. Verfahren zum Ausbilden einer Chipanordnung (102), wobei das Verfahren Folgendes aufweist: • Ausbilden eines Passivierungsmaterials (108) über mindestens einem elektrisch leitenden Kontakt (106) eines Chips (104); • Ausbilden eines Kapselungsmaterials (112) über dem Passivierungsmaterial (108), wobei dabei das Passivierungsmaterial (108) nicht geöffnet ist und keine Gebiete des elektrischen leitenden Kontaktes (106) exponiert; • Ausbilden eines oder mehrerer Löcher (114) durch das Kapselungsmaterial (112) und das Passivierungsmaterial (108); • Bereitstellen eines elektrisch leitenden Materials (116) innerhalb des einen oder der mehreren Löcher (114), die das elektrisch leitende Material (116) elektrisch mit dem mindestens einen elektrisch leitenden Kontakt (106) verbinden; • Anordnen des Chips (104) über einem Chipträger (336) vor oder nach dem Ausbilden des Passivierungsmaterials (108) über dem elektrisch leitenden Kontakt (106) des Chips (104); und • nach dem Anordnen des Chips (104) auf dem Chipträger, Durchführen eines Aufrauprozesses auf dem Chipträger (336) nach dem Ausbilden des Passivierungsmaterials (108) und vor dem Ausbilden des Kapselungsmaterials (112).
  2. Verfahren gemäß Anspruch 1, wobei das Ausbilden des eines oder der mehreren Löcher (114) durch das Kapselungsmaterial (112) und das Passivierungsmaterial (108) das Ausbilden eines oder mehrerer Löcher (114) durch das Kapselungsmaterial (112) und das Passivierungsmaterial (108) durch mindestens ein Verfahren aus der folgenden Gruppe von Verfahren aufweist, wobei die Gruppe aus Laserbohren und mechanischem Bohren besteht.
  3. Verfahren gemäß einem der Ansprüche 1 oder 2, wobei das Bereitstellen des elektrisch leitenden Materials (116) in dem einen oder den mehreren Löchern (114) das Füllen des einen oder der mehreren Löcher (114) mit dem elektrisch leitendem Material (116) und/oder das Aufwachsen von elektrisch leitendem Material (116) innerhalb des einen oder der mehreren Löcher (114) aufweist.
DE102013106299.7A 2012-06-20 2013-06-18 Verfahren zum Ausbilden einer Chipanordnung Active DE102013106299B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/527,668 US20130341780A1 (en) 2012-06-20 2012-06-20 Chip arrangements and a method for forming a chip arrangement
US13/527,668 2012-06-20

Publications (2)

Publication Number Publication Date
DE102013106299A1 DE102013106299A1 (de) 2013-12-24
DE102013106299B4 true DE102013106299B4 (de) 2019-06-06

Family

ID=49713825

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102013106299.7A Active DE102013106299B4 (de) 2012-06-20 2013-06-18 Verfahren zum Ausbilden einer Chipanordnung

Country Status (3)

Country Link
US (1) US20130341780A1 (de)
CN (1) CN103515254A (de)
DE (1) DE102013106299B4 (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112013003902B4 (de) * 2012-09-07 2022-05-12 Hitachi Astemo, Ltd. Halbleitervorrichtung und Verfahren zu ihrer Herstellung
US9773719B2 (en) 2012-11-26 2017-09-26 Infineon Technologies Dresden Gmbh Semiconductor packages and methods of fabrication thereof
US9443815B2 (en) * 2014-02-21 2016-09-13 Maxim Integrated Products, Inc. Embedded die redistribution layers for active device
US9576935B2 (en) * 2014-04-16 2017-02-21 Infineon Technologies Ag Method for fabricating a semiconductor package and semiconductor package
DE102016103585B4 (de) * 2016-02-29 2022-01-13 Infineon Technologies Ag Verfahren zum Herstellen eines Package mit lötbarem elektrischen Kontakt
DE102017216453B4 (de) * 2017-09-18 2024-02-22 Robert Bosch Gmbh Kontaktanordnung mit einem Halbleiter und Verfahren zu deren Herstellung
DE102018122515B4 (de) 2018-09-14 2020-03-26 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiteroxid- oder Glas-basierten Verbindungskörpers mit Verdrahtungsstruktur

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050258447A1 (en) 2004-05-17 2005-11-24 Shinko Electric Industries Co., Ltd. Electronic parts and method of manufacturing electronic parts packaging structure
DE102007009521A1 (de) 2007-02-27 2008-08-28 Infineon Technologies Ag Bauteil, Leistungsbauteil, Vorrichtung, Verfahren zum Herstellen eines Bauteils und Verfahren zum Herstellen eines Leistungshalbleiterbauteils
DE102010038154A1 (de) 2009-11-10 2011-05-12 Infineon Technologies Ag Laminatelektronikbauteil und Verfahren zu seiner Herstellung
DE102012208633A1 (de) * 2011-05-26 2012-11-29 Infineon Technologies Austria Ag Leistungshalbleitermodul mit eingebettetem Chipgehäuse
DE102011083791A1 (de) 2011-09-29 2013-04-04 Robert Bosch Gmbh Verfahren zur Herstellung einer Lötverbindung
DE102013103860A1 (de) * 2012-04-24 2013-10-24 Infineon Technologies Ag Chipgehäuse und Verfahren zum Bilden desselben

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5745984A (en) * 1995-07-10 1998-05-05 Martin Marietta Corporation Method for making an electronic module
DE602007013181D1 (de) * 2006-01-24 2011-04-28 Nxp Bv Spannungspufferungsgehäuse für ein halbleiterbauelement
TW200915511A (en) * 2007-06-15 2009-04-01 Rohm Co Ltd Semiconductor device
CN101459088B (zh) * 2007-12-13 2010-06-09 中芯国际集成电路制造(上海)有限公司 再分布金属层及再分布凸点的制作方法
US9312230B2 (en) * 2010-02-08 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive pillar structure for semiconductor substrate and method of manufacture
US8829676B2 (en) * 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
CN102280433B (zh) * 2011-08-19 2013-04-17 苏州晶方半导体科技股份有限公司 晶圆级芯片尺寸封装结构及其封装方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050258447A1 (en) 2004-05-17 2005-11-24 Shinko Electric Industries Co., Ltd. Electronic parts and method of manufacturing electronic parts packaging structure
DE102007009521A1 (de) 2007-02-27 2008-08-28 Infineon Technologies Ag Bauteil, Leistungsbauteil, Vorrichtung, Verfahren zum Herstellen eines Bauteils und Verfahren zum Herstellen eines Leistungshalbleiterbauteils
DE102010038154A1 (de) 2009-11-10 2011-05-12 Infineon Technologies Ag Laminatelektronikbauteil und Verfahren zu seiner Herstellung
DE102012208633A1 (de) * 2011-05-26 2012-11-29 Infineon Technologies Austria Ag Leistungshalbleitermodul mit eingebettetem Chipgehäuse
DE102011083791A1 (de) 2011-09-29 2013-04-04 Robert Bosch Gmbh Verfahren zur Herstellung einer Lötverbindung
DE102013103860A1 (de) * 2012-04-24 2013-10-24 Infineon Technologies Ag Chipgehäuse und Verfahren zum Bilden desselben

Also Published As

Publication number Publication date
CN103515254A (zh) 2014-01-15
US20130341780A1 (en) 2013-12-26
DE102013106299A1 (de) 2013-12-24

Similar Documents

Publication Publication Date Title
DE102013106299B4 (de) Verfahren zum Ausbilden einer Chipanordnung
DE102009032995B4 (de) Gestapelte Halbleiterchips
DE102013113469B4 (de) Flip-chip-wafer-level-baueinheiten und diesbezügliches verfahren
DE102008028072B4 (de) Verfahren zum Herstellen von Halbleitervorrichtungen
DE102011053161B4 (de) Verfahren und system zum führen von elektrischen verbindungen von halbleiterchips
DE102016015805B3 (de) Multi-stack-package-on-package-strukturen
DE102012025818B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102008045338B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE102008039389B4 (de) Bauelement und Verfahren zur Herstellung
DE102011001556B4 (de) Herstellungsverfahren für einen gekapselten Halbleiterchip mit externen Kontaktpads
DE102009025570B4 (de) Elektronische Anordnung und Verfahren zu ihrer Herstellung
DE102012103784B4 (de) Chipgehäusemodul für einen Chip, Gehäuse-auf-Gehäuse-Stapel und Verfahren zum Bilden eines Chipgehäusemoduls
DE102013106936B4 (de) Chip-Baustein und Verfahren zu seiner Herstellung
DE102008045735B4 (de) Gestapelte Halbleiterchips
DE102011053149C5 (de) Die-Anordnung und Verfahren zum Prozessieren eines Dies
DE102005025465B4 (de) Halbleiterbauteil mit Korrosionsschutzschicht und Verfahren zur Herstellung desselben
DE102009011975B4 (de) Halbleiteranordnung mit einem lagestabilen überdeckten Element
DE102015115999B4 (de) Elektronische Komponente
DE102015113185A1 (de) SMD/IPD auf Gehäuse oder Vorrichtungsstruktur und Verfahren zu Ihrer Ausbildung
DE102019105356B4 (de) Verfahren zum Ausbilden von Kontakten zu einem eingebetteten Halbleiterchip
DE102012106892B4 (de) Verfahren zum Ausbilden von Zwischenverbindungen für dreidimensionalen integrierten Schaltkreis
DE102013103920B4 (de) Herstellungsverfahren für eine Halbleitervorrichtung und Halbleitervorrichtung und Verfahren zum Verwenden eines B-Zustand härtbaren Polymers
DE102009044561A1 (de) Verfahren zum Herstellen eines Halbleiter-Package unter Verwendung eines Trägers
DE102013106378B4 (de) Verfahren zur herstellung eines chipgehäuses
DE102020125813A1 (de) Verfahren zum herstellen eines chipgehäuses und chipgehäuse

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0023482000

Ipc: H01L0021600000

R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative