DE102012109338B4 - Verbindungsstruktur und Verfahren zur Ausbildung derselben - Google Patents

Verbindungsstruktur und Verfahren zur Ausbildung derselben Download PDF

Info

Publication number
DE102012109338B4
DE102012109338B4 DE102012109338.5A DE102012109338A DE102012109338B4 DE 102012109338 B4 DE102012109338 B4 DE 102012109338B4 DE 102012109338 A DE102012109338 A DE 102012109338A DE 102012109338 B4 DE102012109338 B4 DE 102012109338B4
Authority
DE
Germany
Prior art keywords
layer
adhesive layer
dielectric
dielectric constant
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102012109338.5A
Other languages
English (en)
Other versions
DE102012109338A1 (de
Inventor
Po-Cheng Shih
Yu-Yun Peng
Chia Cheng Chou
Joung-Wei Liou
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102012109338A1 publication Critical patent/DE102012109338A1/de
Application granted granted Critical
Publication of DE102012109338B4 publication Critical patent/DE102012109338B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

Halbleiterbauteil (200), das aufweist:ein Halbleitersubstrat (210);eine Adhäsionsschicht (240) über dem Substrat (210), wobei die Adhäsionsschicht (240) einen ersten Kohlenstoffanteil aufweist;eine dielektrische Schicht (250) über der Adhäsionsschicht (240), wobei die dielektrische Schicht (250) einen zweiten Kohlenstoffanteil aufweist, und wobei der erste Kohlenstoffanteil größer als der zweite Kohlenstoffanteil ist; undeinen Leiter (270) in der dielektrischen Schicht (250),dadurch gekennzeichnet, dass ein unterer Abschnitt der dielektrischen Schicht (250) breiter ist als ein oberer Abschnitt der dielektrischen Schicht (250).

Description

  • Technisches Gebiet
  • Die vorliegende Offenbarung betrifft Halbleiterbauteile und insbesondere Kupferverbindungen und Verfahren zu deren Herstellung.
  • Hintergrund
  • Halbleiterbauteile werden in einer Vielfalt elektrischer Anwendungen verwendet, wie Personal Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Mit der Weiterentwicklung der Technologie ist der Bedarf für kleinere Halbleiterbauteile mit verbesserter Leistungsfähigkeit gestiegen. Während sich die Bauelementdichten in den Halbleiterbauteilen erhöhen, müssen gleichzeitig die Abmessungen der Leiterbahnen und der Abstand zwischen den Leiterbahnen der Back-End-Of-Line(BEOL)-Verbindungsstrukturen in den Halbleiterbauteilen ebenfalls verkleinert werden.
  • Um diesen Bedarf zu stillen, wurden unterschiedliche Ansätze verfolgt, z.B. die aus US 2007 / 0 045 861 A1 und US 2011 / 0 204 492 A1 bekannten Ansätze. Während sich die Abmessungen der Leiterbahnen verringert, verringert sich auch der Abstand zwischen zwei aufeinanderfolgenden Schichten, die Leiterbahnen aufweisen. Der verringerte Abstand kann daher die Widerstands-Kapazitäts(RC)-Zeitverzögerung ansteigen lassen. Um die RC-Zeitverzögerung zu verringern, werden Materialien mit niedriger dielektrischer Konstante (niedrigem k-Wert) als Isoliermaterialien verwendet, und Kupfer ersetzt das Aluminium der Verbindungsstrukturen. Die Vorteile der Verwendung von Kupfer für die Halbleiterbauteilverbindungen umfasst die Möglichkeit des schnelleren Betriebs und der Herstellung dünnerer Leiterbahnen, da Kupfer einen geringeren Widerstand und einen gesteigerten Elektromigrationswiderstand im Vergleich zu Aluminium aufweist. Die Kombination von Kupferverbindungen mit dielektrischen Materialien mit niedrigem k-Wert steigert beispielsweise die Verbindungsgeschwindigkeit, indem die RC-Zeitverzögerung reduziert wird.
  • Kupferverbindungen werden häufig unter Verwendung eines Damaszener-Prozesses anstelle durch direktes Ätzen ausgebildet. Damaszener-Prozesse sind typischerweise entweder einfach oder doppelt damaszenisch und umfassen das Ausbilden von Öffnungen durch Strukturieren und Ätzen von intermetallischen Dielektrik(IMD)-Schichten und Ausfüllen der Öffnungen mit Kupfer. Die Kupfer-Damaszener-Struktur weist jedoch einige Herausforderungen auf, wie das Adhäsionsproblem zwischen dem dielektrischen Material mit dem niedrigen k-Wert und der darunterliegenden Schicht. Das Adhäsionsproblem kann das Brechen des Films und/oder das Abschälen der Schicht verursachen und daher zu Bauteilfehlern führen.
  • Figurenliste
  • Die vorliegende Offenbarung ist am besten anhand der nachstehenden genauen Beschreibung nachzuvollziehen, wenn diese mit den begleitenden Figuren gelesen wird. Es wird betont, dass gemäß der üblichen Praxis in der Industrie verschiedene Bauteile nicht maßstabsgetreu gezeichnet sind und nur zum Zwecke der Veranschaulichung verwendet werden. Tatsächlich können die Abmessungen der verschiedenen Bauteile zur Klarstellung der Diskussion willkürlich vergrößert oder verringert sein.
    • 1 zeigt ein Flussdiagramm eines Verfahrens zur Herstellung eines integrierten Schaltkreises gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • Die 2 - 7 sind Querschnittsansichten eines integrierten Schaltkreisbauteils während verschiedener Herstellungsstadien gemäß dem Verfahren von 1 und entsprechend einer Ausführungsform der vorliegenden Offenbarung.
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung stellt ein Bauteil gemäß dem unabhängigen Anspruch 1 bereit. Die Erfindung stellt weiterhin ein Halbleiterbauteil gemäß dem unabhängigen Anspruch 6 bereit. Die vorliegende Erfindung stellt ebenfalls ein Verfahren gemäß dem unabhängigen Anspruch 9 bereit. Die vorteilhaften Weiterentwicklungen der Erfindung werden in den abhängigen Ansprüchen definiert.
  • Genaue Beschreibung
  • Es sollte verstanden werden, dass die nachstehende Offenbarung eine Vielzahl unterschiedlicher Ausführungsformen oder Beispiele bereitstellt, um die unterschiedlichen Merkmale der Offenbarung auszuführen. Nachstehend werden spezifische Beispiele für Bauteile und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht dazu vorgesehen, einschränkend zu sein. Beispielsweise kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in unmittelbarem Kontakt miteinander ausgebildet sind, und kann ebenso Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sind, so dass das erste und das zweite Merkmal nicht in direktem Kontakt miteinander stehen. Darüber hinaus können sich in der vorliegenden Offenbarung Bezugszeichen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Vereinfachung und Klarheit und soll keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen vorgeben.
  • Mit Bezug auf die 1 und 2 - 7 werden nachstehend ein Verfahren 100 und ein Halbleiterbauteil 200 gemeinschaftlich beschrieben. Das Halbleiterbauteil 200 veranschaulicht einen integrierten Schaltkreis oder einen Teil dieses, welcher eine Speicherzelle und/oder einen logischen Schaltkreis aufweisen kann. Das Halbleiterbauteil 200 kann passive Komponenten, wie Widerstände, Kondensatoren, Spulen und/oder Sicherungen aufweisen; und aktive Komponenten, wie P-Kanal-Feldeffekttransistoren (PFETs), N-Kanal-Feldeffekttransistoren (NFETs), Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metalloxidhalbleiter-Transistoren (CMOSs), Hochspannungstransistoren und/oder Hochfrequenztransistoren, andere geeignete Komponenten, und/oder Kombinationen dieser aufweisen. Es sollte verstanden werden, dass zusätzliche Schritte vor, während und/oder nach dem Verfahren 100 ausgeführt werden können, und dass einige der nachstehend beschriebenen Schritte für zusätzliche Ausführungsformen des Verfahrens ersetzt oder ausgeschlossen werden können. Es sollte darüber hinaus verstanden werden, dass dem Halbleiterbauteil 200 zusätzliche Merkmale hinzugefügt werden können und dass für zusätzliche Ausführungsformen des Halbleiterbauteils 200 einige der nachstehend beschriebenen Merkmale ersetzt oder ausgeschlossen werden können.
  • Mit Bezug auf die 1 und 2 beginnt das Verfahren 100 mit dem Schritt 102, bei dem eine erste Ätzstoppschicht (ESL) 220 über einem Substrat 210 ausgebildet wird. Bei der vorliegenden Ausführungsform ist das Substrat 210 ein Halbleitersubstrat, das Silizium aufweist. Bei manchen alternativen Ausführungsformen weist das Substrat 210 einen elementaren Halbleiter auf, einschließlich Silizium und/oder Germanium in kristalliner Form; einen Verbindungshalbleiter, der Silizium-Karbid, Gallium-Arsenid, Gallium-Phosphid, Indium-Phosphid, Indium-Arsenid und/oder Indium-Antimonid aufweist; einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP oder Kombinationen dieser aufweist. Das Legierungshalbleitersubstrat kann ein graduelles SiGe-Bauteil aufweisen, innerhalb welches sich die Zusammensetzung von Si und Ge von einem Anteil an einer ersten Stelle zu einem anderen Anteil bei einer anderen Stelle des graduellen SiGe-Bauteils ändert. Die Legierung SiGe kann über einem Siliziumsubstrat ausgebildet sein. Das SiGe-Substrat kann gespannt sein. Darüber hinaus kann das Halbleitersubstrat ein Halbleiter auf einem Nichtleiter (SOI) sein. Bei den vorhandenen Ausführungsformen kann das Halbleitersubstrat eine dotierte epitaktische Schicht aufweisen. Bei anderen Ausführungsformen kann das Siliziumsubstrat eine vielschichtige Struktur einer Halbleiterzusammensetzung aufweisen.
  • Das Substrat 210 kann verschiedene dotierte Bereiche aufweisen, die von Designvorgaben (z.B. p-Typ-Wällen oder n-Typ-Wällen) abhängen. Die dotierten Bereiche können mit p-Typ-Dotanten, wie Bor oder BF2; n-Typ-Dotanten, wie Phosphor oder Arsen, oder mit einer Kombination dieser dotiert sein. Die dotierten Bereiche können unmittelbar in dem Substrat 210, in einer P-Wall-Struktur, in einer N-Wall-Struktur, in einer Doppelwall-Struktur oder unter Verwendung einer erhabenen Struktur ausgebildet sein. Das Halbleiterbauteil 200 kann ein P-Kanal-Feldeffekttransistor(PFET)-Bauteil und/oder ein N-Kanal-Feldeffekttransistor(NFET)-Bauteil aufweisen. Somit kann das Substrat 210 verschiedene dotierte Bereiche, die für das PFET-Bauteil und/oder das NFET-Bauteil konfiguriert sind, aufweisen.
  • Die erste Ätzstoppschicht 220 für die Steuerung des Endpunktes während darauffolgender Ätzprozesse wird auf dem zuvor beschriebenen Substrat 210 abgeschieden. Bei manchen Ausführungsformen weist die erste Stoppschicht 220 ein Material, umfassend C, Si, N oder H, auf. Bei manchen Ausführungsformen ist die erste Ätzstoppschicht 220 aus Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxinitrid oder Kombinationen dieser ausgebildet. Bei manchen Ausführungsformen weist die erste Ätzstoppschicht 220 eine Dicke von ungefähr 10 Ä bis ungefähr 1.000 Ä auf. Bei manchen Ausführungsformen wird die erste Stoppschicht 220 mittels einer Vielfalt von Abscheidetechniken, umfassend chemische Dampfabscheidung bei niedrigem Druck (LPCVD), chemische Dampfabscheidung bei Atmosphärendruck (APCVD), plasmaverstärkte, chemische Dampfabscheidung (PECVD), physikalische Dampfabscheidung (PVD), Sputtern und zukünftig entwickelte Abscheidetechniken. Bei manchen alternativen Ausführungsformen ist die erste Ätzstoppschicht 220 durch einen thermischen Prozess ausgebildet. Bei manchen Ausführungsformen weist die erste Ätzstoppschicht 220 eine Dicke auf, die zwischen ungefähr 100 Ä und ungefähr 300 Ä liegt.
  • Mit Bezug auf die 1 und 3 setzt das Verfahren 100 mit dem Schritt 104 fort, in welchem eine erste Adhäsionsschicht 230 über der ersten Ätzstoppschicht 220 ausgebildet wird. Bei manchen Ausführungsformen umfasst die erste Adhäsionsschicht 230 SiOx-enthaltendes Material, SiCN-enthaltendes Material, SiON-enthaltendes Material oder Kombinationen dieser. Bei manchen Ausführungsformen ist die erste Adhäsionsschicht 230 unter Verwendung eines LPCVD-Prozesses, eines APCVD-Prozesses, eines PECVD-Prozesses, eines PVD-Prozesses, mittels Sputtern oder einer zukünftig entwickelten Abscheidetechnologie ausgebildet. Bei manchen alternativen Ausführungsformen ist die erste Adhäsionsschicht 230 unter Verwendung eines thermischen Prozesses ausgebildet. Bei der vorliegenden Ausführungsform ist die erste Adhäsionsschicht 230 Tetraethoxysilan (TEOS). Bei manchen Ausführungsformen weist die erste Adhäsionsschicht 230 eine Dicke zwischen ungefähr 100 Ä und ungefähr 400 Ä auf.
  • Mit Bezug auf die 1 und 4 setzt das Verfahren 100 mit dem Schritt 106 fort, in welchem eine zweite Adhäsionsschicht 240 über der ersten Adhäsionsschicht 230 ausgebildet wird. Bei manchen Ausführungsformen wird die zweite Adhäsionsschicht 240 unter Verwendung eines LPCVD-Prozesses, eines APCVD-Prozesses, eines PECVD-Prozesses, eines PVD-Prozesses, mittels Sputtern oder mittels einer zukünftig entwickelten Abscheidetechnologie ausgebildet. Bei manchen alternativen Ausführungsformen wird die zweite Adhäsionsschicht 240 unter Verwendung eines thermischen Prozesses ausgebildet. Bei manchen Ausführungsformen weist die zweite Adhäsionsschicht 240 ein Material, umfassend Si, C, O oder H, auf. Bei manchen Ausführungsformen ist die zweite Adhäsionsschicht 240 eine C-enthaltende Schicht mit einem Kohlenstoffanteil (C-Anteil) in der Basiszusammensetzung, der größer als 13 at% (Atomprozent) ist. Bei einer Ausführungsform ist die zweite Adhäsionsschicht 240 eine C-enthaltende Schicht mit einem C-Anteil in der Basiszusammensetzung, der zwischen ungefähr 15 at% und ungefähr 30 at% liegt. Bei manchen Ausführungsformen weist die zweite Adhäsionsschicht 240 eine Dicke auf, die zwischen ungefähr 5 Ä und ungefähr 300 Å liegt.
  • Weiter mit Bezug auf die 1 und 4 setzt das Verfahren 100 mit dem Schritt 108 fort, in welchem eine dielektrische Schicht 250 über der zweiten Adhäsionsschicht 240 ausgebildet wird. Die dielektrische Schicht 250 kann eine einzelne Schicht oder eine Vielschichtstruktur sein. Bei manchen Ausführungsformen wird die dielektrische Schicht 250 unter Verwendung eines CVD-Prozesses, wie eines PECVD-Prozesses, eines LPCVD-Prozesses oder mit Hilfe eines ALD-Prozesses ausgebildet. Bei manchen Ausführungsformen weist die dielektrische Schicht 250 ein Material, umfassend Si, C, O oder H, auf. Bei manchen Ausführungsformen weist die dielektrische Schicht 250 Bestandteile auf, die dieselben wie in der zweiten Adhäsionsschicht 240 sind, jedoch einen C-Anteil aufweisen, der geringer als der C-Anteil der zweiten Adhäsionsschicht 240 ist. Bei manchen Ausführungsformen ist die dielektrische Schicht 250 eine C-enthaltende Schicht mit einem C-Anteil von weniger als 13 at%. Bei manchen alternativen Ausführungsformen ist die dielektrische Schicht 250 eine C-enthaltende Schicht mit einem C-Anteil, der zwischen ungefähr 10 at% und 13 at% liegt. Bei manchen Ausführungsformen weist die dielektrische Schicht 250 eine Dicke auf, die zwischen ungefähr 300 Å und ungefähr 2.500 Å liegt.
  • Bei manchen Ausführungsformen werden die zweite Adhäsionsschicht 240 und die dielektrische Schicht 250 ununterbrochen mittels PECVD ausgebildet. Bei manchen Ausführungsformen verwenden die zweite Adhäsionsschicht 240 und die dielektrische Schicht 250 zumindest einen Precursor, wie Tetramethylcyclotetrasiloxan (TMCTS), Octymethylcyclotetrasiloxan (OMCTS), Diethoxymethylsilan (DEMS), Diethoxyldimethylsilan (DEDMS) und andere verwandte zyklische oder nicht zyklische Silane und Siloxane. Bei manchen Ausführungsformen kann der Precursor in Verbindung mit einem Inertgas, wie He oder Ar, und/oder einem gasförmigen Reaktionspartner, wie H2O, O2 und/oder CO2 verwendet werden. Bei manchen Ausführungsformen werden die zweite Adhäsionsschicht 240 und die dielektrische Schicht 250 mittels PECVD mit demselben Precursor und Inertgas ununterbrochen ausgebildet. Bei manchen Ausführungsformen werden die zweite Adhäsionsschicht 240 und die dielektrische Schicht 250 mittels PECVD mit demselben Precursor und Inertgas, jedoch mit unterschiedlichen Flussraten des Inertgases und/oder unterschiedlichen RF-Energien ununterbrochen ausgebildet. Bei manchen Ausführungsformen ist eine Flussrate des Inertgases für die Ausbildung der zweiten Adhäsionsschicht 240 größer als eine Flussrate des Inertgases für die Ausbildung der dielektrischen Schicht 250. Bei manchen alternativen Ausführungsformen wird die zweite Adhäsionsschicht 240 unter Verwendung einer RF-Energie ausgebildet, die größer als eine RF-Energie für das Ausbilden der dielektrischen Schicht 250 ist. Bei zumindest einer Ausführungsform ist eine Flussrate eines Inertgases für die Ausbildung der zweiten Adhäsionsschicht 240 größer als eine Flussrate eines Inertgases für die Ausbildung der dielektrischen Schicht 250 und eine RF-Energie für das Ausbilden der zweiten Adhäsionsschicht 240 ist größer als eine RF-Energie für das Ausbilden der dielektrischen Schicht 250.
  • Bei manchen Ausführungsformen ist die dielektrische Schicht 250 eine Schicht mit niedriger dielektrischer Konstante (niedriger k-Wert), die eine dielektrische Konstante von weniger als 3,0 aufweist und als eine dielektrische Intermetallschicht (IMT) wirkt. Bei manchen Ausführungsformen ist die dielektrische Schicht 250 eine Schicht mit niedrigem k-Wert, die eine dielektrische Konstante zwischen ungefähr 2,5 und ungefähr 2,8 aufweist. Eine große Vielfalt von Materialien mit niedrigem k-Wert kann gemäß den Ausführungsformen verwendet werden, z.B. inorganische Spin-on-Dielektrika, organische Spin-on Dielektrika, poröse dielektrische Materialien, organische Polymere, organisches Silikatglas, SiOF-Serienmaterial (FSG), Wasserstoff-Silsesquioxan(HSQ)-Serienmaterial, Methyl-Silsesquioxan(MSQ)-Serienmaterial oder poröse organische Serienmaterialien.
  • Bei manchen Ausführungsformen weist die zweite Adhäsionsschicht 240 eine dielektrische Konstante auf, die im Wesentlichen dieselbe wie die dielektrische Konstante der dielektrischen Schicht 250 ist. Bei manchen alternativen Ausführungsformen weist die zweite Adhäsionsschicht 240 eine dielektrische Konstante auf, die geringfügig größer als die dielektrische Konstante der dielektrischen Schicht 250 ist, beispielsweise beträgt der Unterschied der dielektrischen Konstanten weniger als 2 %. Bei manchen Ausführungsformen wirkt die zweite Adhäsionsschicht 240 als eine Adhäsionsvermittlungsschicht, um die Adhäsion zwischen der dielektrischen Schicht 250 und der ersten Adhäsionsschicht 230 zu verbessern. Die gemessenen Adhäsionswerte, welche unter Verwendung der zweiten Adhäsionsschicht 240 erreicht werden können, betragen ungefähr 14 J/m2 oder mehr. Die gemessenen Adhäsionswerte sind um ungefähr 7 % oder mehr größer als diejenigen, bei welchen keine weitere Adhäsionsschicht zwischen der dielektrischen Schicht 250 und der ersten Adhäsionsschicht 230 angeordnet ist.
  • Mit Bezug auf die 1 und 5 setzt das Verfahren 100 mit dem Schritt 110 fort, bei welchem eine Öffnung 260 in der dielektrischen Schicht 250 ausgebildet wird. Bei manchen Ausführungsformen wird die Öffnung 260 durch die dielektrische Schicht 250, die zweite Adhäsionsschicht 240, die erste Adhäsionsschicht 230 und die erste Ätzstoppschicht 220 hindurch ausgebildet. Bei manchen Ausführungsformen ist die Öffnung 260 eine zweifache Damaszen-Öffnung, die einen oberen Furchenabschnitt 260a und einen unteren Durchgangslochabschnitt 260b aufweist, um einen Kontaktbereich festzulegen. Obwohl die Ausführungsformen eine zweifache Damaszen-Öffnung in der dielektrischen Schicht 250 zeigen, ist das in der vorliegenden Anmeldung beschriebene Verfahren für eine Ausführungsform anwendbar, die einfache Damaszen-Öffnungen in der IMD-Schicht aufweist. Bei den zweifachen Damaszen-Techniken, die ein „Durchgangsloch-Zuerst“-Strukturierungsverfahren oder ein „Furchenabschnitt-Zuerst“-Strukturierungsverfahren, umfassen, kann der obere Furchenabschnitt 260a und der untere Durchgangslochabschnitt 260b unter Verwendung eines gewöhnlichen Lithographieverfahrens unter Verwendung von Maskierungstechnologien und anisotropischen Ätzvorgängen (z.B. Plasmaätzen oder reaktives Ionenätzen) ausgebildet werden. Eine untere Ätzstoppschicht, eine mittlere Ätzstoppschicht, eine Polierstoppschicht oder eine Antireflexbeschichtung (ARC) können optional auf oder zwischendrin in der dielektrischen Schicht 250 abgeschieden werden, um eine eindeutige Indikation dafür zu geben, wann ein bestimmter Ätzprozess beendet werden soll.
  • Mit Bezug auf die 1 und 6 setzt das Verfahren 100 mit dem Schritt 112 fort, bei welchem ein Leiter 270 in der Öffnung 260 ausgebildet wird. Bei manchen Ausführungsformen wird der Leiter 270 mittels eines Depositionsverfahrens, beispielsweise mittels elektro-chemischer Plattierung (ECP), ausgebildet. Bei manchen Ausführungsformen enthält der Leiter 270 zumindest ein Hauptmetallelement, beispielsweise Kupfer (Cu). Bei manchen alternativen Ausführungsformen enthält der Leiter 270 weiterhin ein additives Metallelement, welches sich von dem Hauptmetallelement unterscheidet, etwa Aluminium.
  • Weiter mit Bezug auf 6 kann eine Sperrschicht (nicht dargestellt) abgeschieden werden, um die Seitenwände der Öffnungen 260 abzudecken, bevor der Leiter 270 ausgebildet wird. Bei manchen Ausführungsformen umfasst die Sperrschicht Ti, TiN, Ta, TaN, andere geeignete Materialien oder Kombinationen dieser. Eine leitfähige Saatschicht (nicht dargestellt) kann weiterhin über der Sperrschicht ausgebildet werden, bevor der Leiter 270 ausgebildet wird. Bei zumindest einer Ausführungsform ist die leitfähige Saatschichteine Metalllegierungsschicht, die zumindest ein Hauptmetallelement, z.B. Kupfer (Cu), aufweist. Bei zumindest einer Ausführungsform wird die leitfähige Saatschicht unter Verwendung von PVD, CVD, PECVD, LPCVD oder anderer bekannter Abscheidetechniken ausgebildet. Ein chemischmechanischer Polierprozess (CMP) kann nach der Ausbildung des Leiters 270 angewendet werden, um überschüssige Anteile des Leiters 270 über der dielektrischen Schicht 250 zu entfernen, so dass die Oberfläche der dielektrischen Schicht 250 freigelegt und eine planarisierte Oberfläche erreicht wird.
  • Mit Bezug auf die 1 und 7 setzt das Verfahren 100 mit dem Schritt 114 fort, bei welchem eine zweite Ätzstoppschicht 280 auf der zuvor beschriebenen planarisierten Oberfläche ausgebildet wird. Die zweite Ätzstoppschicht 280 kann den Endpunkt während nachfolgender Ätzprozesse steuern. Die zweite Ätzstoppschicht 280 kann aus Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxinitrid oder Kombinationen dieser ausgebildet sein, mit einer Dicke von ungefähr 10 Ä bis ungefähr 1.000 Ä, wobei die zweite Ätzstoppschicht mittels irgendeiner aus der Vielfalt von Depositionstechniken, umfassend LPCVD, APCVD, PECVD, PVD, Sputtern und zukünftig entwickelten Abscheidetechnologien ausgebildet werden kann.
  • Zusammenfassend resultieren die offenbarten Verfahren und integrierten Schaltkreisbauteile in verbesserter Bauteilleistungsfähigkeit, einschließlich, jedoch nicht darauf beschränkt, verbesserter Adhäsion zwischen der IMD-Schicht und der darunterliegenden Schicht, so dass das Abschälproblem unterbunden werden kann. Darüber hinaus kann es die Packungsfähigkeit durch Verhindern des Abschälens während des Packprozesses verbessern.
  • Bei zumindest einer Ausführungsform umfasst ein Bauteil ein Substrat, eine Adhäsionsschicht, die einen ersten Kohlenstoffanteil aufweist und über dem Substrat angeordnet ist, eine dielektrische Schicht, die einen zweiten Kohlenstoffanteil aufweist und über der Adhäsionsschicht angeordnet ist, und einen Leiter in der dielektrischen Schicht. Der erste Kohlenstoffanteil ist größer als der zweite Kohlenstoffanteil.
  • Bei einer anderen Ausführungsform weist ein Halbleiterbauteil ein Halbleitersubstrat, eine erste Adhäsionsschicht über dem Halbleitersubstrat, eine zweite Adhäsionsschicht über der ersten Adhäsionsschicht und eine dielektrische Schicht mit niedrigem k-Wert über der zweiten Adhäsionsschicht, und einen Leiter in der dielektrischen Schicht, der zweiten Adhäsionsschicht und in der ersten Adhäsionsschicht auf. Die zweite Adhäsionsschicht und das Dielektrikum mit dem niedrigen k-Wert weisen C, Si, O-Elemente auf. Der Stoffmengenanteil von C in der dielektrischen Schickt mit dem niedrigen k-Wert ist geringer als der Stoffmengenanteil von in der zweiten Adhäsionsschicht.
  • Bei noch einer anderen Ausführungsform umfasst das Verfahren das Ausbilden einer ersten Adhäsionsschicht über einem Substrat, das Ausbilden einer zweiten Adhäsionsschicht über der ersten Adhäsionsschicht, das Ausbilden einer dielektrischen Schicht mit niedrigem k-Wert über der zweiten Adhäsionsschicht, das Ausbilden einer Öffnung in der dielektrischen Schicht, der zweiten Adhäsionsschicht und der ersten Adhäsionsschicht, und das Ausbilden eines Leiters in der Öffnung auf. Die zweite Adhäsionsschicht wird unter Verwendung eines Inertgases mit einer ersten Flussrate bei einer ersten RF-Energie ausgebildet. Die dielektrische Schicht mit dem niedrigen k-Wert wird unter Verwendung eines Inertgases mit einer zweiten Flussrate bei einer zweiten RF-Energie ausgebildet. Die zweite Flussrate unterscheidet sich von der ersten Flussrate, oder die zweite RF-Energie unterscheidet sich von der ersten RF-Energie.

Claims (9)

  1. Halbleiterbauteil (200), das aufweist: ein Halbleitersubstrat (210); eine Adhäsionsschicht (240) über dem Substrat (210), wobei die Adhäsionsschicht (240) einen ersten Kohlenstoffanteil aufweist; eine dielektrische Schicht (250) über der Adhäsionsschicht (240), wobei die dielektrische Schicht (250) einen zweiten Kohlenstoffanteil aufweist, und wobei der erste Kohlenstoffanteil größer als der zweite Kohlenstoffanteil ist; und einen Leiter (270) in der dielektrischen Schicht (250), dadurch gekennzeichnet, dass ein unterer Abschnitt der dielektrischen Schicht (250) breiter ist als ein oberer Abschnitt der dielektrischen Schicht (250).
  2. Halbleiterbauteil nach Anspruch 1, bei dem der erste Kohlenstoffanteil zwischen ungefähr 15 at% und ungefähr 30 at% liegt, und wobei der zweite Kohlenstoffanteil zwischen ungefähr 10 at% und ungefähr 13 at% liegt.
  3. Halbleiterbauteil nach Anspruch 1 oder 2, das weiterhin eine weitere Adhäsionsschicht (230) unterhalb der Adhäsionsschicht (240) aufweist, wobei die weitere Adhäsionsschicht eine SiOx-enthaltende Schicht, eine SiCN-enthaltende Schicht oder eine SiONenthaltende Schicht umfasst, und wobei die Adhäsionskraft zwischen der Adhäsionsschicht (240) und der weiteren Adhäsionsschicht (230) ungefähr 14 J/m2 oder mehr beträgt.
  4. Halbleiterbauteil nach Anspruch 3, das weiterhin eine erste Ätzstoppschicht (220) aufweist, die zwischen dem Halbleitersubstrat (210) und der weiteren Adhäsionsschicht angeordnet ist.
  5. Halbleiterbauteil nach einem der vorangegangenen Ansprüche, bei dem der Unterschied zwischen der dielektrischen Konstante der dielektrischen Schicht (250) und der dielektrischen Konstante der Adhäsionsschicht (240) geringer als ungefähr 2% ist.
  6. Halbleiterbauteil, das aufweist: ein Halbleitersubstrat (210); eine erste Adhäsionsschicht (230) über dem Halbleitersubstrat (210); eine zweite Adhäsionsschicht (240) über der ersten Adhäsionsschicht (230), wobei die zweite Adhäsionsschicht (240) C, Si oder O aufweist, und wobei der Stoffmengenanteil von C in der zweiten Adhäsionsschicht (240) zwischen ungefähr 15 at% und ungefähr 30 at% liegt; eine dielektrische Schicht mit niedriger dielektrischer Konstante (250) über der zweiten Adhäsionsschicht (240), wobei die dielektrische Schicht mit der niedrigen dielektrischen Konstante (250) C, Si oder O aufweist, wobei der Stoffmengenanteil von C in der dielektrischen Schicht mit der niedrigen dielektrischen Konstante (250) geringer als ein Atom-Prozent von C in der zweiten Adhäsionsschicht (240) ist, und wobei der Stoffmengenanteil von C in der dielektrischen Schicht mit der niedrigen dielektrischen Konstante (250) zwischen ungefähr 10 at% und ungefähr 13 at% liegt; und einen Leiter (270) in der dielektrischen Schicht (250) mit der niedrigen dielektrischen Konstante in der zweiten Adhäsionsschicht (240) und in der ersten Adhäsionsschicht (230).
  7. Halbleiterbauteil nach Anspruch 6, bei dem die zweite Adhäsionsschicht (240) eine dielektrische Konstante aufweist, die im Wesentlichen dieselbe wie die dielektrische Konstante der dielektrischen Schicht mit der niedrigen dielektrischen Konstante (250) ist.
  8. Halbleiterbauteil nach irgendeinem der vorangegangenen Ansprüche, bei dem die zweite Adhäsionsschicht (240) eine dielektrische Konstante aufweist, die zwischen ungefähr 2,5 und ungefähr 2,8 liegt.
  9. Verfahren, das aufweist: - Ausbilden einer ersten Adhäsionsschicht (230) über einem Halbleitersubstrat (210); - Ausbilden einer zweiten Adhäsionsschicht (240) über der ersten Adhäsionsschicht (230), wobei die zweite Adhäsionsschicht (240) unter Verwendung eines Inertgases mit einer ersten Flussrate bei einer ersten RF-Energie ausgebildet wird, wobei der Stoffmengenanteil von C in der zweiten Adhäsionsschicht (240) zwischen ungefähr 15 at% und ungefähr 30 at% liegt; - Ausbilden einer dielektrischen Schicht mit niedriger dielektrischer Konstante (250) über der zweiten Adhäsionsschicht (240), wobei der Stoffmengenanteil von C in der dielektrischen Schicht mit der niedrigen dielektrischen Konstante (250) zwischen ungefähr 10 at% und ungefähr 13 at% liegt, und wobei die dielektrische Schicht mit der niedrigen dielektrischen Konstante (250) unter Verwendung des Inertgases mit einer zweiten Flussrate bei einer zweiten RF-Energie und unter zumindest einer der nachstehenden Bedingungen ausgebildet ist: 1) die zweite Flussrate unterscheidet sich von der ersten Flussrate; und 2) die zweite RF-Energie unterscheidet sich von der ersten RF-Energie; - Ausbilden einer Öffnung (260) in der dielektrischen Schicht (250) mit niedriger dielektrischer Konstante in der zweiten Adhäsionsschicht (240) und in der ersten Adhäsionsschicht (230); und - Ausbilden eines Leiters (270) in der Öffnung (260).
DE102012109338.5A 2012-03-29 2012-10-02 Verbindungsstruktur und Verfahren zur Ausbildung derselben Active DE102012109338B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201261617530P 2012-03-29 2012-03-29
US61/617,530 2012-03-29
US13/460,279 US8853831B2 (en) 2012-03-29 2012-04-30 Interconnect structure and method for forming the same
US13/460,279 2012-04-30

Publications (2)

Publication Number Publication Date
DE102012109338A1 DE102012109338A1 (de) 2013-10-02
DE102012109338B4 true DE102012109338B4 (de) 2020-06-10

Family

ID=49154615

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102012109338.5A Active DE102012109338B4 (de) 2012-03-29 2012-10-02 Verbindungsstruktur und Verfahren zur Ausbildung derselben

Country Status (3)

Country Link
US (3) US8853831B2 (de)
CN (1) CN103367310B (de)
DE (1) DE102012109338B4 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102616823B1 (ko) 2015-12-16 2023-12-22 삼성전자주식회사 반도체 장치
US10211097B2 (en) * 2015-12-30 2019-02-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
DE102017115252A1 (de) * 2017-07-07 2019-01-10 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Schichtstapels und Schichtstapel
US10714382B2 (en) * 2018-10-11 2020-07-14 International Business Machines Corporation Controlling performance and reliability of conductive regions in a metallization network

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040147109A1 (en) * 1998-02-11 2004-07-29 Applied Materials, Inc. Low dielectric constant film produced from silicon compounds comprising silicon-carbon bond
US20070045861A1 (en) 2003-01-29 2007-03-01 Nec Electronics Corporation Semiconductor device, and production method for manufacturing such semiconductor device
US20090224374A1 (en) * 2008-03-05 2009-09-10 International Business Machines Corporation Advanced multilayer dielectric cap with improved mechanical and electrical properties
US20110012238A1 (en) * 2009-07-14 2011-01-20 International Business Machines Corporation Engineered interconnect dielectric caps having compressive stress and interconnect structures containing same
US20110204492A1 (en) 2010-02-23 2011-08-25 Applied Materials, Inc. Microelectronic structure including a low K dielectric and a method of controlling carbon distribution in the structure

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6340435B1 (en) * 1998-02-11 2002-01-22 Applied Materials, Inc. Integrated low K dielectrics and etch stops
US6284655B1 (en) * 1998-09-03 2001-09-04 Micron Technology, Inc. Method for producing low carbon/oxygen conductive layers
US6534870B1 (en) * 1999-06-15 2003-03-18 Kabushiki Kaisha Toshiba Apparatus and method for manufacturing a semiconductor device
US6762127B2 (en) * 2001-08-23 2004-07-13 Yves Pierre Boiteux Etch process for dielectric materials comprising oxidized organo silane materials
KR100487948B1 (ko) * 2003-03-06 2005-05-06 삼성전자주식회사 이중 다마신 기술을 사용하여 비아콘택 구조체를 형성하는방법
US7030041B2 (en) * 2004-03-15 2006-04-18 Applied Materials Inc. Adhesion improvement for low k dielectrics
US7351656B2 (en) * 2005-01-21 2008-04-01 Kabushiki Kaihsa Toshiba Semiconductor device having oxidized metal film and manufacture method of the same
US7465676B2 (en) * 2006-04-24 2008-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming dielectric film to improve adhesion of low-k film

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040147109A1 (en) * 1998-02-11 2004-07-29 Applied Materials, Inc. Low dielectric constant film produced from silicon compounds comprising silicon-carbon bond
US20070045861A1 (en) 2003-01-29 2007-03-01 Nec Electronics Corporation Semiconductor device, and production method for manufacturing such semiconductor device
US20090224374A1 (en) * 2008-03-05 2009-09-10 International Business Machines Corporation Advanced multilayer dielectric cap with improved mechanical and electrical properties
US20110012238A1 (en) * 2009-07-14 2011-01-20 International Business Machines Corporation Engineered interconnect dielectric caps having compressive stress and interconnect structures containing same
US20110204492A1 (en) 2010-02-23 2011-08-25 Applied Materials, Inc. Microelectronic structure including a low K dielectric and a method of controlling carbon distribution in the structure

Also Published As

Publication number Publication date
US20160155663A1 (en) 2016-06-02
US9257331B2 (en) 2016-02-09
US9748134B2 (en) 2017-08-29
CN103367310B (zh) 2016-12-21
US20150011084A1 (en) 2015-01-08
DE102012109338A1 (de) 2013-10-02
US8853831B2 (en) 2014-10-07
US20130256903A1 (en) 2013-10-03
CN103367310A (zh) 2013-10-23

Similar Documents

Publication Publication Date Title
DE102012111574B4 (de) Verfahren zum Ausbilden einer leitfähigen Dual-Damaszener-Kontaktstruktur undHerstellungsverfahren für eine Halbleitervorrichtung
DE102012219171B4 (de) Verfahren zum Bilden einer dreidimensionalen (3D) integrierten Schaltung und entsprechend gebildete dreidimensionale (3D) integrierte Schaltung
DE10164913B4 (de) Halbleitervorrichtungen mit Filmmaterial mit niedriger Dielektrizitätskonstante und Verfahren zu ihrer Herstellung
DE112011100788B4 (de) Elektrisches Bauelement, insbesondere CMOS-Bauelement, und Verfahren zum Herstellen eines Halbleiterbauelements
DE102017127530A1 (de) Verbindungsstruktur und Verfahren
DE112017003172T5 (de) Bildung eines Luftspalt-Abstandhalters für nanoskalige Halbleiterbauelemente
DE10248272A1 (de) Halbleitervorrichtung und Verfahren für ihre Herstellung
DE102015107271A1 (de) Ätzstoppschicht in integrierten Schaltungen
US8349731B2 (en) Methods for forming copper diffusion barriers for semiconductor interconnect structures
US9269614B2 (en) Method of forming semiconductor device using remote plasma treatment
DE102018108893A1 (de) Dielektrikum mit niedrigem k-Wert und Prozesse ihrer Herstellung
DE102012109338B4 (de) Verbindungsstruktur und Verfahren zur Ausbildung derselben
DE102016100323B4 (de) Verringern der Dual-Damascene-Verwerfung in integrierten Schaltkreisstrukturen
DE102009010844B4 (de) Bereitstellen eines verbesserten Elektromigrationsverhaltens und Verringern der Beeinträchtigung empfindlicher dielektrischer Materialien mit kleinem ε in Metallisierungssystemen von Halbleiterbauelementen
DE102017124072A1 (de) Zusammenschaltungsstruktur für halbleitervorrichtung und verfahren zu ihrer herstellung
DE102020129523A1 (de) Duale dielektrische schicht für schliessende verbindungsstelle in luftspaltstrukturen
DE102008044964B4 (de) Verringerung der Leckströme und des dielektrischen Durchschlags in dielektrischen Materialien von Metallisierungssystemen von Halbleiterbauelementen durch die Herstellung von Aussparungen
US9373581B2 (en) Interconnect structure and method for forming the same
DE102020127319A1 (de) Zweischichtauskleidung für metallisierung
DE102021108491A1 (de) Interconnect-struktur mit stapel aus dielektrischer kappschicht und ätzstoppschicht
DE102013104368B4 (de) Vorrichtung, Bauteil und Verfahren für die Ausbildung einer Verbindungsstruktur
DE102007057688B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit verspanntem Zwischenschichtdielektrikum unter Anwendung einer Ätzsteuerzwischenschicht mit erhöhter Dicke
DE10339990B4 (de) Verfahren zur Herstellung einer Metallleitung mit einer erhöhten Widerstandsfähigkeit gegen Elektromigration entlang einer Grenzfläche einer dielektrischen Barrierenschicht mittels Implantieren von Material in die Metalleitung
DE102017127364B4 (de) Verfahren zur herstellung eines halbleiter-bauelements
DE102010028463B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit komplexen leitenden Elementen in einem dielektrischen Materialsystem unter Anwendung einer Barrierenschicht und Halbleiterbauelement diese aufweisend

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final