DE102009047419A1

DE102009047419A1 - System und Verfahren zur A/D-Wandlung

Info

Publication number: DE102009047419A1
Application number: DE102009047419A
Authority: DE
Inventors: Olivier Trescases
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2008-12-02
Filing date: 2009-12-02
Publication date: 2010-06-17
Anticipated expiration: 2029-12-03
Also published as: US7760124B2; US20100134083A1; DE102009047419B4

Abstract

Ein Verfahren zum Durchführen einer A/D-Wandlung umfasst gemäß einem Ausführungsbeispiel das Vergleichen eines Referenzsignals mit einem Rampensignal, das Vergleichen eines Eingangssignals mit dem Rampensignal und das Leiten eines Signals durch eine Verzögerungsleitung, wenn das Rampensignal ein erstes von dem Referenzsignal und dem Eingangssignal schneidet. Der Zustand der Verzögerungsleitung wird gespeichert, wenn das Rampensignal ein zweites von dem Referenzsignal und dem Eingangssignal schneidet, nachdem das Rampensignal das erste von dem Referenzsignal und dem Eingangssignal geschnitten hat.

Description

Die Erfindung betrifft allgemein eine Analog-zu-Digital-(A/D)-Wandlung, und insbesondere eine auf einer Verzögerungsleitung basierende A/D-Wandlung, die eine differenzielle Eingangsspannung auf den digitalen Bereich abbildet.
Die Regelung von Schaltnetzteilen (SMPS, Switch-Mode Power Supplies) erfolgt zunehmend digital. Die digitale Regelung von Leistungsversorgungen (power supplies) ermöglicht eine erhöhte Flexibilität und Robustheit. So kann zum Beispiel eine digital geregelte und kompensierte Leistungsversorgung auf einfache Weise durch Umprogrammieren eines digitalen Kompensationsalgorithmus für die Verwendung in verschiedenen elektrischen Umgebungen angepasst werden, anstatt analoge Kompensationsnetzwerke zu ändern oder neu zu entwerfen. Die Verwendung einer solchen digitalen Regelung und Kompensation kann auch Herstellungskosten sparen und kann komplizierte Kompensationstechniken ermöglichen, die im Analogbereich schwierig oder unmöglich zu implementieren sind.
Um eine digital geregelte Leistungsversorgung zu implementieren, wird üblicherweise ein A/D-Wandler benötigt. Das Vorsehen von A/D-Wandlern, kann allerdings zu höheren Materialkosten, einer vergrößerten Fläche der integrierten Schaltung, und einem erhöhtem Aufwand bezüglich der Testzeit und dem Design führen. Bei Leistungsversorgungsanwendungen, bei denen mehrere Leistungsversorgungen digital geregelt werden, können mehrere A/D-Wandler verwendet werden, oder ein einzelner Hochgeschwindigkeits-A/D-Wandler mit einem Multiplex-Eingang kann verwendet werden. Beide Lösungen können zu erhöhten Kosten, erhöhter Siliziumfläche und erhöhtem Leistungsverbrauch führen.
Verschiedene A/D-Wandler-Topologien für die Verwendung in digital geregelten Leistungsversorgungssystemen wurden bereits vorgeschlagen. So kann beispielsweise ein Flash-A/D-Wandler in Leistungsversorgungen verwendet werden. Allerdings können die benötigte Fläche und der benötigte Leistungsverbrauch eines Flash-A/D-Wandlers dessen Verwendung ausschließen – speziell in Leistungsversorgungssystemen mit geringer Leistung. Ein A/D-Wandler mit sukzessiver Approximation (Successive Approximation A/D Converter) ist hingegen leistungseffizienter, benötigt jedoch mehrere Taktzyklen für jede Wandlung, was dessen Verwendung im Zusammenhang mit eine Multiplex-Eingang bei hohen Abtastraten pro Kanal schwierig macht.
Es ist daher die Aufgabe der vorliegenden Erfindung, einen A/D-Wandler zur Verfügung zu stellen, der eine niedrige Leistungsaufnahme besitzt, der kostengünstig realisierbar ist und der für die Verwendung in Leistungsversorgungssystemen gut geeignet ist, und ein Verfahren zur A/D-Wandlung zur Verfügung zu stellen.
Diese Aufgabe wird durch einen A/D-Wandler gemäß Anspruch 1 und durch ein Verfahren gemäß Anspruch 23 gelöst. Ausgestaltungen und Weiterbildungen sind Gegenstand von Unteransprüchen.
Gemäß einem Ausführungsbeispiel umfasst ein Verfahren zur Durchführung einer A/D-Wandlung das Vergleichen eines Referenzsignals mit einem Rampensignal, das Vergleichen eines Eingangssignals mit dem Rampensignal und das Ausgeben eines Signals über eine Verzögerungsleitung, wenn das Rampensignal ein erstes von dem Referenzsignal und dem Eingangssignal schneidet. Der Zustand der Verzögerungsleitung wird gespeichert, wenn das Rampensignal ein zweites von dem Referenzsignal und dem Eingangssignal schneidet, nachdem das Rampensignal das erste von dem Referenzsignal und dem Eingangssignal geschnitten hat.
Details eines oder mehrerer Ausführungsbeispielen der Erfindung werden nachfolgend unter Verwendung der beigefügten Zeichnungen erläutert. Die Zeichnungen dienen lediglich zur Veranschaulichung des Grundprinzips, so dass lediglich die zum Verständnis des Grundprinzips notwendigen Merkmale dargestellt sind. Die Zeichnungen sind nicht notwendigerweise maßstabsgerecht. In den Zeichnungen bezeichnen, sofern nicht anders angegeben, gleiche Bezugszeichen gleiche Signale und gleiche Schaltungsmerkmale mit gleicher Bedeutung.
Um bestimmte Ausführungsbeispiele deutlicher zu erläutern, sind zu diesen Beispielen mehrere Figuren mit derselben Figurennummer beigefügt, die sich jeweils durch einen der Figurennummer angefügten Buchstaben unterscheiden.
1 veranschaulicht eine schematische Darstellung eines Ausführungsbeispiels eines Leistungsversorgungssystems.
2a–2b veranschaulichen schematische Darstellungen eines Ausführungsbeispiels eines A/D-Wandlers.
3a–3b veranschaulichen Signalverläufe von Signalen, die in einem Ausführungsbeispiel eines A/D-Wandlers vorkommen.
4 veranschaulicht ein weiteres Ausführungsbeispiel eines A/D-Wandlers.
5a–5c veranschaulichen Signalverläufe eines weiteren Ausführungsbeispiels eines A/D-Wandlers während eines Kalibrierungszykluses.
6a–6d veranschaulichen schematische Darstellungen von Ausführungsbeispielen von Verzögerungselementen.
7a–7b veranschaulichen Ausführungsbeispiele von A/D-Wandlern, die DLLs (delay locked loops) zum Kalibrieren der Verzögerungsleitung verwenden.
8 veranschaulicht ein Ausführungsbeispiel eines Ablaufdiagramms eines Wandlungs- und Kalibrierungszyklus für ein Ausführungsbeispiel eines Leistungsversorgungssystems.
Die vorliegende Erfindung wird nachfolgend unter Verwendung von Ausführungsbeispielen in einem speziellen Zusammenhang, nämlich im Zusammenhang von A/D-Wandlern für ein digital geregeltes Schaltnetzteilsystem (switch-mode power supply sytem) erläutert. Die Erfindung kann allerdings auch auf andere Systeme, wie zum Beispiel allgemein auf Leistungsversorgungssysteme, Regelsysteme und/oder andere Systeme, die A/D-Wandler benötigen, angewendet werden.
1 veranschaulicht eine vereinfachte, schematische Darstellung eines Ausführungsbeispiels eines Leistungsversorgungssystems 100, das eine Last 110 mit Leistung versorgt. Das Leistungsversorgungssystem 100 wandelt im Wesentlichen eine Eingangsspannung Vin, die an einem Kondensator Cin zur Verfügung steht, in eine Ausgangsspannung Vo. Ein Gatetreiber 104, der durch einen Inverter 106 und einen Puffer 108 repräsentiert ist, steuert Schalttransistoren M_P und M_N, die eine LC-Schaltung mit einer Induktivität L und einer Ausgangskapazität Cout ansteuern. Bei alternativen Ausführungsbeispielen der vorliegenden Erfindung kann das Leistungsversorgungssystem 100 auch andere Schaltungskomponenten, wie zum Beispiel Dioden und Bipolartransistoren, umfassen. So kann bei alternativen Ausführungsbeispielen der High-Side-Schalter M_P beispielsweise als n-Kanal-Bauelement, wie zum Beispiel als DMOS-Bauelement, implementiert werden. Weiterhin können bei anderen Ausführungsbeispielen andere Wandlertopologien, wie zum Beispiel Hochsetzstellertopologien (boost-buck topologies), Tiefsetzstellertopologien (buck topologies), Hochsetz-/Tiefsetzstellertopologien (boost-buck topologies) oder Sperrwandlertopologien (flyback converter topologies) verwendet werden.
Der Gatetreiber 104 ist durch ein Rückkopplungsnetzwerk 102 gesteuert, das ein analoges Kompensationsnetzwerk 112, einen A/D-Wandler 114, ein digitales Kompensationsnetzwerk 116, einen digitalen Pulsweitenmodulator (PWM) 118, und eine Totzeiterzeugungsschaltung 120 aufweist. Das analoge Kompensationsnetzwerk 112 und das digitale Kompensationsnetzwerk 116, die dynamisch das Leistungsversorgungsnetzwerk kompensieren, um Stabilität zu gewährleisten, können hinlänglich Technik bekannter herkömmlicher Techniken realisiert werden. Bei alternativen Ausführungsformen kann das analoge Kompensationsnetzwerk 112 weggelassen werden, wenn das digitale Kompensationsnetzwerk ausreicht, um eine ausreichende Leistungsfähigkeit zu gewährleisten. Außerdem können bei Ausführungsbeispielen von Leistungsversorgungssystemen, die stabil sind und die ohne Kompensation zuverlässig arbeiten, sowohl das analoge Kompensationsnetzwerk 112 als auch das digitale Kompensationsnetzwerk 116 weggelassen werden.
Der digitale PWM-Generator 118, der ein pulsweitenmoduliertes Signal zum Ansteuern der Gatetreiber 104 erzeugt, kann unter Verwendung herkömmlicher Techniken realisiert werden. Die Totzeiterzeugungsschaltung 120 stellt die Zeitabläufe der Eingangssignale des Gatetreibers 104 derart ein, dass sichergestellt ist, dass die Transistoren M_P und M_N nicht gleichzeitig einen nennenswerten Strom führen. Bei alternativen Ausführungsbeispielen der vorliegenden Erfindung kann die Anordnung, das Vorhandensein und die Architektur der einzelnen Blöcke des Leistungsversorgungssystems entsprechend des jeweiligen Ausführungsbeispiels variieren.
2a veranschaulicht eine schematische Darstellung eines A/D-Wandlers 200 gemäß einem Ausführungsbeispiels der vorliegenden Erfindung. Der A/D-Wandler 200 umfasst einen Eingangs-Multiplexer 202, Eingangs-Komparatoren 204, eine Start-Stop-Logik 210, eine Verzögerungsleitung 216, einen Vorzeichendetektor 226, einen Fehlerkodierer 228, ein Flankenkalibrierungsmodul, genauer: Flankensteilheitskalibrierungsmodul, (slope calibration module) 230, und einen Rampengenerator 232.
Bei bevorzugten Ausführungsbeispielen der vorliegenden Erfindung leitet der Eingangs-Multiplexer 202 eines von m A/D-Eingangssignalen, d. h. v_{adc_}l bis v_{adc_}m, an den positiven Eingang des aktiven Komparators 206 innerhalb des Eingangskomparatorblocks 204 weiter. Der Rampengenerator 232 erzeugt eine Spannungsrampe v_ramp(t), die vor jedem Zyklus des Taktsignals clk zurückgesetzt wird. Der aktive Komparator 206 vergleicht das A/D-Eingangssignal v_adc(t) mit der Spannungsrampe v_ramp(t), während der Referenzkomparator 208 die Referenz-Gleichspannung V_ref mit der Spannungsrampe v_ramp(t) vergleicht. Die Ausgangssignale x und y des aktiven Komparators 206 und des Referenzkomparators 208 werden an einen Start-Stop-Logikblock 210 weitergeleitet, der die Verzögerungsleitung 216 steuert.
Das Signal start, das beispielsweise aus einer ODER-Verknüpfung der Ausgangssignale x und y der Komparatoren 206 und 208 resultiert, wird aktiviert, wenn ein erster der Komparatoren 206 und 208 aktiviert wird, d. h. den Signalpegel an seinem Ausgang ändert. Andererseits wird das Signal stop, das beispielsweise aus einer UND-Verknüpfung der Ausgangssignale x und y der Komparatoren 206 und 208 resultiert, aktiviert nachdem beide Komparatoren 206 und 208 aktiviert wurden. Bei anderen Ausführungsbeispielen der vorliegenden Erfindung können andere Logik- und/oder Schaltungsimplementierungen verwendet werden, um die Start-Stop-Logik 210 zu implementieren. So können beispielsweise die Signale start und stop während der Wandlung in einem Latch gespeichert werden, um die Robustheit gegenüber Störungen zu erhöhen.
Die Verzögerungsleitung 216 umfasst eine Anzahl von Verzögerungselementen, die als Verzögerungselemente 218, 220, 222 und 224 dargestellt sind. Zur Vereinfachung der Darstellung sind lediglich vier Verzögerungselemente dargestellt. Für einen A/D-Wandler mit n Bit umfasst die Verzögerungsleitung 216 beispielsweise insgesamt p Elemente, wobei p = 2^n-1 gilt. Die Verzögerungselemente 218, 220, 222 und 224 sind beispielsweise verriegelbare (latchable) nicht-invertierende Puffer mit annähernd gleichen Verzögerungszeiten zwischen dem Eingang und dem Ausgang. Bei einem Beispiel der vorliegenden Erfindung beginnt ein Signal die Folge von Verzögerungselementen zu durchlaufen, wenn das Signal start einen vorgegebenen Pegel, wie z. B. einen High-Pegel, annimmt. Wenn als nächstes das Signal stop einen vorgegebenen Pagel, wie z. B. einen High-Pegel, annimmt, wird der Ausgang jedes Verzögerungselements in seinem derzeitigen Zustand gehalten (latched). Jedes Verzögerungselement 218, 220, 222 und 224 besitzt ein Ausgangssignal d₀, d₁, d₂ ..., d_p-2 und d_p-1, das dem Fehlerkodierer 228 zugeführt ist.
Bei Ausführungsbeispielen der vorliegenden Erfindung ermittelt der Vorzeichendetektor 226, ob das Ausgangssignal x des aktiven Komparators 206 nach dem Ausgangsignal y des Referenzkomparators 208 einen High-Pegel annimmt, was anzeigt, dass die Eingangsspannung v_{adc_m} größer ist als die Referenzspannung V_ref, oder nicht. Wenn der Vorzeichendetektor 226 ermittelt, dass das Ausgangssignal x nach dem Ausgangssignal y einen High-Pegel annimmt, wird das Signal sign auf einen High-Pegel gesetzt. Wenn andererseits der Vorzeichendetektor 226 ermittelt, dass das Ausgangssignal x einen High-Pegel annimmt, nachdem das Ausgangssignal y einen High-Pegel annimmt, dann wird das Signal sign auf einen Low-Pegel gesetzt. Es ist ersichtlich, dass das durch das Signal sign repräsentierte Bit im Wesentlichen das signifikanteste Bit (most significant bit) des A/D-Wandlers repräsentiert.
2b veranschaulicht ein Ausführungsbeispiel des Vorzeichendetektors 226. Der Vorzeichendetektor 226 umfasst im Wesentlichen zwei kaskadierte Latches. Das erste Latch umfasst Inverter 250 und 252 und NAND-Gates 254 und 256, und das zweite Latch umfasst NAND-Gates 258 und 260. Es ist ersichtlich, dass das zweite Latch zurückgesetzt wird – und das Ausgangssignal sign daher auf einen Low-Pegel gesetzt wird –, wenn beide Ausgangssignale x und y zunächst einen Low-Pegel annehmen und wenn x auf einen High-Pegel wechselt, während y auf einem Low-Pegel verbleibt,. Wenn y einen High-Pegel annimmt, während x auf einem Low-Pegel verbleibt, wird das zweite Latch gesetzt und das Ausgangssignal sign wird daher auf einen High-Pegel gesetzt. Bei alternativen Ausführungsbeispielen der vorliegenden Erfindung kann der Vorzeichendetektor 226 unter Verwendung anderer herkömmlicher, in der Technik bekannter Techniken realisiert werden.
Der Fehlerkodierer 228 konvertiert die Ausgangssignale d₀, d₁, d₂, ... d_p-2 und d_p-1 der Verzögerungsleitung 216 und das Signal sign des Vorzeichendetektors 226 in ein digitales Ausgangswort e[n]. Bei Ausführungsbeispielen der vorliegenden Erfindung ist das Ausgangsformat des Ausgangsdatenwortes ein Zweierkomplement-Format. Ein Wort nur mit Nullen (d. h. 000000 für ein 6-Bit-Ausgangsdatenwort) korrespondiert zu dem Fall, bei dem v_adc(t) = V_ref. Bei alternativen Ausführungsbeispielen der vorliegenden Erfindung kann der Fehlerkodierer 228 dazu ausgebildet sein, das Ausgangsdatenwort in anderen Datenformaten auszugeben, wie beispielsweise im Vorzeichen-Betragsformat (sign-magnitude format) oder im Fließkommaformat (floating point format).
Bei Ausführungsbeispielen der vorliegenden Erfindung wandelt der A/D-Wandler 200 die Spannungsdifferenz zwischen v_adc(t) und V_ref, und macht diese Differenz so nutzbar in einem Rück kopplungsnetzwerk einer geregelten Leistungsversorgung. Die Struktur des A/D-Wandlers 200 zentriert den Quantisierungsbereich automatisch um die Referenzspannung V_ref. Da eine rückgekoppelte Spannung einer Leistungsversorgung üblicherweise ein Fehlersignal mit einem niedrigen Spitze-zu-Spitze-Spannungsbereich besitzt, ist der differenzielle Eingangsspannungsbereich des A/D-Wandlers 200 vorzugsweise klein für den gesamten Quantisierungsbereich. Kleine Quantisierungsschritte für einen kleinen Spannungsbereich zu haben, ist sinnvoll, um eine exakte Funktionsweise zu erreichen und um eine Stabilität der Regelschleife des Leistungswandlers zu erreichen. So ist für eine Leistungsversorgung mit einer Ausgangsspannung von etwa 3,3 V der gesamte Eingangs-Quantisierungsbereich des A/D-Wandlers 200 üblicherweise etwa +/–330 mV für einen 6-Bit-A/D-Wandler. Dies korrespondiert zu 32 Schritten von etwa 10 mV oberhalb und unterhalb der Referenzspannung. Um sicherzustellen, dass der Quantisierungsbereich trotz Prozess- und Temperaturschwankungen geeignet abgedeckt ist, stellt das Flankenkalibrierungsmodul die Flankensteilheit des Rampensignals v_ramp(t) in einem Kalibrierungszyklus iterativ ein, bis ein vorgegebener gewünschter Quantisierungsbereich erreicht ist. Bei Ausführungsbeispielen der vorliegenden Erfindung können der Eingangsspannungsbereich und die Auflösung des A/D-Wandlers 200 von den zuvor genannten Beispielen abweichen.
Die 3a und 3b zeigen Kurvenverläufe, die die Funktion des A/D-Wandlers 200 (2a) veranschaulichen. 3a veranschaulicht den Fall, bei dem v_adc(t) größer ist als V_ref. Bei Ausführungsbeispielen der vorliegenden Erfindung beginnt die Spannung v_ramp(t) im Wesentlichen linear nach einer steigenden Flanke 302 des Signals clk anzusteigen. Da v_adc(t) in dem Beispiels größer ist als V_ref wird die Spannung des Rampensignals v_ramp(t) zu einem Zeitpunkt gleich der Referenzspannung bevor die Spannung des Rampensignals v_ramp(t) gleich der Spannung v_adc(t) wird. Wenn v_ramp(t) die Referenzspannung V_ref übersteigt, nimmt das Ausgangssignal y des Referenzkompa rators 208 (siehe 2a) mit der Flanke 304 einen High-Pegel an. Da v_ramp(t) die Referenzspannung V_ref übersteigt, bevor v_ramp(t) das Signal v_adc(t) übersteigt, nimmt das Signal sign ebenfalls einen High-Pegel an, und zwar als Ergebnis davon, dass y einen High-Pegel annimmt, während sich x noch auf einem Low-Pegel befindet. Weiterhin nimmt das Signal start nach der Flanke 304 einen High-Pegel an, was die Verzögerungsleitung 216 (2a) aktiviert.
Wenn das Rampensignal v_ramp(t) um eine Zeit Δt später das Eingangssignal v_adc(t) übersteigt, nimmt das Ausgangssignal x des aktiven Komparators 206 (2a) mit der Flanke 306 einen High-Pegel an. Entsprechend nimmt das Signal stop nach der Flanke 306 einen High-Pegel an, um dadurch die Verzögerungsleitung 216 zu aktivieren und deren Ausgangssignalzustand festzuhalten. Mit der fallenden Flanke von clk kodiert der Fehlerkodierer 228 (2a) den Zustand der Verzögerungsleitung 216 (2a) und gibt das Wort e[n] aus, das in diesem Fall das Zweierkomplement-äquivalent von –10 ist. Bei dem Ausführungsbeispiel zeigt ein Ausgangssignal von –10 oder von 10 an, dass 10 Verzögerungselemente innerhalb der Verzögerungsleitung 216 (2a) innerhalb der Zeitdauer Δt ihren Zustand geändert haben. Wenn |v_adc(t) – V_ref| beispielsweise größer wäre, würde Δt ein längeres Zeitintervall umfassen, und entsprechend wäre der Absolutwert von e[n] größer. Andererseits, wenn |v_adc(t) – V_ref| beispielsweise kleiner wäre, würde Δt ein kürzeres Zeitintervall umfassen, und dadurch wäre der absolute Wert von e[n] kleiner. Bei Ausführungsbeispielen der vorliegenden Erfindung wird v_ramp(t) in Vorbereitung des nächsten Wandlungszyklus auf eine niedrigere Spannung gesetzt, wie dies bei der Flanke 308 dargestellt ist, wenn clk einen Low-Pegel annimmt.
Bei Ausführungsbeispielen der vorliegenden Erfindung umfasst das Rampensignal v_ramp(t) einen Sprung, wenn dessen Spannung nach der Taktflanke 302 anzusteigen beginnt. Durch den Sprung 310 zu Beginn des Rampensignals v_ramp(t) ist die Zeit, die zur Durchführung einer A/D-Wandlung benötigt wird, reduziert im Vergleich zu Ausführungsbeispielen, bei denen das Rampensignal v_ramp(t) nicht mit einem Sprung 310 beginnt, da der Wandler nicht solange warten muss, bis das Rampensignal v_ram(t) sich dem Spannungsbereich von v_adc(t) oder V_ref annähert. Bei Ausführungsbeispielen der vorliegenden Erfindung kann der Sprung 310 weggelassen werden.
3b veranschaulicht den Fall, bei dem das Eingangssignal v_adc(t) geringer ist als das Referenzsignal V_ref. In diesem Beispiel ist die durch den A/D-Wandler gewandelte Spannungsdifferenz v_adc(t) – V_ref genauso groß wie in dem Beispiel von 3a, besitzt jedoch ein entgegengesetztes Vorzeichen. Die Funktionsweise des A/D-Wandlers in diesem Beispiel ist ähnlich zu dem gemäß der zuvor beschriebenen 3b, außer dass das Rampensignal v_ramp(t) das Signal v_adc(t) bei der Flanke 324 übersteigt, noch bevor das Rampensignal v_ramp(t) das Referenzsignal V_ref bei der Flanke 326 übersteigt. Entsprechend nimmt das Signal x des aktiven Komparators 206 (2a) einen High-Pegel vor dem Signal y an. In diesem Fall bleibt das Signal sign auf einem Low-Pegel, anstatt wie in 3a einen High-Pegel anzunehmen. Das Ausgangssignal e[n] ist daher 10 im Zweierkomplement-Format. Bei alternativen Ausführungsbeispielen der vorliegenden Erfindung können die Vorzeichen der Signale unterschiedlich sein.
4 veranschaulicht ein Ausführungsbeispiel eines A/D-Wandlers 400 mit einer Flankensteilheitskalibrierungsschaltung. Eine Eingangsspannung v_buck(t) repräsentiert in dem Beispiel eine Ausgangsspannung eines Tiefsetz-Schaltwandlers. Bei Ausführungsbeispielen, bei denen v_buck(t) eine hohe Gleichspannung ist, wird v_buck(t) beispielsweise unter Verwendung eines Spannungsteilers mit Widerständen R1 und R2 auf eine niedrigere Spannung heruntergeteilt. Die Ausgangsspannung v_div(t) des Spannungsteilers ist v_buck(t)·R2/(R1 + R2) und liegt insbesondere innerhalb des zulässigen Spannungsbereichs des Schalters 436 und eines aktiven Komparators 206. Bei Aus führungsbeispielen der vorliegenden Erfindung kann ein kleiner Filterkondensator zwischen den Ausgang des Spannungsteilers und Masse geschaltet sein.
Bei einem Ausführungsbeispiel umfasst der Rampengenerator 450 einen Integrationskondensator C, einen Schalttransistor M_S, eine variable Stromquelle 432, und einen Strom-Digital-zu-Analog-Wandler (Strom-DAC) 434. Das Signal clk wird durch den Inverter 431 logisch invertiert und ist dem Gate des Schalttransistors M_S zugeführt. Wenn das Signal clk daher einen Low-Pegel annimmt, entlädt der Schalttransistor M_S den Kondensator C nach Masse. Wenn clk einen High-Pegel annimmt, schaltet der Schalttransistor M_S ab, und der durch die variable Stromquelle 432 erzeugte Strom I_ramp lädt den Kondensator C, um eine positive Spannungsrampe zu erzeugen. Das Drain des Schalttransistors M_S ist an einen Puffer 430 gekoppelt, um die Rampenspannung v_ramp(t) zu erzeugen. Der Puffer 430 ist beispielsweise als Sourcefolger unter Verwendung eines PMOS-Transistors (nicht dargestellt) implementiert. Ein durch den Sourcefolger erzeugter Gleichspannungs-Offset kann dazu verwendet werden, um den Sprung 310 (vgl. 3a) zu erzeugen.
Der Strom-DAC 434, der durch die Flankensteilheitskalibrierungslogik 440 über das Steuer-Datenwort f[p] gesteuert ist, erzeugt einen Referenzstrom für die variable Stromquelle 432. Der Strom-DAC 434 ist beispielsweise ein Wandler mit 6–8 Bit. Die Kapazität des Kondensators C beträgt beispielsweise zwischen etwa 1pF und etwa 5pF, und der Strom I_ramp liegt beispielsweise zwischen 5 μA und etwa 100 μA. Bei alternativen Ausführungsbeispielen der vorliegenden Erfindung können andere Auflösungen, Kapazitäten und andere Ströme für den DAC 434, den Kondensator C und den Strom I_ramp verwendet werden.
Der Schalter 436 wählt gesteuert durch die Flankensteilheitskalibrierungslogik 440 zwischen v_div(t) und dem Ausgangssignal des durch Widerstände R3 und R4 gebildeten Spannungsteilers, der die Spannung V_ref auf eine Spannung herunterteilt, die ei ne Grenze für den gewünschten Quantisierungsbereich repräsentiert. Bei einem Ausführungsbeispiel entspricht diese Quantisierungsbereichsgrenze beispielsweise zwischen etwa V_ref – 10% und etwa V_ref – 20% (ein Wert von V_ref – 20% ist in Figur dargestellt). Bei alternativen Ausführungsbeispielen der vorliegenden Erfindung kann der Quantisierungsbereich jedoch unterschiedlich sein und/oder die Referenzspannung kann auf andere Weise erzeugt werden, beispielsweise durch Verwendung einer aktiven Schaltung.
In dem Ausführungsbeispiel gemäß 4 umfasst die Verzögerungsleitung 416 Verzögerungselemente 418, 420, 422 und 424. Zur Vereinfachung der Darstellung sind in 4 lediglich vier Verzögerungselemente dargestellt. Die Verzögerungsleitung 416 umfasst beispielsweise insgesamt p Elemente, wobei p = 2^n-1 für einen n-Bit-Wandler gilt. Die Verzögerungselemente besitzen einen einstellbaren Verzögerungswert, der durch das Signal T_convadjust eingestellt ist.
Die Flankenkalibrierungslogik 440 stellt die Flanke von v_ramp(t) iterativ ein durch Steuern des DAC 434, der den Strom I_ramp einstellt, und führt Wandlungen durch, bis ein Zielwert für e[n] erreicht ist. Der erste Schritt in dem Kalibrierungsprozess ist das Weiterleiten der Quantisierungsgrenzspannung V_ref – 20% über den Schalter 436 gesteuert durch die Flankensteilheitskalibrierungslogik 440. Als nächstes wird ein anfänglicher Strom-DAC-Wert f[p] in den DAC 434 geschrieben, eine Wandlung wird durchgeführt, und ein Ausgangssignal e[n] wird durch Vergleich mit einem Zielwert ausgewertet. Bei Ausführungsbeispielen der vorliegenden Erfindung ist der Ziel-Ausgangswert für e[n] für einen n-Bit-A/D-Wandler beispielsweise 2^n-1 – 2. Bei einem 6-bit-A/D-Wandler ist der Ziel-Ausgangswert für e[n] beispielsweise 30, dies entspricht einem Wert, der um den Wert eines LSB (Least Significant Bit) geringer ist als der volle Ausgangswertbereich. Bei alternativen Ausführungsbeispielen der vorliegenden Erfindung können andere Zielwerte verwendet werden.
Wenn der Wert von e[n] geringer ist als der Zielwert, wird die Flankensteilheit von v_ramp(t) verringert. Wenn andererseits der Wert für e[n] größer ist als der Zielwert, wird die Flankensteilheit von v_ramp(t) erhöht. Der Zyklus von Messung und Einstellung wird wiederholt, bis e[n] seinen Zielwert erreicht.
Die 5a–5c veranschaulichen Signalverläufe zur Erläuterung eines Beispiels eines Bereichskalibrierungszyklus für einen 6-bit-A/D-Wandler und für einen Zielwert von 30 für e[n]. 5a veranschaulicht den Fall, bei dem die Flankensteilheit v_ramp(t) zu hoch ist und e[n] den Wert 27 annimmt. Wenn e[n] geringer ist als der Zielwert, verringert die Flankensteilheitskalibrierungslogik 440 (4) die Flankensteilheit von v_ramp(t) durch Ausgeben eines neuen Wertes für f[p], der den Strom I_ramp über den Strom-DAC 434 verringert. Eine weitere A/D-Wandlung wird dann durchgeführt. 5b veranschaulicht beispielsweise einen Fall, bei dem die Flankensteilheit von v_ramp(t) geringer ist als die Flankensteilheit von v_ramp(t) in 5a. Hier nimmt e[n] allerdings einen Wert von 32 an, der größer ist als der Zielwert von 30, wodurch angezeigt wird, dass die Flankensteilheit von v_ramp(t) zu gering ist. Wenn e[n] zu hoch ist, vergrößert die Flankensteilheitskalibrierungslogik 440 (4) die Flankensteilheit von v_ramp(t) durch Ausgeben eines neuen Wertes für f[p], der den Strom I_ramp über den Strom-DAC 434 verringert, und führt dann eine weitere A/D-Wandlung durch.
Der Signalverlauf gemäß 5c, der typisch ist für einen letzten Kalibrierungs-Messzyklus bei Ausführungsbeispielen der vorliegenden Erfindung, veranschaulicht einen Fall, bei dem die Flankensteilheit von v_ramp(t) innerhalb eines Bereichs liegt, der zu dem Zielwert von 30 für e[n] führt. Hier wird der frühere Wert von f[p], der in den Strom-DAC 434 (4) geschrieben ist, für nachfolgende Wandlungen beibehalten. Sobald der Zielwert erreicht ist, verlässt die Kalibrierungslo gik 440 den Kalibrierungsmodus durch Ausgeben des Spannungssignals v_div(t) als Signal v_adc(t) über den Schalter 436.
Bei Ausführungsbeispielen der vorliegenden Erfindung wird während des Betriebs durch Koppeln des Ausgangs des Spannungsteilers R3, R4 (4) über den Schalter 436 (4) und Durchführen eines Wandlungszyklus festgestellt, ob sich der A/D-Wandler im Kalibrierungsmodus befindet oder nicht. Ein Verifizieren der Kalibrierung des A/D-Wandlers auf diese Weise kann auch innerhalb des Systems als eingebauter Selbsttest verwendet werden. Wenn beispielsweise ein Kalibrierungszyklus nicht korrekt erfolgt, würden die resultierenden Werte von f[p] und/oder e[n] in Sättigung gehen.
Bei einem Ausführungsbeispiel der Erfindung verwendet die Kalibrierungslogik 440 ein Verfahren mit sukzessiver Approximation, um den korrekten Wert für f[p] während des Kalibrierungszyklus einzustellen. Der Anfangswert für f[p] kann beispielsweise bei 1/2 des Skalenbereichs liegen. Wenn die Steigung zu gering ist, ist der nächste Wert für f[p] 3/4 des Skalenbereiches; wenn die Steigung zu groß ist, dann ist der nächste Wert für f[p] 1/4 des Skalenbereiches. Wenn beispielsweise f[p] von 1/4 immer noch zu einer zu großen Steigung führt, wäre der nächste Wert für f[p] 1/8 des Skalenbereiches. Dieser Algorithmus wird Bit für Bit weitergeführt, bis die volle Auflösung von f[p] erreicht ist. Das Verfahren mit sukzessiver Approximation eignet sich beispielsweise zum Erhalten eines anfänglichen Kalibrierungswertes, wenn der A/D-Wandler noch nicht zuvor kalibriert wurde.
Bei anderen Ausführungsbeispielen der vorliegenden Erfindung kann eine inkrementelle Technik verwendet werden. Wenn beispielsweise ein Wert von f[p] zu einer Flankensteilheit von v_ramp(t) führt, die zu gering ist, wird f[p] um ein LSB inkrementiert. Bei anderen Ausführungsbeispielen der Erfindung, die ein inkrementelles Verfahren verwenden, kann f[p] mit einem vorangehenden Kalibrierungswert initialisiert werden.
Durch Initialisieren von f[p] mit einem vorangehenden Kalibrierungswert kann eine Kalibrierung nach einer geringen Anzahl von Zyklen – wenn nur eine geringe Drift vorhanden ist – erhalten und/oder verifiziert werden. Bei anderen Ausführungsbeispielen kann ein Verfahren mit sukzessiver Approximation für den anfänglichen Kalibrierungszyklus verwendet werden, und die inkrementelle Technik kann in allen nachfolgenden Zyklen verwendet werden. Bei alternativen Ausführungsbeispielen der vorliegenden Erfindung können andere lineare oder nicht-lineare Kalibrierungsverfahren verwendet werden.
Die 6a–6d sind schematische Darstellungen, die Ausführungsbeispiele von Verzögerungselementen mit einstellbaren Verzögerungszeiten veranschaulichen. Diese Verzögerungselemente können für die in 4 dargestellten Verzögerungselemente 418, 420, 422 und 424 verwendet werden. Bei Ausführungsbeispielen der vorliegenden Erfindung besitzen diese Verzögerungselemente jeweils im Wesentlichen dieselbe Verzögerungszeit. Bei anderen Ausführungsbeispielen der vorliegenden Erfindung können allerdings unterschiedliche Verzögerungszeiten verwendet werden, um eine Nicht-Linearität in der Übertragungskennlinie des A/D-Wandlers zu erhalten. Diese Nicht-Linearität kann dazu verwendet werden, die dynamische Antwort der geschlossenen Regelschleife zu verbessern, wenn der A/D-Wandler in Schaltnetzteilwandler-Anwendungen eingesetzt wird. Außerdem kann bei einigen Ausführungsbeispielen die Verzögerung des ersten Elements unterschiedlich zu den Verzögerungen der anderen Verzögerungselemente gewählt werden, um die Größe des ”Zero Error Bin” einzustellen, was dem Fall entspricht, wenn v_adc(t) annähernd gleich v_ref ist. Bei Einstellen der Größe des ”Zero Error Bin” (d. h. durch Vergrößern des ”Zero Error Bin”) können unerwünschte Effekte, wie zum Beispiel sub-harmonische Zyklusschwingungen reduziert oder verhindert werden.
Das Verzögerungselement 600 gemäß 6a umfasst einen Inverter mit einem PMOS-Transistor M₂ und einem MOS-Transistor M₃, die in Reihe zu einem NMOS-Stromquellentransistor M₄ geschaltet sind. Alternativ kann der Stromquellentransistor M₄ durch einen PMOS-Transistor realisiert sein, der in Reihe zu dem Source des PMOS-Transistors M₂ geschaltet ist. Das Gate des Transistors M₄ am Knoten dly ist gesteuert durch einen als Diode verschalteten Stromspiegeltransistor M₁, der durch einen Strom I_dly angesteuert ist. Im Wesentlichen bildet die Kombination der Transistoren M₂, M₃ und M₄ einen strombegrenzten Inverter, dessen Verzögerung durch I_dly gesteuert ist. Die Verzögerung ist umgekehrt proportional zu I_dly. Das Eingangssignal des Verzögerungselements 600 ist dem Eingang des strombegrenzten Inverters zugeführt. Das Ausgangssignal des strombegrenzten Inverters ist einem RS-Latch (RS-Flipflop) 602 über ein ODER-Gatter 606 zugeführt. Das RS-Latch 602 besitzt invertierende Eingänge (active low inputs), und dem ODER-Gatter 606 sind das Signal stop und das Ausgangsignal des strombegrenzten Inverters als Eingangssignale zugeführt. Bei bevorzugten Ausführungsbeispielen der vorliegenden Erfindung wird ein RS-Latch für jede Verzögerungszelle verwendet. Alternativ können andere Latch-Strukturen anstelle des RS-Latches verwendet werden, wie zum Beispiel herkömmliche Latch-Strukturen. Bei Wandlern mit hohen Anforderungen an deren Auflösung, beispielsweise größer als 8 Bit, kann Siliziumfläche gespart werden, wenn ein dynamisches Latch verwendet wird. Die parasitäre Kapazität eines internen Knotens innerhalb des Verzögerungselements kann beispielsweise dazu verwendet werden, den Zustand des Verzögerungselements zu speichern.
Wenn das Signal stop einen Low-Pegel annimmt, wenn das Eingangssignal in einen High-Pegel annimmt, wird der Setz-Eingang SN des RS-Latch 602 auf einen Low-Pegel gezogen, wodurch das RS-Latch 602 gesetzt wird und das Signal out einen High-Pegel annimmt. Wenn allerdings das Signal stop einen High-Pegel annimmt, bleibt das Ausgangssignal des ODER-Gatters 606 allerdings auf einem High-Pegel und das RS-Latch 602 kann nicht gesetzt werden. Wenn das RS-Latch 602 gesetzt wurde, bevor das Signal stop einen High-Pegel annimmt, dann behält das RS-Latch 602 seinen Zustand. Das Signal resetb ist ein bei einem Low-Pegel aktives Signal (actic low signal), das zum Rücksetzen des RS-Latch 602 vor jeder A/D-Wandlung dient. Während einer Wandlung werden die Latches in jedem Verzögerungselement aufeinanderfolgend während einer Wandlung gesetzt, wenn sich der Impuls durch die Verzögerungsleitung fortpflanzt.
6b veranschaulicht ein anderes Ausführungsbeispiel eines Verzögerungselements 620, das eine im Vergleich zu dem in 6a dargestellten Ausführungsbeispiel eine verbesserte Störunterdrückung (Power Supply Rejection). aufweist. Die PMOS-Tranistoren M₁₀, M₁₂ und M₁₃ funktionieren als Stromspiegeltransistoren und sind daher vorzugsweise als langkanalige Bauelemente (long channel devices) ausgebildet. Die Stromspiegeltransistoren M₁₂ und M₁₃ bilden aktive Lasten für die Eingangstransistoren M17 bzw. M₁₆. Der Transistor M₁₉ verhindert, dass das RS-Latch 602 gesetzt wird, wenn das Signal stop einen High-Pegel annimmt.
Während des Betriebs, wenn das Eingangssignal einen High-Pegel annimmt, nimmt das Ausgangssignal des Inverters 640 einen Low-Pegel an, und schaltet dadurch den NMOS-Transistor M₁₇ ab, indem es dessen Gate auf einen Low-Pegel zieht. Die Spannung am Knoten vl nimmt mit einer Geschwindigkeit einen High-Pegel an, die durch den auf den Transistor M₁₂ gespiegelten Strom I_dly bestimmt ist. Die Anstiegsgeschwindigkeit an dem Gate des Transistors M₁₆ ist im Wesentlichen unabhängig von der Versorgungsspannung. Wenn die Spannung am Knoten vl ansteigt, schaltet der NMOS-Transistor M₁₆ ein, wenn sich der NMOS-Transistor ebenfalls in einem Ein-Zustand befindet (wenn das Signal stop einen Low-Pegel annimmt). Da der zweite strombegrenzte Inverter mit den Transistoren M₁₃, M₁₆ und M₁₉ auf Masse bezogen ist, besitzt der zweite strombegrenzte Inverter einen logischen Schwellenwert, der ebenfalls unabhän gig ist von der Versorgungsspannung. Das Latch 602 wird gesetzt, wenn der Knoten v2 gegen Masse entladen wird.
6c veranschaulicht ein Verzögerungselement 640, das ein modifiziertes Ausführungsbeispiel des Verzögerungselements 620 von 6b ist. Das Verzögerungselement 640 umfasst weiterhin Transistoren M₁₄, M₁₅ und M₁₈, die verhindern, dass ein Ruhe-Gleichstrom durch beide strombegrenzten Inverter während des Betriebs fließt. Wenn in der Schaltung gemäß 6b beispielsweise der Transistor M₁₇ eingeschaltet ist, fließt ein Gleichstrom durch die Transistoren M₁₂ und M₁₇. In der Schaltung gemäß 6c verhindert allerdings der NMOS-Transistor M₁₈ einen Stromfluss durch die Transistoren M₁₂ und M₁₇, wenn das Signal resetb einen Low-Pegel annimmt. Der PMOS-Transistor M₁₄, dessen Gate an den Ausgang des SR-Latches 602 gekoppelt ist, verhindert andererseits das Fließen eines Gleichstromes durch die Transistoren M₁₃, M₁₆ und M₁₉, wenn sich das Gate des Transistors M16 auf einem High-Pegel befindet (was der Fall ist, nachdem das RS-Latch 602 gesetzt wurde). Der PMOS-Transistor M₁₅ setzt den Knoten v2 vorab auf den Wert der Versorgungsspannung, wenn das Signal resetb vor einer Wandlung einen Low-Pegel annimmt. Das vorherige Setzen des Knotens v2 auf die Versorgungsspannung verhindert, dass das RS-Latch 602 bei Beginn eines Wandlungszyklus vorzeitig gesetzt wird.
Indem sie einen Gleichstrom verhindern, ermöglicht das Hinzufügen der Transistoren M₁₄, M₁₅ und M₁₈ zu dem Verzögerungselement 640 die Verwendung des A/D-Wandlers in Anendungen mit sehr geringer Leistungsaufnahme, wie zum Beispiel Mobiltelefonen oder anderen tragbaren batteriebetriebenen Vorrichtungen.
6d veranschaulicht ein Ausführungsbeispiel eines Verzögerungselements 660, das eine dynamische Logik aufweist. Das Verzögerungselement 660 umfasst einen strombegrenzten Inverter mit einem PMOS-Transistor M₂₁ und NMOS-Transistoren M₂₂, M₂₃ und M₂₄, der durch einen als Kondensator verwendeten Transistor M₂₆ belastet ist. Bei alternativen Ausführungsbeispielen der vorliegenden Erfindung können anstelle eines MOS-Transistors andere Kondensatorstrukturen verwendet werden, wie zum Beispiel ein MOS-Gatoxid-Kondensator oder ein Metallkondensator. Wenn sich das Signal resetb vor einer Wandlung auf einem Low-Pegel befindet, wird der Knoten s über den PMOS-Transistor M₂₅ auf VDD vorgeladen. Wenn der Knoten in auf einen High-Pegel wechselt, wird die Kapazität am Gate des Transistors M₂₆ über den Inverter entladen. Die Geschwindigkeit, mit der das Gate des Transistors M₂₆ entladen wird, ist bestimmt durch den Strom I_dly, der an den Transistor M₂₄ über den Transistor M₂₀ gespiegelt ist. Wenn das Signal stop einen High-Pegel annimmt, wird der Transistor M23 abgeschaltet, was verhindert, dass der Knoten s entladen wird. Der Knoten s ist gegenüber dem Knoten out über den Inverter 662 gepuffert. Es ist ersichtlich, dass das Verzögerungselement 660 sowohl als programmierbares Verzögerungselement als auch als dynamisches Latch wirkt, welches den Zustand des Verzögerungselements speichert, nachdem das Signal stop ausgegeben wurde. Bei alternativen Ausführungsbeispielen der vorliegenden Erfindung können andere dynamische Verzögerungselementarchitekturen verwendet werden, wie zum Beispiel Architekturen, die hohe Störsignalunterdrückungsverhältnisse (Power Supply Rejection Ratios (PSRR)) besitzen.
Die 7a–7b veranschaulichen Ausführungsbeispiele der vorliegenden Erfindung, die eine Kalibrierung der Verzögerungsleitung ermöglichen.
7a veranschaulicht ein Ausführungsbeispiel eines A/D-Wandlers 700, der eine Delay-Locked-Loop (DLL) 702 besitzt, um die Gesamtverzögerung der Verzögerungsleitung 416 zu kalibrieren. Die Verzögerungskalibrierung beginnt zunächst durch Schließen des Schalter S₁, was das Eingangssignal v_adc(t) des A/D-Wandlers 700 auf 0 V setzt. Das Setzen des Eingangssignals vadc(t) auf Masse stellt eine maximale Verzöge rung zwischen den steigenden Flanken der Signale start und stop sicher, und ermöglicht so, dass ein Impuls die gesamte Verzögerungsleitung 416 durchläuft, wenn eine Wandlung durch das Signal clk gestartet wird. Das Ausgangssignal der letzten Verzögerungszelle der Verzögerungsleitung 16 wird nach einer Verzögerung von Δt_dl nach einer steigenden Flanke des Taktsignals clk ansteigen. Die Delay-Locked-Loop (DLL) 702 wird dazu verwendet, die Verzögerung Δt_dl auf einen Referenzwert Δt einzustellen (zu verriegeln). Die Referenzverzögerung wird durch ein Verzögerungstaktsignal clk_cal zur Verfügung gestellt. Das Signal clk_cal ist gegenüber Δt um eine ganzzahlige Anzahl von Zyklen des Oszillatortakts innerhalb des digitalen Kerns verzögert. Bei bevorzugten Ausführungsbeispielen stellt die DLL 702 den Strom in den Verzögerungszellen 418, 420, 422 und 424 ein. Die DLL 702 umfasst einen Phasendetektor 706, eine Ladungspumpe 708, ein Schleifenfilter 710 und einen Spannungs-zu-Strom-(V/I)-Wandler 712. Wie in dem Zeitablaufdiagramm 720 dargestellt ist, ist die DLL 702 dazu ausgebildet, die steigenden Flanken des Signals clk_cal und des Signals dly_out zu synchronisieren. Bei bevorzugten Ausführungsbeispielen der vorliegenden Erfindung ist die DLL 702 unter Verwendung einer Analogschaltung unter Verwendung herkömmlicher Schaltungsentwurfstechniken implementiert.
7b zeigt ein Ausführungsbeispiel der vorliegenden Erfindung, das eine digitale DLL 752 zum Kalibrieren der Gesamtverzögerung der Verzögerungsleitung 416 verwendet. Die digitale DLL 752 umfasst einen Phasendetektor 754, einen Zähler 756, und einen stromgesteuerten Digital-zu-Analog-Wandler (iDAC) 758. In modernen CMOS-Prozessen mit Strukturbreiten unterhalb von 1 μm kann es kostengünstiger sein, die digitale DLL unter Verwendung einer Digitallogik zu implementieren. In einer digitalen DLL 752 ist das Schleifenfilter 710 (7a) durch einen Zähler ersetzt, und der V/I-Converter 712 (7a) ist durch den iDAC 758 ersetzt. Eine digitale Implementierung verbraucht außerdem weniger Leistung und weniger Siliziumfläche als eine äquivalente analoge Implementierung.
Bei Ausführungsbeispielen der vorliegenden Erfindung, die für niederfrequente Anwendungen geeignet sind, wie zum Beispiel eigenständige DC-DC-Wandler, die bei einer Schaltfrequenz unterhalb von 500 kHz arbeiten kann es unnötig sein, die Verzögerung der Verzögerungszellen aktiv zu kalibrieren, da die zuvor erläuterte Flankenkalibrierung automatisch kleine Verzögerungsschwankungen kompensieren kann, wie zum Beispiel Verzögerungsschwankungen durch Schwankungen im Herstellungsprozess, der Temperatur und der Versorgungsspannung. Bei Ausführungsbeispielen für Anwendungen, bei denen die Wandlungszeit kritisch ist, kann eine Verzögerungskalibrierung dazu verwendet werden, eine maximale Wandlungszeit zu garantieren.
8 veranschaulicht ein Ausführungsbeispiel für den Ablauf eines Wandlungs- und Kalibrierungszyklus eines Ausführungsbeispiels eines A/D-Wandlers mit drei gemultiplexten Eingängen. Signale PWM_SMPS1, PWM_SMPS2 und PWM_SMPS3 repräsentieren Ausgangssignale des Pulsweitenmodulators, der drei unabhängig geregelte Schaltnetzteile SMPS1, SMPS2 und SMPS3 ansteuert. Diese Schaltwandler können jeweils unterschiedliche Typs sein (d. h. eine Kombination von Hochsetzwandlern, Hochsetz-Tiefsetzwandlern, Tiefsetzwandlern, etc.). Die Kästchen auf der ADC-Abtastachse (ADC = Analog-zu-Digital-Wandlung) zeigen die für jede der drei Leistungsversorgungen benötigte Wandlungszeit an. Bei bevorzugten Ausführungsbeispielen der vorliegenden Erfindung beträgt die jedem Wandlungszyklus zugewiesene Zeit zwischen 5% und 25% der Schaltperiode T = 1/fs, wobei fs die Schaltfrequenz ist.
Es ist ersichtlich, dass das Ausgangssignal jeder Leistungsversorgung vor der steigenden Flanke des jeweiligen PWM-Signals gewandelt wird, um zu verhindern, dass Spannungsschwankungen und Einschwingvorgänge an den Ausgängen der jeweiligen Leistungsversorgungen die Genauigkeit der Spannungsmessung beeinflussen. Nach jeder Wandlung wird ein neuer Duty-Cycle für jede Leistungsversorgung berechnet, wie dies durch die Kästchen auf der Duty-Cycle-Berechnungsachse veranschaulicht ist. In dem dargestellten Beispiel wird eine Kalibrierung des A/D-Wandlers jeweils nach sechs ADC-Abtastzyklen durchgeführt. Bei bevorzugten Ausführungsbeispielen wird der Kalibrierungszyklus alternativ für Flankensteilheits- und Verzögerungskalibrierungen verwendet, wobei beispielsweise im Verhältnis 8 Verzögerungskalibrierungen pro Flankenkalibrierung durchgeführt werden. Aufgrund der Eigenschaft der Verzögerungskalibrierungs-DLL wird das Verzögerungssteuersignal vorzugsweise häufiger aufgefrischt als das Flankenkalibrierungssignal, nämlich aufgrund von Leckverlusten und Ladungseinkopplungen. Bei Ausführungsbeispielen der vorliegenden Erfindung wird beispielsweise die Leistungsversorgung mit der geringsten Regelungsbandbreite dazu verwendet, um Messzyklen durch Kalibrierungszyklen zu ersetzen. Bei anderen Ausführungsbeispielen der vorliegenden Erfindung verwendet eine größere Anzahl oder eine kleinere Anzahl von Leistungsversorgungssystemen denselben A/D-Wandler. Darüber hinaus können andere Kalibrierungsabläufe verwendet werden, nämlich abhängig von den Anforderungen der jeweiligen Anwendung.

Claims

Analog-zu-Digital-(A/D)-Wandler, der aufweist: einen Rampensignalgenerator (232), der einen Rampensignalausgang und einen Takteingang aufweist; eine Verzögerungsleitung (216), die mehrere Verzögerungselementen (218, 220, 222, 224) aufweist; eine Verzögerungsleitungssteuerung (210), die dazu ausgebildet ist, die Verzögerungsleitung zu aktivieren und zu veranlassen, dass ein Signal die Verzögerungsleitung durchläuft, wenn ein Rampensignal (v_ramp(t)) am Rampensignalausgang zunächst ein erstes von einem A/D-Eingangssignal (v_adc(t)) an einem A/D-Eingang und von einem Referenzsignal (V_ref) an einem Referenzsignaleingang schneidet; und die Verzögerungsleitung (210) zu deaktivieren und ein Ausgangssignal der Verzögerungsleitung (210) abzutasten, wenn das Rampensignal (v_ramp(t)) ein zweites von dem A/D-Eingangssignal (v_adc(t)) und von dem Referenzsignal (V_ref) schneidet; und ein Flankensteilheitskalibrierungsmodul (230), das an den Rampengenerator (232) gekoppelt ist, wobei das Kalibrierungsmodul (230) dazu ausgebildet ist, die Flankensteilheit des Signals am Rampensignalausgang einzustellen.
A/D-Wandler nach Anspruch 1, bei dem die Verzögerungsleitung (216) eine einstellbare Verzögerungszeit besitzt.
A/D-Wandler nach Anspruch 2, der weiterhin ein Verzögerungskalibrierungsmodul (702) aufweist, wobei das Verzögerungskalibrierungsmodul dazu ausgebildet ist, die einstellba re Verzögerungszeit auf in etwa eine vorgegebene Verzögerungszeit einzustellen.
Der A/D-Wandler nach Anspruch 3, bei dem das Verzögerungskalibrierungsmodul eine analoge oder eine digitale DLL aufweist.
A/D-Wandler nach einem der vorangehenden Ansprüche, bei dem das Rampensignal eine Rampenspannung aufweist, und bei dem das Referenzsignal eine konstante Spannung aufweist.
A/D-Wandler nach einem der vorangehenden Ansprüche, der weiterhin einen Eingangs-Multiplexer aufweist (202), der dazu ausgebildet ist, jeweils eines aus einer Mehrzahl von Eingangssignalen (v_{adc_}1(t), v_{adc_}n(t)) an den A/D-Eingang zu koppeln.
A/D-Wandler nach einem der vorangehenden Ansprüche, bei dem: wenigstens eines der mehreren Verzögerungselemente ein dynamisches Latch aufweist; das dynamische Latch durch parasitäre Kapazitäten innerhalb des Verzögerungselements gebildet ist, wobei die parasitären Kapazitäten einen Zustand des Verzögerungselements speichern.
A/D-Wandler nach einem der vorangehenden Ansprüche, bei dem ein erstes der mehreren Verzögerungselemente, das an einem Anfang der Verzögerungsleitung (216) angeordnet ist, eine längere Verzögerung besitzt als andere der mehreren Verzögerungselemente.
A/D-Wandler nach einem der vorangehenden Ansprüche, bei dem wenigstens einige der mehreren Verzögerungselemente nicht-gleichförmige Verzögerungszeiten besitzen, so dass der A/D-Wandler eine nicht-gleichförmige Übertragungskennlinie besitzt.
A/D-Wandler nach einem der vorangehenden Ansprüche, der weiterhin aufweist: einen aktiven Komparator (206) mit einem ersten Eingang, der an den Rampensignalausgang gekoppelt ist, und einem zweiten Eingang, der an den A/D-Eingang gekoppelt ist; einen Referenzkomparator (208) mit einem ersten Eingang, der an den Rampensignalausgang gekoppelt ist, und einem zweiten Eingang, dem das Referenzsignal zugeführt ist; wobei die Verzögerungsleitungssteuerung (210) an einen Ausgang des Referenzkomparators und einen Ausgang des aktiven Komparators gekoppelt ist und dazu ausgebildet ist, ein Startsignal auszugeben, wenn der Ausgang des Referenzkomparators oder der Ausgang des aktiven Komparators aktiv ist, ein Stop-Signal auszugeben, wenn sowohl der Ausgang des Referenzkomparators als auch der Ausgang des aktiven Komparators aktiv ist, die Verzögerungsleitung zu aktivieren und zu veranlassen, dass ein Signal die Verzögerungsleitung durchläuft, wenn das Startsignal aktiv wird und das Stop-Signal inaktiv ist, und die Verzögerungsleitung zu deaktivieren und ein Ausgangszustandssignal der Verzögerungsleitung zu erzeugen, wenn das stop-Signal aktiv wird.
A/D-Wandler nach einem der vorangehenden Ansprüche, der außerdem einen Ausgangskodierer aufweist, dem das Ausgangszustandssignal der Verzögerungsleitung (216) zugeführt ist, wobei der Ausgangskodierer dazu ausgebildet ist, einen kodier ten Verzögerungsleitungszustand an einem Ausgang des Ausgangscodierers zu erzeugen.
A/D-Wandler nach Anspruch 11, der außerdem einen Vorzeichendetektor mit einem ersten Eingang, der an den Ausgang des aktiven Komparators (206) gekoppelt ist, und einem zweiten Eingang, der an den Ausgang des Referenzkomparators (208) gekoppelt ist aufweist, wobei der Vorzeichendetektor (226) dazu ausgebildet ist, einen ersten Ausgangszustand an einem Ausgang zu erzeugen, wenn der Referenzkomparator (208) vor dem aktiven Komparator (206) schaltet, und einen zweiten Ausgangzustand an dem Ausgang zu erzeugen, wenn der Referenzkomparator (208) nach dem aktiven Komparator (206) schaltet.
A/D-Wandler nach Anspruch 12, bei dem: der Ausgangskodierer (228) an den Ausgang des Vorzeichendetektors (226) gekoppelt ist; und der kodierte Verzögerungsleitungszustand eine Vorzeicheninformation basierend auf dem Ausgangssignal des Vorzeichendetektors umfasst.
A/D-Wandler nach Anspruch 14, bei dem der Ausgangskodierer (228) dazu ausgebildet ist, den Verzögerungsleitungszustand und die Vorzeicheninformation in einem binären Zweierkomplement-Format auszugeben.
A/D-Wandler nach einem der vorangehenden Ansprüche, bei dem das Flankenkalibrierungsmodul dazu ausgebildet ist, dem zweiten Eingang des aktiven Komparators ein konstantes Signal zuzuführen und iterativ die Flanke des Signals am Rampensignalausgang einzustellen, bis der A/D-Wandler einen vorgegebenen ausgangswert ausgibt, der zu dem konstanten Signal korrespondiert.
A/D-Wandler nach Anspruch 15, bei dem das konstante Signal ein Signal mit einem Wert von etwa 20% des Referenzsignals ist, und bei dem der vorgegebene Ausgangswert ein Wert ist, der sich um eine signifikante Ziffer von einem maximalen oder einem minimalen Ausgangswert unterscheidet.
A/D-Wandler nach einem der vorangehenden Ansprüche, bei dem wenigstens eines der mehreren Verzögerungselemente aufweist: ein Latch mit einem Ausgang; einen strombegrenzten Inverter, der an ein Verzögerungselement gekoppelt ist, wobei der strombegrenzte Inverter aufweist: eine einstellbare Stromquelle, und einen Ausgang, der dazu ausgebildet ist, den Zustand des Latches zu ändern, wenn der Ausgang aktiviert ist; und einen Stop-Eingang, der dazu ausgebildet ist, zu verhindern, dass sich der Zustand des Latches ändert.
A/D-Wandler nach einem der Ansprüche 1 bis 16, bei dem wenigstens eines mehreren Verzögerungselemente aufweist: einen ersten Schalter mit einem Steueranschluss, der an einen Verzögerungselementeingang gekoppelt ist, und einem Ausgangsanschluss, der durch eine erste Stromquelle belastet ist; einen zweiten Schalter mit einem Steueranschluss, der an einen Ausgangsanschluss des ersten Schalters gekoppelt ist, und mit einem Ausgangsanschluss, der durch eine zweite Stromquelle belastet ist; ein Latch mit einem Eingang, der an einen Ausgangsanschluss des zweiten Schalters gekoppelt ist, und mit einem Ausgang, der an einen Verzögerungselementausgang gekoppelt ist; und einen dritten Schalter, der in Reihe mit dem zweiten Schalter geschaltet ist, wobei der dritte Schalter einen an den Stop-Signaleingang gekoppelten Steueranschluss aufweist.
A/D-Wandler nach Anspruch 18, bei dem das Latch einen Rücksetzeingang aufweist, der an einen Rücksetzeingang eines Verzögerungselements gekoppelt ist.
A/D-Wandler nach einem der Ansprüche 1 bis 16, bei dem das wenigstens eine der mehreren Verzögerungselemente aufweist: einen vierten Schalter, der in Reihe zu der zweiten Stromquelle geschaltet ist, wobei der vierte Schalter einen Steueranschluss aufweist, der an den Ausgang des Latches gekoppelt ist, wobei der vierte Schalter dazu ausgebildet ist, die zweite Stromquelle zu deaktivieren, wenn der Ausgang des Latches aktiv ist; einen fünften Schalter mit einem Steueranschluss, der an den Rücksetzeingang des Latches gekoppelt ist, und mit einem Ausgangsanschluss, der an den Setz-Eingang des Latches gekoppelt ist, wobei der fünfte Schalter dazu ausgebildet ist, zu verhindern, dass das Latch gesetzt wird, wenn der Rücksetzeingang aktiv ist; und einen sechsten Schalter in Reihe zu dem ersten Schalter und mit einem Steuereingang, der an den Rücksetzeingang des Latches gekoppelt ist, wobei der sechste Schalter dazu ausgebildet ist, zu verhindern, dass ein am Verzögerungseingang anliegendes Signal das Verzögerungselement durchläuft.
Verfahren zum Durchführen einer A/D-Wandlung, das aufweist: Vergleichen eines Referenzsignals (V_ref) mit einem Rampensignal (v_ramp(t)); Vergleichen eines Eingangssignals (v_adc(t)) mit dem Rampensignal (v_ramp(t)); Bewirken dass ein Signal eine Verzögerungsleitung (216) durchläuft, wenn das Rampensignal (v_ramp(t)) ein erstes von dem Referenzsignal (V_ref) und dem Eingangssignal (v_adc(t)) schneidet; und Speichern eines Zustands der Verzögerungsleitung (216), wenn das Rampensignal (v_ramp(t)) ein zweites von dem Referenzsignal (V_ref) und dem Eingangssignal (v_adc(t)) schneidet, nachdem das Rampensignal (v_ramp(t)) das erste von dem Referenzsignal (V_ref) und dem Eingangsignal (v_ramp(t)) geschnitten hat.
Verfahren nach Anspruch 21, das weiterhin aufweist, den Zustand der Verzögerungsleitung nach Speichern des Zustands der Verzögerungsleitung in ein Ausgangsdatenwort zu wandeln.
Verfahren nach Anspruch 21, das weiterhin aufweist zu ermitteln, ob das Rampensignal das Referenzsignal schneidet, bevor das Rampensignal das Eingangssignal schneidet.
Verfahren nach Anspruch 23, das weiterhin aufweist; nach Speichern des Zustands der Verzögerungsleitung und nach Ermitteln, ob das Rampensignal das Referenzsignal schneidet bevor das Rampensignal das Eingangsignal schneidet, Wandeln des Zustands der Verzögerungsleitung in ein Ausgangsdatenwort, wobei das Ausgangsdatenwort basiert auf: dem Zustand der Verzögerungsleitung, und der Ermittlung, ob das Rampensignal das Referenzsignal schneidet, bevor das Rampensignal das Eingangssignal schneidet.
Verfahren nach Anspruch 24, bei dem das Wandeln das Erzeugen eines binären Vorzeichen-Betrags-Ausgangsdatenworts umfasst.
Verfahren nach Anspruch 21, das weiterhin aufweist: Kalibrieren eines Eingangsbereichs des A/D-Wandlers, wobei das Kalibrieren das Einstellen der Flanke des Rampensignals umfasst, wobei das Einstellen das Bestimmen einer nächsten Flanke des Rampensignals umfasst.
Verfahren nach Anspruch 26, bei dem das Bestimmen der nächsten Flanke das Anwenden eines Algorithmus mit sukzessiver Approximation umfasst.
Verfahren nach Anspruch 26, bei dem das Ermitteln der nächsten Flanke das Einstellen eines LSB eines Digital-zu-Anlog-Wandlers (DAC) zu einem Zeitpunkt umfasst, wobei der DAC dazu ausgebildet ist, die Flanke des Rampensignals zu steuern.
Verfahren nach Anspruch 26, bei dem das Kalibrieren aufweist: Koppeln eines Testsignals an den Eingang; Iteratives Durchführen von A/D-Wandlungen und Einstellen der Flanke bis ein vorgegebener Zustand der Verzögerungsleitung erhalten wird.
Verfahren nach einem der Ansprüche 21 bis 29, das weiterhin aufweist: Kalibrieren eines Eingangsbereichs des A/D-Wandlers, wobei das Kalibrieren das Einstellen einer Verzögerungszeit der Verzögerungsleitung unter Verwendung einer DLL umfasst.
Verfahren nach Anspruch 30, bei dem das Kalibrieren nach einer Anzahl von Wandlungszyklen durchgeführt wird.
Verzögerungselement, das aufweist; einen ersten Schalter mit einem Steueranschluss, der an einen Verzögerungselementeingang gekoppelt ist, und mit einem Ausgangsanschluss, der durch einer erste Stromquelle belastet ist; einen zweiten Schalter mit einem Steueranschluss, der an den Ausgangsanschluss des ersten Schalters gekoppelt ist, und mit einem Ausgangsanschluss, der durch eine zweite Stromquelle belastet ist; ein Latch mit einem Eingang, das an den Ausgangsanschluss des zweiten Schalters gekoppelt ist, und mit einem Ausgang, der an einen Verzögerungselementausgang gekoppelt ist; und einen dritten Schalter, der in Reihe zu dem zweiten Schalter geschaltet ist, wobei der dritte Schalter einen Steueranschluss aufweist, der an einen Stop-Signaleingang gekoppelt ist.
Verwendung eines A/D-Wandlers nach einem der Ansprüche 1 bis 20 in einem Leistungsversorgungssystem, das weiterhin aufweist: einen Leistungswandler mit einem Leistungseingang, einem Ausgang und einem Steueranschluss, wobei der Steueranschluss den Ausgang regelt; und ein Rückkopplungsnetzwerk, das zwischen den Ausgang und den Staueranschluss gekoppelt ist, wobei das Rückkopplungsnetzwerk den A/D-Wandler aufweist.