DE102009037651A1 - Flüssigkristalldisplay und Verfahren zum Ansteuern desselben - Google Patents

Flüssigkristalldisplay und Verfahren zum Ansteuern desselben Download PDF

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Abstract

Es sind ein Flüssigkristalldisplay und ein Verfahren zum Betreiben desselben offenbart. Das erfindungsgemäße Flüssigkristalldisplay umfasst: eine Timingsteuerung (TCON); N Sourcetreiber-ICs (SDIC#1 bis SDIC#8); N Paare von Datenbusleitungen, von denen jede die Timingsteuerung mit den N Sourcetreiber-ICs verbindet; eine Synchronisierprüfleitung, die den ersten Sourcetreiber-IC mit der Timingsteuerung verbindet und die N Sourcetreiber-ICs in Kaskadenschaltung miteinander verbindet; und eine Synchronisierprüfleitung zur Rückführung, die den letzten Sourcetreiber-IC mit der Timingsteuerung verbindet; wobei die Timingsteuerung so aufgebaut ist, dass sie Folgendes ausführt: serielles Übertragen eines Präambelsignals über jedes der N Paare von Datenbusleitungen an jeden der N Sourcetreiber-ICs; Übertragen eines Synchronisiersignals, das anzeigt, dass die Phase eines von jedem der N Sourcetreiber-ICs ausgegebenen internen Taktpulses mit dem ersten Sourcetreiber-IC synchronisiert ist, über die Synchronisierprüfleitung; serielles Übertragen mehrerer blinder Sourcesteuerungspakete, eines echten Sourcesteuerungspakets sowie eines letzten blinden Sourcesteuerungspakets an jeden der N Sourcetreiber-ICs über jedes der N Paare von Datenbusleitungen, wenn die Timingsteuerung ein Rückführsignal zum Synchronisiersignal über die Synchronisierprüfleitung zur Rückführung vom letzten Sourcetreiber-IC empfängt; und serielles Übertragen mindestens eines ...

Description

    • Priorität: Republic of Korea (KR) December 15, 2008 10-2008-0127453
  • Die Erfindung betrifft ein Flüssigkristalldisplay und ein Verfahren zum Ansteuern desselben.
  • Bei Aktiv-Matrix-Flüssigkristalldisplays werden bewegte Bilder mittels Dünnschichttransistoren (TFTs) als Schaltelemente angezeigt. Derartige Displays werden sowohl in Fernsehgeräten als auch in tragbaren Geräten, wie Bürogeräten und Computern, verwendet, da sie sehr leicht und flach sind. Deshalb ersetzen derartige Displays zunehmend die Kathodenstrahlröhren.
  • Ein Flüssigkristalldisplay verfügt über eine Anzahl von Sourcetreiber-ICs (IC = Integrierter Schaltkreis) zum Liefern einer Datenspannung an Datenleitungen einer Flüssigkristalldisplaytafel, eine Anzahl von Gatetreiber-ICs zum sequenziellen Liefern von Gatepulsen (d. h. Scanpulsen) an Gateleitungen der Tafel, sowie eine Timingsteuerung zum Steuern der Sourcetreiber-ICs und der Gatetreiber-ICs. Bei einem Flüssigkristalldisplay werden digitale Videodaten über eine Schnittstelle in die Timingsteuerung eingegeben.
  • Die Timingsteuerung liefert die digitalen Videodaten, ein Taktsignal zum Abtasten der digitalen Videodaten, ein Steuersignal zum Steuern des Betriebs der Sourcetreiber-ICs, sowie weitere Signale, über eine Schnittstelle, bspw. eine minimierte LVDS(Low-Voltage-Differential-Signal)-Schnittstelle an die Sourcetreiber-ICs. Die Sourcetreiber-ICs wandeln die seriellen digitalen Videodaten von der Timingsteuerung in Paralleldaten, wobei anschließend unter Verwendung einer Gammakompensationsspannung eine Wandlung der Paralleldaten in eine analoge Datenspannung erfolgt, die an die Datenleitungen geliefert wird.
  • Die Timingsteuerung liefert unter Verwendung einer Vorgehensweise mit vielen Ausgangssignalen, bei der das Taktsignal und die digitalen Videodaten gemeinsam an die Sourcetreiber-ICs angelegt werden, erforderliche Signale an die Sourcetreiber-ICs. Da die Sourcetreiber-ICs kaskadenmäßig miteinander verbunden sind, tasten sie die digitalen Videodaten sequenziell ab und geben dann gleichzeitig Datenspannungen an eine einzelne Zeile aus. Bei einem derartigen Datenübertragungsverfahren sind zwischen der Timingsteuerung und den Sourcetreiber-ICs viele Leitungen erforderlich, wie Datenübertragungsleitungen für R, G und B, Steuerleitungen zum Steuern der Ausgangssignale der Sourcetreiber-ICs und eines Betriebtimings eines Polarisationswechsels der Sourcetreiber-ICs, sowie Taktübertragungsleitungen. Da die minimierte LVDS-Schnittstelle die einzelnen digitalen Videodaten und das Taktsignal in Form eines Paars von Differenzsignalen, die außer Phase zueinander sind, überträgt, sind mindestens 14 Datenübertragungsleitungen zwischen der Timingsteuerung und den Sourcetreiber-ICs erforderlich, um gleichzeitig ungeradzahlige und geradzahlige Daten zu übertragen. Demgemäß sind auf einer zwischen der Timingsteuerung und den Sourcetreiber-ICs platzierten gedruckten Leiterplatte (PCB) viele Datenübertragungsleitungen auszubilden.
  • Der Erfindung liegt die Aufgabe zugrunde, ein Flüssigkristalldisplay und ein Verfahren zum Ansteuern desselben zu schaffen, bei denen für den Betrieb wenig Datenübertragungsleitungen zwischen der Timingsteuerung und den Sourcetreiber-ICs benötigt werden.
  • Die Aufgabe wird durch ein Flüssigkristalldisplay gelöst, umfassend: eine Timingsteuerung; N Sourcetreiber-ICs (IC = integrierter Schaltkreis), wobei N eine ganze Zahl vom Wert 2 oder größer ist; N Paaren von Datenbusleitungen, von denen jede die Timingsteuerung auf punktweise Art mit den N Sourcetreiber-ICs verbindet; einer Synchronisierprüfleitung, die den ersten Sour cetreiber-IC der N Sourcetreiber-ICs mit der Timingsteuerung verbindet und die N Sourcetreiber-ICs in Kaskadenschaltung miteinander verbindet; und einer Synchronisierprüfleitung zur Rückführung, die den letzten Sourcetreiber-IC der N Sourcetreiber-ICs mit der Timingsteuerung verbindet. Die Timingsteuerung ist dabei so aufgebaut, dass sie Folgendes ausführt: serielles Übertragen eines Präambelsignals, in dem mehrere Bits mit hohem Logikpegel und dann mehrere Bits mit niedrigem Logikpegel aufeinanderfolgend angeordnet sind, über jedes der N Paare von Datenbusleitungen an jeden der N Sourcetreiber-Ics; Übertragen eines Synchronisiersignals, das anzeigt, dass die Phase eines von jedem der N Sourcetreiber-Ics ausgegebenen internen Taktpulses mit dem ersten Sourcetreiber-IC synchronisiert ist, über die Synchronisierprüfleitung; serielles Übertragen mehrerer blinder Sourcesteuerungspakete (dummy source control packets), eines echten Sourcesteuerungspakets sowie eines letzten blinden Sourcesteuerungspakets in der genannten Reihenfolge an jeden der N Sourcetreiber-ICs über jedes der N Paare von Datenbusleitungen, wenn die Timingsteuerung ein Rückführsignal zum Synchronisiersignal über die Synchronisierprüfleitung zur Rückführung vom letzten Sourcetreiber-IC empfängt; und serielles Übertragen mindestens eines RGB-Datenpakets an jeden der N Sourcetreiber-ICs über jedes der N Paare von Datenbusleitungen.
  • Jeder der N Sourcetreiber-ICs synchronisiert auf das Präambelsignal hin den internen Taktpuls. Wenn die Phasen der von den N Sourcetreiber-ICs ausgegebenen internen Taktpulsen synchronisiert sind, überträgt der letzte Sourcetreiber-IC das Rückführungssignal zum Synchronisiersignal über die Synchronisierprüfleitung zur Rückführung an die Timingsteuerung. Jeder der N Sourcetreiber-ICs stellt auf den internen Taktpuls hin aus dem echten Sourcesteuerungspaket ein Polaritätssteuersignal und ein Sourceausgangssignal-Aktiviersignal wieder her.
  • Jeder der N Sourcetreiber-ICs stellt aus dem RGB-Datenpaket auf den internen Taktpuls hin RGB-Daten wieder her und er wandelt die wiederhergestellten RGB-Daten auf das Polaritätssteuersignal hin in eine positive oder negative Datenspannung, um eine positive oder negative Datenspannung auf das Sourceausgangssignal-Aktiviersignal hin an Datenleitungen einer Flüssigkristalldisplaytafel zu liefern.
  • Das RGB-Datenpaket enthält aufeinanderfolgend Taktsignalbits, erste RGB-Datenbits, interne Datenaktivier-Taktsignalbits sowie zweite RGB-Datenbits, und zwar in der genannten Reihenfolge.
  • Das echte Sourcesteuerungspaket enthält Information zum Polaritätssteuersignal sowie Information zum Sourceausgangssignal-Aktiviersignal.
  • Die blinden Sourcesteuerungspakete, das echte Sourcesteuerungspaket und das letzte blinde Sourcesteuerungspaket enthält jeweils erste und zweite Identifizierinformation. Ein Logikwert der ersten Identifizierinformation des echten Sourcesteuerungspakets unterscheidet sich vom Logikwert der ersten Identifizierinformation jedes der blinden Sourcesteuerungspakete und des letzten blinden Sourcesteuerungspakets. Ein Logikwert der zweiten Identifizierinformation des letzten blinden Sourcesteuerungspakets unterscheidet sich vom Logikwert der zweiten Identifizierinformation jedes der blinden Sourcesteuerungspakete und des echten Sourcesteuerungspakets.
  • Jeder der N Sourcetreiber-ICs klärt abhängig vom Logikwert der ersten Identifizierinformation, ob das echte Sourcesteuerungspaket eingegeben wird oder nicht. Jeder der N Sourcetreiber-ICs sagt abhängig vom Logikwert der zweiten Identifizierinformation die Eingabe eines RGB-Datenpakets vorher.
  • Die Information zum Sourceausgangssignal-Aktiviersignal enthält Information zum Anstiegs- oder zum Abfallzeitpunkt desselben.
  • Das echte Sourcesteuerungspaket enthält ein erstes echtes Sourcesteuerungspaket mit der Information zum Anstiegszeitpunkt des Sourceausgangssignal-Aktiviersignals sowie ein zweites echtes Sourcesteuerungspaket mit der Information zum Abfallzeitpunkt des Sourceausgangssignal-Aktiviersignals. Das erste und das zweite echte Sourcesteuerungspaket werden mit einem vorbestimmten Zeitintervall in jeden der N Sourcetreiber-IC eingegeben.
  • Wenn jeder der N Sourcetreiber-ICs die Information zum Anstiegszeitpunkt des Sourceausgangssignal-Aktiviersignals erkennt, erzeugt jeder derselben das Sourceausgangssignal-Aktiviersignal mit hohem Logikpegel. Wenn jeder der Sourcetreiber-ICs die Information zum Abfallzeitpunkt des Sourceausgangssignal-Aktiviersignals erkennt, invertiert jeder derselben den Logikpegel des Sourceausgangssignal-Aktiviersignals auf den niedrigen Logikpegel.
  • Eine Pulsbreite des Sourceausgangssignal-Aktiviersignals wird durch Multiplizieren der Länge entweder des Sourcesteuerungspakets oder des RGB-Datenpakets mit i bestimmt, wobei i eine natürliche Zahl ist, abhängig von einer Pulsbreiteninformation des Sourceausgangssignal-Aktiviersignals.
  • Wenn jeder der N Sourcetreiber-ICs die Information zum Polaritätssteuersignal erkennt, erzeugt jeder das Polaritätssteuersignal mit vorbestimmtem Logikpegel, und dann hält er den Logikpegel des Polaritätssteuersignals während i Horizontalperioden, wobei i eine natürliche Zahl ist, auf dem vorbestimmten Logikpegel. Jeder der N Sourcetreiber-ICs invertiert den Logikpegel des Polaritätssteuersignals alle i Horizontalperioden.
  • Durch die Erfindung ist ferner ein Verfahren zum Ansteuern eines Flüssigkristalldisplays mit einer Timingsteuerung und N Sourcetreiber-Ics geschaffen, wobei N eine ganze Zahl vom Wert 2 oder größer ist und wobei das Verfahren Folgendes beinhaltet: Erzeugen eines Präambelsignals durch die Timingsteuerung, in dem mehrere Bits mit hohem Logikpegel aufeinanderfolgend angeordnet sind und dann mehrere Bits mit niedrigem Logikpegel aufeinanderfolgend angeordnet sind; serielles Übertragen des Präambelsignals an jeden der N Sourcetreiber-ICs über jedes von N Paaren von Datenbusleitungen, die die Timingsteuerung auf punktweise Art mit den N Sourcetreiber-ICs verbinden; Erzeugen eines Synchronisiersignals durch die Timingsteuerung, das anzeigt, dass die Phase eines von jedem der N Sourcetreiber-ICs ausgegebenen internen Taktpulse synchronisiert ist; Übertragen des Synchronisiersignals an einen ersten Sourcetreiber-IC der N Sourcetreiber-ICs über eine Synchronisierprüfleitung, die den ersten Sourcetreiber-IC mit der Timingsteuerung verbindet und die N Sourcetreiber-ICs auf Kaskadenweise miteinander verbindet; Erzeugen eines Rückführsignals zum Synchronisiersignal durch den letzten Sourcetreiber-IC der N Sourcetreiber-ICs; Übertragen des Rückführsignals zum Synchronisiersignal über eine Synchronisierprüfleitung zur Rückführung, die den letzten Sourcetreiber-IC mit der Timingsteuerung verbindet, an diese; Erzeugen mehrerer blinder Sourcesteuerungspakete, eines echten Sourcesteuerungspakets sowie eines letzten blinden Sourcesteuerungspakets durch die Timingsteuerung; serielles Übertragen der blinden Sourcesteuerungspakete, des echten Sourcesteuerungspakets und des letzten blinden Sourcesteuerungspakets in der genannten Reihenfolge an jeden der N Sourcetreiber-ICs über jedes der N Paare von Datenbusleitungen; Erzeugen mindestens eines RGB-Datenpakets durch die Timingsteuerung; und serielles Übertragen des RGB-Datenpakets an jeden der N Sourcetreiber-ICs über jedes der N Paare von Datenbusleitungen.
  • Der weitere Anwendungsumfang der Erfindung wird durch die nachfolgende detaillierte Beschreibung ersichtlich. Es ist zu beachten, dass die detaillierte Beschreibung und spezielle Beispiele zwar bevorzugt Ausführungsformen der Erfindung angeben, wobei dies jedoch alleine der Veranschaulichung dient, da der Fachmann aus dieser detaillierten Beschreibung verschiedene Änderungen und Modifizierungen innerhalb des Grundgedankens und des Schutzumfangs der Erfindung erkennt.
  • Die beigefügten Zeichnungen, die enthalten sind, um für ein weiteres Verständnis der Erfindung zu sorgen, und die in diese Anmeldungsunterlagen eingeschlossen sind und einen Teil derselben bilden, veranschaulichen Ausführungsformen der Erfindung, und dienen gemeinsam mit der Beschreibung dazu, die Prinzipien der Erfindung zu erläutern. In den Zeichnungen ist Folgendes dargestellt.
  • 1 ist ein Blockdiagramm, das ein Flüssigkristalldisplay gemäß einer Ausführungsform der Erfindung zeigt;
  • 2 zeigt Leitungen zwischen einer Timingsteuerung und Sourcetreiber-ICs;
  • 3 und 4 sind Blockdiagramme, die eine Konfiguration eines Sourcetreiber-IC zeigen;
  • 5 ist ein Blockdiagramm, das die Konfiguration eines Gatetreiber-IC zeigt;
  • 6 ist ein Flussdiagramme zum schrittweisen Veranschaulichen eines Signalübertragungsprozesses zwischen einer Timingsteuerung und Sourcetreiber-ICs;
  • 7 ist ein Blockdiagramm, das eine Taktsignalabtrenn- und Datenabtasteinheit zeigt;
  • 8 zeigt ein Beispiel eines Pfads für serielle Kommunikationssteuerung sowie einen Chipidentifiziercode, der es Sourcetreiber-ICs ermöglicht, einen Debugvorgang auszuführen;
  • 9 ist ein Blockdiagramm, das eine PLL(Phase-Locked-Loop = phasengekoppelte Schleife)-Schaltung zeigt;
  • 10 ist ein Signalverlaufsdiagramm, das durch die Timingsteuerung erzeugte Signale einer Phase 1 zeigt;
  • 11 ist ein Signalverlaufsdiagramm, das durch die Timingsteuerung erzeugte Signale einer Phase 2 zeigt;
  • 12 und 13 sind Signalverlaufsdiagramme, die durch die Timingsteuerung erzeugte Signale einer Phase 3 zeigen;
  • 14 zeigt ein Beispiel einer Datenzuordnungstabelle für ein Sourcesteuerungspaket und ein RGB-Datenpaket.
  • 15 zeigt ein Beispiel einer Datenzuordnungstabelle für ein blindes Sourcesteuerungspaket, ein echtes Sourcesteuerungspaket und ein letztes, blindes Sourcesteuerungspaket;
  • 16 zeigt ein Beispiel einer Datenzuordnungstabelle für ein echtes Sourcesteuerungspaket;
  • 17 ist ein Signalverlaufsdiagramm, das ein durch Sourceausgangssignal-bezogene Steuerungsdaten gesteuertes Sourceausgangssignal-Aktiviersignal und ein durch Polaritäts-bezogene Steuerungsdaten gesteuertes Polaritätssteuersignal in einem echten Sourcesteuerungspaket der 16 zeigt;
  • 18A bis 18C zeigen die Pulsbreite eines Sourceausgangssignal-Aktiviersignals, das abhängig von Sourceausgangssignal-be zogenen Steuerungsdaten eines echten Sourcesteuerungspakets gesteuert wird;
  • 19 ist ein Signalverlaufsdiagramm, das das Ausgangssignal einer Taktsignalabtrenn- und Datenabtasteinheit 21 zeigt;
  • 20A bis 20D sind Schnittansichten zum Veranschaulichen einer Längenwandlung eines RGB-Datenpakets abhängig von Änderungen der Bitrate desselben;
  • 21 und 22 sind Signalverlaufsdiagramme, die Signale einer Phase 1 gemäß einer anderen Ausführungsform der Erfindung zeigen;
  • 23 zeigt eine zusätzliche Konfiguration eines Flüssigkristalldisplays gemäß Ausführungsformen der Erfindung für einen Testmodus.
  • Im Folgenden wird detailliert auf Ausführungsformen der Erfindung Bezug genommen, zu denen in den beigefügten Zeichnungen Beispiele dargestellt sind.
  • Wie aus 1 erkennbar, verfügt ein Flüssigkristalldisplay gemäß einer Ausführungsform der Erfindung über eine Flüssigkristalldisplaytafel 10, eine Timingsteuerung TCON, mehrere Sourcetreiber-ICs SDIC#1 bis SDIC#8 sowie mehrere Gatetreiber-ICs GDIC#1 bis GDIC#4.
  • Die Flüssigkristalldisplaytafel 10 verfügt über ein oberes Glassubstrat, ein unteres Glassubstrat und eine Flüssigkristallschicht zwischen diesen. Weiterhin verfügt sie über m × n Flüssigkristallzellen Clc, von denen jeweils eine an jeder Schnittstelle zwischen m Datenleitungen DL und n Gateleitungen GL in Matrixform angeordnet ist.
  • Auf dem unteren Glassubstrat der Flüssigkristalldisplaytafel 10 ist ein Pixelarray mit den Datenleitungen DL, den Gateleitungen GL, Dünnschichttransistoren (TFTs, einem Speicherkondensator Cst usw. ausgebildet. Jede der Flüssigkristallzellen Clc wird durch ein elektrisches Feld zwischen einer Pixelelektrode 1, die über eine TFT eine Datenspannung empfängt, und eine gemeinsame Elektrode 2, die eine gemeinsame Spannung Vcom empfängt, angesteuert. In jedem der TFTs ist eine Gateelektrode mit der Gateleitung GL verbunden, eine Sourceleitung ist mit der Datenleitung DL verbunden, und eine Drainelektrode ist mit der Pixelelektrode 1 der Flüssigkristallzelle Clc verbunden. Der TFT wird eingeschaltet, wenn über die Gateleitung GL ein Gatepuls angelegt wird, wodurch dieser eine über die Datenleitung DL empfangene positive oder negative analoge Videodatenspannung an die Pixelelektrode 1 der Flüssigkristallzelle Clc legt.
  • Auf dem oberen Glassubstrat der Flüssigkristalldisplaytafel 10 sind eine Schwarzmatrix, ein Farbfilter, die gemeinsame Elektrode 2 usw. ausgebildet.
  • Die gemeinsame Elektrode 2 ist auf eine Weise für vertikale elektrische Ansteuerung, bspw. einen verdrillt-nematischen (TN) Modus oder einen Modus mit vertikaler Ausrichtung (VA) auf dem oberen Glassubstrat ausgebildet. Bei Ansteuerung auf horizontale elektrische Weise, wie beim Modus mit Schaltvorgängen in der Ebene (IPS = In-Plane Switching) und dem FFS(Fringe Field Switching)-Modus sind die gemeinsame Elektrode 2 und die Pixelelektrode 1 auf dem unteren Glassubstrat ausgebildet.
  • Am oberen und unteren Glassubstrat der Flüssigkristalldisplaytafel 10 ist jeweils eine Polarisationsplatte angebracht. Weiterhin sind auf diesen Substraten Ausrichtungsschichten zum Einstellen eines Vorkippwinkels ausgebildet. Zwischen den beiden Substraten ist ein Abstandshalter ausgebildet, um die Zel lenzwischenräume der Flüssigkristallzellen Clc konstant zu halten.
  • Das Flüssigkristalldisplay gemäß der Ausführungsform der Erfindung kann in einem beliebigen Flüssigkristallmodus arbeiten wie beispielsweise den genannten Modi TN, VA, IPS oder FFS. Ferner kann das Flüssigkristalldisplay gemäß der Ausführungsform der Erfindung ein solches mit Hinterleuchtung, ein transflektives Display oder ein reflektives Display sein.
  • Die Timingsteuerung TCON empfängt über eine Schnittstelle wie eine LVDS(Low Voltage Differential Signaling)-Schnittstelle oder eine TMDS(Transition Minimized Differential Signaling)-Schnittstelle, ein externes Timingsignal wie Vertikal- und Horizontalsynchronisiersignale Vsync und Hsync, ein externes Datenaktiviersignal DE und ein Punkttaktsignal CLK, um Timingsteuerungssignale zum Steuern von Betriebszeitpunkten der Sourcetreiber-ICs SDIC#1 bis SDIC#8 und Betriebszeitpunkten der Gatetreiber-ICs GDIC#1 bis GDIC#4 zu erzeugen. Die Timingsteuerungssignale beinhalten ein Gatetiming-Steuersignal zum Steuern von Betriebszeitpunkten der der Gatetreiber-ICs GDIC#1 bis GDIC#4 und ein Sourcetiming-Steuersignal zum Steuern von Betriebszeitpunkten der Sourcetreiber-ICs SDIC#1 bis SDIC#8.
  • Die Timingsteuerung TCON ist auf punktartige Weise mit den Sourcetreiber-ICs SDIC#1 bis SDIC#8 verbunden. Die Timingsteuerung TCON überträgt ein Präambelsignal zum Initialisieren der Sourcetreiber-ICs SDIC#1 bis SDIC#8, einen Sourcesteuerungsdatenwert, der das Sourcetiming-Steuersignal enthält, ein Taktsignal, digitale RGB-Videodaten usw. über jedes von mehreren Paaren von Datenbusleitungen an jeden der Sourcetreiber-ICs SDIC#1 bis SDIC#8.
  • Das Gatetiming-Steuerungsignal enthält einen Gatestartpuls GSP, ein Gateschiebetaktsignal GSC, ein Gateausgangssignal-Aktivier signal GOE und ähnliches. Der Gatestartpuls GSP wird dem ersten Gatetreiber-IC GDIC#1 zugeführt, um somit einen Scanstartzeitpunkt für den Scanvorgang anzuzeigen, so dass der erste Gatetreiber-IC GDIC#1 einen ersten Gatepuls erzeugt. Das Gateschiebetaktsignal GSC ist ein Taktsignal zum Verschieben des Gatestartpulses GSP. Ein Schieberegister jedes der Gatetreiber-ICs GDIC#1 bis GDIC#4 verschiebt den Gatestartimpuls GSP an einer ansteigenden Flanke des Gateschiebetaktsignals GSC. Der zweite bis vierte Gatetreiber-IC GDIC#2 bis GDIC#4 empfängt ein Übertragssignal des ersten Gatetreiber-IC GDIC#1 als Gatestartpuls, um den Betrieb zu starten. Das Gateausgangssignal-Aktiviersignal GOE steuert das Ausgangszeitverhalten der Gatetreiber-ICs GDIC#1 bis GDIC#4. Die Gatetreiber-ICs GDIC#1 bis GDIC#4 geben Gatepulse mit niedrigem Logikpegel des Gateausgangssignal-Aktiviersignals GOE aus, d. h. während einer Zeitperiode, die von unmittelbar nach der fallenden Flanke des aktuellen Pulses unmittelbar vor die ansteigende Flanke des nächsten Pulses reicht. Ein Zyklus des Gateausgangssignal-Aktiviersignals GOE entspricht ungefähr 1 Horizontalperiode.
  • Das Sourcetiming-Steuersignal wird über das Paar von Datenbusleitungen für ein vorbestimmtes Zeitintervall zwischen dem Übertragungszeitpunkt des Präambelsignals und demjenigen der digitalen RGB-Videodaten an die Sourcetreiber-ICs SDIC#1 bis SDIC#8 übertragen. Das Sourcetiming-Steuersignal enthält Polaritäts-bezogene Steuerungsdaten, Sourceausgangssignal-bezogene Steuerungsdaten usw. Zu den Polaritäts-bezogenen Steuerungsdaten gehört Steuerungsinformation zum Steuern eines Polaritätssteuersignals POL mit einer Pulsform, wie sie in den Sourcetreiber-ICs SDIC#1 bis SDIC#8 erzeugt wird. Ein Digital/Analog-Wandler (DAC) jedes der Sourcetreiber-ICs SDIC#1 bis SDIC#8 wandelt die digitalen RGB-Videodaten auf das Polaritätssteuersignal POL hin in eine positive oder negative analoge Videodatenspannung. Zu den Sourceausgangssignal-bezogenen Steuerungsdaten gehört Steuerungsinformation zum Steuern eines Sourceaus gangssignal-Aktiviersignals SOE mit einer Impulsform, wie sie in den Sourcetreiber-ICs SDIC#1 bis SDIC#8 erzeugt wird. Das Sourceausgangssignal-Aktiviersignal SOE steuert den Ausgabezeitpunkt der positiven/negativen analogen Videodatenspannung aus den Sourcetreiber-ICs SDIC#1 bis SDIC#8.
  • Jeder der Gatetreiber-ICs GDIC#1 bis GDIC#4 führt den Gateleitungen GL sequenziell den Gatepuls abhängig vom Gatetiming-Steuersignal zu.
  • Jeder der Sourcetreiber-ICs SDIC#1 bis SDIC#8 synchronisiert die Frequenz und die Phase der internen Taktsignalpulse, wie sie von der in jeden der Sourcetreiber-ICs SDIC#1 bis SDIC#8 eingebetteten Taktsignalabtrenn- und Datenabtasteinheit 21 ausgegeben wird, abhängig vom Präambelsignal, das von der Timingsteuerung TCON über die Paare der Datenbusleitungen übertragen wird. Dann stellt jeder der Sourcetreiber-ICs SDIC#1 bis SDIC#8 ein Taktsignal aus einem RGB-Datenpaket, das über das Paar von Datenbusleitungen zugeführt wird, wieder her, um ein serielles Taktsignal zu erzeugen. Anschließend tastet jeder der Sourcetreiber-ICs SDIC#1 bis SDIC#8 die Polaritäts-bezogenen Steuerungsdaten und die Sourceausgangssignal-bezogenen Steuerungsdaten ab. Jeder der Sourcetreiber-ICs SDIC#1 bis SDIC#8 gibt das Polaritätssteuersignal POL und das Sourceausgangssignal-Aktiviersignal SOE unter Verwendung der Polaritäts-bezogenen Steuerungsdaten und der Sourceausgangssignal-bezogenen Steuerungsdaten aus.
  • Danach stellt jeder der Sourcetreiber-ICs SDIC#1 bis SDIC#8 aus einem als digitaler Datenstrom über das Paar von Datenbusleitungen eingegebenen Sourcesteuerungspaket ein Taktsignal wieder her, um das Polaritätssteuersignal POL und das Sourceausgangssignal-Aktiviersignal SOE wiederherzustellen, und danach stellt jeder der Sourcetreiber-ICs SDIC#1 bis SDIC#8 aus einem als digitaler Datenstrom über das Paar von Datenbusleitungen eingege benen RGB-Datenpaket ein Taktsignal wieder her, um ein serielles Taktsignal zur Datenabtastung zu erzeugen. Ferner tastet jeder der Sourcetreiber-ICs SDIC#1 bis SDIC#8 seriell eingegebene digitale RGB-Videodaten abhängig vom seriellen Taktsignal ab. Jeder der Sourcetreiber-ICs SDIC#1 bis SDIC#8 führt eine Deserialisierung der sequenziell abgetasteten digitalen RGB-Videodaten aus, um parallele RGB-Datenpaket auszugeben. Dann wandelt jeder der Sourcetreiber-ICs SDIC#1 bis SDIC#8 die parallelen RGB-Daten auf das Polaritätssteuersignal POL hin in eine positive/negative analoge Videodatenspannung, um diese auf das Sourceausgangssignal-Aktiviersignal SOE hin an die Datenbusleitungen DL zu liefern.
  • Die 2 veranschaulicht Leitungen zwischen der Timingsteuerung TCON und den Sourcetreiber-ICs SDIC#1 bis SDIC#8.
  • Wie in 2 dargestellt, sind zwischen der Timingsteuerung TCON und den Sourcetreiber-ICs SDIC#1 bis SDIC#8 mehrere Paare von Datenbusleitungen DATA&CLK, erste und zweite Paare von Steuerleitungen SCL/SDA1 und SCL/SDA2, Synchronisierprüfleitungen LCS1 und LCS2, usw. ausgebildet.
  • Die Timingsteuerung TCON überträgt das Präambelsignal, das Sourcesteuerungspaket und das RGB-Datenpaket über jedes der Paare von Datenbusleitungen DATA&CLK sequentiell an die Sourcetreiber-ICs SDIC#1 bis SDIC#8. Das Sourcesteuerungspaket ist ein Bitstrom mit Taktsignalbits, Polaritäts-bezogenen Steuerungsdatenbits, Sourceausgangssignal-bezogene Steuerungsdatenbits usw. Das RGB-Datenpaket ist ein Bitstrom mit Taktsignalbits, internen Datenaktiviertaktsignalbits, RGB-Datenbits usw. Jedes der Paare von Datenbusleitungen DATA&CLK verbindet die Timingsteuerung TCON in Reihe mit jedem der Sourcetreiber-ICs SDIC#1 bis SDIC#8. D. h., dass die Timingsteuerung TCON auf punktweise Art mit den Sourcetreiber-ICs SDIC#1 bis SDIC#8 verbunden ist. Jeder der Sourcetreiber-ICs SDIC#1 bis SDIC#8 stellt über das Paar von Datenbusleitungen DATA&CLK eingegebene Taktsignale wieder her. Demgemäß sind zwischen den benachbarten Sourcetreiber-ICs SDIC#1 bis SDIC#8 keine Leitungen zum Übertragen eines Taktsignalübertrags und der RGB-Videodaten erforderlich.
  • Der Timingsteuerung TCON überträgt einen Chipidentifiziercode für jeden der Sourcetreiber-ICs SDIC#1 bis SDIC#8 sowie für jeden Chip individuelle Steuerungsdaten zum Steuern von Funktionen jedes derselben über die Paare von Steuerleitungen SCL/SDA1 und SCL/SDA2 an jeden der Sourcetreiber-ICs SDIC#1 bis SDIC#8. Die Paare von Steuerleitungen SCL/SDA1 und SCL/SDA2 sind gemeinsam zwischen die Timingsteuerung TCON und die Sourcetreiber-ICs SDIC#1 bis SDIC#8 geschaltet. Genauer gesagt, führt, wie in 8 dargestellt, wenn die Sourcetreiber-ICs SDIC#1 bis SDIC#8 in zwei Gruppen unterteilt werden, die jeweils mit einer gedruckten Leiterplatte (PCB) PCB1 bzw. PCB2 verbunden sind, das erste Paar von Steuerleitungen SCL/SDA1 auf der linken Seite eine Parallelverbindung der Timingsteuerung TCON mit dem ersten bis vierten Sourcetreiber-IC SDIC#1 bis SDIC#4 aus, während das zweite Paar von Steuerleitungen SCL/SDA2 auf der rechten Seite eine Parallelverbindung der Timingsteuerung TCON mit den fünften bis achten Sourcetreiber-ICs SDIC#5 bis SDIC#8 ausführt.
  • Die Timingsteuerung TCON liefert ein Synchronisiersignal LOCK, das klarstellt, ob die Phase und die Frequenz des von der Taktsignalabtrenn- und Datenabtasteinheit jeder Sourcetreiber-ICs SDIC#1 bis SDIC#8 ausgegebenen internen Taktpulse stabil synchronisiert sind, über eine Synchronisierprüfleitung LSC1 an den ersten Sourcetreiber-IC SDIC#1 aus. Die Sourcetreiber-ICs SDIC#1 bis SDIC#8 sind über die Synchronisierprüfleitung CS1 kaskadenmäßig miteinander verbunden. Wenn die Frequenz und die Phase des vom ersten Sourcetreiber-IC SDIC#1 ausgegebenen internen Taktpulses synchronisiert sind, überträgt der erste Sourcetreiber-IC SDIC#1 das Synchronisiersignal LOCK von hohem Logikpegel an den zweiten Sourcetreiber-IC SDIC#2. Als Nächstes überträgt, nachdem die Frequenz und die Phase eines vom zweiten Sourcetreiber-IC SDIC#2 ausgegebenen internen Taktpulses synchronisiert sind, dieser zweite Sourcetreiber-IC SDIC#2 das Synchronisiersignal LOCK von hohem Logikpegel an den dritten Sourcetreiber-IC SDIC#3. Der oben beschriebene Synchronisiervorgang wird sequenziell ausgeführt, und abschließend führt, nachdem die Frequenz und die Phase des vom letzten Sourcetreiber-IC SDIC#8 ausgegebenen internen Taktpulses synchronisiert sind, dieser letzte Sourcetreiber-IC SDIC#8 über eine Synchronisierprüfleitung LCS2 zur Rückführung eine rückkoppelnde Eingabe des Synchronisiersignals LOCK von hohem Logikpegel in die Timingsteuerung TCON aus. Nur nachdem die Timingsteuerung TCON das Rückführungssignal zum Synchronisiersignal LOCK empfangen hat, überträgt sie die RGB-Datenpakete an die Sourcetreiber-ICs SDIC#1 bis SDIC#8.
  • 3 zeigt ein Blockdiagramm zum Veranschaulichen der Konfiguration der Sourcetreiber-ICs SDIC#1 bis SDIC#8.
  • Wie aus 3 erkennbar, liefert jeder der Sourcetreiber-ICs SDIC#1 bis SDIC#8 die positive/negative analoge Videodatenspannung an die k Datenleitungen D1 bis Dk (wobei k eine positive ganze Zahl kleiner als m ist). Jeder der Sourcetreiber-ICs SDIC#1 bis SDIC#8 enthält eine Taktsignalabtrenn- und Datenabtasteinheit 21, einen Digital/Analog-Wandler (DAC) 22, eine Ausgangsschaltung 23 usw.
  • In Phase 1 synchronisiert die Taktsignalabtrenn- und Datenabtasteinheit 21 Phase und Frequenz des internen Taktpulses abhängig vom mit niedriger Frequenz über das Paar von Datenbusleitungen DATA&CLK eingegebenen Präambelsignal. Anschließend stellt die Taktsignalabtrenn- und Datenabtasteinheit 21, in der Phase 2, aus dem als Bitstrom über das Paar von Datenbusleitun gen DATA&CLK eingegebenen Sourcesteuerungspaket ein Referenztaktsignal wieder her, und sie trennt die Polaritäts-bezogenen Steuerungsdaten aus diesem ab, um dadurch auf Grundlage der Polaritäts-bezogenen Steuerungsdaten das Polaritätssteuersignal POL wiederherzustellen. Ferner trennt die Taktsignalabtrenn- und Datenabtasteinheit 21 die Sourceausgangssignal-bezogenen Steuerungsdaten aus dem Sourcesteuerungspaket ab, um das Sourceausgangssignal-Aktiviersignal SOE auf Grundlage der Sourceausgangssignal-bezogenen Steuerungsdaten wiederherzustellen.
  • Anschließend trennt die Taktsignalabtrenn- und Datenabtasteinheit 21, in Phase 3, aus den über das Paar von Datenbusleitungen DATA&CLK eingegebenen RGB-Datenpaket ein Taktsignal ab, um ein Referenztaktsignal wiederherzustellen. Ferner erzeugt die Taktsignalabtrenn- und Datenabtasteinheit 21 serielle Taktsignale zum Abtasten jedes der Bits der digitalen RGB-Videodaten abhängig vom Referenztaktsignal. Dazu verfügt die Taktsignalabtrenn- und Datenabtasteinheit 21 über eine phasengekoppelte Schaltung, die ein Taktsignal mit stabiler Phase und stabiler Frequenz ausgeben kann. Zu Beispielen einer phasengekopppelten Schaltung gehören eine PLL(Phase Locked Loop)-Schaltung und eine DLL(Delay-Locked-Loop)-Schaltung. Für die vorliegende Ausführungsform wird später ein Beispiel beschrieben, bei dem eine PLL-Schaltung als phasengekoppelte Schaltung verwendet wird. Es sei darauf hingewiesen, dass die Taktsignalabtrenn- und Datenabtasteinheit 21 sowohl eine DLL- als auch eine PLL-Schaltung enthalten kann. 7 bis 9 veranschaulichen ein Beispiel zur Realisierung der Taktsignalabtrenn- und Datenabtasteinheit 21 unter Verwendung einer PLL-Schaltung. Jedoch kann die Taktsignalabtrenn- und Datenabtasteinheit 21 unter Verwendung einer DLL-Schaltung realisiert sein.
  • Die Taktsignalabtrenn- und Datenabtasteinheit 21 führt eine Abtastung und Zwischenspeicherung jedes von RGB-Datenbits aus, die seriell über das Paar von Datenbusleitungen DATA&CLK einge geben werden, wobei der Vorgang vom internen, seriellen Taktpulssignal abhängt. Das heißt, dass die Taktsignalabtrenn- und Datenabtasteinheit 21 serielle Daten in parallele RGB-Daten wandelt.
  • Der DAC 22 wandelt die digitalen RGB-Videodaten von der Taktsignalabtrenn- und Datenabtasteinheit 21 auf das Polaritätssteuersignal POL in eine positive oder eine negative Gammakompensationsspannung GH bzw. GL, und dann wandelt sie dieselbe in eine positive bzw. negative analoge Videodatenspannung. Für die oben beschriebene Operation verfügt, wie in 4 dargestellt, der DAC 22 über einen P-Decodierer (PDEC) 41 zum Empfangen einer positiven Gammakompensationsspannung GH, einen N-Decodierer (NDEC) 42 zum Empfangen der negativen Gammakompensationsspannung GL sowie einen Multiplexer 43 zum Auswählen des Ausgangssignals des P-Decodierers 41 und des Ausgangssignals des N-Decodierers 42 auf das Polaritätssteuersignal POL hin. Der P-Decodierer 41 decodiert von der Taktsignalabtrenn- und Datenabtasteinheit 21 eingegebene digitale RGB-Videodaten, um die positive Gammakompensationsspannung GH entsprechend dem Graupegel der digitalen RGB-Videodaten auszugeben. Der N-Decodierer 42 decodiert von der Taktsignalabtrenn- und Datenabtasteinheit 21 eingegebene digitale RGB-Videodaten zum Ausgeben der negativen Gammakompensationsspannung GL entsprechend dem Graupegel der digitalen RGB-Videodaten. Der Multiplexer 43 wählt auf das Polaritätssteuersignal POL hin abwechselnd die positive bzw. negative Gammakompensationsspannung GH bzw. GL aus, und er gibt eine positive oder negative analoge Videodatenspannung als ausgewählte positive oder negative Gammakompensationsspannung GH oder GL aus.
  • Die Ausgangsschaltung 23 liefert während der Periode des Sourceausgangssignal-Aktiviersignals SOE mit hohem Logikpegel eine gemeinsam zu nutzende Ladungsspannung oder die gemeinsame Spannung Vcom an die Datenleitungen D1 bis Dk. Dagegen liefert sie während der Periode des Sourceausgangssignal-Aktiviersignals SOE mit niedrigem Logikpegel die positive/negative analoge Videodatenspannung an die Datenleitungen D1 bis Dk. Die gemeinsam zu nutzende Ladespannung wird dann erzeugt, wenn die die positive analoge Videodatenspannung empfangende Datenleitung und die die negative analoge Videodatenspannung empfangende Datenleitung kurzgeschlossen sind. Die gemeinsam zu nutzende Ladespannung zeigt einen mittleren Spannungspegel zwischen der positiven und der negativen analogen Videodatenspannung.
  • 5 zeigt ein Blockdiagramm zum Veranschaulichen der Konfiguration der Gatetreiber-ICs GDIC#1 bis GDIC#4.
  • Wie in 5 dargestellt, verfügt jeder der Gatetreiber-ICs GDIC#1 bis GDIC#4 über ein Schieberegister 50, eine Pegelschiebeschaltung 52, mehrere zwischen das Schieberegister 50 und die Pegelschiebeschaltung 52 geschaltete UND-Gatter 51 sowie einen Inverter 53 zum Invertieren des Gateausgangssignal-Aktiviersignals GOE.
  • Das Schieberegister 50 verfügt über mehrere in Kaskade geschaltete D-Flip-Flops, und es führt unter Verwendung derselben auf das Gateverschiebetaktsignal GSC hin eine sequenzielle Verschiebung des Gatestartpulses GSP aus. Jedes der UND-Gatter 51 führt am Ausgangssignal des Schieberegisters 50 und einem zum Gateausgangssignal-Aktiviersignal GOE invertierten Signal eine UND-Operation aus, um ein Ausgangssignal zu erhalten. Der Inverter 53 invertiert das Gateausgangssignal-Aktiviersignal GOE, und er liefert das erhaltene Signal an die UND-Gatter 51. Demgemäß gibt jeder der Gatetreiber-ICs GDIC#1 bis GDIC#4 einen Gatepuls aus, wenn sich das Gateausgangssignal-Aktiviersignal GOE in einem Zustand mit niedrigem Logikpegel befindet.
  • Die Pegelschiebeschaltung 52 verschiebt die Schwingungsweite der Ausgangsspannung eines jeweiligen der UND-Gatter 51 auf ei ne solche Schwingungsweite, die dazu geeignet ist, die TFTs im Pixelarray der Flüssigkristalldisplaytafel 10 anzusteuern. Das Ausgangssignal der Pegelschiebeschaltung 52 wird sequenziell an die Gateleitungen G1 bis Gk geliefert.
  • Das Schieberegister 50 kann gemeinsam mit den TFTs des Pixelarrays direkt auf dem Glassubstrat der Flüssigkristalldisplaytafel 10 ausgebildet werden. In diesem Fall muss die Pegelschiebeschaltung 52 nicht auf dem Glassubstrat der Flüssigkristalldisplaytafel 10 ausgebildet werden, sondern sie kann auf einer Steuerungsplatine oder einer Quell-PCB gemeinsam mit der Timingsteuerung TCON, einer Gammaspannungserzeugungsschaltung usw. hergestellt werden.
  • Die 6 ist ein Flussdiagramm zum stufenweisen Veranschaulichen eines Signalübertragungsprozesses zwischen der Timingsteuerung TCON und den Sourcetreiber-ICs SDIC#1 bis SDIC#8.
  • Wie in 6 dargestellt, liefert, wenn an das Flüssigkristalldisplay eine Spannung gelegt wird, die Timingsteuerung TCON in Schritten S1 und S2 in Phase 1 Signale über jedes der Paare von Datenbusleitungen DATA&CLK an die Sourcetreiber-ICs SDIC#1 bis SDIC#8. Zu den Signalen der Phase 1 gehören das Präambelsignal mit niedriger Frequenz und ein an den ersten Sourcetreiber-IC SDIC#1 geliefertes Synchronisiersignal.
  • Die Taktsignalabtrenn- und Datenabtasteinheit 21 des ersten Sourcetreiber-IC SDIC#1 stellt das Präambelsignal wieder in ein PLL-Referenztaktsignal her, und sie überträgt ein Synchronisiersignal von hohem Logikpegel an den zweiten Sourcetreiber-IC SDIC#2, wenn die Phase des genannten Referenztaktsignals und diejenige eines von der PLL-Schaltung des ersten Sourcetreiber-IC SDIC#1 ausgegebenen internen Taktpulses synchronisiert sind, was in Schritten S3 bis S5 erfolgt. Anschließend führt, wenn die von der jeweiligen Taktsignalabtrenn- und Datenabtastein heit 21 des zweiten bis achten Sourcetreiber-IC SDIC#2 bis SDIC#8 ausgegebenen internen Taktpulse sequenziell auf stabile Weise synchronisiert sind, der achte Sourcetreiber-IC SDIC#8 eine rückkoppelnde Eingabe eines Synchronisiersignals von hohem Logikpegel in die Timingsteuerung TCON aus, was in Schritten S6 und S7 erfolgt.
  • Wenn die Timingsteuerung TCON das Synchronisiersignal von hohem Logikpegel vom achten Sourcetreiber-IC SDIC#8 empfängt, entscheidet sie, dass die Phase und die Frequenz der internen Taktpulse, wie sie von den Taktsignalabtrenn- und Datenabtasteinheiten 21 aller Sourcetreiber-ICs SDIC#1 bis SDIC#8 ausgegeben werden, stabil synchronisiert sind. So liefert die Timingsteuerung TCON Signale der Phase 2 in einem Schritt S8 auf punktartige Weise über die Paare von Datenbusleitungen an die Sourcetreiber-ICs SDIC#1 bis SDIC#8. Zu den Signalen der Phase 2 gehören mehrere Sourcesteuerungspakete mit Polaritäts-bezogenen Steuerungsdatenbits und Sourceausgangssignal-bezogenen Steuerungsdatenbits.
  • Folgend auf die Signale der Phase 2 liefert die Timingsteuerung TCON in einem Schritt S10 auf punktweise Art Signale der Phase 3 an die Sourcetreiber-ICs SDIC#1 bis SDIC#8. Zu den Signalen der Phase 3 gehören mehrere RGB-Datenpakete, auf die die Flüssigkristallzellen in 1 Zeile der Flüssigkristalldisplaytafel 10 während 1 Horizontalperiode geladen werden.
  • Das PLL-Ausgangssignal der Taktsignalabtrenn- und Datenabtasteinheit 21 jedes der Sourcetreiber-ICs SDIC#1 bis SDIC#8 kann während eines Ausgangssignal-Übergangsprozesses der Signale der Phase 2 oder der Phase 3 nicht synchronisiert sein. D. h., dass die Phase und die Frequenz des von der PLL-Schaltung der Taktsignalabtrenn- und Datenabtasteinheit 21 ausgegebenen internen Taktpulse nicht synchronisiert sein können. Genauer gesagt, entscheidet die Timingsteuerung TCON in Schritten S9 und S11, wenn sie das auf den niedrigen Logikpegel invertierte Rückführsignal zum Synchronisiersignal empfängt, dass die von der PLL-Schaltung der Taktsignalabtrenn- und Datenabtasteinheit 21 ausgegebenen internen Taktpulse nicht synchronisiert sind.
  • So überträgt die Timingsteuerung TCON die Signale der Phase 1 an die Sourcetreiber-ICs SDIC#1 bis SDIC#8. Anschließend startet die Timingsteuerung TCON, nachdem die Phase und die Frequenz der von der PLL-Schaltung jedes der Sourcetreiber-ICs SDIC#1 bis SDIC#8 ausgegebenen internen Taktpulse synchronisiert sind, erneut das Ausführen des Ausgangssignal-Übergangsprozesses der Signale der Phase 2 und der Phase 3.
  • 7 ist ein Blockdiagramm zum Veranschaulichen der Taktsignalabtrenn- und Datenabtasteinheit 21, wie sie in jedem der Sourcetreiber-ICs SDIC#1 bis SDIC#8 vorhanden ist.
  • Wie aus 7 erkennbar, verfügt die Taktsignalabtrenn- und Datenabtasteinheit 21 über eine ODT(On-Die Terminator = Waferabschlussschaltung)-Schaltung 61, eine ADR(Analog Delay Replica)-Schaltung 62, eine Taktsignal-Abtrenneinheit 63, eine PLL-Schaltung 64, einen PLL-Synchronisierdetektor 65, eine abstimmbare Analogverzögerung 66, eine Deserialisierschaltung 67, ein Digitalfilter 68, einen Phasendetektor 69, einen Synchronisationsdetektor 70, eine I2C-Steuerung 71, eine POR(Power-On Reset)-Schaltung 72, ein UND-Gatter 73 und eine SOE&POL-Wiederherstelleinheit 74.
  • Die ODT-Schaltung 61 verfügt über einen in sie eingebetteten Abschlusswiderstand zum Verbessern der Signalintaktheit durch Entfernen eines Störsignals, das in den Bitstrom eingemischt ist, der das Präambelsignal, die RGB-Daten und das Taktsignal, wie über die Paare von Datenbusleitungen DATA&CLK empfangen, enthält. Ferner enthält die ODT-Schaltung 61 einen Empfangspuffer und einen Equalizer zum Verstärken eines eingegebenen Dif ferenzsignals und zum Wandeln des verstärkten Differenzsignals in digitale Daten. Die ADR-Schaltung 62 verzögert die RGB-Daten und das Taktsignal, wie von der ODT-Schaltung 61 empfangen, entsprechend einem Verzögerungswert von der abstimmbaren Analogverzögerungsschaltung 66, um dafür zu sorgen, dass der Verzögerungswert eines Taktsignalpfads demjenigen eines Datenpfads entspricht.
  • Die Taktsignal-Abtrennschaltung 63 trennt aus dem Sourcesteuerungspaket und dem durch die ODT-Schaltung 61 wiederhergestellten RGB-Datenpaket Taktsignalbits ab, um diese für ein Referenztaktsignal der PLL-Schaltung 64 wiederherzustellen. Zu den Taktsignalbits gehören Taktsignalbits, Attrappentaktsignalbits, interne Datenaktivier-Taktsignalbits usw. Die PLL-Schaltung 64 erzeugt Taktsignale zum Abtasten der Sourcesteuerungspaketbits und der RGB-Datenpaketbits. Wenn das RGB-Datenpaket 10-Bit-RGB-Daten enthält und 4-Bit-Taktsignale zwischen diesen zugewiesen werden, erzeugt die PLL-Schaltung 64 34 interne Taktpulse pro 1 RGB-Datenpaket. Der PLL-Synchronisierdetektor 65 prüft die Phase und die Frequenz jedes der von der PLL-Schaltung 64 ausgegebenen internen Taktpulse in Übereinstimmung mit einer vorbestimmten Datenrate, um zu erkennen, ob die internen Taktpulse synchronisiert sind oder nicht.
  • Die abstimmbare Analogverzögerung 66 ist eine Schaltung zum Kompensieren einer geringen Phasendifferenz zwischen den von der ODT-Schaltung 61 empfangenen RGB-Daten und durch Rückführung über den Phasendetektor 69 und das Digitalfilter 68 eingegebenen Wiederherstelltaktsignalen, damit die Daten im Zentrum des Taktsignals abgetastet werden können. Die Deserialisierschaltung 67 enthält mehrere in sie eingebaute Flip-Flops, um die seriell eingegebenen Bits der digitalen RGB-Videodaten auf Grundlage interner, serieller Taktpulse, die von der PLL-Schaltung 64 seriell ausgegeben werden, abzutasten und zwischenzuspeichern. Dann gibt die Deserialisierschaltung 67 die zwi schengespeicherten digitalen RGB-Videodaten gleichzeitig aus, um dadurch parallele RGB-Daten auszugeben.
  • Das Digitalfilter 68 und der Phasendetektor 69 empfangen die abgetasteten digitalen RGB-Videodaten und ermitteln einen Verzögerungswert der abstimmbaren Analogverzögerungsschaltung 66. Der Synchronisationsdetektor 70 gleicht die durch die Deserialisierschaltung 67 wiederhergestellten parallelen RGB-Daten mittels eines Ausgangssignals PLL_LOCK des PLL-Synchronisierdetektors 65, um eine Prüfung auf die Fehlergröße von Datenaktiviertaktsignalen der parallelen RGB-Daten auszuführen. Wenn die Fehlergröße einem vorbestimmten Wert entspricht oder größer ist, arbeitet eine PHY(Physical Interface)-Schaltung erneut in vollem Umfang durch Aufheben der Synchronisierung der von der PLL-Schaltung 64 ausgegebenen internen Taktpulse. Der Synchronisationsdetektor 70 erzeugt ein Ausgangssignal von niedrigem Logikpegel, wenn die von der PLL-Schaltung 64 ausgegebenen internen Taktpulse nicht synchronisiert sind. Andererseits erzeugt der Synchronisationsdetektor 70 ein Ausgangssignal von hohem Logikpegel, wenn die von der PLL-Schaltung 64 ausgegebenen internen Taktpulse synchronisiert sind. Das UND-Gatter 73 führt an einem von der Timingsteuerung TCON empfangenen Synchronisiersignal ”Lock In” oder einem durch die Sourcetreiber-ICs SDIC#1 bis SDIC#7 in einer vorigen Stufe übertragenen Synchronisiersignal ”Lock In” und einem Ausgangssignal des Synchronisationsdetektors 70 eine UND-Operation aus. Dann gibt das UND-Gatter 73 das Synchronisiersignal ”Lock Out” von hohem Logikpegel aus, wenn sich das Synchronisiersignal ”Lock In” und das Ausgangssignal des Synchronisationsdetektors 70 in einem Zustand mit hohem Logikpegel befinden. Das Synchronisiersignal ”Lock Out” von hohem Logikpegel wird an die Sourcetreiber-ICs SDIC#2 bis SDIC#8 in der nächsten Stufe übertragen, und der letzte Sourcetreiber-IC SDIC#8 gibt das Synchronisiersignal ”Lock Out” an die Timingsteuerung TCON aus.
  • Die POR-Schaltung 72 erzeugt ein Resetsignal RESETB zum Initialisieren der Taktsignalabtrenn- und Datenabtasteinheit 21 abhängig von einer zuvor eingestellten Spannungsanlegeabfolge, und sie erzeugt ein Taktsignal von ungefähr 50 MHz, um dieses an digitale Schaltkreise einschließlich der obigen Schaltungen zu liefern.
  • Die I2C-Steuerung 71 steuert jeden der obigen Schaltungsblöcke unter Verwendung des Chipidentifiziercodes CID, der in Form serieller Daten über das Paar von Steuerleitungen SCL/SDA eingegeben wird, sowie der Chip-individuellen Steuerungsdaten. Die Chipidentifiziercodes CID, die verschiedene Logikpegel aufweisen, werden an die Sourcetreiber-ICs SDIC#1 bis SDIC#8 geliefert, wie in 8 dargestellt, so dass diese individuell gesteuert werden können. Die I2C-Steuerung 71 kann ein Spannungsabschalten der PLL-Schaltung, ein Spannungsabschalten des Puffers der ODT-Schaltung 61, einen EQ-Ein/Aus-Betrieb der ODT-Schaltung 61, eine Steuerung eines Ladestromstoßes der PLL-Schaltung 64, eine Steuerung einer manuellen VCO-Bereichsauswahl der PLL-Schaltung 64, eine Weiterleitung des PLL-Synchronisiersignals durch I2C-Kommunikation, eine Einstellung eines analogen Verzögerungssteuerungswerts, eine Deaktivierung des Synchronisationsdetektors 70, eine Koeffizientenänderung des Digitalfilters 68, eine Funktionsänderung betreffend einen Komponenten des Digitalfilters 68, eine Weiterleitung eines PHY(Physical Interface)_RESETB-Signals durch I2C, eine Betriebsweise zum Ersetzen des Synchronisiersignals der vorigen Sourcetreiber-ICs SDIC#1 bis SDIC#7 durch ein Rücksetzsignal der aktuellen Sourcetreiber-ICs SDIC#1 bis SDIC#8, ein Einstellen der Vertikalauflösung eines eingegebenen Bilds, eine Abspeicherung des Verlaufs betreffend einen Übergang des Datenaktiviertaktsignals zum Analysieren des Erzeugungsgrunds des PHY_RESET-Signals usw. abhängig von den Chip-individuellen Steuerungsdaten, die von der Timingsteuerung TCON über den se riellen Datenbus SDA des Paars von Steuerleitungen SCL/SDA eingegeben werden, ausführen.
  • Die SOE&POL-Wiederherstelleinheit 74 tastet die Polaritäts-bezogenen Steuerungsdaten des Sourcesteuerungspakets von der ODT 61 auf die von der PLL-Schaltung 64 ausgegebenen internen Taktpulse hin ab, um das Polaritätssteuersignal POL mit hohem Logikpegel (oder niedrigem Logikpegel) zu erzeugen. Dann invertiert die SOE&POL-Wiederherstelleinheit 74 den Logikpegel des Polaritätssteuersignals POL alle i Horizontalperioden (wobei i eine natürliche Zahl ist). Die SOE&POL-Wiederherstelleinheit 74 tastet die Sourceausgangssignal-bezogenen Steuerungsdaten des Sourcesteuerungspakets der ODT 61 auf die von der PLL-Schaltung 64 ausgegebenen internen Taktpulse hin ab, um das Sourceausgangssignal-Aktiviersignal SOE mit hohem Logikpegel (oder niedrigem Logikpegel) zu erzeugen. Dann invertiert die SOE&POL-Wiederherstelleinheit 74 den Logikpegel des Sourceausgangssignal-Aktiviersignals SOE abhängig von vorbestimmten Bits, um Pulse des Sourceausgangssignal-Aktiviersignals SOE zu erzeugen. Die SOE&POL-Wiederherstelleinheit 74 kann die Breiten der Pulse des Sourceausgangssignal-Aktiviersignals SOE abhängig von der Zeitdifferenz zwischen einem Sourcesteuerungspaket mit einem ersten Logikwert der vorbestimmten Bits, der einen Pulsanstieg anzeigt, und einem Sourcesteuerungspaket mit einem zweiten Logikwert der vorbestimmten Bits, der Pulsabfall anzeigt, variieren. Demgemäß kann die Pulsbreite des Sourceausgangssignal-Aktiviersignals SOE dadurch variiert werden, dass die vorbestimmten Bits des von der Timingsteuerung TCON über die Paare von Datenbusleitungen DATA&CLK übertragenen Sourcesteuerungspakets eingestellt werden.
  • 9 zeigt ein Blockdiagramm für die PLL-Schaltung 64.
  • Wie in 9 dargestellt, enthält die PLL-Schaltung 64 einen Phasenkomparator 92, eine Ladungspumpe 93, ein Schleifenfilter 94, einen Puls/Spannung-Wandler 95, einen spannungsgesteuerten Oszillator (VCO) 96 und einen Digitalcontroller 97.
  • Der Phasenkomparator 92 vergleicht die Phase eines von der Taktsignal-Abtrennschaltung 63 empfangenen Referenztaktsignals REF_clk mit der Phase eines von einer CSR(Clock Separator Replica)-Schaltung 91 durch Rückführung empfangenen Flankentaktsignals FB_clk. Der Phasenkomparator 92 verfügt über eine Pulsbreite, die gemäß dem Phasenvergleich der Phasendifferenz zwischen dem Referenztaktsignal REF_clk und dem durch Rückführung empfangenen Flankentaktsignal FB_clk entspricht. Wenn die Phase des Referenztaktsignals REF_clk derjenigen des durch Rückführung empfangenen Flankentaktsignals FB_clk voreilt, gibt der Phasenkomparator 92 einen positiven Puls aus. Andererseits gibt er einen negativen Puls aus, wenn die Phase des Referenztaktsignals REF_clk derjenigen des durch Rückführung empfangenen Flankentaktsignals FB_clk nacheilt.
  • Die Ladungspumpe 93 steuert die an das Schleifenfilter 94 gelieferte Ladungsmenge abhängig von der Breite und der Polarität des Ausgangspulses des Phasenkomparators 92. Das Schleifenfilter 94 akkumuliert oder entlädt Ladungen abhängig von der durch die Ladungspumpe 93 gesteuerten Ladungsmenge, und es entfernt Störsignale hoher Frequenz, einschließlich einer harmonischen Komponente, in einem in den Puls/Spannung-Wandler 95 eingegebenen Taktsignal.
  • Der Puls/Spannung-Wandler 95 wandelt den vom Schleifenfilter 94 empfangenen Puls in eine Steuerspannung des VCO 96, und er steuert den Pegel dieser Steuerspannung abhängig von der Breite und der Polarität des vom Schleifenfilter 94 empfangenen Pulses. Wenn der einem einzelnen RGB-Datenpaket entsprechende Strom 10-Bit-RGB-Daten und 4 Taktsignalbits enthält, erzeugt der VCO 96 34 Flankentaktsignale und 34 Zentrumstaktsignale pro 1 RGB-Datenpaket. Ferner steuert der VCO 96 das Ausmaß der Pha senverzögerung von Taktsignalen abhängig von der Steuerspannung vom Puls/Spannung-Wandler 95 und abhängig von Steuerungsdaten vom Digitalcontroller 97.
  • Ein vom VCO 96 ausgegebenes erstes Flankentaktsignal EG[0] ist ein Rückführungs-Flankentaktsignal, und es wird in die CSR-Schaltung 91 eingegeben; es verfügt über eine Frequenz, die 1/34 der Ausgangsfrequenz des VCO 96 entspricht. Die Digitalsteuerung 97 empfängt das Referenztaktsignal REF_clk von der Taktsignal-Abtrennschaltung 63 und das Rückführungsflankentaktsignal FB_clk von der CSR-Schaltung 91, und sie vergleicht die Phasen dieser beiden Taktsignale miteinander. Ferner vergleicht der Digitalcontroller 97 die als Vergleichsergebnis erhaltene Phasendifferenz mit der Phase eines Taktsignals clk_osc von 50 MHz von der POR-Schaltung 72. Der Digitalcontroller 97 steuert den Ausgabeverzögerungswert des VCO 96 abhängig vom Vergleichsergebnis der Phasendifferenz, um den Schwingungsbereich desselben auszuwählen.
  • 10 zeigt ein Signalverlaufsdiagramm für Signale, die von der Timingsteuerung TCON in Phase 1 erzeugt werden.
  • Wie in 10 dargestellt, erzeugt die Timingsteuerung TCON in Phase 1 ein Synchronisiersignal und ein Präambelsignal niedriger Frequenz. Im Präambelsignal niedriger Frequenz sind mehrere Bits mit hohem Logikpegel aufeinanderfolgend angeordnet, und dann sind mehrere Bits mit niedrigem Logikpegel aufeinanderfolgend angeordnet. Die Frequenz des Präambelsignals entspricht 1/34 der Frequenz des von der PLL-Schaltung 64 der ODT-Schaltung 61 ausgegebenen internen Taktpulses, wenn der Bitstrom eines einzelnen RGB-Datenpakets 10-Bit-RGB-Daten und 4 Taktsignalbits enthält. Die Taktsignal-Abtrennschaltung 63 der ODT-Schaltung 61 führt einen Übergang des Referenztaktsignals REF_clk synchron mit Bits mit hohem Logikpegel des Präambelsignals auf den hohen Logikpegel aus, und sie führt Übergänge desselben auf einen niedrigen Logikpegel synchron mit Bits des Präambelsignals mit niedrigem Logikpegel aus.
  • Die Taktsignalabtrenn- und Datenabtasteinheit 21 jeder der Sourcetreiber-ICs SDIC#1 bis SDIC#8 führt wiederholt einen Vorgang des Vergleichens der Phase des abhängig vom Präambelsignal erzeugten Referenztaktsignals REF_clk mit der Phase des Rückführungsflankentaktsignals FB_clk und ein Synchronisieren der internen Taktpulse aus. Wenn die internen Taktpulse stabil synchronisiert sind, wird das Synchronisiersignal an die Sourcetreiber-ICs SDIC#1 bis SDIC#8 in der nächsten Stufe übertragen.
  • In einer anfänglichen Phase, in der die Spannung des Flüssigkristalldisplays eingeschaltet wird, empfängt die Timingsteuerung TCON das Synchronisiersignal vom letzten Sourcetreiber-IC SDIS#8, um zu klären, ob Phase und Frequenz der seriell von der Taktsignalabtrenn- und Datenabtasteinheit 21 ausgegebenen internen Taktpulse synchronisiert sind. Dann gibt die Timingsteuerung TCON die Signale der Phase 2 während einer Abtastperiode des Vertikalsynchronisiersignals Vsync aus.
  • 11 zeigt ein Signalverlaufsdiagramm zum Veranschaulichen von durch die Timingsteuerung TCON in Phase 2 erzeugten Signalen.
  • Wie in 11 dargestellt, führt die Timingsteuerung TCON in Phase 2 eine sukzessive Übertragung mehrerer vorderer blinder Sourcesteuerungspakete Cf, mindestens eines echten Sourcesteuerungspakets Cr, mehrerer hinterer blinder Sourcesteuerungspakete Cb und Cl in der genannnten Reihenfolge an jeden der Sourcetreiber-ICs SDIC#1 bis SDIC#8 über die Paare von Datenbusleitungen DATA&CLK während einer Austastperiode, in der keine Daten vorliegen, innerhalb 1 Zyklus (d. h. 1 Horizontalperiode) des Horizontalsynchronisiersignals Hsync aus.
  • Die mehreren vorderen blinden Sourcesteuerungspakete Cf (dummy Sourcesteuerungspakete Cf) werden vor dem echten Sourcesteuerungspaket Cr aufeinanderfolgend an die Sourcetreiber-ICs SDIC#1 bis SDIC#8 übertragen, damit die Taktsignalabtrenn- und Datenabtasteinheit 21 das echte Sourcesteuerungspaket Cr stabil empfängt. Das echte Sourcesteuerungspaket Cr enthält Polaritäts-bezogene Steuerungsdatenbits sowie Sourceausgangssignal-bezogene Steuerungsdatenbits zum Steuern einer Polaritätsumkehroperation und der Ausgabe von Daten der Sourcetreiber-ICs SDIC#1 bis SDIC#8. Die auf das echte Sourcesteuerungspaket Cr folgenden hinteren blinden Sourcesteuerungspakete Cb und Cl werden aufeinanderfolgend an die Sourcetreiber-ICs SDIC#1 bis SDIC#8 übertragen, so dass die Taktsignalabtrenn- und Datenabtasteinheit 21 eine Empfangsbestätigungsoperation für das echte Sourcesteuerungspaket Cr ausführt und die Signale der Phase 3 stabil empfängt. Dem letzten blinden Sourcesteuerungspaket Cl ist ein Bitwert zugewiesen, der anzeigt, dass die Signale der Phase 3 folgend auf das letzte blinde Sourcesteuerungspaket Cl der hinteren blinden Sourcesteuerungspakete Cb und Cl übertragen werden. Da die Sourcetreiber-ICs SDIC#1 bis SDIC#8 den Bitwert des letzten blinden Sourcesteuerungspakets Cl lesen und so vorab die Eingabe eines RGB-Datenpakets folgend auf das letzte blinde Sourcesteuerungspaket Cl kennen, können sie auf stabile Weise einen Abtastvorgang für RGB-Daten ausführen.
  • Die vorderen blinden Sourcesteuerungspakete Cf, das echte Sourcesteuerungspaket Cr und die hinteren blinden Sourcesteuerungspakete Cb und Cl können durch vorbestimmte Bitwerte voneinander unterschieden werden, wie in einer Datenzuorndungstabelle der 15 dargestellt. Demgemäß unterscheidet die SOE&POL-Wiederherstelleinheit 74 der Taktsignalabtrenn- und Datenabtasteinheit 21 die Sourcesteuerungspakete Cf, Cr, Cb und Cl durch vorbestimmte Bitwerte voneinander. So kann die SOE&POL-Wiederherstelleinheit 74 zwischen den Polaritäts-bezogenen Steuerungsda ten und den Sourceausgangssignal-bezogenen Steuerungsdaten des echten Sourcesteuerungspakets Cr unterscheiden.
  • Die Taktsignalabtrenn- und Datenabtasteinheit 21 jedes der Sourcetreiber-ICs SDIC#1 bis SDIC#8 trennt Taktsignale aus den Sourcesteuerungspaketen Cf, Cr, Cb und Cl ab, um ein Referenztaktsignal wiederherzustellen, und sie vergleicht die Phase desselben mit der Phase interner Taktpulse hoher Frequenz, um die internen Taktpulse zum Abtasten der Polaritäts-bezogenen Steuerungsdatenbits und der Sourceausgangssignal-bezogenen Steuerungsdatenbits seriell auszugeben. Ferner erzeugt die Taktsignalabtrenn- und Datenabtasteinheit 21 das Polaritätssteuersignal POL abhängig von den abgetasteten Polaritäts-bezogenen Steuerungsdaten, und sie erzeugt das Sourceausgangssignal-Aktiviersignal SOE abhängig von den abgetasteten Sourceausgangssignal-bezogenen Steuerungsdaten.
  • Wie in 11 dargestellt, wird ein RGB-Datenpaket während 1 Horizontalperiode anschließend an die mehreren Sourcesteuerungspakete Cf, Cr, Cb und Cl übertragen, und dann können anschließend an das RGB-Datenpaket mehrere Sourcesteuerungspakete zusätzlich übertragen werden. Die anschließend an ein RGB-Datenpaket zusätzlich übertragenen Sourcesteuerungspakete können mindestens ein echtes Sourcesteuerungspaket und mehrere blinde Sourcesteuerungspakete enthalten, wobei das echte Sourcesteuerungspaket ein RGB-Datenpaket der nächsten Horizontalperiode beeinflussen kann.
  • Die 12 und 13 zeigen Signalverlaufsdiagramme zum Veranschaulichen von durch die Timingsteuerung TCON in der Phase 3 erzeugten Signale.
  • Wie in 12 und 13 dargestellt, überträgt die Timingsteuerung TCON, folgend auf die Signale der Phase 2, Signale der Phase 3 (d. h. mehrere RGB-Datenpakete, wie sie in 1 Zeile des Flüssigkristalldisplays anzuzeigen sind) während 1 Horizontalperiode über die Paare von Datenbusleitungen DATA&CLK an jeden der Sourcetreiber-ICs SDIC#1 bis SDIC#8.
  • Genauer gesagt, trennt die Taktsignalabtrenn- und Datenabtasteinheit 21 ein Taktsignal CLK und ein internes Datenaktiviersignal DE aus dem RGB-Datenpaket ab, um ein Referenztaktsignal wiederherzustellen. Dann vergleicht die Taktsignalabtrenn- und Datenabtasteinheit 21 die Phase des Referenztaktsignals mit der Phase interner Taktpulse hoher Frequenz, um die internen Taktpulse zum Abtasten jedes der Bits der digitalen RGB-Videodaten seriell auszugeben. Wenn ein Bitstrom für 1 RGB-Datenpaket einen 10-Bit-RGB-Datenwert und vier Taktsignalbits enthält, werden Bits eines blinden Taktsignals DUM von niedrigem Logikpegel, Bits eines Taktsignals CLK von hohem Logikpegel, Bits R1 bis R10, Bits G1 bis G5, Bits eines blinden Datenaktiviertaktsignals DE DUM von niedrigem Logikpegel, Bits eines internen Datenaktiviertaktsignals DE von hohem Logikpegel, Bits G6 bis G10 sowie Bits B1 bis B10 aufeinanderfolgend dem einen RGB-Datenpaket in der genannten Reihenfolge zugewiesen. Die Taktsignalabtrenn- und Datenabtasteinheit 21 erkennt das Taktsignal CLK und das interne Datenaktiviertaktsignal DE, und so kann sie bestimmen, dass folgend auf das Taktsignal CLK und das interne Datenaktiviertaktsignal DE seriell eingegebene Daten digitale RGB-Videodaten sind. Ferner tastet die Taktsignalabtrenn- und Datenabtasteinheit 21 die digitalen RGB-Videodaten abhängig von einem Abtasttaktsignal ab.
  • Die Taktsignalabtrenn- und Datenabtasteinheit 21 setzt Bitwerte des blinden Datenaktiviertaktsignals DE DUM und des Datenaktiviertaktsignals DE sowohl im Signal der Phase 1 als auch dem der Phase 2 auf andere Bitwerte als denjenigen des blinden Datenaktiviertaktsignals DE DUM und des Datenaktiviertaktsignals DE im Signal der Phase 3. So liest die Taktsignalabtrenn- und Datenabtasteinheit 21 die Bitwerte des blinden Datenaktivier taktsignals DE DUM und des Datenaktiviertaktsignals DE in der Phase 3, um die RGB-Daten nicht in den Phasen 1 und 2 sondern der Phase 3 abzutasten.
  • Die Taktsignalabtrenneinheit 63 erzeugt ein Referenztaktsignal REF_clk, dessen ansteigende Flanke mit dem Taktsignal CLK und dem internen Datenaktiviertaktsignal DE synchronisiert ist. Da das Referenztaktsignal REF_clk auf das interne Datenaktiviertaktsignal DE hin einen erneuten Übergang ausführt, kann die Frequenz desselben in der Phase 3 das Doppelte der Frequenz des in der Phase 1 und der Phase 2 wiederhergestellten Referenztaktsignals REF sein. Wie oben, kann, wenn die Frequenz des Referenztaktsignals REF_clk der Taktsignalabtrenn- und Datenabtasteinheit 21 ansteigt, das Ausgangssignal der PLL-Schaltung 64 weiter stabilisiert werden, da die Anzahl der Stufen im VCO derselben verringert werden kann. Genauer gesagt, kann die Anzahl der Stufen im VCO der PLL-Schaltung 64 auf 1/2 verringert werden, wenn das Referenztaktsignal REF_clk der PLL-Schaltung 64 in der Mitte des RGB-Datenpakets auf das interne Datenaktiviertaktsignal DE hin einen Übergang ausführt, wodurch die Frequenz des Referenztaktsignals REF_clk der PLL-Schaltung 64 verdoppelt wird. Wenn das interne Datenaktiviertaktsignal DE kein Referenztaktsignal REF_clk als Taktsignal mit Übergang verwendet, sind 34 VCO-Stufen erforderlich. Wenn dagegen das interne Datenaktiviertaktsignal DE das Referenztaktsignal REF_clk als Taktsignal mit Übergang nutzt, sind 17 VCO-Stufen erforderlich. Wenn die Anzahl der VCO-Stufen in der PLL-Schaltung 64 erhöht wird, ist ein Effekt, der sich aus Änderungen eines Prozesses, einer Spannung und einer Temperatur PVT ergibt, durch eine Multiplikation einer Zunahmebreite der Anzahl von VCO-Stufen repräsentiert. Daher kann aufgrund einer derartigen externen Änderung die Synchronisierung der PLL-Schaltung 64 verloren gehen. Demgemäß nutzt die Ausführungsform der Erfindung das interne Datenaktiviertaktsignal DE zusätzlich zum Taktsignal CLK als Taktsignal mit Übergang, und so kann sie die Frequenz des Referenztaktsignals REF_clk der PLL-Schaltung erhöhen. Demgemäß kann die Synchronisierzuverlässigkeit der PLL-Schaltung 64 verbessert werden.
  • Das RGB-Datenpaket und die Sourcesteuerungspakete Cf, Cr, Cb und Cl können dadurch voneinander unterschieden werden, dass vorbestimmte Bitwerte voneinander verschieden eingestellt werden. Die 14 zeigt eine Datenkartierungstabelle der in der Phase 2 erzeugten Sourcesteuerungspakete Cf, Cr, Cb und Cl sowie des in der Phase 3 erzeugten RGB-Datenpakets. Jedoch besteht für die Datenkartierungstabelle gemäß der Ausführungsform der Erfindung keine Einschränkung auf die in der 14 dargestellte, sondern sie kann auf Grundlage dieser Datenkartierungstabelle auf verschiedene Weise modifiziert werden.
  • Gemäß 14 enthält das RGB-Datenpaket insgesamt 34 Bits, wenn der R-, der G- und der B-Datenwert jeweils ein solcher von 10 Bits ist. Genauer gesagt, enthält das RGB-Datenpaket ein Taktsignal von 1 Bit, einen R-Datenwert von 10 Bits [0:9], einen G-Datenwert von 5 Bits [0:4], ein blindes Aktiviertaktsignal DE DUM von 1 Bit, ein Datenaktiviertaktsignal DE von 1 Bit, einen G-Datenwert von 5 Bits [5:9] sowie einen B-Datenwert von 10 Bits [0:9]. Die Sourcesteuerungspakete Cf, Cf und Cb weisen eine Datenlänge (34 Bits) auf, die derjenigen des RGB-Datenpakets entspricht. Genauer gesagt, enthält jedes der Sourcesteuerungspakete Cf, Cr und Cb jeweils ein Taktsignal von 1 Bit, erste Steuerungsdaten von 15 Bits, die den R-Datenwert [0:9] und den G-Daten [0:4] ersetzen, ein blindes Datenaktiviertaktsignal DE DUM von 1 Bit, ein Datenaktiviertaktsignal DE von 1 Bit sowie zweite Steuerungsdaten von 15 Bits, die den G-Datenwert [5:9] und den B-Datenwert [0:9] ersetzen. Das RGB-Datenpaket und die Sourcesteuerungspakete Cf, Cr und Cb können dadurch voneinander unterschieden werden, dass ein Bitwert des blinden Datenaktiviertaktsignals DE DUM und ein Bitwert des Da tenaktiviertaktsignals DE verschieden voneinander eingestellt werden.
  • Die blinden Sourcesteuerungspakete Cf, Cb und Cl und das echte Sourcesteuerungspaket Cr können durch vorbestimmte Bits voneinander unterschieden werden, die durch die ersten Steuerungsdaten und die zweiten Steuerungsdaten der 14 bestimmt werden. Die 15 zeigt ein Beispiel einer Datenzuordnungsstabelle für die Sourcesteuerungspakete. Jedoch besteht für die Datenzuordnungsstabelle gemäß der Ausführungsform der Erfindung keine Einschränkung auf die in der 15 dargestellte, sondern sie kann auf Grundlage derselben auf verschiedene Weise modifiziert werden.
  • 15 zeigt eine Datenzuordnungsstabelle für die Sourcesteuerungspakete Cf, Cr, Cb und Cl.
  • Wie in 15 dargestellt, sind in den blinden Sourcesteuerungspaketen Cf, Cb und Cl ein hoher Logikpegel H, ein niedriger Logikpegel L, ein niedriger Logikpegel L sowie ein niedriger Logikpegel L vier Bits C0 bis C3. Andererseits sind diesen vier Bits C0 bis C3 im echten Sourcesteuerungspaket Cr ein hoher Logikpegel H, ein hoher Logikpegel H bzw. ein niedriger Logikpegel L zugeordnet. Demgemäß können die blinden Sourcesteuerungspakete Cf, Cb und Cl und das echte Sourcesteuerungspaket Cr durch die Bitwerte von C1 und C2 unterschieden werden.
  • Das letzte blinde Sourcesteuerungspaket Cl, das einen Übergang des RGB-Datenpakets anzeigt, kann durch die 2 Bits C16 und C17 von den blinden Sourcesteuerungspaketen Cf und Cb unterschieden werden. Die Taktsignalabtrenn- und Datenabtasteinheit 21 jedes der Sourcetreiber-ICs SDIC#1 bis SDIC#8 liest die 2 Bits C16 und C17 des letzten blinden Sourcesteuerungspakets Cl, und so kann sie vorhersagen, dass folgend auf das letzte blinde Sourcesteuerungspaket Cl ein RGB-Datenpaket eingegeben wird.
  • Das echte Sourcesteuerungspaket Cr kann Polaritäts-bezogene Steuerungsdaten und Sourceausgangssignal-bezogene Steuerungsdaten in der in 16 dargestellten Form speichern. In der 16 enthalten die Sourceausgangssignal-bezogenen Steuerungsdaten das Signal SOE mit den Bits C1 und C2 des echten Sourcesteuerungspakets Cr, und die Polaritäts-bezogenen Steuerungsdaten enthalten das Signal POL der Bits C13 und C14 des echten Sourcesteuerungspakets Cr.
  • Wie in 17 dargestellt, erzeugt die SOE&POL-Wiederherstelleinheit 74, wenn sie die Bits C1 und C2 eines echten Sourcesteuerungspakets Cr mit einem ersten Logikwert (H/H) erkennt, das Sourceausgangssignal-Aktiviersignal SOE von hohem Logikpegel und sie hält es für eine vorbestimmte Zeitperiode auf diesem hohen Logikpegel. Dann liest die SOE&POL-Wiederherstelleinheit 74 die Bits C1 und C2 eines anderen echten Sourcesteuerungspakets Cr. Wenn erkannt wird, dass diese Bits C1 und C2 eines anderen echten Sourcesteuerungspakets Cr einen zweiten Logikwert (H/L) aufweisen, invertiert die SOE&POL-Wiederherstelleinheit 74 den Logikpegel des Sourceausgangssignal-Aktiviersignals SOE auf den niedrigen Logikpegel. Demgemäß kann die Pulsbreite des Sourceausgangssignal-Aktiviersignals SOE automatisch abhängig von den Bits C1 und C2 des echten Sourcesteuerungspakets Cr eingestellt werden. Die Pulsbreite des Sourceausgangssignal-Aktiviersignals SOE kann abhängig von der Länge des Sourcesteuerungspakets eingestellt werden, wie in 18A bis 18C dargestellt.
  • Wie oben beschrieben, sind sowohl für die blinden Sourcesteuerungspakete Cf, Cb und Cl als auch das echte Sourcesteuerungspaket Cr erste Identifizierinformationen C1 und C2 als auch zweite Identifizierinformationen C16 und C17 codiert. Genauer gesagt, ist der Logikpegel erster Identifizierinformationen C1 und C2 mit Codierung für das echte Sourcesteuerungspaket Cr verschieden vom Logikpegel der ersten Identifizierinformationen C1 und C2 mit Codierung für jedes der blinden Sourcesteuerungspakete Cf, Cb und Cl eingstellt. Ferner ist der Logikpegel zweiter Identifizierinformationen C16 und C17 mit Codierung für das letzte blinde Sourcesteuerungspaket Cl verschieden vom Logikpegel der zweiten Identifizierinformationen C16 und C17 mit Codierung für jedes der Sourcesteuerungspakete Cf, Cb und Cr eingestellt. Jeder der Sourcetreiber-ICs SDIC#1 bis SDIC#8 kann abhängig vom Logikpegel der ersten Identifizierinformationen C1 und C2 klären, ob ein echtes Sourcesteuerungspaket Cr eingegeben wird oder nicht, und er kann abhängig vom Logikpegel der zweiten Identifizierinformationen C16 und C17 die Eingabe eines RGB-Datenpakets vorhersagen.
  • Beim in 18A veranschaulichten Beispiel können Bits C1 und C2 eines ersten echten Sourcesteuerungspakets Cr Information HH zum Anstiegszeitpunkt des Sourceausgangssignal-Aktiviersignals SOE enthalten, und Bits C1 und C2 eines vierten echten Sourcesteuerungspakets Cr können Information HL zum Abfallszeitpunkt des zweiten Sourceausgangssignal-Aktiviersignals SOE enthalten. Die SOE&POL-Wiederherstelleinheit 74 erzeugt auf ein erstes Wiederherstell-Taktsignal SCLK#1 hin das Sourceausgangssignal-Aktiviersignal SOE von hohem Logikpegel, und sie hält dasselbe für eine vorbestimmte Zeitperiode ab dem Erzeugungszeitpunkt des ersten Wiederherstell-Taktsignals SCLK#1 bis unmittelbar vor der Erzeugung eines vierten Wiederherstell-Taktsignals SCLK#4 auf dem hohen Logikpegel. Dann invertiert die SOE&POL-Wiederherstelleinheit 74, wenn sie auf das vierte Wiederherstell-Taktsignal SCLK#4 hin die Information HL zum Abfallszeitpunkt erkennt, den Logikpegel des Sourceausgangssignal-Aktiviersignals SOE auf den niedrigen Logikpegel. Demgemäß kann die SOE&POL-Wiederherstelleinheit 74 das Sourceausgangssignal-Aktiviersignal SOE mit einer Pulsbreite wieder herstellen, die dem Wert (4 × Länge des Sourcesteuerungspakets oder Länge des RGB-Datenpakets) entspricht.
  • Beim in 18B veranschaulichten Beispiel können Bits C1 und C2 eines ersten echten Sourcesteuerungspakets Cr Information HH zum Anstiegszeitpunkt des Sourceausgangssignal-Aktiviersignals SOE enthalten, und Bits C1 und C2 eines achten echten Sourcesteuerungspakets Cr können Information HL zum Abfallzeitpunkt desselben enthalten. Die SOE&POL-Wiederherstelleinheit 74 erzeugt das Sourceausgangssignal-Aktiviersignal SOE von hohem Logikpegel auf ein erstes Wiederherstell-Taktsignal SCLK#1 hin, und sie hält es für eine vorbestimmte Zeitperiode ab dem Erzeugungszeitpunkt des ersten Wiederherstell-Taktsignals SCLK#1 bis unmittelbar vor der Erzeugung eines achten Wiederherstell-Taktsignals SCLK#8 auf dem hohen Logikpegel. Dann invertiert die SOE&POL-Wiederherstelleinheit 74, wenn sie auf das achte Wiederherstell-Taktsignal SCLK#8 hin die Information HL zum Abfallszeitpunkt erkennt, den Logikpegel des Sourceausgangssignal-Aktiviersignals SOE auf den niedrigen Logikpegel. Demgemäß kann die SOE&POL-Wiederherstelleinheit 74 das Sourceausgangssignal-Aktiviersignal SOE mit einer Pulsbreite wieder herstellen, die dem Wert (8 × Länge des Sourcesteuerungspakets oder Länge des RGB-Datenpakets) entspricht.
  • Beim in 18C dargestellten Beispiel können Bits C1 und C2 eines ersten echten Sourcesteuerungspakets Information HH zum Anstiegszeitpunkt des Sourceausgangssignal-Aktiviersignals SOE enthalten, und Bits C1 und C2 eines zwölften echten Sourcesteuerungspakets Cr können Information HL zum Abfallszeitpunkt desselben enthalten. Die SOE&POL-Wiederherstelleinheit 74 erzeugt auf ein erstes Wiederherstell-Taktsignal SCLK#1 hin das Sourceausgangssignal-Aktiviersignals SOE von hohem Logikpegel, und sie hält es für eine vorbestimmte Zeitperiode ab dem Erzeugungszeitpunkt des ersten Wiederherstell-Taktsignals SCLK#1 bis unmittelbar vor der Erzeugung eines zweiten Wiederherstell-Taktsignals SCLK#12 auf dem hohen Logikpegel. Dann invertiert die SOE&POL-Wiederherstelleinheit 74, wenn sie auf das zwölfte Wiederherstell-Taktsignal SCLK#12 hin die Information HL zum Abweichzeitpunkt erkennt, den Logikpegel des Sourceausgangssignal-Aktiviersignals SOE auf den niedrigen Logikpegel. Demgemäß kann die SOE&POL-Wiederherstelleinheit 74 das Sourceausgangssignal-Aktiviersignal SOE mit einer Pulsbreite wieder herstellen, die dem Wert (12 × Länge eines Sourcesteuerungspakets oder Länge eines RGB-Datenpakets) entspricht.
  • Gemäß 16 erfasst die SOE&POL-Wiederherstelleinheit 74 Bits C13 und C14 des echten Sourcesteuerungspakets Cr, um das Polaritätssteuersignal POL zu erzeugen. Nachdem die SOE&POL-Wiederherstelleinheit 74 dieses Polaritätssteuersignal POL während i Horizontalperioden auf demselben Logikpegel gehalten hat, invertiert sie es. Beispielsweise erfasst die SOE&POL-Wiederherstelleinheit 74 die Bits C13 und C14 des echten Sourcesteuerungspakets Cr, um das Polaritätssteuersignal POL zu erzeugen, und sie hält es während 1 oder 2 Horizontalperioden auf dem hohen Logikpegel. Dann invertiert die SOE&POL-Wiederherstelleinheit 74 das Polaritätssteuersignal POL, um es während 1 oder 2 Horizontalperioden auf dem niedrigen Logikpegel zu halten. Anders gesagt, kann die SOE&POL-Wiederherstelleinheit 74 den Logikpegel des Polaritätssteuersignals POL alle 1 oder 2 Horizontalperioden invertieren.
  • 19 ist ein Signalverlaufsdiagramm, das das Ausgangssignal der Taktsignalabtrenn- und Datenabtasteinheit 21 zeigt, wenn sowohl der R- als auch der G- als auch der B-Datenwert ein solcher von 10 Bits ist.
  • Beim Flüssigkristalldisplay und beim Verfahren zum Ansteuern desselben gemäß der Ausführungsform der Erfindung besteht für das RGB-Datenpaket und das Sourcesteuerungspaket keine Einschränkung auf die in den 10 bis 16 dargestellte Datenlänge, sondern es ist abhängig von der Bitrate eines eingegebenen Bilds eine Längenwandlung möglich, wie es durch die 20A bis 20D veranschaulicht ist.
  • Wenn sowohl der R- als auch der G- als auch der B-Datenwert ein solcher von 10 Bits ist, wie in 20A dargestellt, erzeugt die Timingsteuerung TCON für T Stunden 1 Sourcesteuerungspaket oder 1 RGB-Datenpaket als Bitstrom mit DUM, CLK, R1 bis R10, G1 bis G5, DE DUM, DE, G6 bis G10 und B1 bis B10. Die Taktsignalabtrenn- und Datenabtasteinheit 21 jedes der Sourcetreiber-ICs SDIC#1 bis SDIC#8 erzeugt aus dem einen von der Timingsteuerung TCON empfangenen Sourcesteuerungspaket/RGB-Datenpaket 34 Randtaktsignale und 34 zentrale Taktsignale, und sie tastet Sourcesteuerbits oder RGB-Datenbits in Übereinstimmung mit den zentralen Taktsignalen ab.
  • Wenn sowohl der R- als auch der G- als auch der B-Datenwert ein solcher von 8 Bits ist, wie es in der 20B dargestellt ist, erzeugt die Timingsteuerung TCON für T Stunden 1 Sourcesteuerungspaket/RGB-Datenpaket als Bitstrom mit DUM, CLK, R1 bis R8, G1 bis G4, DE DUM, DE, G5 bis G8 und B1 bis B8 für T × (28/34) Stunden. Die Taktsignalabtrenn- und Datenabtasteinheit 21 jedes der Sourcetreiber-ICs SDIC#1 bis SDIC#8 erzeugt aus dem einen von der Timingsteuerung TCON empfangenen Sourcesteuerungspaket/RGB-Datenpaket 28 Randtaktsignale und 28 zentrale Taktsignale, und sie tastet Sourcesteuerbits oder RGB-Datenbits in Übereinstimmung mit den zentralen Taktsignalen ab.
  • Wenn sowohl der R- als auch der G- als auch der B-Datenwert ein solcher von 6 Bits ist, wie in 20C dargestellt, erzeugt die Timingsteuerung TCON für T × (22/34) Stunden 1 Sourcesteuerungspaket/RGB-Datenpaket als Bitstrom mit DUM, CLK, R1 bis R6, G1 bis G3, DE DUM, DE, G4 bis G6 und B1 bis B6. Die Taktsignalabtrenn- und Datenabtasteinheit 21 jedes der Sourcetreiber-ICs SDIC#1 bis SDIC#8 erzeugt aus dem einen von der Timingsteuerung TCON empfangenen Sourcesteuerungspaket/RGB-Datenpaket 22 Rand taktsignale und 22 zentrale Taktsignale, und sie tastet Sourcesteuerbits oder RGB-Datenbits in Übereinstimmung mit den zentralen Taktsignalen ab.
  • Wenn sowohl der R- als auch der G- als auch der B-Datenwert ein solcher von 12 Bits ist, wie in 20D dargestellt, erzeugt die Timingsteuerung TCON für T × (40/34) Stunden 1 Sourcesteuerungspaket/RGB-Datenpaket als Bitstrom mit DUM, CLK, R1 bis R12, G1 bis G6, DE DUM, DE, G7 bis G12 und B1 bis B12. Die Taktsignalabtrenn- und Datenabtasteinheit 21 jedes der Sourcetreiber-ICs SDIC#1 bis SDIC#8 erzeugt aus dem einen von der Timingsteuerung TCON empfangenen Sourcesteuerungspaket/RGB-Datenpaket 40 Randtaktsignale und 40 zentrale Taktsignale, und sie tastet Sourcesteuerbits oder RGB-Datenbits in Übereinstimmung mit den zentralen Taktsignalen ab.
  • Die Timingsteuerung TCON bestimmt die Bitrate der eingegebenen Daten, und sie kann die Länge des Sourcesteuerungspakets/RGB-Datenpakets automatisch wandeln, wie durch die 20A bis 20D dargestellt.
  • Ein Flüssigkristalldisplay gemäß einer anderen Ausführungsform der Erfindung erzeugt ein Präambelsignal mit mehreren Pulsgruppen mit jeweils verschiedenen Pulsbreiten und einem anderen Zyklus als Signalen der Phase 1, und es kann so sicherer eine Synchronisierung für die Phase und der Frequenz interner Taktpulse ausführen, wie sie von der PLL-Schaltung der Taktsignalabtrenn- und Datenabtasteinheit 21 ausgegeben werden.
  • 21 und 22 sind Signalverlaufsdiagramme für Signale der Phase 1 gemäß einer anderen Ausführungsform der Erfindung.
  • Wie in 21 und 22 dargestellt, enthalten Signale der Phase 1 ein Signal für eine Phase 1-1 und ein Signal für eine Phase 1-2. Das Signal für die Phase 1-1 ist ein Signal, für das 1 Zy klus auf dieselbe Weise wie das oben beschriebene Präambelsignal auf dieselbe Zeit wie diejenige von 1 Sourcesteuerungspaket/RGB-Datenpaket eingestellt ist. Die Frequenz des Signals der Phase 1-2 ist größer als diejenige des Signals der Phase 1-1, und der Zyklus des Signals der Phase 1-2 entspricht 1/2 oder weniger des Zyklus des Signals der Phase 1-1. Das Signal der Phase 1-2 kann einen Signalverlauf aufweisen, in dem zwei Pulsgruppen P1 und P2 mit jeweils verschiedener Phase und verschiedener Frequenz abwechselnd erzeugt werden. Die Frequenz der ersten Pulsgruppe P1 entspricht dem Doppelten der Frequenz einer in Form des Signals 1-1 erzeugten Pulsreihe, oder ist größer, und die Frequenz der zweiten Pulsgruppe P2 entspricht dem Doppelten der Frequenz der ersten Pulsgruppe P1, oder sie ist größer. Wie es in den 21 und 22 dargestellt ist, kann die Taktsignalabtrenn- und Datenabtasteinheit 21, während sie Pulse verfolgt, deren Frequenz größer als diejenige des Signals der Phase 1-1 ist, und deren Phase sich regelmäßig ändert, auf stabilere und schnellere Weise die Phase und die Frequenz interner Taktpulse als das in 10 dargestellte Präambelsignal niedriger Frequenz synchronisieren.
  • Da Verbraucher eine Betriebsverbesserung von LCD-Modulen gefordert haben, müssen die Hersteller solcher Module dieselben mit Sourcetreiber-ICs SDIC#1 bis SDIC#8 mit verschiedenen Optionen versehen, damit der Verbraucher direkt Detailbetriebsabläufe der Module steuern kann. Dazu versorgten die Hersteller die Sourcetreiber-ICs SDIC#1 bis SDIC#8 gemäß der einschlägigen Technik mit mehreren Optionsstiften, mit denen bei Bedarf Pull-up- oder Pull-down-Widerstände verbunden wurden. Ferner wurden bei der einschlägigen Technik optionable Betriebsabläufe der Sourcetreiber-ICs SDIC#1 bis SDIC#8 dadurch gesteuert, dass eine Quellenspannung Vcc oder eine Massespannung GND an das LCD-Modul gelegt wurde. Jedoch ist bei der einschlägigen Technik die Chipgröße der Sourcetreiber-ICs SDIC#1 bis SDIC#8 wegen der mehreren Optionsstifte erhöht, und es ist auch die PCB(Gedruck te Leiterplatte)-Größe wegen der mit den Optionsstiften und den Leitungen verbundenen Pull-up/Pull-down-Widerstände erhöht.
  • Bei einem Flüssigkristalldisplay gemäß einer anderen Ausführungsform der Erfindung können ferner die Chipgröße der Sourcetreiber-ICs SDIC#1 bis SDIC#8 und die PCB-Größe dadurch verringert werden, dass Signale zum Steuern verschiedener Betriebsabläufe der Sourcetreiber-ICs SDIC#1 bis SDIC#8 während einer vorbestimmten Periode der Phase 2 hinzugefügt werden. Dazu erzeugt das Flüssigkristalldisplay gemäß einer solchen Ausführungsform der Erfindung optionale Steuerungsinformation zum Steuern verschiedener Betriebsabläufe der Sourcetreiber-ICs SDIC#1 bis SDIC#8, wie PWRC1/2, MODE, SOE_EN, PACK-EN, CHMODE, CID1/2, H_2DOT, als getrenntes Sourcesteuerungspaket. Das Sourcesteuerungspaket mit der optionalen Steuerungsinformation kann in eine vorbestimmte Periode der Phase 2 eingefügt werden, und es kann über die Paare von Datenbusleitungen an die Sourcetreiber-ICs SDIC#1 bis SDIC#8 übertragen werden.
  • PWRC1/2 ist optionale Information, die das Verstärkungsverhältnis eines Ausgangspuffers der Sourcetreiber-ICs SDIC#1 bis SDIC#8 bestimmt, um das Leistungsvermögen derselben auszuwählen, wie es in der folgende Tabelle 1 angegeben ist. Tabelle 1
    PWRC1/2 = 11(HH) Modus mit hoher Leistung
    PWRC1/2 = 10(HL) Modus mit normaler Leistung
    PWRC1/2 = 01(LH) Modus mit niedriger Leistung
    PWRC1/2 = 00(LL) Modus mit sehr niedriger Leistung
  • MODE ist optionale Information, die bestimmt, ob das Ausgangssignal einer gemeinsamen Ladespannung während einer Periode mit hohem Logikpegel des Sourceausgangssignal-Aktiviersignals SOE aktiviert oder deaktiviert wird, wie es in der folgenden Tabelle 2 angegeben ist. Tabelle 2
    MODE = 1(H) Betrieb in einem Modus Hi_Z (Ausgabe der gemeinsamen Ladespannung deaktiviert)
    MODE = 0(L) Betriebsmodus mit gemeinsamer Ladespannung (Ausgabe der gemeinsamen Ladespannung aktiviert)
  • SOE_EN ist optionale Information, die bestimmt, ob das Sourceausgangssignal-Aktiviersignal SOE in der in die digitalen RGB-Videodaten eingebetteten Form oder über gesonderte Leitungen von den Sourcetreiber-ICs SDIC#1 bis SDIC#8 eingebetteten Form oder über gesonderte Leitungen von den Sourcetreiber-ICs SDIC#1 bis SDIC#8 empfangen wird, wie es in der folgenden Tabelle 3 angegeben ist. Tabelle 3
    PACK_EN = 0(L) PACK_EN = 1(H)
    SOE_EN = 0(L) verboten internes SOE verwenden
    SOE_EN = 1(H) externes SOE verwenden
  • PACK_EN ist optionale Information, die bestimmt, ob das Polaritätssteuersignal POL zu empfangen ist und der Gatestartpuls GSP von den Sourcetreiber-ICs SDIC#1 bis SDIC#8 in der in den digitalen RGB-Videodaten eingebetteten Form oder über gesonderte Leitungen an die Gatetreiber-ICs GDIC#1 bis GDIC#4 zu übertragen ist, wie in der folgenden Tabelle 4 angegeben ist. Tabelle 4
    PACK_EN = 1(H) Steuerungspaket aktivieren
    PACK_EN = 0(L) Steuerungspaket deaktivieren (Wert von SOE_EN ignorieren)
  • CHMODE ist optionale Information zum Bestimmen der Anzahl von Ausgangskanälen der Sourcetreiber-ICs SDIC#1 bis SDIC#8 in Übereinstimmung mit der Auflösung des Flüssigkristalldisplays, wie es in der folgenden Tabelle 5 angegeben ist. Tabelle 5
    CHMODE = 1(H) 690 Ausgangskanäle (Kanäle 691~720 deaktiv.)
    CHMODE = 0(L) 720 Ausgangskanäle
  • CID172 ist optionale Information, die an jeden der Sourcetreiber-ICs SDIC#1 bis SDIC#8 einen Chipidentifiziercode liefert, um die Sourcetreiber-ICs SDIC#1 bis SDIC#8 unabhängig zu steuern, wie es in der folgenden Tabelle 6 angegeben ist. Die Bitrate von CID1/2 kann abhängig von der Anzahl der Sourcetreiber-ICs eingestellt werden. Ferner können, wie oben beschrieben, die Sourcetreiber-ICs SDIC#1 bis SDIC#8 durch I2-Kommunikation unter Verwendung der Timingsteuerung TCON und des Paars von Steuerleitungen SCL/SDA individuell gesteuert werden. Die Hersteller von LCD-Modulen können unter dem Steuerungsverfahren unter Verwendung der optionalen Information CID1/2 und demjenigen unter Verwendung von I2C-Kommunikation auswählen. Tabelle 6
    CID1/2 = 00(LL) Zuweisung an SDIC#1
    CID1/2 = 01(LH) Zuweisung an SDIC#2
    CID1/2 = 10(HL) Zuweisung an SDIC#3
    CID1/2 = 11(HH Zuweisung an SDIC#4
  • H_2DOT ist optionale Information zum Steuern des horizontalen Polaritätszyklus der von den Sourcetreiber-ICs SDIC#1 bis SDIC#8 ausgegebenen positiven/negativen analogen Videodatenspannung, wie in der folgenden Tabelle 7 angegeben. Wenn beispielsweise der Bitwert von H_2DOT ”1(H)” ist, steuern die Sourcetreiber-ICs SDIC#1 bis SDIC#8 die Polarität der Datenspannung auf eine Weise mit einer Inversion alle 2 horizontalen Dots. Bei dieser Betriebsweise geben die Sourcetreiber-ICs SDIC#1 bis SDIC#8 Datenspannungen derselben Polarität an zwei benachbarte Datenleitungen. D. h., dass die Polarität der Datenspannung bei dieser Weise alle zwei benachbarte Datenleitungen invertiert wird. Demgemäß werden die Polaritäten der Datenspannungen, auf die horizontal benachbarte Flüssigkristallzellen geladen werden, wie folgt gesteuert: ”– + + –, ... + – – + (oder + – – +, ..., – + + –)”. Ferner steuern die Sourcetreiber-ICs SDIC#1 bis SDIC#8, wenn der Bitwert von H_2DOT ”0(L)” ist, die Polarität der Datenspannung auf eine Weise mit horizontaler 1-Punkt-Inversion. Bei dieser Weise invertieren die Sourcetreiber-ICs SDIC#1 bis SDIC#8 die Polarität der an benachbarte Datenleitungen angelegten Datenspannung für jeweils 1 Datenleitung. Demgemäß werden die Polaritäten der Datenspannungen, auf die horizontal benachbarten Flüssigkristallzellen geladen werden, wie folgt gesteuert: ”– + – +, ... + – + – (oder + – + –, ... – + – +)”. Tabelle 7
    H_2DOT-1(H) Aktivieren der horizontalen 2-Punkte-Inversion
    H_2DOT-0(L) Deaktivieren der horizontalen 2-Punkte-Inversion
  • Bei den Ausführungsformen der Erfindung muss die Timingsteuerung TCON vom letzten Sourcetreiber-IC SDIC#8 ein Synchronisiersignal zur Rückführung von hohem Logikpegel empfangen, damit sie zur Phase 2 übergeht. Genauer gesagt, erzeugt die Timingsteuerung TCON wiederholt nur das Präambelsignal der Phase 1, wenn die PLL-Synchronisieroperationen aller Sourcetreiber-ICs SDIC#1 bis SDIC#8 nicht abgeschlossen sind und sie die Datenspannung nicht ausgeben. Demgemäß kann dann, wenn die Timingsteuerung TCON das Synchronisiersignal zur Rückführung nicht empfängt, kein individueller Ansteuerungszustand der Sourcetreiber-ICs SDIC#1 bis SDIC#8 bestätigt werden. Jedoch muss ein defekter Sourcetreiber-IC unter den Sourcetreiber-ICs SDIC#1 bis SDIC#8 sicher bestimmt werden können, und es muss auch der Ansteuerungszustand jedes derselben bestätigt werden.
  • Ein Flüssigkristalldisplay gemäß einer anderen Ausführungsform der Erfindung stellt einen Testmodus bereit und gibt in diesem ein Synchronisiersignal zur Rückführung in die Timingsteuerung TCON ein, um eine Ausgabe der Datenspannung der Sourcetreiber-ICs SDIC#1 bis SDIC#8 zu veranlassen, um den individuellen Ansteuerungszustand zu klären. Zu diesem Zweck ist beim Flüssigkristalldisplay gemäß einer solchen Ausführungsform der Erfindung, wie in 23 dargestellt, zusätzlich eine Auswähleinheit SEL innerhalb oder außerhalb der Timingsteuerung TCON installiert.
  • Wie in 23 dargestellt, ist ein erster Eingangsanschluss der Auswähleinheit SEL mit der Synchronisierprüfleitung zur Rückführung LCS2 verbunden, und ein zweiter Eingangsanschluss der Auswähleinheit SEL ist mit einem Eingangsanschluss für ein Testmodusaktiviersignal TEST verbunden. Die Auswähleinheit SEL kann als ODER-Gatter realisiert sein, das ein Synchronisiersignal zur Rückführung ”Lock Out” und/oder das Testmodusaktiviersignal Test ausgibt. Selbst wenn das Synchronisiersignal zur Rückführung ”Lock Out” von hohem Logikpegel nicht in die Timingsteuerung TCON eingegeben wird, gibt die Auswähleinheit SEL das Testmodusaktiviersignal TEST von hohem Logikpegel in einen Datenübertragungsmodus der Timingsteuerung TCON ein, wenn das Testmodusaktiviersignal TEST von hohem Logikpegel eingegeben wird. Demgemäß kann die Timingsteuerung TCON selbst dann, wenn sie im Testmodus das Synchronisiersignal zur Rückführung nicht empfängt, zum Schritt S8 der 6 weitergehen, um Signale der Phase 2 und der Phase 3 an die Sourcetreiber-ICs SDIC#1 bis SDIC#8 zu übertragen. Die Timingsteuerung TCON codiert Testdaten, die im Testmodus aus einem internen Speicher entnommen werden, zum RGB-Datenpaket der Phase 3, und sie überträgt die codierten Testdaten an die Sourcetreiber-ICs SDIC#1 bis SDIC#8. Ein Bediener betrachtet das im Testmodus auf der Flüssigkristalldisplaytafel angezeigte Bild der Testdaten, und er kann den individuellen Ansteuerungszustand der Sourcetreiber-ICs SDIC#1 bis SDIC#8 klären, wobei er ferner klären kann, ob innerhalb der Sourcetreiber-ICs SDIC#1 bis SDIC#8 ein fehlerhafter Sourcetreiber-IC vorhanden ist.
  • Wie oben beschrieben, ist beim Flüssigkristalldisplay und beim Verfahren zum Ansteuern desselben gemäß den Ausführungsformen der Erfindung eine Taktsignalerzeugungsschaltung zur Datenabtastung in jeden der Sourcetreiber-ICs eingebettet, und an jeden derselben werden ein Sourcesteuerungspaket und ein RGB-Datenpaket über das Paar von Datenbusleitungen übertragen. Demgemäß kann die Anzahl erforderlicher Datenbusleitungen zwischen der Timingsteuerung und den Sourcetreiber-ICs verringert werden, und es können die Leitungen für das Sourcetiming-Steuersignal weggelassen werden. Ferner können beim Flüssigkristalldisplay und vom Verfahren zum Ansteuern desselben gemäß den Ausführungsformen der Erfindung die Sourcetreiber-ICs die Eingabe eines RGB-Datenpakets vorhersagen, da das letzte blinde Sourcesteuerungspaket mit Information, die angibt, dass ein RGB-Datenpaket unmittelbar nach der Übertragung des letzten blinden Sourcesteuerungspakets eingegeben wird, an die Sourcetreiber-ICs übertragen wird. Demgemäß können Abtast- und Zwischenspeicheroperationen für die RGB-Daten stabilisiert werden. Ferner kann beim Flüssigkristalldisplay und beim Verfahren zum Ansteuern desselben gemäß den Ausführungsformen der Erfindung, da Information zu einem Anstiegszeitpunkt sowie Information zu einem Abfallszeitpunkt des Sourceausgangssignal-Aktiviersignals in die echten Sourcesteuerungspakete eingebettet sind, das Sourceausgangssignal-Aktiviersignal alleine durch Entnahme der Information zum Anstiegszeitpunkt und der Information zum Abfallszeitpunkt wieder hergestellt werden, ohne dass ein Schaltkreis wie ein Zähler erforderlich wäre. Ferner kann beim Flüssigkristalldisplay und beim Verfahren zum Ansteuern desselben gemäß den Ausführungsformen der Erfindung, da jedes der während einer Austastperiode eingegebenen Sourcesteuerungspakete mehrere blinde Sourcesteuerungspakete und ein echtes Sourcesteuerungspaket enthält, ein Algorithmus für eine Wiederherstellschaltung für das Sourcesteuerungssignal dadurch vereinfacht werden, dass Sourcesteuerungsdaten aus dem echten Sourcesteuerungspaket entnommen werden, ohne dass in jedem der Sourcesteuerungspakete in der Phase 2 das Vorliegen von Sourcesteuerungsdaten bestätigt werden müsste.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • - KR 10-2008-0127453 [0001]

Claims (20)

  1. Flüssigkristalldisplay mit: einer Timingsteuerung (TCON); N Sourcetreiber-ICs (IC = integrierter Schaltkreis; SDIC#1 bis SDIC#8), wobei N eine ganze Zahl vom Wert 2 oder größer ist; N Paaren von Datenbusleitungen, von denen jede die Timingsteuerung auf punktweise Art mit den N Sourcetreiber-ICs verbindet; einer Synchronisierprüfleitung, die den ersten Sourcetreiber-IC der N Sourcetreiber-ICs mit der Timingsteuerung verbindet und die N Sourcetreiber-ICs in Kaskadenschaltung miteinander verbindet; und einer Synchronisierprüfleitung zur Rückführung, die den letzten Sourcetreiber-IC der N Sourcetreiber-ICs mit der Timingsteuerung verbindet; wobei die Timingsteuerung so aufgebaut ist, dass sie Folgendes ausführt: serielles Übertragen eines Präambelsignals, in dem mehrere Bits mit hohem Logikpegel und dann mehrere Bits mit niedrigem Logikpegel aufeinanderfolgend angeordnet sind, über jedes der N Paare von Datenbusleitungen an jeden der N Sourcetreiber-Ics; Übertragen eines Synchronisiersignals, das anzeigt, dass die Phase eines von jedem der N Sourcetreiber-Ics ausgegebenen internen Taktpulses mit dem ersten Sourcetreiber-IC synchronisiert ist, über die Synchronisierprüfleitung; serielles Übertragen mehrerer blinder Sourcesteuerungspakete, eines echten Sourcesteuerungspakets sowie eines letzten blinden Sourcesteuerungspakets in der genannten Reihenfolge an jeden der N Sourcetreiber-ICs über jedes der N Paare von Datenbusleitungen, wenn die Timingsteuerung ein Rückführsi gnal zum Synchronisiersignal über die Synchronisierprüfleitung zur Rückführung vom letzten Sourcetreiber-IC empfängt; und serielles Übertragen mindestens eines RGB-Datenpakets an jeden der N Sourcetreiber-ICs über jedes der N Paare von Datenbusleitungen.
  2. Flüssigkristalldisplay nach Anspruch 1, dadurch gekennzeichnet, dass jeder der N Sourcetreiber-ICs die internen Taktpulse auf das Präambelsignal hin synchronisiert; dann, wenn die Phasen der von den N Sourcetreiber-ICs ausgegebenen internen Taktpulse synchronisiert sind, der letzte Sourcetreiber-IC das Rückführsignal zum Synchronisiersignal über die Synchronisierprüfleitung zur Rückführung an die Timingsteuerung überträgt; und jeder der N Sourcetreiber-ICs auf den internen Taktpuls hin aus dem echten Sourcesteuerungspaket ein Polaritätssteuersignal und ein Sourceausgangssignal-Aktiviersignal wieder herstellt.
  3. Flüssigkristalldisplay nach Anspruch 1, dadurch gekennzeichnet, dass jeder der N Sourcetreiber-ICs auf den internen Taktpuls hin RGB-Daten aus dem RGB-Datenpaket wieder herstellt und die wieder hergestellten RGB-Daten auf das Polaritätssteuersignal hin in eine positive oder eine negative Datenspannung wandelt, um diese auf das Sourceausgangssignal-Aktiviersignal hin an Datenleitungen einer Flüssigkristalldisplaytafel auszugeben.
  4. Flüssigkristalldisplay nach Anspruch 3, dadurch gekennzeichnet, dass das RGB-Datenpaket aufeinanderfolgend Taktsignalbits, erste RGB-Datenbits, interne Datenaktiviertaktsignalbits sowie zweite RGB-Datenbits in der genannten Reihenfolge enthält.
  5. Flüssigkristalldisplay nach Anspruch 2, dadurch gekennzeichnet, dass das echte Sourcesteuerungspaket Information zum Polaritätssteuersignal und Information zum Sourceausgangssignal-Aktiviersignal enthält.
  6. Flüssigkristalldisplay nach Anspruch 5, dadurch gekennzeichnet, dass sowohl die blinden Sourcesteuerungspakete als auch das echte Sourcesteuerungspaket und das letzte blinde Sourcesteuerungspaket erste und zweite Identifizierinformation enthalten; wobei der Logikwert der ersten Identifizierinformation des echten Sourcesteuerungspakets vom Logikwert der ersten Identifizierinformation jedes der blinden Sourcesteuerungspakete und des letzten blinden Sourcesteuerungspakets verschieden ist; und der Logikwert der zweiten Identifizierinformation des letzten blinden Sourcesteuerungspakets vom Logikwert der zweiten Identifizierinformation jedes der blinden Sourcesteuerungspakete und des echten Sourcesteuerungspakets verschieden ist.
  7. Flüssigkristalldisplay nach Anspruch 6, dadurch gekennzeichnet, dass jeder der N Sourcetreiber-ICs abhängig vom Logikwert der ersten Identifizierinformation klärt, ob ein echtes Sourcesteuerungspaket eingegeben wird oder nicht; und jeder der N Sourcetreiber-ICs abhängig vom Logikwert der zweiten Identifizierinformation die Eingabe eines RGB-Datenpakets vorhersagt.
  8. Flüssigkristalldisplay nach Anspruch 5, dadurch gekennzeichnet, dass die Information zum Sourceausgangssignal-Aktiviersignal Information zum Anstiegszeitpunkt des Sourceausgangssignal-Aktiviersignals oder Information zum Abfallszeitpunkt desselben enthält.
  9. Flüssigkristalldisplay nach Anspruch 8, dadurch gekennzeichnet, dass das echte Sourcesteuerungspaket ein erstes echtes Sourcesteuerungspaket mit der Information zum Anstiegszeitpunkt des Sourceausgangssignal-Aktiviersignals sowie ein zweites echtes Sourcesteuerungspaket mit der Information zum Abfallszeitpunkt desselben enthält; wobei das erste und das zweite echte Sourcesteuerungspaket mit einem vorbestimmten Zeitintervall in jeden der N Sourcetreiber-ICs eingegeben werden.
  10. Flüssigkristalldisplay nach Anspruch 9, dadurch gekennzeichnet, dass wenn jeder der N Sourcetreiber-ICs die Information zum Anstiegszeitpunkt des Sourceausgangssignal-Aktiviersignals erkennt, jeder derselben das Sourceausgangssignal-Aktiviersignal mit hohem Logikpegel erzeugt; und wenn jeder der N Sourcetreiber-ICs die Information zum Abfallszeitpunkt des Sourceausgangssignal-Aktiviersignals erkennt, jeder derselben das Sourceausgangssignal-Aktiviersignal mit niedrigem Logikpegel erzeugt.
  11. Flüssigkristalldisplay nach Anspruch 10, dadurch gekennzeichnet, dass die Pulsbreite des Sourceausgangssignal-Aktiviersignals durch Multiplizieren der Länge eines Sourcesteuerungspakets oder eines RGB-Datenpakets mit i, wobei i eine natürliche Zahl ist, abhängig von der Pulsbreiteninformation zum Sourceausgangssignal-Aktiviersignal multipliziert wird.
  12. Flüssigkristalldisplay nach Anspruch 5, dadurch gekennzeichnet, dass wenn jeder der N Sourcetreiber-ICs Information zum Polaritätssteuersignal erkennt, jeder derselben das Polaritätssteuersignal mit vorbestimmtem Logikpegel erzeugt und dann während i Horizontalperioden, wobei i eine natürliche Zahl ist, das Polaritätssteuersignal auf diesem aufrechterhält; und jeder der N Sourcetreiber-ICs den Logikpegel des Polaritätssteuersignals alle i Horizontalperioden invertiert.
  13. Verfahren zum Ansteuern eines Flüssigkristalldisplays mit einer Timingsteuerung und N Sourcetreiber-ICs, wobei N eine ganze Zahl vom Wert 2 oder größer ist, wobei das Verfahren Folgendes beinhaltet: Erzeugen eines Präambelsignals durch die Timingsteuerung, in dem mehrere Bits mit hohem Logikpegel aufeinanderfolgend angeordnet sind und dann mehrere Bits mit niedrigem Logikpegel aufeinanderfolgend angeordnet sind; serielles Übertragen des Präambelsignals an jeden der N Sourcetreiber-ICs über jedes von N Paaren von Datenbusleitungen, die die Timingsteuerung auf punktweise Art mit den N Sourcetreiber-ICs verbinden; Erzeugen eines Synchronisiersignals durch die Timingsteuerung, das anzeigt, dass eine Phase eines von jedem der N Sourcetreiber-ICs ausgegebenen internen Taktpulse synchronisiert ist; Übertragen des Synchronisiersignals an einen ersten Sourcetreiber-IC der N Sourcetreiber-ICs über eine Synchronisierprüfleitung, die den ersten Sourcetreiber-IC mit der Timingsteuerung verbindet und die N Sourcetreiber-ICs auf Kaskadenweise miteinander verbindet; Erzeugen eines Rückführsignals zum Synchronisiersignal durch den letzten Sourcetreiber-IC der N Sourcetreiber-ICs; Übertragen des Rückführsignals zum Synchronisiersignal über eine Synchronisierprüfleitung zur Rückführung, die den letzten Sourcetreiber-IC mit der Timingsteuerung verbindet, an diese; Erzeugen mehrerer blinder Sourcesteuerungspakete, eines echten Sourcesteuerungspakets sowie eines letzten blinden Sourcesteuerungspakets durch die Timingsteuerung; serielles Übertragen der blinden Sourcesteuerungspakete, des echten Sourcesteuerungspakets und des letzten blinden Sour cesteuerungspakets in der genannten Reihenfolge an jeden der N Sourcetreiber-ICs über jedes der N Paare von Datenbusleitungen; Erzeugen mindestens eines RGB-Datenpakets durch die Timingsteuerung; und serielles Übertragen des RGB-Datenpakets an jeden der N Sourcetreiber-ICs über jedes der N Paare von Datenbusleitungen.
  14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass das echte Sourcesteuerungspaket Information zu einem Polaritätssteuersignal sowie Information zu einem Sourceausgangssignal-Aktiviersignal enthält.
  15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass sowohl jedes der blinden Sourcesteuerungspakete als auch das echte Sourcesteuerungspaket und das letzte blinde Sourcesteuerungspaket erste und zweite Identifizierinformation enthalten; wobei der Logikwert der ersten Identifizierinformation des echten Sourcesteuerungspakets vom Logikwert der ersten Identifizierinformation jedes der blinden Sourcesteuerungspakete und des letzten blinden Sourcesteuerungspakets verschieden ist; und wobei der Logikwert der zweiten Identifizierinformation des letzten blinden Sourcesteuerungspakets vom Logikwert der zweiten Identifizierinformation jedes der blinden Sourcesteuerungspakete und des echten Sourcesteuerungspakets verschieden ist.
  16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass jeder der N Sourcetreiber-ICs abhängig vom Logikwert der ersten Identifizierinformation klärt, ob ein echtes Sourcesteuerungspaket eingegeben wird oder nicht; und jeder der N Sourcetreiber-ICs abhängig vom Logikwert der zweiten Identifizierinformation die Eingabe eines RGB-Datenpakets vorhersagt.
  17. Flüssigkristalldisplay nach Anspruch 5, dadurch gekennzeichnet, dass die Information zum Sourceausgangssignal-Aktiviersignal Information zum Anstiegszeitpunkt des Sourceausgangssignal-Aktiviersignals oder Information zum Abfallszeitpunkt desselben enthält.
  18. Flüssigkristalldisplay nach Anspruch 8, dadurch gekennzeichnet, dass das echte Sourcesteuerungspaket ein erstes echtes Sourcesteuerungspaket mit der Information zum Anstiegszeitpunkt des Sourceausgangssignal-Aktiviersignals sowie ein zweites echtes Sourcesteuerungspaket mit der Information zum Abfallszeitpunkt desselben enthält; wobei das erste und das zweite echte Sourcesteuerungspaket mit einem vorbestimmten Zeitintervall in jeden der N Sourcetreiber-ICs eingegeben werden.
  19. Flüssigkristalldisplay nach Anspruch 18, dadurch gekennzeichnet, dass wenn jeder der N Sourcetreiber-ICs die Information zum Anstiegszeitpunkt des Sourceausgangssignal-Aktiviersignals erkennt, jeder derselben das Sourceausgangssignal-Aktiviersignal mit hohem Logikpegel erzeugt; wenn jeder der N Sourcetreiber-ICs die Information zum Abfallszeitpunkt des Sourceausgangssignal-Aktiviersignals erkennt, jeder derselben das Sourceausgangssignal-Aktiviersignal mit niedrigem Logikpegel erzeugt; wobei die Pulsbreite des Sourceausgangssignal-Aktiviersignals durch Multiplizieren der Länge eines Sourcesteuerungspakets oder eines RGB-Datenpakets mit i, wobei i eine natürliche Zahl ist, abhängig von der Pulsbreiteninformation zum Sourceausgangssignal-Aktiviersignal multipliziert wird.
  20. Flüssigkristalldisplay nach Anspruch 14, dadurch gekennzeichnet, dass wenn jeder der N Sourcetreiber-ICs Information zum Polaritätssteuersignal erkennt, jeder derselben das Polaritätssteuersignal mit vorbestimmtem Logikpegel erzeugt und dann während i Horizontalperioden, wobei i eine natürliche Zahl ist, das Polaritätssteuersignal auf diesem aufrechterhält; und jeder der N Sourcetreiber-ICs den Logikpegel des Polaritätssteuersignals alle i Horizontalperioden invertiert.
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