CN101751890A - 液晶显示器及其驱动方法 - Google Patents

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Abstract

提供了一种液晶显示器及其方法。该液晶显示器包括：时序控制器；N个源极驱动集成电路(IC)，其中N是等于或者大于2的整数；N对数据总线，其每一对数据总线按照点对点的方式使时序控制器与N个源极驱动IC的每一个相连；锁定检查线，用于使N个源极驱动IC的第一源极驱动IC与时序控制器相连并且使N个源极驱动IC彼此级联；以及反馈锁定检查线，用于使N个源极驱动IC的最后源极驱动IC与时序控制器相连。

Description

液晶显示器及其驱动方法
本申请要求2008年12月15日申请的韩国专利申请No.10-2008-0127453的优先权，在此为了所有的目的并入本文中，就如同在此完全阐述一样。
技术领域
本发明的实施方式涉及一种液晶显示器及其驱动方法。
背景技术
有源矩阵型液晶显示器利用薄膜晶体管(TFT)作为开关元件来显示移动图片。有源矩阵型液晶显示器由于具有薄外观，因此已在电视机以及诸如办公设备和计算机这样的便携式设备的显示设备中实施。相应地，阴极射线管(CRT)正快速地被有源矩阵型液晶显示器替代。
液晶显示器包括用于向液晶显示器面板的数据线提供数据电压的多个源极驱动集成电路(IC)、用于向液晶显示器面板的栅极线顺序提供栅极脉冲(即扫描脉冲)的多个栅极驱动IC、以及用于对源极驱动IC和栅极驱动IC进行控制的时序控制器。在液晶显示器中，通过接口将数字视频数据输入到时序控制器。
时序控制器通过诸如微型低压差分信号(LVDS)接口这样的接口将数字视频数据、对数字视频数据进行采样的时钟、对源极驱动IC的操作进行控制的控制信号等等提供给源极驱动IC。源极驱动IC对从时序控制器串行输入的数字视频数据进行反串行化以输出并行数据，此后利用伽玛补偿电压将该并行数据转换成模拟数据电压以将该模拟数据电压提供给数据线。
时序控制器利用共同地将时钟和数字视频数据应用到源极驱动IC这样的多点(multi-drop)方式将必要信号提供给源极驱动IC。因为源极驱动IC彼此级联，因此源极驱动IC对数字视频数据进行顺序采样并且此后同时输出与1条线相对应的数据电压。在这种数据传输方法中，在时序控制器与源极驱动IC之间必需具备诸如R、G、B数据传输线、对源极驱动IC的输出和源极驱动IC的极性变化的操作时序进行控制的控制线、以及时钟传输线之类的多条线。因为微型LVDS接口是采用以相位彼此不同的一对差分信号的形式对数字视频数据和时钟的每一个进行传输的方式，因此时序控制器与源极驱动IC之间至少需要14条数据传输线来同时传输奇数数据和偶数数据。相应地，由于需要在位于时序控制器与源极驱动IC之间的印刷电路板(PCB)上形成很多条数据传输线，因此很难减少数据传输线的数目。
发明内容
本发明的实施方式提供了一种可减少时序控制器与源极驱动集成电路(IC)之间的信号传输线数目的液晶显示器及其驱动方法。
在一个方面，提供一种液晶显示器，该液晶显示器包括：时序控制器；N个源极驱动集成电路(IC)，其中N是等于或者大于2的整数；N对数据总线，其每一对数据总线按照点对点的方式使该时序控制器与所述N个源极驱动IC的每一个相连；锁定检查线，使所述N个源极驱动IC的第一源极驱动IC与所述时序控制器相连并且使所述N个源极驱动IC彼此级联；以及反馈锁定检查线，使所述N个源极驱动IC的最后源极驱动IC与该时序控制器相连。其中该时序控制器通过所述N对数据总线的每一对数据总线将前导信号串行传输到所述N个源极驱动IC的每一个，在该前导信号中顺序排列有具有高逻辑电平的多个位、然后顺序排列有具有低逻辑电平的多个位；该时序控制器通过该锁定检查线将锁定信号传输到所述第一源极驱动IC，该锁定信号表示从所述N个源极驱动IC的每一个输出的内部时钟脉冲的相位被锁定；所述时序控制器在通过该反馈锁定检查线接收到来自该最后源极驱动IC的锁定信号的反馈信号时，通过所述N对数据总线的每一对数据总线依次将多个伪源极控制包、实际源极控制包、以及最后伪源极控制包串行传输到所述N个源极驱动IC的每一个，并且通过所述N对数据总线的每一对数据总线将至少一个RGB数据包串行传输到所述N个源极驱动IC的每一个。
所述N个源极驱动IC的每一个响应该前导信号锁定该内部时钟脉冲，在从所述N个源极驱动IC输出的内部时钟脉冲的相位被锁定时，该最后源极驱动IC通过该反馈锁定检查线将该锁定信号的反馈信号传输到该时序控制器。其中所述N个源极驱动IC的每一个响应所述内部时钟脉冲从该实际源极控制包恢复出极性控制信号和源极输出使能信号。
所述N个源极驱动IC的每一个响应所述内部时钟脉冲而从该RGB数据包恢复出RGB数据并且响应所述极性控制信号将所恢复的RGB数据转换成正或负数据电压，用以响应该源极输出使能信号将该正/负数据电压输出到液晶显示器面板的数据线。
该RGB数据包依次包括时钟位、第一RGB数据位、内部数据使能时钟位、以及第二RGB数据位。
该实际源极控制包包括与该极性控制信号有关的信息以及与该源极输出使能信号有关的信息。
所述伪源极控制包、实际源极控制包、以及最后伪源极控制包的每一个包括第一和第二标识信息，其中该实际源极控制包的第一标识信息的逻辑值与所述伪源极控制包和最后伪源极控制包的每一个的第一标识信息的逻辑值不同。其中所述最后伪源极控制包的第二标识信息的逻辑值与所述伪源极控制包和实际源极控制包的每一个的第二标识信息的逻辑值不同。
所述N个源极驱动IC的每一个根据该第一标识信息的逻辑值来确认是否输入了该实际源极控制包，其中所述N个源极驱动IC的每一个根据该第二标识信息的逻辑值来预测RGB数据包的输入。
与该源极输出使能信号有关的信息包括该源极输出使能信号的上升时间信息以及该源极输出使能信号的下降时间信息中的一个。
该实际源极控制包包括含有该源极输出使能信号的上升时间信息的第一实际源极控制包以及含有该源极输出使能信号的下降时间信息的第二实际源极控制包，其中以预定时间间隔将所述第一和第二实际源极控制包输入到所述N个源极驱动IC的每一个。
当所述N个源极驱动IC的每一个检测到该源极输出使能信号的上升时间信息时，所述N个源极驱动IC的每一个产生高逻辑电平的源极输出使能信号。其中当所述N个源极驱动IC的每一个检测到该源极输出使能信号的下降时间信息时，所述N个源极驱动IC的每一个使该源极输出使能信号的逻辑电平反相为低逻辑电平。
根据该源极输出使能信号的脉冲宽度信息，通过将该源极控制包与RGB数据包中的一个的长度乘以“i”来确定该源极输出使能信号的脉冲宽度，其中i是自然数。
当所述N个源极驱动IC的每一个检测到与该极性控制信号有关的信号时，所述N个源极驱动IC的每一个产生预定逻辑电平的极性控制信号，然后在i个水平时段期间保持该极性控制信号的逻辑电平在该预定逻辑电平，其中i是自然数。其中所述N个源极驱动IC的每一个每隔i个水平时段使该极性控制信号的逻辑电平反相。
在另一方面，还提供一种液晶显示器的驱动方法，该液晶显示器包括时序控制器和N个源极驱动集成电路(IC)，其中N是等于或大于2的整数，该方法包括：从该时序控制器产生前导信号，在该前导信号中顺序排列有具有高逻辑电平的多个位、然后顺序排列有具有低逻辑电平的多个位；通过用于按照点对点方式使该时序控制器与所述N个源极驱动IC相连的N对数据总线的每一对数据总线，将该前导信号串行传输到所述N个源极驱动IC的每一个；从该时序控制器产生锁定信号，该锁定信号表示从所述N个源极驱动IC的每一个输出的内部时钟脉冲的相位被锁定；通过用于使所述N个源极驱动IC的第一源极驱动IC与该时序控制器相连并且使所述N个源极驱动IC彼此级联的锁定检查线，将该锁定信号传输到该第一源极驱动IC；从所述N个源极驱动IC的最后源极驱动IC产生该锁定信号的反馈信号；通过用于使该最后源极驱动IC与该时序控制器相连的反馈锁定检查线将该锁定信号的反馈信号传输到该时序控制器；从该时序控制器产生多个伪源极控制包、实际源极控制包、以及最后伪源极控制包；通过所述N对数据总线的每一对数据总线依次将所述伪源极控制包、实际源极控制包、以及最后伪源极控制包串行传输到所述N个源极驱动IC的每一个；从该时序控制器产生至少一个RGB数据包；以及通过所述N对数据总线的每一对数据总线将所述RGB数据包串行传输到所述N个源极驱动IC的每一个。
从在下文中所给出的详细说明可显而易见地得知本发明进一步可应用的范围。然而，应清楚的是通过说明仅给出了详细说明和具体示例，然而仅是以举例的方式提出，而并非对本发明范围的限制。所述领域普通技术人员从详细的说明书中可显而易见地得知在本发明的精神和范围之内的各种变化和修改。
附图说明
附图包含在本申请中以构成本申请的一部分，用以对本发明提供进一步的理解。附图例示了本发明的实施方式，并与说明书一起用于解释本发明的原理。在附图中：
图1是对根据本发明实施方式的液晶显示器进行例示的框图；
图2例示了时序控制器与源极驱动集成电路(IC)之间的线；
图3和4是对源极驱动IC的配置进行例示的框图；
图5是对栅极驱动IC的配置进行例示的框图；
图6是按阶段对时序控制器与源极驱动IC之间的信号传输处理进行例示的流程图；
图7是对时钟分离和数据采样单元进行例示的框图；
图8例示了可使源极驱动IC执行调试操作的串行通信控制路径以及芯片标识码的实例；
图9是对锁相环(PLL)进行例示的框图；
图10是对时序控制器所产生的相位1信号进行例示的波形图；
图11是对时序控制器所产生的相位2信号进行例示的波形图；
图12和13是对时序控制器所产生的相位3信号进行例示的波形图；
图14例示了源极控制包和RGB数据包的数据映射表的实例；
图15例示了伪源极控制包、实际源极控制包、以及最后伪源极控制包的数据映射表的实例；
图16例示了实际源极控制包的数据映射表的实例；
图17是对图16的实际源极控制包中的源极输出相关控制数据所控制的源极输出使能信号以及极性相关控制数据所控制的极性控制信号进行例示的波形图；
图18A至18C例示了根据实际源极控制包的源极输出相关控制数据所控制的源极输出使能信号的脉冲宽度；
图19是对时钟分离和数据采样单元的输出进行例示的波形图；
图20A至20D是根据RGB数据包的比特率变化来对RGB数据包的长度进行转换的横截面视图；
图21和22是对根据本发明另一实施方式的相位1信号进行例示的波形图；以及
图23例示了根据本发明实施方式的用于测试模式的液晶显示器的附加配置。
具体实施方式
现在参照附图详细描述本发明的实施方式。
如图1所示，根据本发明实施方式的液晶显示器包括液晶显示器面板10、时序控制器TCON、多个源极驱动集成电路(IC)SDIC#1至SDIC#8、以及多个栅极驱动IC GDIC#1至GDIC#4。
液晶显示器面板10包括上玻璃基板、下玻璃基板、以及位于上下玻璃基板之间的液晶层。液晶显示器面板10包括以矩阵形式排列在m条数据线DL与n条栅极线GL的每个交叉处的m×n个液晶单元C1c。
在液晶显示器面板10的下玻璃基板上形成包括数据线DL、栅极线GL、薄膜晶体管(TFT)、存储电容器Cst等等的像素阵列。由通过TFT接收数据电压的像素电极1与接收公共电压Vcom的公共电极2之间的电场来驱动每个液晶单元C1c。在每个TFT中，栅极与栅极线GL相连，源极与数据线DL相连，并且漏极与液晶单元C1c的像素电极1相连。当通过栅极线GL提供了栅极脉冲时TFT导通，并且因此将通过数据线DL所接收到的正或负模拟视频数据电压提供给液晶单元C1c的像素电极1。
在液晶显示器面板10的上玻璃基板上形成黑矩阵、滤色器、公共电极2等等。
按照诸如扭曲向列(TN)模式和垂直对准(VA)模式这样的垂直电驱动方式在上玻璃基板上形成公共电极2。按照诸如面内切换(IPS)模式和边缘场切换(FFS)模式这样的水平电驱动方式在下玻璃基板上形成公共电极2和像素电极1。
液晶显示器面板10的上下玻璃基板分别附有偏振板。在上下玻璃基板上分别形成用于设置预倾角的取向层。在上下玻璃基板之间形成了间隔体以保持液晶单元C1c的单元间隙恒定。
根据本发明实施方式的液晶显示器可具体体现为任何液晶模式，包括TN、VA、IPS、FFS模式。此外，根据本发明实施方式的液晶显示器可实施为任何类型的液晶显示器，包括背光液晶显示器、透反射式液晶显示器、以及反射式液晶显示器。
时序控制器TCON通过诸如低压差分信号(LVDS)接口和最小化跳变差分信号(TMDS)接口之类的接口接收诸如垂直和水平同步信号Vsync和Hsync、外部数据使能信号DE、以及点时钟CLK之类的外部时序信号，以产生用于对源极驱动IC SDIC#1至SDIC#8的操作时序和栅极驱动IC GDIC#1至GDIC#4的操作时序进行控制的时序控制信号。这些时序控制信号包括用于对栅极驱动IC GDIC#1至GDIC#4的操作时序进行控制的栅极时序控制信号以及用于对源极驱动IC SDIC#1至SDIC#8的操作时序进行控制的源极时序控制信号。
时序控制器TCON按照点对点方式与源极驱动IC SDIC#1至SDIC#8相连。时序控制器TCON通过多对数据总线的每一对将用于对源极驱动IC SDIC#1至SDIC#8进行初始化的前导信号、包括源极时序控制信号的源极控制数据、时钟、RGB数字视频数据等等传输到源极驱动IC SDIC#1至SDIC#8的每一个。
栅极时序控制信号包括栅极起始脉冲GSP、栅极移位时钟GSC、栅极输出使能信号GOE等等。将栅极起始脉冲GSP施加到第一栅极驱动IC GDIC#1以表明扫描操作的扫描起始时间，从而第一栅极驱动IC GDIC#1产生第一栅极脉冲。栅极移位时钟GSC是用于使栅极起始脉冲GSP移位的时钟。栅极驱动IC GDIC#1至GDIC#4的每一个的移位寄存器在栅极移位时钟GSC的上升沿移位栅极起始脉冲GSP。第二至第四栅极驱动IC GDIC#2至GDIC#4接收第一栅极驱动IC GDIC#1的进位信号作为栅极起始脉冲，从而开始操作。栅极输出使能信号GOE对栅极驱动IC GDIC#1至GDIC#4的输出时序进行控制。栅极驱动IC GDIC#1至GDIC#4在栅极输出使能信号GOE的低逻辑电平状态(即，在从紧接在当前脉冲的下降沿之后至紧接在下一脉冲的上升沿之前的时间段期间)输出栅极脉冲。栅极输出使能信号GOE的1个周期大约是1个水平时段。
在前导信号的传输时间与RGB数字视频数据的传输时间之间的预定时间间隔通过数据总线对将源极时序控制信号传输到源极驱动IC SDIC#1至SDIC#8。源极时序控制信号包括极性相关控制数据、源极输出相关控制数据等等。极性相关控制数据包括用于对在源极驱动IC SDIC#1至SDIC#8内部所产生的脉冲形式的极性控制信号POL进行控制的控制信息。响应极性控制信号POL，源极驱动IC SDIC#1至SDIC#8每一个的数模转换器(DAC)将RGB数字视频数据转换成正或负模拟视频数据电压。源极输出相关控制数据包括用于对在源极驱动IC SDIC#1至SDIC#8内部所产生的脉冲形式的源极输出使能信号SOE进行控制的控制信息。源极输出使能信号SOE对来自源极驱动ICSDIC#1至SDIC#8的正/负模拟视频数据电压的输出时序进行控制。
响应栅极时序控制信号，栅极驱动IC GDIC#1至GDIC#4的每一个顺序地将栅极脉冲提供给栅极线GL。
源极驱动IC SDIC#1至SDIC#8的每一个根据通过数据总线对从时序控制器TCON传输的前导信号锁定从嵌入在源极驱动IC SDIC#1至SDIC#8每一个内部的时钟分离和数据采样单元输出的内部时钟脉冲的频率和相位。此后，源极驱动IC SDIC#1至SDIC#8的每一个从通过数据总线对作为数字比特流而输入的源极控制包恢复出时钟以产生串行时钟。随后，源极驱动IC SDIC#1至SDIC#8的每一个对极性相关控制数据和源极输出相关控制数据进行采样。源极驱动IC SDIC#1至SDIC#8的每一个利用极性相关控制数据和源极输出相关控制数据输出极性控制信号POL和源极输出使能信号SOE。
在源极驱动IC SDIC#1至SDIC#8的每一个从通过数据总线对作为数字比特流而输入的源极控制包恢复出时钟以恢复极性控制信号POL和源极输出使能信号SOE之后，源极驱动ICSDIC#1至SDIC#8的每一个从通过数据总线对作为数字比特流而输入的RGB数据包恢复出时钟以产生用于数据采样的串行时钟。此外，源极驱动IC SDIC#1至SDIC#8的每一个对根据该串行时钟串行输入的RGB数字视频数据进行采样。源极驱动IC SDIC#1至SDIC#8的每一个对顺序采样的RGB数字视频数据进行反串行化以输出RGB并行数据。此后，源极驱动IC SDIC#1至SDIC#8的每一个响应极性控制信号POL将RGB并行数据转换成正/负模拟视频数据电压，以响应源极输出使能信号SOE而将正/负模拟视频数据电压提供给数据线DL。
图2例示了时序控制器TCON与源极驱动IC SDIC#1至SDIC#8之间的线。
如图2所示，在时序控制器TCON与源极驱动IC SDIC#1至SDIC#8之间形成了多对数据总线DATA&CLK、第一和第二对控制线SCL/SDA1和SCL/SDA2、锁定检查线LCS1和LCS2等等。
时序控制器TCON通过每对数据总线DATA&CLK将前导信号、源极控制包、以及RGB数据包顺序地传输到源极驱动IC SDIC#1至SDIC#8的每一个。源极控制包是包括时钟位、极性相关控制数据位、源极输出相关控制数据位等等的比特流。RGB数据包是包括时钟位、内部数据使能时钟位、RGB数据位等等的比特流。每对数据总线DATA&CLK使时序控制器TCON与源极驱动IC SDIC#1至SDIC#8的每一个串联。也就是说，时序控制器TCON按照点对点的方式与源极驱动IC SDIC#1至SDIC#8相连。源极驱动IC SDIC#1至SDIC#8的每一个恢复出通过数据总线对DATA&CLK输入的时钟。因此，在相邻源极驱动IC SDIC#1至SDIC#8之间不需要用于传输时钟进位和RGB视频数据的线。
时序控制器TCON通过控制线对SCL/SDA1和SCL/SDA2将源极驱动ICSDIC#1至SDIC#8每一个的芯片标识码CID以及用于对源极驱动IC SDIC#1至SDIC#8的每一个的功能进行控制的芯片单独控制数据传输到源极驱动ICSDIC#1至SDIC#8的每一个。控制线对SCL/SDA1和SCL/SDA2共同地连接在时序控制器TCON与源极驱动IC SDIC#1至SDIC#8之间。更具体地说，如图8所示，如果将源极驱动IC SDIC#1至SDIC#8分成两组并且这两组分别与印刷电路板(PCB)PCB1和PCB2相连，那么左边的第一对控制线SCL/SDA1使时序控制器TCON与第一至第四源极驱动IC SDIC#1至SDIC#4并联，并且右边的第二对控制线SCL/SDA2使时序控制器TCON与第五至第八源极驱动IC SDIC#5至SDIC#8并联。
时序控制器TCON通过锁定检查线LCS1将锁定信号LOCK提供给第一源极驱动IC SDIC#1，所述锁定信号LOCK用于确认从源极驱动IC SDIC#1至SDIC#8的每一个的时钟分离和数据采样单元输出的内部时钟脉冲的相位和频率是否被稳定地锁定。源极驱动IC SDIC#1至SDIC#8通过锁定检查线LCS1彼此级联。如果从第一源极驱动IC SDIC#1输出的内部时钟脉冲的频率和相位被锁定，那么第一源极驱动IC SDIC#1将高逻辑电平的锁定信号LOCK传输到第二源极驱动IC SDIC#2。接下来，在从第二源极驱动IC SDIC#2输出的内部时钟脉冲的频率和相位被锁定之后，第二源极驱动IC SDIC#2将高逻辑电平的锁定信号LOCK传输到第三源极驱动IC SDIC#3。顺序执行上述锁定操作，并且最终，在从最后源极驱动IC SDIC#8输出的内部时钟脉冲的频率和相位被锁定之后，最后源极驱动IC SDIC#8通过反馈锁定检查线LCS2将高逻辑电平的锁定信号LOCK反馈输入到时序控制器TCON。只有在时序控制器TCON接收到锁定信号LOCK的反馈信号之后，时序控制器TCON才将RGB数据包传输到源极驱动IC SDIC#1至SDIC#8。
图3是对源极驱动IC SDIC#1至SDIC#8的配置进行例示的框图。
如图3所示，源极驱动IC SDIC#1至SDIC#8的每一个将正/负模拟视频数据电压提供给k条数据线D1至Dk(其中k是小于m的正整数)。源极驱动IC SDIC#1至SDIC#8的每一个包括时钟分离和数据采样单元21、数模转换器(DAC)22、输出电路23等等。
在相位1，时钟分离和数据采样单元21根据通过数据总线对DATA&CLK以低频输入的前导信号来锁定内部时钟脉冲的相位和频率。随后，在相位2，时钟分离和数据采样单元21从通过数据总线对DATA&CLK作为比特流而输入的源极控制包恢复出参考时钟并且从参考时钟分离出极性相关控制数据，从而根据极性相关控制数据恢复出极性控制信号POL。此外，时钟分离和数据采样单元21从源极控制包分离出源极输出相关控制数据以根据该源极输出相关控制数据恢复出源极输出使能信号SOE。
随后，在相位3，时钟分离和数据采样单元21从通过数据总线对DATA&CLK而输入的RGB数据包分离出时钟以恢复参考时钟。此外，时钟分离和数据采样单元21根据该参考时钟产生用于对RGB数字视频数据位的每一个进行采样的串行时钟信号。为此，时钟分离和数据采样单元21包括可输出具有稳定相位和稳定频率的内部时钟脉冲的锁相电路。锁相电路的实例包括锁相环(PLL)和延迟锁相环(DLL)。在实施方式中，稍后将描述利用PLL电路作为锁相电路的实例。在实施方式中，时钟分离和数据采样单元21包括DLL以及PLL。图7至9例示了使用PLL具体体现时钟分离和数据采样单元21的实例。然而，可使用DLL具体体现时钟分离和数据采样单元21。
时钟分离和数据采样单元21根据串行时钟对通过数据总线对DATA&CLK串行输入的每个RGB数据位进行采样和锁存，此后同时输出锁存的RGB数据。也就是说，时钟分离和数据采样单元21将串行数据转换成RGB并行数据。
DAC 22响应极性控制信号POL将来自时钟分离和数据采样单元21的RGB数字视频数据转换成正伽玛补偿电压GH或负伽玛补偿电压GL并且此后将正伽玛补偿电压GH或负伽玛补偿电压GL转换成正或负模拟视频数据电压。对于上述操作而言，如图4所示，DAC 22包括用于接收正伽玛补偿电压GH的P解码器(PDEC)41、用于接收负伽玛补偿电压GL的N解码器(NDEC)42、以及用于响应极性控制信号POL而选择P解码器41的输出和N解码器42的输出的多路复用器43。P解码器41对从时钟分离和数据采样单元21输入的RGB数字视频数据进行解码以输出与RGB数字视频数据的灰度相对应的正伽玛补偿电压GH。N解码器42对从时钟分离和数据采样单元21输入的RGB数字视频数据进行解码以输出与RGB数字视频数据的灰度相对应的负伽玛补偿电压GL。多路复用器43响应极性控制信号POL而交替地选择正伽玛补偿电压GH和负伽玛补偿电压GL并且输出正或负模拟视频数据电压作为所选的正或负伽玛补偿电压GH或GL。
输出电路23在源极输出使能信号SOE的高逻辑电平时段期间通过输出缓冲器将充电共享电压或公共电压Vcom提供给数据线D1至Dk。输出电路23在源极输出使能信号SOE的低逻辑电平时段期间通过输出缓冲器将正/负模拟视频数据电压提供给数据线D1至Dk。当用于接收正模拟视频数据电压的数据线和用于接收负模拟视频数据电压的数据线短路时产生充电共享电压。充电共享电压具有正模拟视频数据电压与负模拟视频数据电压之间的平均电压电平。
图5是对栅极驱动IC GDIC#1至GDIC#4的配置进行例示的框图。
如图5所示，栅极驱动IC GDIC#1至GDIC#4的每一个包括移位寄存器50、电平移位器52、连接在移位寄存器50与电平移位器52之间的多个与(AND)门51、以及用于使栅极输出使能信号GOE反相的反相器53。
移位寄存器50包括多个级联的D触发器，并且利用级联的D触发器响应栅极移位时钟GSC使栅极起始脉冲GSP顺序地移位。每个AND门51对移位寄存器50的输出信号和栅极输出使能信号GOE的反相信号执行AND操作以获得输出。反相器53使栅极输出使能信号GOE反相并且将栅极输出使能信号GOE的反相信号提供给AND门51。因此，当栅极输出使能信号GOE处于低逻辑电平状态时栅极驱动IC GDIC#1至GDIC#4的每一个输出栅极脉冲。
电平移位器52使AND门51的输出电压的摆动宽度偏移到适于驱动液晶显示器面板10的像素阵列中的TFT的摆动宽度。顺序地将电平移位器52的输出信号提供给栅极线G1至Gk。
移位寄存器50与像素阵列的TFT一起可直接形成于液晶显示器面板10的玻璃基板上。在这种情况下，电平移位器52可以不形成在液晶显示器面板10的玻璃基板上，而可以与时序控制器TCON、伽玛电压产生电路等等一起形成在控制板或源极PCB上。
图6是按阶段对时序控制器TCON与源极驱动IC SDIC#1至SDIC#8之间的信号传输处理例示的流程图。
如图6所示，如果将电源施加到液晶显示器上，那么在步骤S1和S2中时序控制器TCON通过每对数据总线DATA&CLK将相位1信号提供给源极驱动IC SDIC#1至SDIC#8的每一个。相位1信号包括低频的前导信号以及提供给第一源极驱动IC SDIC#1的锁定信号。
在步骤S3至S5中，第一源极驱动IC SDIC#1的时钟分离和数据采样单元21将前导信号恢复成PLL参考时钟并且当PLL参考时钟的相位以及从第一源极驱动IC SDIC#1的PLL输出的内部时钟脉冲的相位被锁定时将高逻辑电平的锁定信号传输到第二源极驱动IC SDIC#2。随后，当从第二至第八源极驱动IC SDIC#2至SDIC#8的时钟分离和数据采样单元21输出的内部时钟脉冲被顺序稳定地锁定时，在步骤S6和S7中第八源极驱动集成电路SDIC#8将高逻辑电平的锁定信号反馈输入到时序控制器TCON。
如果时序控制器TCON接收到来自第八源极驱动IC SDIC#8的高逻辑电平的锁定信号，那么时序控制器TCON确定：从所有源极驱动IC SDIC#1至SDIC#8的每一个的时钟分离和数据采样单元21输出的内部时钟脉冲的相位和频率都被稳定地锁定。因此，在步骤S8中时序控制器TCON按照点对点方式通过数据总线对DATA&CLK将相位2信号提供给源极驱动IC SDIC#1至SDIC#8。相位2信号包括含有极性相关控制数据位和源极输出相关控制数据位的多个源极控制包。
继相位2信号之后，在步骤S10中时序控制器TCON按照点对点方式将相位3信号提供给源极驱动IC SDIC#1至SDIC#8。相位3信号包括在1个水平时段期间液晶显示器面板10的1行上的液晶单元将被充电的多个RGB数据包。
在相位2信号或相位3信号的输出传输处理期间可对源极驱动IC SDIC#1至SDIC#8的每一个的时钟分离和数据采样单元21的PLL输出进行解锁。也就是说，可对从时钟分离和数据采样单元21的PLL输出的内部时钟脉冲的相位和频率进行解锁。更具体地说，当时序控制器TCON接收到在低逻辑电平反相的锁定信号的反馈信号时，在步骤S9和S11中，时序控制器TCON确定：从时钟分离和数据采样单元21的PLL输出的内部时钟脉冲被解锁。因此，时序控制器TCON将相位1信号传输到源极驱动IC SDIC#1至SDIC#8。随后，在从源极驱动IC SDIC#1至SDIC#8的每一个的PLL输出的内部时钟脉冲的相位和频率被锁定之后，时序控制器TCON再次开始执行对相位2信号和相位3信号的输出传输处理。
图7是对源极驱动IC SDIC#1至SDIC#8每一个的时钟分离和数据采样单元21进行例示的框图。
如图7所示，时钟分离和数据采样单元21包括片上终结器(on-die terminator，ODT)61、模拟延迟副本(ADR)62、时钟分离器63、PLL 64、PLL锁定检测器65、可调模拟延迟器66、反串行器67、数字滤波器68、相位检测器69、锁定检测器70、I2C控制器71、加电复位72、AND门73、以及SOE&POL恢复单元74。
ODT 61包括嵌入在ODT 61内部的端接电阻，以通过除去混入在通过数据总线对DATA&CLKRGB所接收到的前导信号、源极控制包、以及数据包中的噪声来提高信号完整性。此外，ODT 61包括嵌入在ODT 61内部的接收缓冲器和均衡器以对输入差分信号进行放大并且将放大的差分信号转换成数字数据。ADR 62使从ODT 61所接收到的RGB数据和时钟延迟了可调模拟延迟器66的延迟值，以使时钟路径的延迟值等于数据路径的延迟值。
时钟分离器63从ODT 61所恢复的源极控制包和RGB数据包分离出时钟位以将时钟位恢复成PLL 64的参考时钟。这些时钟位包括时钟位、伪时钟位、内部数据使能时钟位等等。PLL 64产生用于对源极控制包位和RGB数据包位进行采样的时钟。如果RGB数据包包括10位RGB数据并且在10位RGB数据之间分配了4位时钟，那么PLL 64对每1个RGB数据包产生34个内部时钟脉冲。PLL锁定检测器65依照预定数据率来检查从PLL 64输出的每个内部时钟脉冲的相位和频率，以检测内部时钟脉冲是否被锁定。
可调模拟延迟66器对从ODT 61所接收到的RGB数字数据与经由相位检测器69和数字滤波器68反馈输入的恢复时钟之间的微小相位差进行补偿，以便可在时钟中心采样数据。反串行器67包括嵌入在反串行器67内部的多个触发器以对根据从PLL 64串行输出的内部串行时钟脉冲而串行输入的RGB数字视频数据位进行采样和锁存。此后，反串行器67同时输出锁存的RGB数字视频从而输出RGB并行数据。
数字滤波器68和相位检测器69接收所采样的RGB数字视频数据并且确定可调模拟延迟器66的延迟值。锁定检测器70将反串行器67所恢复的RGB并行数据与PLL锁定检测器65的输出PLL_LOCK进行比较以检查RGB并行数据的数据使能时钟的误差量。如果误差量等于或大于预定值，那么物理接口(PHY)电路通过对从PLL 64输出的内部时钟脉冲进行解锁再次完整地操作。当对PLL 64输出的内部时钟脉冲进行了解锁时，锁定检测器70产生低逻辑电平的输出。另一方面，当从PLL 64输出的内部时钟脉冲被锁定时，锁定检测器70产生高逻辑电平的输出。AND门73将从时序控制器TCON所接收到的锁定信号“Lock In(锁入)”或者在先前阶段由源极驱动IC SDIC#1至SDIC#7所传输的锁定信号“Lock In”与锁定检测器70的输出执行AND操作。此后，当锁定信号“Lock In”和锁定检测器70的输出处于高逻辑电平状态时，AND门73输出高逻辑电平的锁定信号“Lock Out(锁出)”。在下一阶段中将高逻辑电平的锁定信号“Lock Out”传输到源极驱动IC SDIC#2至SDIC#8，并且最后源极驱动IC SDIC#8将锁定信号“Lock Out”输入到时序控制器TCON。
POR 72根据先前设置的功率序列产生用于使时钟分离和数据采样单元21初始化的复位信号复位B(RESETB)并且产生大约50MHz的时钟以将该时钟提供给包括上述电路的数字电路。
I2C控制器71利用通过控制线对SCL/SDA作为串行数据而输入的芯片标识码CID以及芯片单独控制数据来对每个上述电路块的操作进行控制。如图8所示将每一个具有不同逻辑电平的芯片标识码CID分别赋予给源极驱动ICSDIC#1至SDIC#8，以便可对源极驱动IC SDIC#1至SDIC#8进行单独控制。I2C控制器71可根据通过控制线对SCL SDA的串行数据总线SDA而从时序控制器TCON输入的芯片单独控制数据，执行PLL断电、ODT 61的缓冲器断电、ODT 61的EQ On/Off操作、对PLL 64的充电冲击电流的控制、对PLL 64的VCO范围手动选择的控制、使PLL锁定信号完成I2C通信的操作、对模拟延迟控制值的调节、使锁定检测器70禁用、改变数字滤波器68的系数、改变数字滤波器68的系数的函数、物理接口(PHY)RESETB信号完成I2C通信的操作、使当前源极驱动IC SDIC#1至SDIC#8的复位信号代替先前源极驱动IC SDIC#1至SDIC#7的锁定信号的操作、设置输入图像的垂直分辨率、存储与数据使能时钟跳变有关的用于对物理接口(PHY)RESETB信号的产生原因进行分析的历史等等。
SOE&POL恢复单元74响应从PLL 64输出的内部时钟脉冲而对来自ODT61的源极控制包的极性相关控制数据进行采样以产生高逻辑电平(或低逻辑电平)的极性控制信号POL。此后，SOE&POL恢复单元74每隔i个水平时段使极性控制信号POL的逻辑电平反相(其中“i”是自然数)。SOE&POL恢复单元74响应从PLL 64输出的内部时钟脉冲而对来自ODT 61的源极控制包的源极输出相关控制数据进行采样，以产生高逻辑电平(或低逻辑电平)的源极输出使能信号SOE。此后，SOE&POL恢复单元74根据预定位使源极输出使能信号SOE的逻辑电平反相以产生源极输出使能信号SOE的脉冲。SOE&POL恢复单元74可根据包括表示脉冲上升的预定位的第一逻辑值的源极控制包与包括表示脉冲下降的预定位的第二逻辑值的源极控制包之间的时间差而改变源极输出使能信号SOE的脉冲宽度。因此，源极输出使能信号SOE的脉冲宽度可通过对通过数据总线对DATA&CLK从时序控制器TCON传输的源极控制包的预定位进行调节而改变。
图9是对PLL 64进行例示的框图。
如图9所示，PLL 64包括相位比较器92、电荷泵93、环路滤波器94、脉冲电压转换器95、压控振荡器(VCO)96、以及数字控制器97。
相位比较器92将从时钟分离器63所接收到的参考时钟REF_clk的相位与从时钟分离器副本(CSR)91所接收到的反馈边沿时钟FB_clk的相位进行比较。相位比较器92具有与作为比较结果的参考时钟REF_clk与反馈边沿时钟FB_clk之间的相位差相对应的脉冲宽度。当参考时钟REF_clk的相位早于反馈边沿时钟FB_clk的相位时，相位比较器92输出正脉冲。另一方面，当参考时钟REF_clk的相位晚于反馈边沿时钟FB_clk的相位时，相位比较器输出负脉冲。
电荷泵93根据相位比较器92的输出脉冲的宽度和极性对提供给环路滤波器94的电荷量进行控制。环路滤波器94根据电荷泵93所控制的电荷量使电荷积聚或放电并且除去输入到脉冲电压转换器95的时钟中的包括谐波分量的高频噪声。
脉冲电压转换器95将从环路滤波器94所接收到的脉冲转换成VCO 96的控制电压并且根据从环路滤波器94所接收到的脉冲的宽度和极性对VCO 96的控制电压的电平进行控制。当1个RGB数据包的比特流包括10位RGB数据和4时钟位时，VCO 96对每1个RGB数据包产生34个边沿时钟和34个中心时钟。此外，VCO 96根据来自脉冲电压转换器95的控制电压并且根据来自数字控制器97的控制数据对时钟的相位延迟量进行控制。
从VCO 96输出的第一边沿时钟EG[0]是反馈边沿时钟并且将其输入到时钟分离器副本91。反馈边沿时钟EG[0]具有与VCO 96的输出频率的1/34相对应的频率。数字控制器97接收来自时钟分离器63的参考时钟REF_clk并且接收来自时钟分离器副本91的反馈边沿时钟FB_clk，并对参考时钟REF_clk的相位与反馈边沿时钟FB_clk的相位进行比较。此外，数字控制器97对作为比较结果获得的相位差与来自POR 72的50MHz时钟信号clk_osc的相位进行比较。数字控制器97根据相位差的比较结果对VCO 96的输出延迟量进行控制以选择VCO 96的振荡区域。
图10是对时序控制器TCON在相位1产生的信号进行例示的波形图。
如图10所示，在相位1，时序控制器TCON产生锁定信号和低频的前导信号。在低频的前导信号中，依次排列了具有高逻辑电平的多个位，此后依次排列了具有低逻辑电平的多个位。当1个RGB数据包的比特流包括10位RGB数据和4时钟位时，前导信号的频率与从时钟分离和数据采样单元21的PLL64输出的内部时钟脉冲的频率的1/34相一致。与高逻辑电平的前导信号的位同步地，时钟分离和数据采样单元21的时钟分离器63使参考时钟REF_clk跳变成高逻辑电平；并且与低逻辑电平的前导信号的位同步地，时钟分离和数据采样单元21的时钟分离器63使参考时钟REF_clk跳变成低逻辑电平。
源极驱动IC SDIC#1至SDIC#8每一个的时钟分离和数据采样单元21反复地执行对根据前导信号所产生的参考时钟REF_clk的相位与反馈边沿时钟FB_clk的相位进行比较并且锁定内部时钟脉冲这样的操作。如果内部时钟脉冲被稳定地锁定，那么在下一阶段中将锁定信号传输到源极驱动IC SDIC#1至SDIC#8。
在液晶显示器的初始加电阶段中，时序控制器TCON接收来自最后源极驱动IC SDIC#8的锁定信号以确认从时钟分离和数据采样单元21串行输出的内部时钟脉冲的相位和频率被锁定。此后，时序控制器TCON在垂直同步信号Vsync的空白时段期间输出相位2信号。
图11是对时序控制器TCON在相位2所产生的信号进行例示的波形图。
如图11所示，在相位2，在水平同步信号Hsync的1个周期(即1个水平时段)中，时序控制器TCON在不存在数据的空白时段期间通过数据总线对DATA&CLK依次将多个前伪源极控制包Cf、至少一个实际源极控制包Cr、多个后伪源极控制包Cb和C1传输到源极驱动IC SDIC#1至SDIC#8的每一个。
在实际源极控制包Cr之前依次将多个前伪源极控制包Cf传输到源极驱动IC SDIC#1至SDIC#8，以便时钟分离和数据采样单元21稳定地接收实际源极控制包Cr。实际源极控制包Cr包括用于对极性反转操作进行控制的极性相关控制数据位和源极输出相关控制数据位以及源极驱动IC SDIC#1至SDIC#8的数据输出。在实际源极控制包Cr之后依次将多个后伪源极控制包Cb和C1传输到源极驱动IC SDIC#1至SDIC#8，以便时钟分离和数据采样单元21执行对实际源极控制包Cr的接收确认操作并且稳定地接收相位3信号。将表示在后伪源极控制包Cb和C1的最后伪源极控制包C1之后传输相位3信号的位值分配给最后伪源极控制包C1。因为源极驱动IC SDIC#1至SDIC#8读取最后伪源极控制包C1的位值并且因此可预先知道在最后伪源极控制包C1之后要输入的RGB数据包，因此源极驱动IC SDIC#1至SDIC#8可稳定地执行RGB数据采样操作。
通过如图15的数据映射表中所示的预定位值可彼此区分前伪源极控制包Cf、实际源极控制包Cr、以及后伪源极控制包Cb和C1。因此，时钟分离和数据采样单元21的SOE&POL恢复单元74通过预定位值来彼此区分源极控制包Cf、Cr、Cb、以及C1。因此，SOE&POL恢复单元74可区分实际源极控制包Cr的极性相关控制数据与源极输出相关控制数据。
源极驱动IC SDIC#1至SDIC#8每一个的时钟分离和数据采样单元21从源极控制包Cf、Cr、Cb、以及C1分离出时钟以恢复参考时钟，并且将参考时钟的相位与高频的内部时钟脉冲的相位进行比较以串行输出用于对极性相关控制数据位和源极输出相关控制数据位进行采样的内部时钟脉冲。此外，时钟分离和数据采样单元21根据所采样的极性相关控制数据产生极性控制信号POL并且根据所采样的源极输出相关控制数据产生源极输出使能信号SOE。
如图11所示，在1个水平时段期间在多个源极控制包Cf、Cr、Cb、以及C1之后传输RGB数据包，此后在RGB数据包之后可附加地传输多个源极控制包。在RGB数据包之后所附加传输的源极控制包可包括至少一个实际源极控制包和多个伪源极控制包，并且实际源极控制包会影响下一水平时段的RGB数据包。
图12和13是对时序控制器TCON在相位3所产生的信号进行例示的波形图。
如图12和13所示，继相位2信号之后，时序控制器TCON在1个水平时段期间通过数据总线对DATA&CLK将相位3信号(即在液晶显示器的1行上待显示的多个RGB数据包)传输到源极驱动IC SDIC#1至SDIC#8的每一个。
更具体地说，时钟分离和数据采样单元21从RGB数据包分离出时钟CLK和内部数据使能时钟DE以恢复出参考时钟。此后，时钟分离和数据采样单元21对参考时钟的相位与高频的内部时钟脉冲的相位进行比较以串行输出用于对每个RGB数字视频数据位进行采样的内部时钟脉冲。如果1个RGB数据包的比特流包括10位RGB数据和4个时钟位，那么依次将低逻辑电平的伪时钟DUM的位、高逻辑电平的时钟CLK的位、位R1至R10、位G1至G5、低逻辑电平的伪数据使能时钟DE DUM的位、高逻辑电平的内部数据使能时钟DE的位、位G6至G10、以及位B1至B10分配给1个RGB数据包。时钟分离和数据采样单元21对时钟CLK和内部数据使能时钟DE进行检测并且因此确定在时钟CLK和内部数据使能时钟DE之后串行输入的数据作为RGB数字视频数据。此外，时钟分离和数据采样单元21根据采样时钟对RGB数字视频数据进行采样。
时钟分离和数据采样单元21将相位1信号和相位2信号每一个中的伪数据使能时钟DE DUM和数据使能时钟DE的位值设置为，与相位3信号中的伪数据使能时钟DE DUM和数据使能时钟DE的位值不同的位值。因此，时钟分离和数据采样单元21读取相位3中的伪数据使能时钟DE DUM和数据使能时钟DE的位值以对相位3中(而不是相位1和相位2中)的RGB数据进行采样。
时钟分离和数据采样单元21的时钟分离器63产生其上升沿与时钟CLK和内部数据使能时钟DE同步的参考时钟REF_clk。因为响应内部数据使能时钟DE而使参考时钟REF_clk再次跳变，因此相位3中的参考时钟REF_clk的频率可能是在相位1和相位2中所恢复的参考时钟REF的频率的两倍。如上所述，如果时钟分离和数据采样单元21的参考时钟REF_clk的频率增加了，那么可进一步稳定PLL 64的输出，因为PLL 64的VCO之内的操作阶段数目减少了。更具体地说，如果PLL 64的参考时钟REF_clk响应内部数据使能时钟DE而在RGB数据包的中间跳变以使PLL 64的参考时钟REF_clk的频率增大为两倍，那么PLL 64的VCO之内的操作阶段数目可减少1/2。如果内部数据使能时钟DE不使用参考时钟REF_clk作为跳变时钟，那么34个VCO阶段是必需的。另一方面，如果内部数据使能时钟DE使用参考时钟REF_clk作为跳变时钟，那么17个VCO阶段是必需的。如果PLL 64中的VCO阶段数目增加了，那么由多个VCO阶段中的增大宽度的乘积来表示由处理、电压、以及温度PVT的变化所引起的结果。因此，由于这种外部改变可释放对PLL 64的锁定。由此，本发明的实施方式除了使用时钟CLK之外还使用内部数据使能时钟DE作为跳变时钟并且因此可使PLL的参考时钟REF_clk的频率增大。因此，可提高对PLL 64的锁定可靠性。
可通过彼此不同地设置预定位值来区分RGB数据包与源极控制包Cf、Cr、Cb、以及C1。图14例示了在相位2所产生的源极控制包Cf、Cr、Cb、C1以及在相位3所产生的RGB数据包的数据映射表。然而，根据本发明实施方式的数据映射表并不局限于图14所示的数据映射表，根据图14所示的数据映射表可做出各种变化。
如图14所示，如果R数据、G数据、以及B数据的每一个是10位数据，那么RGB数据包包括总共34位。更具体地说，RGB数据包包括1位时钟、10位R数据[0:9]、5位G数据[0:4]、1位伪使能时钟DE DUM、1位数据使能时钟DE、5位G数据[5:9]、以及10位B数据[0:9]。源极控制包Cf、Cr、以及Cb具有等于RGB数据包的数据长度的数据长度(即34位)。更具体地说，源极控制包Cf、Cr、以及Cb的每一个包括1位时钟、代替R数据[0:9]和G数据[0:4]的15位第一控制数据、1位伪数据使能时钟DE DUM、1位数据使能时钟DE、以及代替G数据[5:9]和B数据[0:9]的15位第二控制数据。通过彼此不同地设置伪数据使能时钟DE DUM的位值和数据使能时钟DE的位值可彼此区分RGB数据包与源极控制包Cf、Cr、以及Cb。
通过图14的第一控制数据和第二控制数据所确定的预定位可彼此区分伪源极控制包Cf、Cb、以及C1与实际源极控制包Cr。图15例示了源极控制包的数据映射表的实例。然而，根据本发明实施方式的数据映射表并不局限于图15所示的数据映射表，根据图15所示的数据映射表可做出各种变化。
图15例示了源极控制包Cf、Cr、Cb、以及C1的数据映射表。
如图15所示，在伪源极控制包Cf、Cb、以及C1中，将高逻辑电平H、低逻辑电平L、低逻辑电平L、以及低逻辑电平L分别分配给4位C0至C3。另一方面，在实际源极控制包Cr中，将高逻辑电平H、高逻辑电平H、高逻辑电平H、以及低逻辑电平L分别分配给4位C0至C3。因此，通过C1和C2的位值可区分伪源极控制包Cf、Cb、以及C1与实际源极控制包Cr。
通过2位C16和C17可区分表示对RGB数据包的传输的最后伪源极控制包C1与伪源极控制包Cf和Cb。源极驱动IC SDIC#1至SDIC#8每一个的时钟分离和数据采样单元21读取最后伪源极控制包C1的2位C16和C17并且因此可预测在最后伪源极控制包C1之后将要输入的RGB数据包。
实际源极控制包Cr可按照图16中所例示的形式存储极性相关控制数据和源极输出相关控制数据。在图16中，源极输出相关控制数据包括实际源极控制包Cr的位C1和C2的″SOE″，并且极性相关控制数据包括实际源极控制包Cr的位C13和C14的″POL″。
如图17所示，当SOE&POL恢复单元74检测到具有第一逻辑值(H/H)的实际源极控制包Cr的位C1和C2时，SOE&POL恢复单元74产生高逻辑电平的源极输出使能信号SOE并且在预定时段保持源极输出使能信号SOE在高逻辑电平。然后，SOE&POL恢复单元74读取另一实际源极控制包Cr的位C1和C2。当检测到另一实际源极控制包Cr的位C1和C2为第二逻辑值(H/L)时，SOE&POL恢复单元74使源极输出使能信号SOE的逻辑电平反相为低逻辑电平。因此，可根据实际源极控制包Cr的位C1和C2来自动调节源极输出使能信号SOE的脉冲宽度。根据图18A至18C中所例示的源极控制包的长度可对源极输出使能信号SOE的脉冲宽度进行调节。
如上所述，对伪源极控制包Cf、Cb、C1的每一个以及实际源极控制包Cr编码第一标识信息C1和C2以及第二标识信息C16和C17。更具体地说，将对实际源极控制包Cr所编码的第一标识信息C1和C2的逻辑电平设置成与对伪源极控制包Cf、Cb、C1的每一个所编码的第一标识信息C1和C2的逻辑电平不同。此外，将对最后伪源极控制包C1所编码的第二标识信息C16和C17的逻辑电平设置成与对源极控制包Cf、Cb、Cr的每一个的第二标识信息C16和C17的逻辑电平不同。源极驱动IC SDIC#1至SDIC#8的每一个可根据第一标识信息C1和C2的逻辑电平来确认是否输入了实际源极控制包Cr并且根据第二标识信息C16和C17的逻辑电平可预测要输入的RGB数据包。
在图18A中所例示的实例中，第一实际源极控制包Cr的位C1和C2可包括源极输出使能信号SOE的上升时间信息HH，并且第四实际源极控制包Cr的位C1和C2可包括源极输出使能信号SOE的下降时间信息HL。SOE&POL恢复单元74响应第一恢复时钟SCLK#1而产生高逻辑电平的源极输出使能信号SOE并且在从第一恢复时钟SCLK#1的产生时间点至紧接在产生第四恢复时钟SCLK#4之前的预定时段保持源极输出使能信号SOE在高逻辑电平。此后，当SOE&POL恢复单元74响应第四恢复时钟SCLK#4而检测到下降时间信息HL时，SOE&POL恢复单元74使源极输出使能信号SOE的逻辑电平反相为低逻辑电平。因此，SOE&POL恢复单元74可恢复具有与(4×源极控制包长度或RGB数据包长度)相对应的脉冲宽度的源极输出使能信号SOE。
在图18B中所例示的实例中，第一实际源极控制包Cr的位C1和C2可包括源极输出使能信号SOE的上升时间信息HH，并且第八实际源极控制包Cr的位C1和C2可包括源极输出使能信号SOE的下降时间信息HL。SOE&POL恢复单元74响应第一恢复时钟SCLK#1而产生高逻辑电平的源极输出使能信号SOE并且在从第一恢复时钟SCLK#1的产生时间点至紧接在产生第八恢复时钟SCLK#8之前的预定时段保持源极输出使能信号SOE在高逻辑电平。此后，当SOE&POL恢复单元74响应第八恢复时钟SCLK#8而检测到下降时间信息HL时，SOE&POL恢复单元74使源极输出使能信号SOE的逻辑电平反相为低逻辑电平。因此，SOE&POL恢复单元74可恢复具有与(8×源极控制包长度或RGB数据包长度)相对应的脉冲宽度的源极输出使能信号SOE。
在图18C中所例示的实例中，第一实际源极控制包Cr的位C1和C2可包括源极输出使能信号SOE的上升时间信息HH，并且第十二实际源极控制包Cr的位C1和C2可包括源极输出使能信号SOE的下降时间信息HL。SOE&POL恢复单元74响应第一恢复时钟SCLK#1而产生高逻辑电平的源极输出使能信号SOE并且在从第一恢复时钟SCLK#1的产生时间点至紧接在产生第十二恢复时钟SCLK#12之前的预定时段保持源极输出使能信号SOE在高逻辑电平。此后，当SOE&POL恢复单元74响应第十二恢复时钟SCLK#12而检测到下降时间信息HL时，SOE&POL恢复单元74使源极输出使能信号SOE的逻辑电平反相为低逻辑电平。因此，SOE&POL恢复单元74可恢复具有与(12×源极控制包长度或RGB数据包长度)相对应的脉冲宽度的源极输出使能信号SOE。
如图16所示，SOE&POL恢复单元74对实际源极控制包Cr的位C13和C14进行检测以产生极性控制信号POL。此后，在SOE&POL恢复单元74在“i”个水平时段期间保持极性控制信号POL在相同逻辑电平之后，SOE&POL恢复单元74使极性控制信号POL反相。例如，SOE&POL恢复单元74对实际源极控制包Cr的位C13和C14进行检测以产生极性控制信号POL并且在1个或2个水平时段期间保持极性控制信号POL在高逻辑电平。此后，SOE&POL恢复单元74使极性控制信号POL反相以在1个或2个水平时段期间保持极性控制信号POL在低逻辑电平。换句话说，SOE&POL恢复单元74可每隔1个或2个水平时段使极性控制信号POL的逻辑电平反相。
图19是对在R数据、G数据、以及B数据的每一个是10位数据时时钟分离和数据采样单元21的输出进行例示的波形图。
在根据本发明实施方式的液晶显示器及其驱动方法中，RGB数据包和控制数据包并不局限于在图10至16中所例示的数据长度并且可根据在图20A至20D中所例示的输入图像的比特率来对它们的长度进行转换。
当R数据、G数据、以及B数据的每一个是10位数据时，如图20A所示，时序控制器TCON产生1个源极控制包或1个RGB数据包以作为T小时的包括DUM、CLK、R1至R10、G1至G5、DE DUM、DE、G6至G10、以及B1至B10的比特流。源极驱动IC SDIC#1至SDIC#8的每一个的时钟分离和数据采样单元21根据从时序控制器TCON所接收到的1个源极控制/RGB数据包产生34个边沿时钟和34个中心时钟并且依照中心时钟对源极控制位或RGB数据位进行采样。
当R数据、G数据、以及B数据的每一个是8位数据时，如图20B所示，时序控制器TCON产生1个源极控制包/RGB数据包作为T×(28/34)小时的包括DUM、CLK、R1至R8、G1至G4、DE DUM、DE、G5至G8、以及B1至B8的比特流。源极驱动IC SDIC#1至SDIC#8的每一个的时钟分离和数据采样单元21根据从时序控制器TCON所接收到的1个源极控制/RGB数据包产生28个边沿时钟和28个中心时钟并且依照中心时钟对源极控制位或RGB数据位进行采样。
当R数据、G数据、以及B数据的每一个是6位数据时，如图20C所示，时序控制器TCON产生1个源极控制RGB数据包作为T×(22/34)小时的包括DUM、CLK、R1至R6、G1至G3、DE DUM、DE、G4至G6、以及B1至B6的比特流。源极驱动IC SDIC#1至SDIC#8的每一个的时钟分离和数据采样单元21根据从时序控制器TCON所接收到的1个源极控制/RGB数据包产生22个边沿时钟和22个中心时钟并且依照中心时钟对源极控制位或RGB数据位进行采样。
当R数据、G数据、以及B数据的每一个是12位数据时，如图20D所示，时序控制器TCON产生1个源极控制/RGB数据包作为T×(40/34)小时的包括DUM、CLK、R1至R12、G1至G6、DE DUM、DE、G7至G12、以及B1至B12的比特流。源极驱动IC SDIC#1至SDIC#8的每一个的时钟分离和数据采样单元21根据从时序控制器TCON所接收到的1个源极控制/RGB数据包产生40个边沿时钟和40个中心时钟并且依照中心时钟对源极控制位或RGB数据位进行采样。
时序控制器TCON判断输入数据的比特率并且可对如图20A至20D中所例示的源极控制/RGB数据包的长度进行自动转换。
根据本发明另一实施方式的液晶显示器产生包括分别具有不同脉冲宽度和不同周期的多个脉冲组的前导信号以作为相位1信号并且因此可更安全地锁定从时钟分离和数据采样单元21的PLL输出的内部时钟脉冲的相位和频率。
图21和22是对根据本发明另一实施方式的相位1信号进行例示的波形图。
如图21和22所示，相位1信号包括相位1-1信号和相位1-2信号。相位1-1信号是按照与上述前导信号相同的方式将其1个周期设置为与1个源极控制/RGB数据包相同时间的信号。相位1-2信号的频率大于相位1-1信号的频率，并且相位1-2信号的周期等于或小于相位1-1信号的周期的1/2。相位1-2信号可具有交替产生下述两个脉冲组P1和P2的波形，这两个脉冲组P1和P2分别具有不同相位和不同频率。第一脉冲组P1的频率等于或大于按照相位1-1信号的形式所产生的脉冲行的频率的两倍，并且第二脉冲组P2的频率等于或大于第一脉冲组P1的频率的两倍。如图21和22所示，虽然时钟分离和数据采样单元21的PLL 64对其频率大于相位1-1信号的频率并且相位有规律变化的脉冲进行跟踪，但是与图10中所例示的低频前导信号相比，时钟分离和数据采样单元21可更稳定且更快速地锁定内部时钟脉冲的相位和频率。
当客户需要改善LCD模块的操作时，LCD模块制造商可向源极驱动ICSDIC#1至SDIC#8提供各个选项以便客户可对LCD模块的具体操作进行直接控制。为此，在现有技术中，只要需要，制造商就要向源极驱动IC SDIC#1至SDIC#8提供多个可选插脚并且使上拉电阻器或下拉电阻器与源极驱动ICSDIC#1至SDIC#8的可选插脚相连。此外，在现有技术中，通过将电源电压Vcc或接地电平电压GND施加到LCD模块上来对源极驱动IC SDIC#1至SDIC#8的可选操作进行控制。然而，在现有技术中，由于多个可选插脚而使源极驱动IC SDIC#1至SDIC#8的芯片大小增大了，并且还由于上拉/下拉电阻器与可选插脚和线路相连而使PCB大小增大了。
根据本发明另一实施方式的液晶显示器通过在相位2的预定时段期间添加用于对源极驱动IC SDIC#1至SDIC#8的各种操作进行控制的信号可进一步降低源极驱动IC SDIC#1至SDIC#8的芯片大小和PCB的大小。为此，根据本发明实施方式的液晶显示器产生诸如PWRC1/2、MODE、SOE_EN、PACK_EN、CHMODE、CID1/2、H_2DOT之类的用于对源极驱动IC SDIC#1至SDIC#8的各个操作进行控制的控制选择信息作为独立的源极控制包。可将包括控制选择信息的源极控制包插入到相位2的预定时段中并且通过数据总线对将其传输到源极驱动IC SDIC#1至SDIC#8。
如以下表格1中所示的，PWRC1/2是用于确定源极驱动IC SDIC#1至SDIC#8的输出缓冲器的放大率以选择源极驱动IC SDIC#1至SDIC#8的功率能力的选择信息。
[表格1]
PWRC1/2＝11(HH)   高功率模式
PWRC1/2＝10(HL)   正常功率模式
PWRC1/2＝01(LH)   低功率模式
PWRC1/2＝00(LL)   超低功率模式
如以下表格2中所示的，MODE是用于在源极输出使能信号SOE的高逻辑电平时段期间确定充电共享电压的输出是使能还是禁用的选择信息。
[表格2]
MODE＝1(H)     Hi_Z模式操作(充电共享输出禁用)
MODE＝0(L)     充电共享模式操作(充电共享输出使能)
如以下表格3中所示的，SOE_EN是用于确定是以嵌入到RGB数字视频数据中的形式还是通过与源极驱动IC SDIC#1至SDIC#8相分离的线来接收源极输出使能信号SOE的选择信息。
[表格3]
Figure G2009101685221D0000251
如以下表格4中所示的，PACK_EN是用于确定是以嵌入到RGB数字视频数据中的形式还是通过与源极驱动IC SDIC#1至SDIC#8相分离的线来接收要传输到栅极驱动IC GDIC#1至GDIC#4的极性控制信号POL和栅极起始脉冲GSP的选择信息。
[表格4]
 PACK_EN＝1(H)   使能控制包
 PACK_EN＝0(L)   禁用控制包(忽略SOE_EN的值)
如以下表格5中所示的，CHMODE是用于依照液晶显示器的分辨率来确定源极驱动IC SDIC#1至SDIC#8的输出通道数目的选择信息。
[表格5]
CHMODE＝1(H)   690Ch.输出(691～720Ch.禁用)
CHMODE＝0(L)   720Ch.输出
如以下表格6中所示的，CID1/2是赋予芯片标识码CID给源极驱动ICSDIC#1至SDIC#8每一个以对源极驱动IC SDIC#1至SDIC#8进行单独控制的选择信息。可根据源极驱动IC的数目来对CID1/2的比特率进行调节。此外，如上所述，可利用时序控制器TCON和控制线对SCL/SDA通过I2C通信对源极驱动IC SDIC#1至SDIC#8进行单独控制。LCD模块制造商可在使用选择信息CID1/2的控制方法与使用通过I2C通信的控制方法中进行选择。
[表格6]
  CID1/2＝00(LL)   分配给SDIC#1
  CID1/2＝01(LH)   分配给SDIC#2
  CID1/2＝10(HL)   分配给SDIC#3
  CID1/2＝11(HH)   分配给SDIC#4
如以下表格7中所示的，H_2DOT是用于对从源极驱动IC SDIC#1至SDIC#8输出的正/负模拟视频数据电压的水平极性周期进行控制的选择信息。例如，如果H_2DOT的位值是“1(H)”，那么源极驱动IC SDIC#1至SDIC#8按照水平2点反相方式来对数据电压的极性进行控制。按照水平2点反相方式，源极驱动IC SDIC#1至SDIC#8将相同极性的数据电压输出到两条相邻数据线。也就是说，按照水平2点反相方式每隔两条相邻数据线使数据电压的极性反转。因此，以如下方式控制对水平相邻液晶单元充电的数据电压的极性：″-++-，...，+--+(或者+--+，...，-++-)″。此外，如果H_2DOT的位值是“0(L)”，那么源极驱动IC SDIC#1至SDIC#8按照水平1点反相方式来对数据电压的极性进行控制。按照水平1点反相方式，源极驱动IC SDIC#1至SDIC#8每隔1条数据线使提供给相邻数据线的数据电压的极性反转。因此，以如下方式控制对水平相邻液晶单元充电的数据电压的极性：″-+-+，...，+-+-(或者+-+-，...，-+-+)″。
[表格7]
  H_2DOT＝1(H)   水平2点反相使能
  H_2DOT＝0(L)   水平2点反相禁用
在本发明的实施方式中，时序控制器TCON需要接收来自最后源极驱动ICSDIC#8的高逻辑电平的反馈锁定信号，以便时序控制器TCON继续相位2。更具体地说，如果所有源极驱动IC SDIC#1至SDIC#8的PLL锁定操作未完成，那么时序控制器TCON仅重复产生相位1的前导信号，并且源极驱动ICSDIC#1至SDIC#8不输出数据电压。因此，如果时序控制器TCON没有接收到反馈锁定信号，那么无法确认源极驱动IC SDIC#1至SDIC#8的各个驱动状态。然而，需要确认源极驱动IC SDIC#1至SDIC#8当中有缺陷的源极驱动IC，并且还需要确认源极驱动IC SDIC#1至SDIC#8每一个的驱动状态。
根据本发明另一实施方式的液晶显示器提供了测试模式并且在该测试模式下将反馈锁定信号输入到时序控制器TCON以促使源极驱动IC SDIC#1至SDIC#8输出数据电压，以便确认源极驱动IC SDIC#1至SDIC#8的各个驱动状态。为此，在根据本发明实施方式的液晶显示器中，如图23所示，将选择单元SEL附加地安装到时序控制器TCON内部或外部。
更具体地说，选择单元SEL的第一输入端与反馈锁定检查线LCS2相连，并且选择单元SEL的第二输入端与测试模式使能信号TEST的输入端相连。选择单元SEL可以实施为用于输出反馈锁定信号“Lock Out”与测试模式使能信号TEST中的至少一个的或(OR)门。即使没有将高逻辑电平的反馈锁定信号“Lock Out”输入到时序控制器TCON，如果输入了高逻辑电平的测试模式使能信号TEST，选择单元SEL也将高逻辑电平的测试模式使能信号TEST输入到时序控制器TCON的数据传输模块。因此，即使在测试模式下时序控制器TCON未接收到反馈锁定信号，时序控制器TCON也继续图6的步骤S8以将相位2信号和相位3信号传输到源极驱动IC SDIC#1至SDIC#8。在测试模式下时序控制器TCON将从内部存储器所提取的测试数据编码为相位3的RGB数据包并且将所编码的测试数据传输到源极驱动IC SDIC#1至SDIC#8。操作者在测试模式下观看在液晶显示器面板上所显示的测试数据的图像并且可确认源极驱动IC SDIC#1至SDIC#8的各个驱动状态以及在源极驱动ICSDIC#1至SDIC#8当中是否存在有缺陷的源极驱动IC。
如上所述，在根据本发明实施方式的液晶显示器及其驱动方法中，用于数据采样的时钟产生电路嵌入到每个源极驱动IC内部，并且通过数据总线对将源极控制包和RGB数据包传输到每个源极驱动IC。因此，可减少时序控制器与源极驱动IC之间所需的数据传输线的数目，并且可除去源极时序控制信号线。此外，在根据本发明实施方式的液晶显示器及其驱动方法中，因为将包括有下述信息的最后伪源极控制包传输到源极驱动IC(所述信息表示紧接在最后伪源极控制包的传输之后输入了RGB数据包)，因此源极驱动IC可预测到RGB数据包的输入。因此，可稳定RGB数据的采样和锁存操作稳定。此外，在根据本发明实施方式的液晶显示器及其驱动方法中，因为对实际源极控制包编码了源极输出使能信号的上升时间信息和下降时间信息，因此仅通过提取上升时间信息和下降时间信息可恢复出源极输出使能信号而无需诸如计数器这样的电路。此外，在根据本发明实施方式的液晶显示器及其驱动方法中，因为在空白时段期间输入的每个源极控制包包括多个伪源极控制包和一个实际源极控制包，因此通过从实际源极控制包提取源极控制数据而无需依照相位2中的每个源极控制包中的源极控制数据，可使源极控制恢复电路的算法简单化。
本说明书中对″一个实施方式″、″示范性实施方式″、″实例″等等的任何参考意味着结合该实施方式所描述的具体特点、结构、或者特性包含在本发明的至少一个实施方式中。在说明书不同地方出现的这种短语不是必定都指同一实施方式。此外，当结合任何实施方式对具体特点、结构、或者特性进行描述时，应当认为它在所属领域普通技术人员的视界范围以内结合其它实施方式也可能会起到这种特点、结构、或者特性的作用。
虽然已参考多个示范性实施方式对实施方式进行了描述，但是应清楚的是所属领域普通技术人员可设计出属于本发明原理范围之内的许多其它修改和实施方式。更具体地，可对在说明书、附图、以及所附权利要求范围之内的部件和/或目标组合排列的布置做出各种改变和修改。除了对部件和/或排列的改变和修改之外，不脱离本发明的精神的条件下其他替代方式也落入本发明的范围之内。

Claims (20)

1.一种液晶显示器，包括：
时序控制器；
N个源极驱动集成电路(IC)，其中N是等于或者大于2的整数；
N对数据总线，其每一对数据总线按照点对点的方式使该时序控制器与所述N个源极驱动IC的每一个相连；
锁定检查线，使所述N个源极驱动IC的第一源极驱动IC与所述时序控制器相连并且使所述N个源极驱动IC彼此级联；以及
反馈锁定检查线，使所述N个源极驱动IC的最后源极驱动IC与该时序控制器相连，
其中该时序控制器通过所述N对数据总线的每一对数据总线将前导信号串行传输到所述N个源极驱动IC的每一个，在该前导信号中顺序排列有具有高逻辑电平的多个位、然后顺序排列有具有低逻辑电平的多个位；该时序控制器通过该锁定检查线将锁定信号传输到所述第一源极驱动IC，该锁定信号表示从所述N个源极驱动IC的每一个输出的内部时钟脉冲的相位被锁定；所述时序控制器在通过该反馈锁定检查线接收到来自该最后源极驱动IC的锁定信号的反馈信号时，通过所述N对数据总线的每一对数据总线依次将多个伪源极控制包、实际源极控制包、以及最后伪源极控制包串行传输到所述N个源极驱动IC的每一个，并且通过所述N对数据总线的每一对数据总线将至少一个RGB数据包串行传输到所述N个源极驱动IC的每一个。
2.根据权利要求1所述的液晶显示器，其中所述N个源极驱动IC的每一个响应该前导信号锁定该内部时钟脉冲，
在从所述N个源极驱动IC输出的内部时钟脉冲的相位被锁定时，该最后源极驱动IC通过该反馈锁定检查线将该锁定信号的反馈信号传输到该时序控制器，
其中所述N个源极驱动IC的每一个响应所述内部时钟脉冲从该实际源极控制包恢复出极性控制信号和源极输出使能信号。
3.根据权利要求1所述的液晶显示器，其中所述N个源极驱动IC的每一个响应所述内部时钟脉冲而从该RGB数据包恢复出RGB数据并且响应所述极性控制信号将所恢复的RGB数据转换成正或负数据电压，用以响应该源极输出使能信号将该正/负数据电压输出到液晶显示器面板的数据线。
4.根据权利要求3所述的液晶显示器，其中该RGB数据包依次包括时钟位、第一RGB数据位、内部数据使能时钟位、以及第二RGB数据位。
5.根据权利要求2所述的液晶显示器，其中该实际源极控制包包括与该极性控制信号有关的信息以及与该源极输出使能信号有关的信息。
6.根据权利要求5所述的液晶显示器，其中所述伪源极控制包、实际源极控制包、以及最后伪源极控制包的每一个包括第一和第二标识信息，
其中该实际源极控制包的第一标识信息的逻辑值与所述伪源极控制包和最后伪源极控制包的每一个的第一标识信息的逻辑值不同，
其中所述最后伪源极控制包的第二标识信息的逻辑值与所述伪源极控制包和实际源极控制包的每一个的第二标识信息的逻辑值不同。
7.根据权利要求6所述的液晶显示器，其中所述N个源极驱动IC的每一个根据该第一标识信息的逻辑值来确认是否输入了该实际源极控制包，
其中所述N个源极驱动IC的每一个根据该第二标识信息的逻辑值来预测RGB数据包的输入。
8.根据权利要求5所述的液晶显示器，其中与该源极输出使能信号有关的信息包括该源极输出使能信号的上升时间信息以及该源极输出使能信号的下降时间信息中的一个。
9.根据权利要求8所述的液晶显示器，其中该实际源极控制包包括含有该源极输出使能信号的上升时间信息的第一实际源极控制包以及含有该源极输出使能信号的下降时间信息的第二实际源极控制包，
其中以预定时间间隔将所述第一和第二实际源极控制包输入到所述N个源极驱动IC的每一个。
10.根据权利要求9所述的液晶显示器，其中当所述N个源极驱动IC的每一个检测到该源极输出使能信号的上升时间信息时，所述N个源极驱动IC的每一个产生高逻辑电平的源极输出使能信号，
其中当所述N个源极驱动IC的每一个检测到该源极输出使能信号的下降时间信息时，所述N个源极驱动IC的每一个使该源极输出使能信号的逻辑电平反相为低逻辑电平。
11.根据权利要求10所述的液晶显示器，其中根据该源极输出使能信号的脉冲宽度信息，通过将该源极控制包与RGB数据包中的一个的长度乘以“i”来确定该源极输出使能信号的脉冲宽度，其中i是自然数。
12.根据权利要求5所述的液晶显示器，其中当所述N个源极驱动IC的每一个检测到与该极性控制信号有关的信号时，所述N个源极驱动IC的每一个产生预定逻辑电平的极性控制信号，然后在i个水平时段期间保持该极性控制信号的逻辑电平在该预定逻辑电平，其中i是自然数，
其中所述N个源极驱动IC的每一个每隔i个水平时段使该极性控制信号的逻辑电平反相。
13.一种液晶显示器的驱动方法，该液晶显示器包括时序控制器和N个源极驱动集成电路(IC)，其中N是等于或大于2的整数，该方法包括：
从该时序控制器产生前导信号，在该前导信号中顺序排列有具有高逻辑电平的多个位、然后顺序排列有具有低逻辑电平的多个位；
通过用于按照点对点方式使该时序控制器与所述N个源极驱动IC相连的N对数据总线的每一对数据总线，将该前导信号串行传输到所述N个源极驱动IC的每一个；
从该时序控制器产生锁定信号，该锁定信号表示从所述N个源极驱动IC的每一个输出的内部时钟脉冲的相位被锁定；
通过用于使所述N个源极驱动IC的第一源极驱动IC与该时序控制器相连并且使所述N个源极驱动IC彼此级联的锁定检查线，将该锁定信号传输到该第一源极驱动IC；
从所述N个源极驱动IC的最后源极驱动IC产生该锁定信号的反馈信号；
通过用于使该最后源极驱动IC与该时序控制器相连的反馈锁定检查线将该锁定信号的反馈信号传输到该时序控制器；
从该时序控制器产生多个伪源极控制包、实际源极控制包、以及最后伪源极控制包；
通过所述N对数据总线的每一对数据总线依次将所述伪源极控制包、实际源极控制包、以及最后伪源极控制包串行传输到所述N个源极驱动IC的每一个；
从该时序控制器产生至少一个RGB数据包；以及
通过所述N对数据总线的每一对数据总线将所述RGB数据包串行传输到所述N个源极驱动IC的每一个。
14.根据权利要求13所述的方法，其中该实际源极控制包包括与极性控制信号有关的信息以及与源极输出使能信号有关的信息。
15.根据权利要求14所述的方法，其中所述伪源极控制包、实际源极控制包、以及最后伪源极控制包的每一个包括第一和第二标识信息，
其中该实际源极控制包的第一标识信息的逻辑值与所述伪源极控制包和最后伪源极控制包的每一个的第一标识信息的逻辑值不同，
其中该最后伪源极控制包的第二标识信息的逻辑值与所述伪源极控制包和实际源极控制包的每一个的第二标识信息的逻辑值不同。
16.根据权利要求15所述的方法，其中所述N个源极驱动IC的每一个根据该第一标识信息的逻辑值来确认是否输入了该实际源极控制包，
其中所述N个源极驱动IC的每一个根据该第二标识信息的逻辑值来预测所述RGB数据包的输入。
17.根据权利要求14所述的方法，其中与该源极输出使能信号有关的信息包括该源极输出使能信号的上升时间信息与该源极输出使能信号的下降时间信息中的一个。
18.根据权利要求17所述的方法，其中该实际源极控制包包括含有该源极输出使能信号的上升时间信息的第一实际源极控制包以及含有该源极输出使能信号的下降时间信息的第二实际源极控制包，
其中以预定时间间隔将所述第一和第二实际源极控制包输入到所述N个源极驱动IC的每一个。
19.根据权利要求18所述的方法，其中当所述N个源极驱动IC的每一个检测到该源极输出使能信号的上升时间信息时，所述N个源极驱动IC的每一个产生高逻辑电平的源极输出使能信号，
其中当所述N个源极驱动IC的每一个检测到该源极输出使能信号的下降时间信息时，所述N个源极驱动IC的每一个使该源极输出使能信号的逻辑电平反相为低逻辑电平，
其中根据该源极输出使能信号的脉冲宽度信息，通过将该源极控制包与所述RGB数据包中的一个的长度乘以“i”来确定该源极输出使能信号的脉冲宽度，其中i是自然数。
20.根据权利要求14所述的方法，其中当所述N个源极驱动IC的每一个检测到与该极性控制信号有关的信号时，所述N个源极驱动IC的每一个产生预定逻辑电平的极性控制信号，然后在i个水平时段期间保持该极性控制信号的逻辑电平在该预定逻辑电平，其中i是自然数，
其中所述N个源极驱动IC的每一个每隔i个水平时段使该极性控制信号的逻辑电平反相。
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