CN111477158A - 数据传输方法及其组件、显示装置 - Google Patents

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CN111477158A CN202010450848.XA CN202010450848A CN111477158A CN 111477158 A CN111477158 A CN 111477158A CN 202010450848 A CN202010450848 A CN 202010450848A CN 111477158 A CN111477158 A CN 111477158A
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Abstract

本公开提供了一种数据传输方法及其组件、显示装置，属于显示技术领域。该数据传输方法用于时序控制器，数据传输方法包括：在时钟校准后，向源极驱动芯片发送预设的自动均衡匹配数据，自动均衡匹配数据用于使得源极驱动芯片确定目标均衡设定；获取均衡设定锁定信息，均衡设定锁定信息是源极驱动芯片在确定目标均衡设定时生成的；基于均衡设定锁定信息，向源极驱动芯片发送预设的链路稳定校验数据；接收源极驱动芯片发送的链路稳定确认信息，链路稳定确认信息是源极驱动芯片在判断接收到的链路稳定校验数据正确时生成的；基于链路稳定确认信息向源极驱动芯片发送目标数据。该数据传输方法能够提高数据传输的准确性。

Description

数据传输方法及其组件、显示装置
技术领域
本公开涉及显示技术领域，尤其涉及一种数据传输方法及其组件、显示装置。
背景技术
点对点通信接口是目前显示面板中常用的一种通信接口架构方式，常规的点对点通信方式为：初始化设定>时序控制器(TCON)发送时钟校准序列信号>源极驱动芯片(Driver IC)内部模块获取时钟信号，对内部时钟进行校准>时钟锁定成功>显示数据传输。在此过程中，源极驱动芯片只能通过时钟锁定判断高速通路状态时钟锁定不能反映真实信道传输信号质量。
为了获得最佳的信号质量，在初始化设定阶段可以进行均衡设定(Equalizer，EQ)。现有技术中，均衡设定需要人为手动设置，且设置好之后就不便于修改调整。这不利于保证显示面板在不同的应用情景下的信号质量。
所述背景技术部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种数据传输方法及其组件、显示装置，用于提高数据传输的准确性。
为实现上述发明目的，本公开采用如下技术方案：
根据本公开的第一个方面，提供一种数据传输方法，用于时序控制器，所述数据传输方法包括：
在时钟校准后，向源极驱动芯片发送预设的自动均衡匹配数据，所述自动均衡匹配数据用于使得所述源极驱动芯片确定目标均衡设定；
获取均衡设定锁定信息，所述均衡设定锁定信息是所述源极驱动芯片在确定所述目标均衡设定时生成的；
基于所述均衡设定锁定信息，向所述源极驱动芯片发送预设的链路稳定校验数据；
接收所述源极驱动芯片发送的链路稳定确认信息，所述链路稳定确认信息是所述源极驱动芯片在判断接收到的链路稳定校验数据正确时生成的；
基于所述链路稳定确认信息向所述源极驱动芯片发送目标数据。
在本公开的一种示例性实施例中，所述自动均衡匹配数据和所述链路稳定校验数据均为二进制编码数据；所述自动均衡匹配数据包括：
匹配起始标记码，具有6个依次相邻的1或者6个依次相邻的0；
匹配数据码：包括多个重复的均衡数据单元，所述均衡数据单元中依次相邻的1的数量不超过5个，且依次相邻的0的数量不超过5个；
所述链路稳定校验数据包括：
校验起始标记码，具有6个依次相邻的1或者6个依次相邻的0；所述匹配起始标记码和所述校验起始标记码不同；
校验数据码，所述校验数据码中依次相邻的1的数量不超过5个，且依次相邻的0的数量不超过5个。
在本公开的一种示例性实施例中，所述匹配起始标记码包括依次排列的Ki码、Gi码、Gj码和Kj码；所述校验起始标记码包括依次排列的Km码、Gm码、Gn码和Kn码；其中，i、j、m、n均为1、2、3或4，i与m不同或者j与n不同；
K1码、K2码、K3码、K4码、G1码、G2码、G3码、G4码均为10个比特位的二进制编码，且均具有6个依次相邻的1或者6个依次相邻的0，且各不相同。
在本公开的一种示例性实施例中，所述均衡数据单元包括多个依次排列的均衡数据编码；任意一个均衡数据编码为10个比特位的二进制编码，且能够由一个8个比特位的二进制数据按照8B10B编码方法而获得；前一所述均衡数据编码的最后一个比特位的数据，与后一所述均衡数据编码的第一个比特位的数据不同。
在本公开的一种示例性实施例中，均衡数据单元包括依次排列的0x90(p)码、0x9a(q)码、0x90(q)码、0x65(q)码、0x32(q)码、0xcd(q)码、0xcd(q)码、0xcd(q)码；
其中，0x表示十六进制；(p)和(q)中的一个表示经过取反操作，另一个表示不经过取反操作。
0x90(p)码表示0x90按照8B10B编码方法编码并经过(p)操作所能够得到的10个比特位的二进制编码；
0x9a(q)码表示0x9a按照8B10B编码方法编码并经过(q)操作所能够得到的10个比特位的二进制编码；
0x90(q)码表示0x90按照8B10B编码方法编码并经过(q)操作所能够得到的10个比特位的二进制编码；
0x65(q)码表示0x65按照8B10B编码方法编码并经过(q)操作所能够得到的10个比特位的二进制编码；
0x32(q)码表示0x32按照8B10B编码方法编码并经过(q)操作所能够得到的10个比特位的二进制编码；
0xcd(q)码表示0xcd按照8B10B编码方法编码并经过(q)操作所能够得到的10个比特位的二进制编码。
根据本公开的第二个方面，提供一种数据传输方法，用于源极驱动芯片，所述数据接收方法包括：
在时钟校准后，接收所述时序控制器发送的预设的自动均衡匹配数据，并根据所述自动均衡匹配数据自动匹配均衡设定以确定目标均衡设定；
在确定所述目标均衡设定时，生成均衡设定锁定信息；
接收所述时序控制器发送的预设的链路稳定校验数据，并判断接收到的链路稳定校验数据是否正确；
在判断接收到的链路稳定校验数据正确时，生成链路稳定确认信息并发送至时序控制器；
接收所述时序控制器发送的目标数据。
在本公开的一种示例性实施例中，所述自动均衡匹配数据和所述链路稳定校验数据均为二进制编码数据；所述自动均衡匹配数据包括：
匹配起始标记码，具有6个依次相邻的1或者6个依次相邻的0；
匹配数据码：包括多个重复的均衡数据单元，所述均衡数据单元中依次相邻的1的数量不超过5个，且依次相邻的0的数量不超过5个；
所述链路稳定校验数据包括：
校验起始标记码，具有6个依次相邻的1或者6个依次相邻的0；所述匹配起始标记码和所述校验起始标记码不同；
校验数据码，所述校验数据码中依次相邻的1的数量不超过5个，且依次相邻的0的数量不超过5个。
在本公开的一种示例性实施例中，所述匹配起始标记码包括依次排列的Ki码、Gi码、Gj码和Kj码；所述校验起始标记码包括依次排列的Km码、Gm码、Gn码和Kn码；其中，i、j、m、n均为1、2、3或4，i与m不同或者j与n不同；
K1码、K2码、K3码、K4码、G1码、G2码、G3码、G4码均为10个比特位的二进制编码，且均具有6个依次相邻的1或者6个依次相邻的0，且各不相同。
在本公开的一种示例性实施例中，所述均衡数据单元包括多个依次排列的均衡数据编码；任意一个均衡数据编码为10个比特位的二进制编码，且能够由一个8个比特位的二进制数据按照8B10B编码方法而获得；前一所述均衡数据编码的最后一个比特位的数据，与后一所述均衡数据编码的第一个比特位的数据不同。
在本公开的一种示例性实施例中，均衡数据单元包括依次排列的0x90(p)码、0x9a(q)码、0x90(q)码、0x65(q)码、0x32(q)码、0xcd(q)码、0xcd(q)码、0xcd(q)码；
其中，0x表示十六进制；(p)和(q)中的一个表示经过取反操作，另一个表示不经过取反操作。
0x90(p)码表示0x90按照8B10B编码方法编码并经过(p)操作所能够得到的10个比特位的二进制编码；
0x9a(q)码表示0x9a按照8B10B编码方法编码并经过(q)操作所能够得到的10个比特位的二进制编码；
0x90(q)码表示0x90按照8B10B编码方法编码并经过(q)操作所能够得到的10个比特位的二进制编码；
0x65(q)码表示0x65按照8B10B编码方法编码并经过(q)操作所能够得到的10个比特位的二进制编码；
0x32(q)码表示0x32按照8B10B编码方法编码并经过(q)操作所能够得到的10个比特位的二进制编码；
0xcd(q)码表示0xcd按照8B10B编码方法编码并经过(q)操作所能够得到的10个比特位的二进制编码。
根据本公开的第三个方面，提供一种数据传输组件，用于时序控制器，所述数据传输组件包括：
第一数据传输电路，用于在时钟校准后，向源极驱动芯片发送预设的自动均衡匹配数据，所述自动均衡匹配数据用于使得所述源极驱动芯片确定目标均衡设定；
第一反馈电路，用于获取均衡设定锁定信息，所述均衡设定锁定信息是所述源极驱动芯片在确定所述目标均衡设定时生成的；
第二数据传输电路，用于基于所述均衡设定锁定信息，向所述源极驱动芯片发送预设的链路稳定校验数据；
第二反馈电路，用于接收所述源极驱动芯片发送的链路稳定确认信息，所述链路稳定确认信息是所述源极驱动芯片在判断接收到的链路稳定校验数据正确时生成的；
第三数据传输电路，用于基于所述链路稳定确认信息向所述源极驱动芯片发送目标数据。
根据本公开的第四个方面，提供一种数据传输组件，用于源极驱动芯片，所述数据接收组件包括：
匹配电路，用于在时钟校准后，接收所述时序控制器发送的预设的自动均衡匹配数据，并根据所述自动均衡匹配数据自动匹配均衡设定以确定目标均衡设定；
第三反馈电路，用于在确定所述目标均衡设定时，生成均衡设定锁定信息；
校验电路，用于接收所述时序控制器发送的预设的链路稳定校验数据，并判断接收到的链路稳定校验数据是否正确；
第四反馈电路，用于在判断接收到的链路稳定校验数据正确时，生成链路稳定确认信息并发送至时序控制器；
接收电路，用于接收所述时序控制器发送的目标数据。
根据本公开的第五个方面，提供一种显示装置，上述用于时序控制器的数据传输组件或者上述用于源极驱动芯片的数据传输组件。
本公开提供的数据传输方法及其组件、显示装置中，源极驱动芯片可以先根据时序控制器发送的自动均衡匹配数据自动匹配均衡设定以确定目标均衡设定，并依据该目标均衡设定进行数据接收的高频衰减补偿。如此，源极驱动芯片可以根据显示装置所处的环境或者应用情景预先进行自动均衡设定，保证点对点接口链路能够具有更好的数据传输状态。由于进行了自动均衡设定，可以避免源极驱动芯片的均衡设定不合理而导致点对点接口链路容易出现数据传输状态较差的情形，避免显示装置在显示阶段出现数据传输状态较差的情形而重新进行传输过程前的准备过程，可以避免反复进行准备过程而影响目标数据传输。在确定目标均衡设定后，时序控制器和源极驱动芯片之间通过链路稳定校验数据判断当前的点对点接口链路的数据传输状态是否足够良好，以避免在数据传输状态较差的情形下传输目标数据。如此，可以确保点对点接口链路在不同的环境中能够具有良好的数据传输状态，并在验证了点对点接口链路的数据传输状态后进行目标数据的传输，提高了数据传输的准确性，既降低了传输数据的错误率，又提高了点对点接口链路的数据传输状态的稳定性。
附图说明
通过参照附图详细描述其示例实施方式，本公开的上述和其它特征及优点将变得更加明显。
图1是本公开实施方式的数据传输方法的应用环境示意图。
图2是本公开实施方式的用于数据传输系统的数据传输方法的流程示意图。
图3是本公开实施方式的用于数据传输系统的数据传输方法的流程示意图。
图4是本公开实施方式的用于时序控制器的数据传输方法的流程示意图。
图5是本公开实施方式的用于源极驱动芯片的数据传输方法的流程示意图。
图6是本公开实施方式的一种自动均衡匹配数据的结构示意图。
图7是本公开实施方式的一种自动均衡匹配数据的传输信号示意图。
图8是本公开实施方式的一种自动均衡匹配数据的传输信号的眼图。
图9是本公开实施方式的一种链路稳定校验数据的结构示意图。
图10是本公开实施方式的自动均衡匹配数据和链路稳定校验数据整合为同一序列的结构示意图。
图11是本公开实施方式的用于时序控制器的数据传输组件的结构示意图。
图12是本公开实施方式的用于源极驱动芯片的数据传输组件的结构示意图。
图中主要元件附图标记说明如下：
100、时序控制器；200、源极驱动芯片；H、高速信号线；L、低速信号线；101、第一数据传输电路；102、第一反馈电路；103、第二数据传输电路；104、第二反馈电路；405、第三数据传输电路；201、匹配电路；202、第三反馈电路；203、校验电路；204、第四反馈电路；205、接收电路。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。
在图中，为了清晰，可能夸大了区域和层的厚度。在图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组元、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本公开的主要技术创意。
当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。用语“第一”和“第二”等仅作为标记使用，不是对其对象的数量限制。
图1示出了本公开提供的数据传输方法的应用环境示意图。如图1所示，该数据传输方法应用于显示装置中，该显示装置包括时序控制器100和多个源极驱动芯片200。该时序控制器100通过多个高速信号线H与多个源极驱动芯片200一一对应连接，该时序控制器100还连接有一低速信号线L，多个源极驱动芯片200并联地与低速信号线L连接。P2P(点对点)接口是时序控制器100和源极驱动芯片200之间的高速串行接口，通过P2P接口可以完成显示数据和配置数据等数据的传输。现有技术中，时钟校准是P2P接口技术中的重要部分，时序控制器100在完成时钟校准操作后直接发送数据，源极驱动芯片200也是在完成时钟校准操作后直接接收数据，整个过程没有预先检测时序控制器100和源极驱动芯片200之间的链路(也称P2P接口链路)的数据传输状态。在P2P接口链路的数据传输状态较差的情况下，时序控制器100也会向源极驱动芯片200发送数据，最终源极驱动芯片200易接收到错误的数据。
在相关技术中，可以在时钟校准后先检测P2P接口链路的数据传输状态，并在确保数据传输状态良好的情况下传输数据。然而数据传输状态与显示装置所处的环境及工作情景相关，随着外部环境的改变或者数据传输速率的改变，显示装置可能在一定时间内具有较差的数据传输状态，这会导致显示装置的显示效果降低。
为此，本公开实施方式提供了一种适用于由时序控制器100和源极驱动芯片200组成的数据传输系统的数据传输方法。如图2和图3所示，该数据传输方法包括：
步骤S110，在时钟校准后，时序控制器100向源极驱动芯片200发送预设的自动均衡匹配数据；
步骤S120，在时钟校准后，源极驱动芯片200接收时序控制器100发送的预设的自动均衡匹配数据，并根据自动均衡匹配数据自动匹配均衡设定以确定目标均衡设定；
步骤S130，源极驱动芯片200在确定目标均衡设定时，生成均衡设定锁定信息；
步骤S140，时序控制器100获取均衡设定锁定信息；
步骤S150，时序控制器100基于均衡设定锁定信息，向源极驱动芯片200发送预设的链路稳定校验数据；
步骤S160，源极驱动芯片200接收时序控制器100发送的预设的链路稳定校验数据，并判断接收到的链路稳定校验数据是否正确；
步骤S170，源极驱动芯片200在判断接收到的链路稳定校验数据正确时，生成链路稳定确认信息并发送至时序控制器100；
步骤S180，时序控制器100接收源极驱动芯片200发送的链路稳定确认信息；
步骤S190，时序控制器100基于链路稳定确认信息向源极驱动芯片200发送目标数据；源极驱动芯片200接收时序控制器100发送的目标数据。
如此，根据本公开提供的适用于由时序控制器100和源极驱动芯片200组成的数据传输系统的数据传输方法，数据传输过程可以分为准备过程和传输过程(包括步骤S190)。在准备过程，可以先后进行时钟校准过程、自动均衡设定过程(包括步骤S110～步骤S140)和链路稳定校验过程(包括步骤S150～步骤S180)。
在自动均衡设定过程中，源极驱动芯片200可以先根据时序控制器100发送的自动均衡匹配数据自动匹配均衡设定以确定目标均衡设定，并依据该目标均衡设定进行数据接收的高频衰减补偿。如此，本公开的数据传输方法可以根据显示装置所处的环境或者应用情景预先进行自动均衡设定，保证P2P接口链路能够具有更好的数据传输状态。由于进行了自动均衡设定，可以避免源极驱动芯片200的均衡设定不合理而导致P2P接口链路容易出现数据传输状态较差的情形，避免显示装置在显示阶段出现数据传输状态较差的情形而重新进行传输过程前的准备过程，可以避免反复进行准备过程而影响目标数据传输。
在链路稳定校验过程中，时序控制器100和源极驱动芯片200之间通过链路稳定校验数据判断当前的P2P接口链路的数据传输状态是否足够良好，以避免在数据传输状态较差的情形下传输目标数据。因此，本公开实施方式提供的数据传输方法可以确保P2P接口链路在不同的环境中能够具有良好的数据传输状态，并在验证了P2P接口链路的数据传输状态后进行目标数据的传输，提高了数据传输的准确性，既降低了传输数据的错误率，又提高了P2P接口链路的数据传输状态的稳定性。
本公开实施方式还提供一种数据传输方法，用于时序控制器100。如图4所示，该用于时序控制器100的数据传输方法包括：
步骤S210，在时钟校准后，向源极驱动芯片200发送预设的自动均衡匹配数据，自动均衡匹配数据用于使得源极驱动芯片200确定目标均衡设定；
步骤S220，获取均衡设定锁定信息，均衡设定锁定信息是源极驱动芯片200在确定目标均衡设定时生成的；
步骤S230，基于均衡设定锁定信息，向源极驱动芯片200发送预设的链路稳定校验数据；
步骤S240，接收源极驱动芯片200发送的链路稳定确认信息，链路稳定确认信息是源极驱动芯片200在判断接收到的链路稳定校验数据正确时生成的；
步骤S250，基于链路稳定确认信息向源极驱动芯片200发送目标数据。
如此，本公开提供的适用于时序控制器100的数据传输方法，在时钟校准后，可以先向源极驱动芯片200发送自动均衡匹配数据，以使得源极驱动芯片200能够进行自动匹配均衡设定以确定目标均衡设定，保证P2P接口链路能够具有更好的数据传输状态，避免源极驱动芯片200因均衡设定不恰当而导致数据传输状态整体不好的情形。时序控制器100在确定源极驱动芯片200完成自动均衡设定后，再向源极驱动芯片200发送链路稳定校验数据，以便源极驱动芯片200验证当前数据传输状态是否良好；且只有在数据传输状态良好的条件下，源极驱动芯片200再向源极驱动芯片200发送目标数据，以保证源极驱动芯片200能够在数据传输状态良好的前提下接收目标数据，提高目标数据传输的准确性。
本公开实施方式还提供一种数据传输方法，用于源极驱动芯片200。如图5所示，该用于源极驱动芯片200的数据接收方法包括：
步骤S310，在时钟校准后，接收时序控制器100发送的预设的自动均衡匹配数据，并根据自动均衡匹配数据自动匹配均衡设定以确定目标均衡设定；
步骤S320，在确定目标均衡设定时，生成均衡设定锁定信息；
步骤S330，接收时序控制器100发送的预设的链路稳定校验数据，并判断接收到的链路稳定校验数据是否正确；
步骤S340，在判断接收到的链路稳定校验数据正确时，生成链路稳定确认信息并发送至时序控制器100；
步骤S350，接收时序控制器100发送的目标数据。
如此，本公开提供的适用于源极驱动芯片200的数据传输方法，在时钟校准后，源极驱动芯片200可以先接收时序控制器100发送的自动均衡匹配数据，并自动匹配均衡设定以确定目标均衡设定。如此，本公开的数据传输方法可以根据显示装置所处的环境或者应用情景预先进行自动均衡设定，保证P2P接口链路能够具有更好的数据传输状态。在确定目标均衡设定之后，源极驱动芯片200接收时序控制器100发送的预设的链路稳定校验数据，并判断接收到的链路稳定校验数据是否正确，以确保P2P接口链路的数据传输状态良好。在确定P2P接口链路的数据传输状态良好后，源极驱动芯片200再从时序控制器100接收目标数据，进而保证目标数据传输的准确性。
可选地，源极驱动芯片200在自动匹配不同的均衡设定过程中，可以切换不同的均衡设定，并评估各个均衡设定下的误码率，确定误码率最低的均衡设定作为目标均衡设定。在确定目标均衡设定后，可以按照该目标均衡设定锁定源极驱动芯片200的均衡设定，并在后续的接收数据过程中均采用该目标均衡设定进行数据接收的高频衰减补偿。
在一些实施方式中，时序控制器100可以向源极驱动芯片200发送预设的自动均衡匹配数据，直至接收到源极驱动芯片200发送的均衡设定锁定信息；
源极驱动芯片200可以在确定目标均衡设定后，生成均衡设定锁定信息，并通过低速信号线L向时序控制器100反馈该均衡设定锁定信息；时序控制器100在接收到均衡设定锁定信息后，可以开始传输链路稳定校验数据。
在另一些实施方式中，时序控制器100可以向源极驱动芯片200发送预设的自动均衡匹配数据直至获取均衡设定锁定信息；
源极驱动芯片200可以自动匹配不同的均衡设定并生成均衡设定信息，均衡设定信息用于标记源极驱动芯片200是否确定目标均衡设定，且在确定目标均衡设定后均衡设定信息被更新为均衡设定锁定信息；
时序控制器100可以通过低速信号线L读取源极驱动芯片200的均衡设定信息，直至均衡设定信息为均衡设定锁定信息。时序控制器100在读取到均衡设定锁定信息后，可以开始传输链路稳定校验数据。
可选地，自动均衡匹配数据和链路稳定校验数据均为二进制编码数据；自动均衡匹配数据包括：
匹配起始标记码，具有6个依次相邻的1或者6个依次相邻的0；
匹配数据码：包括多个重复的均衡数据单元，均衡数据单元中依次相邻的1的数量不超过5个，且依次相邻的0的数量不超过5个；
链路稳定校验数据包括：
校验起始标记码，具有6个依次相邻的1或者6个依次相邻的0；匹配起始标记码和校验起始标记码不同；
校验数据码，校验数据码中依次相邻的1的数量不超过5个，且依次相邻的0的数量不超过5个。
由于匹配起始标记码和校验起始标记码不相同，因此本公开的数据传输方法可以采用同一数据传输协议传输自动均衡匹配数据和链路稳定校验数据，并通过识别匹配起始标记码和校验起始标记码来分别执行自动均衡设定过程和链路稳定校验过程，避免采用不同的数据传输协议而降低集成度和降低准备阶段的速度，可以使得显示装置快速进入传输阶段。由于在自动均衡设定过程和链路稳定校验过程中采用同一通讯协议，可以避免引入额外的寄存器控制和通讯机制，减少准备过程的时间，使得显示装置尽早进入传输过程。尤其是，可以将链路稳定校验数据接续于自动均衡匹配数据之后而整合成一个序列，通过一个序列实现自动均衡设定过程和链路稳定校验过程，进一步提高传输方法的集成度并进一步加快准备过程。
在自动均衡匹配数据和链路稳定校验数据中，匹配起始标记码和校验起始标记码均具有6个连续的1或者6个连续的0；而匹配数据码和校验数据码中依次相邻的1的数量不超过5个且依次相邻的0的数量不超过5个。如此，源极驱动芯片200可以很容易识别匹配起始标记码和校验起始标记码，并进而可以准确启动自动均衡设定功能或者链路稳定校验功能。
优选地，匹配起始标记码包括依次排列的Ki码、Gi码、Gj码和Kj码；校验起始标记码包括依次排列的Km码、Gm码、Gn码和Kn码；其中，i、j、m、n均为1、2、3或4，i与m不同或者j与n不同；
K1码、K2码、K3码、K4码、G1码、G2码、G3码、G4码均为10个比特位的二进制编码，且均具有6个依次相邻的1或者6个依次相邻的0，且各不相同。
可选地，K1码、K2码、K3码、K4码、G1码、G2码、G3码、G4码的编码可以如表1和表2所示。
表1：K1码、K2码、K3码、K4码的编码
K<sub>1</sub> 0b0111111010 0b1000000101
K<sub>2</sub> 0b0111111011 0b1000000100
K<sub>3</sub> 0b0111111001 0b1000000110
K<sub>4</sub> 0b0111111000 0b1000000111
表2：G1码、G2码、G3码、G4码的编码
G<sub>1</sub> 0b0101010111 0b1010101000
G<sub>2</sub> 0b0100011111 0b1011100000
G<sub>3</sub> 0b0110001111 0b1001110000
G<sub>4</sub> 0b0111000111 0b1000111000
如此，10个比特位的二进制编码作为一个数据包，则匹配起始标记码包括4个数据包，共40个比特位；校验起始标记码包括4个数据包，共40个比特位。可选的，相邻两个数据包之间，前一个数据包的最后一个比特位与后一个数据包的第一个比特位的数据不同。
举例而言，在本公开的一种实施方式中，如图6(省略了均衡数据单元中的0x，即各个均衡数据单元中的各数据为十六进制编码)所示，匹配起始标记码包括依次排列的K2码、G2码、G4码和K4码，即匹配起始标记码的编码序列可以为K2G2G4K4；如图9(省略了校验数据单元中的0x，即各个校验数据单元中的各数据为十六进制编码)所示，校验起始标记码包括依次排列的K2码、G2码、G2码和K2码，即校验起始标记码的编码序列可以为K2G2G2K2。
本公开实施方式中，采用K码(K1码、K2码、K3码、K4码)和G码(G1码、G2码、G3码、G4码)的组合作为特征码以形成匹配起始标记码和校验起始标记码，能够有效利用特征码的优势，使得源极驱动芯片200可以快速识别出编码之间的差异，以快速识别匹配起始标记码和校验起始标记码。不仅如此，匹配起始标记码和校验起始标记码经过采用K码和G码的组合，相较于寄存器采用单一比特位作为特征标记的方案，更不容易出现误码，能够提高源极驱动芯片200对匹配起始标记码和校验起始标记码识别的准确性。
优选地，位于匹配起始标记码之后的匹配数据码可以包括6～10个重复的均衡数据单元，以使得源极驱动芯片200可以根据各个均衡数据单元切换均衡设定，以寻找到目标均衡设定。举例而言，在本公开的一种实施方式中，如图6所示，匹配数据码可以包括8个重复的均衡数据单元，每接收一个均衡数据单元时，源极驱动芯片200可以采用一种均衡设定并评估该均衡设定下的误码率，以此确定误码率最低的目标均衡设定。可以理解的是，源极驱动芯片200可以对多个均衡数据单元采用同一种均衡设定，以提高对一种均衡设定的误码率的评估的准确性；源极驱动芯片200也可以仅用一个均衡数据单元对一种均衡设定进行评估，以提高确定目标均衡设定的速度；源极驱动芯片200还可以采用上述两种策略的组合；本公开对于这些策略，不做限定。
可选地，当通过源极驱动芯片200通过一个自动均衡匹配数据不能确定目标均衡设定时，如图10所示，时序控制器100可以持续发送自动均衡匹配数据，以使得源极驱动芯片200可以获得更多的均衡数据单元来匹配不同的均衡设定，直至确定目标均衡设定。如此，时序控制器100可以向源极驱动芯片200发送多个重复的自动均衡匹配数据。
可选地，均衡数据单元包括多个依次排列的均衡数据编码；任意一个均衡数据编码为10个比特位的二进制编码，且能够由一个8个比特位的二进制数据按照8B10B编码方法而获得；前一均衡数据编码的最后一个比特位的数据，与后一均衡数据编码的第一个比特位的数据不同。如此，可以保证每个均衡数据编码中连续相邻的1的数量不超过5个，且连续相邻的0的数量不超过5个，且可以保证相邻两个均衡数据编码之间存在跳边沿，减少数据传输过程中的传输错误。
优选地，均衡数据单元包括6～10个均衡数据编码，各个均衡数据编码之间可以相同或者不相同。在本公开的一种实施方式中，如图6所示，均衡数据单元包括8个均衡数据编码。如此，10个比特位的二进制编码作为一个数据包，则均衡数据单元包括8个数据包，共80个比特位；任意一个数据包可以由8个比特位的二进制数据按照8B10B编码方法而获得；相邻两个数据包之间，前一个数据包的最后一个比特位与后一个数据包的第一个比特位的数据不同。
可选地，均衡数据单元中可以通过选择特定的均衡数据编码，使得均衡数据单元在传输过程中更容易出现传输错误；换言之，可以使得均衡数据单元模拟或者反映数据信号质量很差的情形，进而使得自动均衡设定模拟数据信号质量很差的情形下的传输情况。如此，所获得的目标均衡设定可以满足绝大部分或者全部目标数据的需求。
优选地，均衡数据单元可以包括依次排列的0x90(p)码、0x9a(q)码、0x90(q)码、0x65(q)码、0x32(q)码、0xcd(q)码、0xcd(q)码、0xcd(q)码；
其中，0x表示十六进制；(p)和(q)中的一个表示经过取反操作，另一个表示不经过取反操作。
0x90(p)码表示0x90按照8B10B编码方法编码并经过(p)操作所能够得到的10个比特位的二进制编码；
0x9a(q)码表示0x9a按照8B10B编码方法编码并经过(q)操作所能够得到的10个比特位的二进制编码；
0x90(q)码表示0x90按照8B10B编码方法编码并经过(q)操作所能够得到的10个比特位的二进制编码；
0x65(q)码表示0x65按照8B10B编码方法编码并经过(q)操作所能够得到的10个比特位的二进制编码；
0x32(q)码表示0x32按照8B10B编码方法编码并经过(q)操作所能够得到的10个比特位的二进制编码；
0xcd(q)码表示0xcd按照8B10B编码方法编码并经过(q)操作所能够得到的10个比特位的二进制编码。
示例性地，在本公开的一种实施方式中，如图6所示，使用“-”表示经过取反操作，使用“+”表示未经过取反操作。则均衡数据单元包括依次排列的0x90-码、0x9a+码、0x90+码、0x65+码、0x32+码、0xcd+码、0xcd+码、0xcd+码；
其中，0x表示十六进制；
0x90-码表示0x90按照8B10B编码方法编码并取反后所能够得到的10个比特位的二进制编码；
0x9a+码表示0x90按照8B10B编码方法编码后所能够得到的10个比特位的二进制编码；
0x90+码表示0x90按照8B10B编码方法编码后所能够得到的10个比特位的二进制编码；
0x65+码表示0x65按照8B10B编码方法编码后所能够得到的10个比特位的二进制编码；
0x32+码表示0x32按照8B10B编码方法编码后所能够得到的10个比特位的二进制编码；
0xcd+码表示0xcd按照8B10B编码方法编码后所能够得到的10个比特位的二进制编码。
该示例性实施方式中，如图7所示，均衡数据单元中的前四个均衡数据编码具有非规律性的0/1排布，后四个均衡数据编码具有规律性的高频时钟信号。该均衡数据单元的传输信号在叠加之后的眼图如图8所示。在图8中，中间的菱形区域表示点对点通信中的眼图规格(眼高、眼宽)；各条曲线形成的图为均衡数据单元的信号叠加而形成的眼图。根据图8可以看出，均衡数据单元的传输信号所形成的眼图极限接近菱形区域；当长距离传输、传输环境较差、信号衰减严重等降低数据传输状态的情形发生时，该均衡数据单元的传输信号最有可能先发生误码。当源极驱动芯片200基于该均衡数据单元自动匹配均衡设定时，可以切换不同的均衡设定以寻找误码率最小的均衡设定，所确定的目标均衡设定能够使得源极驱动芯片200正常接收信号质量极差的数据信号，进而保证源极驱动芯片200能够正常接收全部数据信号。
示例性地，在本公开的一种实施方式中，如图6所示，自动均衡匹配数据可以包括匹配起始标记码和位于匹配起始标记码之后的匹配数据码；匹配起始标记码包括依次排列的K2码、G2码、G4码和K4码，共4个数据包；匹配数据码包括8个重复的均衡数据单元，任意一个均衡数据单元包括依次排列的0x90-码、0x9a+码、0x90+码、0x65+码、0x32+码、0xcd+码、0xcd+码、0xcd+码。如此，一个均衡数据单元共8个数据包，匹配数据码共96个数据包，自动均衡匹配数据共100个数据包。
如图10所示，时序控制器100在传输自动均衡匹配数据时，可以传输一个自动均衡匹配数据，也可以连续传输多个自动均衡匹配数据。
在本公开的一种实施方式中，均衡数据编码可以以10个比特位的二进制编码的形式存储于时序控制器100和源极驱动芯片200的寄存器中；时序控制器100可以直接读取均衡数据编码并不经过进一步地编码操作，而直接通过自动均衡匹配数据传输至源极驱动芯片200。源极驱动芯片200可以接收自动均衡匹配数据，在接收到自动均衡匹配数据后识别出匹配起始标记码则进入自动匹配不同的均衡设定的过程。在该过程中，源极驱动芯片200可以采用多个不同的均衡设定接收均衡数据单元，并评估不同均衡设定下的数据传输状态，进而选择出符合要求的均衡设定作为目标均衡设定。在该过程中，源极驱动芯片200可以将接收的均衡数据编码与预先存储的均衡数据编码进行比较，而无需将均衡数据编码进行解码。
在本公开的另一种实施方式中，均衡数据编码可以以原始数据的形式存储于时序控制器100和源极驱动芯片200中，其中，原始数据为8个比特位的二进制数据；一个均衡数据编码(10个比特位的二进制编码)可以由其对应的原始数据(8个比特位的二进制数据)按照8B10B编码方法而获得。如此，时序控制器100可以读取原始数据并按照8B10B编码方法而获得均衡数据编码，并结合匹配起始标记码而形成自动均衡匹配数据。源极控制芯片在接收到自动均衡匹配数据后，可以将均衡数据编码进行解码而获得原始数据，并与预先存储的原始数据进行比对，以评估数据传输状态。
链路稳定校验数据包括校验起始标记码和位于校验起始标记码之后的校验数据码；校验数据码中依次相邻的1的数量不超过5个，且依次相邻的0的数量不超过5个。
可选地，如图9所示，校验数据码可以包括多个重复的校验数据单元，任意一个链路校验数据单元可以包括多个依次排列的链路校验数据编码；任意一个链路校验数据编码为10个比特位的二进制编码，且能够由一个8个比特位的二进制数据按照8B10B编码方法而获得；前一链路校验数据编码的最后一个比特位的数据，与后一链路校验数据编码的第一个比特位的数据不同。
进一步地，链路校验数据单元的信号特征接近于实际数据传输特征，即不是规律的时钟信号，而是具有一定随机性的0/1跳变。举例而言，在本公开的一种实施方式中，链路校验数据单元可以包括4个链路校验数据编码，分别依次为0xea码、0xeb码、0xec码、0xed码；其中，0x表示16进制；0xea码表示0xea按照8B10B编码方法而获得的10个比特位的二进制编码；0xeb码表示0xeb按照8B10B编码方法而获得的10个比特位的二进制编码；0xec码表示0xec按照8B10B编码方法而获得的10个比特位的二进制编码；0xed码表示0xed按照8B10B编码方法而获得的10个比特位的二进制编码。
可选地，链路稳定校验数据还可以包括加扰复位码，以用于不同源极驱动芯片200之间的加扰复位。加扰复位码可以具有6个依次相邻的1或者6个依次相邻的0，且加扰复位码、匹配起始标记码、校验起始标记码各不同。如此，本公开提供的数据传输方法可以将自动均衡设定、链路稳定校验、加扰复位等功能整合于同一通讯协议中，可以进一步简化通讯协议并加速准备过程，尽早进入传输过程。
优选地，加扰复位码包括依次排列的Kx码、Gx码、Gy码和Ky码；x、y均为1、2、3或4；且x与m不同或者y与n不同，且x与i不同或者y与j不同。举例而言，在本公开的一种实施方式中，加扰复位码可以包括依次排列的K3码、G3码、G3码和K3码。
优选地，加扰复位码可以插入两个链路校验数据单元之间。
示例性地，在本公开的一种实施方式中，如图9所示，链路稳定校验数据可以包括校验起始标记码，以及位于校验起始标记码之后的校验数据码和加扰复位码。校验起始标记码包括依次排列的K2码、G2码、G2码和K2码，共4个数据包。校验数据码包括8个重复的链路校验数据单元，任意一个链路校验数据单元包括依次排列的0xea码、0xeb码、0xec码、0xed码；如此，一个链路校验数据单元共4个数据包，校验数据码共32个数据包。加扰复位码包括依次排列的K3码、G3码、G3码和K3码，共4个数据包。其中，加扰复位码位于第一个链路校验数据单元和第二个链路校验数据单元之间。如此，链路稳定校验数据共40个数据包。
可选地，如图10所示，时序控制器100可以传输自动均衡匹配数据并连续传输链路稳定校验数据，使得自动均衡匹配数据和链路稳定校验数据呈现为在同一通讯协议下的连续数据信号，以进一步加快准备阶段的速度。换言之，可以在同一数据序列中整合自动均衡设定功能、链路稳定校验功能和加扰复位功能，进一步加快准备过程并简化通讯协议。优选地，时序控制器100在传输自动均衡匹配数据的过程中同步获取均衡设定锁定信息。
可选地，本公开提供的用于数据传输系统的数据传输方法还可以包括如下步骤：如图3所示，时序控制器100可以在时钟校准后判断是否开启自动均衡设定功能；当判断开启自动均衡设定功能后，时序控制器100向源极驱动芯片200发送预设的自动均衡匹配数据；当判断不开启自动均衡设定功能后，时序控制器100向源极驱动芯片200发送预设的链路稳定校验数据。
相应的，本公开提供的用于时序控制器100的数据传输方法还可以包括如下步骤：
在时钟校准后，判断是否开启自动均衡设定功能；
如果判断开启自动均衡设定功能，则向源极驱动芯片200发送预设的自动均衡匹配数据；
如果判断不开启自动均衡设定功能，则向源极驱动芯片200发送预设的自动均衡匹配数据。
时序控制器100可以在时钟校准后判断是否开启自动均衡设定功能；当判断开启自动均衡设定功能后，时序控制器100向源极驱动芯片200发送预设的自动均衡匹配数据；当判断不开启自动均衡设定功能后，时序控制器100向源极驱动芯片200发送预设的链路稳定校验数据。
相应的，本公开提供的用于源极驱动芯片200的数据传输方法还可以包括如下步骤：
在时钟校准后，接收时序控制器100发送的准备数据；
判断准备数据为自动均衡匹配数据还是链路稳定校验数据；
如果判断准备数据为自动均衡匹配数据，则执行步骤S310；
如果判断准备数据为链路稳定校验数据，则执行步骤S330。
如此，在该可选实施方式中，时序控制器100可以根据内部设定，判断是否开启自动均衡设定功能。如果判断开启自动均衡设定功能，则向源极驱动芯片200发送预设的自动均衡匹配数据，以使得源极驱动芯片200启动自动均衡设定过程；如此，可以使得P2P接口链路在不同的环境中能够具有良好的数据传输状态。如果判断不开启自动均衡设定功能，则跳过向源极驱动芯片200发送预设的自动均衡匹配数据的过程，直接向源极驱动芯片200发送预设的链路稳定校验数据；如此，可以避免自动均衡设定过程占用准备阶段时间，进一步加快进入传输阶段的速度。源极驱动芯片200则在时钟校准后接收时序控制器100发送的准备数据，该准备数据为自动均衡匹配数据和链路稳定校验数据中的一种。源极驱动芯片200在接收到准备数据后，根据通讯协议判断该准备数据是自动均衡匹配数据还是链路稳定校验数据；如果判断准备数据是自动均衡匹配数据，则启动自动均衡设定过程，执行步骤S310；如果判断准备数据为链路稳定校验数据，则直接启动链路稳定校验过程，即执行步骤S330。
在本公开的一种实施方式中，时序控制器100可以检测数据传输速率，并根据数据传输速率判断是否开启自动均衡设定功能。举例而言，时序控制器100可以检测上一帧画面的数据传输速率，若数据传输速率大于预设阈值，则开启自动均衡设定功能；若数据传输速率不大于预设阈值，则不开启自动均衡设定功能。可选地，预设阈值可以在3G bit/s～4Gbit/s范围内。
在本公开的另一种实施方式中，时序控制器100可以检测显示装置所处环境的当前温度。若当前温度在预设范围内，则不开启自动均衡设定功能；若当前温度不在预设范围内，则开启自动均衡设定功能。预设范围可以根据显示装置的性能进行设定，不同显示装置的预设范围可以不同。可选地，预设范围可以为0～50℃。
示例性地，时序控制器100可以与一检测环境温度的温度传感器连接；温度传感器可以将检测的当前温度传输至时序控制器100。如果当前温度在0～50℃范围内，则时序控制器100可以判断不开启自动均衡设定功能。如果当前温度超过50℃或者低于0℃，则时序控制器100开启自动均衡设定功能。如此，当显示装置所处的环境发生改变时，例如将手机从室内携带至寒冷的室外时，显示装置的数据传输状态可能变差；时序控制器100可以识别该环境变化，并开启自动均衡设定功能，使得源极驱动芯片200的均衡设定适应寒冷环境下的数据传输要求，保证手机的数据传输状态。
可选地，如图3所示，时序控制器100在发送自动均衡匹配数据后，如果能够获取均衡设定锁定信息，则向源极驱动芯片200发送预设的链路稳定校验数据；如果不能获取均衡设定锁定信息，则时序控制器100判断是否开启自动均衡设定功能。当时序控制器100判断开启自动均衡设定功能，则重新发送自动均衡匹配数据；若时序控制器100判断不开启自动均衡设定功能，则向所述源极驱动芯片200发送预设的链路稳定校验数据。
优选地，源极驱动芯片200接收自动均衡匹配数据后，如果能够确定目标均衡设定，则在确定所述目标均衡设定时生成均衡设定锁定信息。如果没有确定目标均衡设定，则在确定所述目标均衡设定时生成均衡设定未锁定信息；时序控制器100可以获取该均衡设定未锁定信息，并根据均衡设定未锁定信息判断是否开启自动均衡设定功能。
进一步优选地，如果时序控制器100在预设时间段内或者预设循环次数内不能获取均衡设定锁定信息，则时序控制器100判断不开启自动均衡设定功能，并发送预设的链路稳定校验数据。
举例而言，用于时序控制器100的数据传输方法还可以包括：
在发送当前一次自动均衡匹配数据后，获取均衡设定未锁定信息；均衡设定未锁定信息是源极驱动芯片200在收到当前一次自动均衡匹配数据后，不能确定目标均衡设定时生成的；
基于均衡设定未锁定信息，判断是否开启自动均衡设定功能；
如果判断开启自动均衡设定功能，则向源极驱动芯片200发送下一次自动均衡匹配数据；
如果判断不开启自动均衡设定功能，则向源极驱动芯片200发送链路稳定校验数据。
在本公开的一种实施方式中，时序控制器100可以基于进行自动均衡设定过程已经消耗的时间，判断是否开启自动均衡设定功能。
举例而言，基于均衡设定未锁定信息，判断是否开启自动均衡设定功能可以包括：
计算发送当前一次自动均衡匹配数据的时间与时钟校准时间完成的时间之间的时间差；
如果时间差大于预设时间阈值，则判断不开启自动均衡设定功能；
如果时间差不大于预设时间阈值，则判断开启自动均衡设定功能。
在本公开的另一种实施方式中，时序控制器100可以基于已经发送的自动均衡匹配数据的数量，判断是否开启自动均衡设定功能。
举例而言，基于均衡设定未锁定信息，判断是否开启自动均衡设定功能可以包括：
计算时钟校准时间完成后，已经发送的自动均衡匹配数据的次数；
如果计算的次数大于预设次数，则判断不开启自动均衡设定功能；
如果计算的次数不大于预设次数，则判断开启自动均衡设定功能。
如此，本公开的数据传输方法，在源极驱动芯片200不能根据自动均衡匹配数据确定目标均衡设定时，时序控制器100可以根据具体设定判断是否还需要开启自动均衡设定功能，并可以在必要时跳过自动均衡设定过程而直接进行链路稳定校验过程，避免本公开的时序控制方法在自动均衡设定过程耽搁太长时间而影响目标数据的传输。
可选地，如图3所示，本公开的适用于时序控制器100的数据传输方法还包括：时序控制器100通过BBC(Bidirection command channel，双向指令通道)发送初始化配置指令；
时序控制器100发送时钟校准序列；时钟校准序列能够被源极驱动芯片200接收并与源极驱动芯片200内部的时钟还原电路进行比较校准；
接收时钟锁定信息，时钟锁定信息为源极驱动芯片200完成时钟锁定后发送的信息，用于标识时序控制器100和源极驱动芯片200完成时钟校准。
相应地，本公开的适用于源极驱动芯片200的数据传输方法还包括：
接收时钟校准序列，并与源极驱动芯片200内部的时钟还原电路进行比较校准；
完成时钟锁定后发送时钟锁定信息。
需要说明的是，尽管在附图中以特定顺序描述了本公开中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等，均应视为本公开的一部分。
本公开实施方式还提供一种数据传输组件，如图11所示，该数据传输组件用于时序控制器100。该用于时序控制器100的数据传输组件包括：
第一数据传输电路101，用于在时钟校准后，向源极驱动芯片200发送预设的自动均衡匹配数据，自动均衡匹配数据用于使得源极驱动芯片200确定目标均衡设定；
第一反馈电路102，用于获取均衡设定锁定信息，均衡设定锁定信息是源极驱动芯片200在确定目标均衡设定时生成的；
第二数据传输电路103，用于基于均衡设定锁定信息，向源极驱动芯片200发送预设的链路稳定校验数据；
第二反馈电路104，用于接收源极驱动芯片200发送的链路稳定确认信息，链路稳定确认信息是源极驱动芯片200在判断接收到的链路稳定校验数据正确时生成的；
第三数据传输电路105，用于基于链路稳定确认信息向源极驱动芯片200发送目标数据。
该用于时序控制器100的数据传输组件用于实现本公开实施方式所描述的任意一种用于时序控制器100的数据传输方法，具体的实现细节、原理和有益效果在上述数据传输方法实施方式中进行了详细介绍，本公开在此不再一一赘述。可以理解的是，第一数据传输电路101、第二数据传输电路103和第三数据传输电路105可以为三个独立的数据传输电路，也可以复用同一数据传输电路，本公开对此不做限定。第一反馈电路102和第二反馈电路104可以为两个独立的反馈电路，也可以复用同一反馈电路，例如复用显示装置的低速信号线L，本公开对此不做限定。
本公开实施方式还提供一种数据传输组件，如图12所示，该数据传输组件用于源极驱动芯片200。该用于源极驱动芯片200的数据传输组件包括：
匹配电路201，用于在时钟校准后，接收时序控制器100发送的预设的自动均衡匹配数据，并根据自动均衡匹配数据自动匹配均衡设定以确定目标均衡设定；
第三反馈电路202，用于在确定目标均衡设定时，生成均衡设定锁定信息；
校验电路203，用于接收时序控制器100发送的预设的链路稳定校验数据，并判断接收到的链路稳定校验数据是否正确；
第四反馈电路204，用于在判断接收到的链路稳定校验数据正确时，生成链路稳定确认信息并发送至时序控制器100；
接收电路205，用于接收时序控制器100发送的目标数据。
该用于源极驱动芯片200的数据传输组件可以实现本公开实施方式所描述的任意一种用于源极驱动芯片200的数据传输方法，具体的实现细节、原理和有益效果在上述数据传输方法实施方式中进行了详细介绍，本公开在此不再一一赘述。可以理解的是，第三反馈电路202和第四反馈电路204可以为两个独立的反馈电路，也可以复用同一反馈电路，例如复用显示装置的低速信号线L，本公开对此不做限定。
本公开实施方式还提供一种显示装置，该显示装置包括上述用于时序控制器100的数据传输组件实施方式所描述的任意一种用于时序控制器100的数据传输组件。该显示装置可以为手机屏幕、电脑屏幕、电视机或者其他类型的显示装置。由于该显示装置具有上述用于时序控制器100的数据传输组件实施方式所描述的任意一种用于时序控制器100的数据传输组件，因此具有相同的有益效果，本公开在此不再赘述。
本公开实施方式还提供一种显示装置，该显示装置包括上述用于源极驱动芯片200的数据传输组件实施方式所描述的任意一种用于源极驱动芯片200的数据传输组件。该显示装置可以为手机屏幕、电脑屏幕、电视机或者其他类型的显示装置。由于该显示装置具有上述用于源极驱动芯片200的数据传输组件实施方式所描述的任意一种用于源极驱动芯片200的数据传输组件，因此具有相同的有益效果，本公开在此不再赘述。
应可理解的是，本公开不将其应用限制到本说明书提出的部件的详细结构和布置方式。本公开能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本公开的范围内。应可理解的是，本说明书公开和限定的本公开延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本公开的多个可替代方面。本说明书的实施方式说明了已知用于实现本公开的最佳方式，并且将使本领域技术人员能够利用本公开。

Claims (13)

1.一种数据传输方法，其特征在于，用于时序控制器，所述数据传输方法包括：
在时钟校准后，向源极驱动芯片发送预设的自动均衡匹配数据，所述自动均衡匹配数据用于使得所述源极驱动芯片确定目标均衡设定；
获取均衡设定锁定信息，所述均衡设定锁定信息是所述源极驱动芯片在确定所述目标均衡设定时生成的；
基于所述均衡设定锁定信息，向所述源极驱动芯片发送预设的链路稳定校验数据；
接收所述源极驱动芯片发送的链路稳定确认信息，所述链路稳定确认信息是所述源极驱动芯片在判断接收到的链路稳定校验数据正确时生成的；
基于所述链路稳定确认信息向所述源极驱动芯片发送目标数据。
2.根据权利要求1所述的数据传输方法，其特征在于，所述自动均衡匹配数据和所述链路稳定校验数据均为二进制编码数据；所述自动均衡匹配数据包括：
匹配起始标记码，具有6个依次相邻的1或者6个依次相邻的0；
匹配数据码：包括多个重复的均衡数据单元，所述均衡数据单元中依次相邻的1的数量不超过5个，且依次相邻的0的数量不超过5个；
所述链路稳定校验数据包括：
校验起始标记码，具有6个依次相邻的1或者6个依次相邻的0；所述匹配起始标记码和所述校验起始标记码不同；
校验数据码，所述校验数据码中依次相邻的1的数量不超过5个，且依次相邻的0的数量不超过5个。
3.根据权利要求2所述的数据传输方法，其特征在于，所述匹配起始标记码包括依次排列的Ki码、Gi码、Gj码和Kj码；所述校验起始标记码包括依次排列的Km码、Gm码、Gn码和Kn码；其中，i、j、m、n均为1、2、3或4，i与m不同或者j与n不同；
K1码、K2码、K3码、K4码、G1码、G2码、G3码、G4码均为10个比特位的二进制编码，且均具有6个依次相邻的1或者6个依次相邻的0，且各不相同。
4.根据权利要求2所述的数据传输方法，其特征在于，所述均衡数据单元包括多个依次排列的均衡数据编码；任意一个均衡数据编码为10个比特位的二进制编码，且能够由一个8个比特位的二进制数据按照8B10B编码方法而获得；前一所述均衡数据编码的最后一个比特位的数据，与后一所述均衡数据编码的第一个比特位的数据不同。
5.根据权利要求4所述的数据传输方法，其特征在于，均衡数据单元包括依次排列的0x90(p)码、0x9a(q)码、0x90(q)码、0x65(q)码、0x32(q)码、0xcd(q)码、0xcd(q)码、0xcd(q)码；
其中，0x表示十六进制；(p)和(q)中的一个表示经过取反操作，另一个表示不经过取反操作；
0x90(p)码表示0x90按照8B10B编码方法编码并经过(p)操作所能够得到的10个比特位的二进制编码；
0x9a(q)码表示0x9a按照8B10B编码方法编码并经过(q)操作所能够得到的10个比特位的二进制编码；
0x90(q)码表示0x90按照8B10B编码方法编码并经过(q)操作所能够得到的10个比特位的二进制编码；
0x65(q)码表示0x65按照8B10B编码方法编码并经过(q)操作所能够得到的10个比特位的二进制编码；
0x32(q)码表示0x32按照8B10B编码方法编码并经过(q)操作所能够得到的10个比特位的二进制编码；
0xcd(q)码表示0xcd按照8B10B编码方法编码并经过(q)操作所能够得到的10个比特位的二进制编码。
6.一种数据传输方法，其特征在于，用于源极驱动芯片，所述数据接收方法包括：
在时钟校准后，接收所述时序控制器发送的预设的自动均衡匹配数据，并根据所述自动均衡匹配数据自动匹配均衡设定以确定目标均衡设定；
在确定所述目标均衡设定时，生成均衡设定锁定信息；
接收所述时序控制器发送的预设的链路稳定校验数据，并判断接收到的链路稳定校验数据是否正确；
在判断接收到的链路稳定校验数据正确时，生成链路稳定确认信息并发送至时序控制器；
接收所述时序控制器发送的目标数据。
7.根据权利要求6所述的数据传输方法，其特征在于，所述自动均衡匹配数据和所述链路稳定校验数据均为二进制编码数据；所述自动均衡匹配数据包括：
匹配起始标记码，具有6个依次相邻的1或者6个依次相邻的0；
匹配数据码：包括多个重复的均衡数据单元，所述均衡数据单元中依次相邻的1的数量不超过5个，且依次相邻的0的数量不超过5个；
所述链路稳定校验数据包括：
校验起始标记码，具有6个依次相邻的1或者6个依次相邻的0；所述匹配起始标记码和所述校验起始标记码不同；
校验数据码，所述校验数据码中依次相邻的1的数量不超过5个，且依次相邻的0的数量不超过5个。
8.根据权利要求7所述的数据传输方法，其特征在于，所述匹配起始标记码包括依次排列的Ki码、Gi码、Gj码和Kj码；所述校验起始标记码包括依次排列的Km码、Gm码、Gn码和Kn码；其中，i、j、m、n均为1、2、3或4，i与m不同或者j与n不同；
K1码、K2码、K3码、K4码、G1码、G2码、G3码、G4码均为10个比特位的二进制编码，且均具有6个依次相邻的1或者6个依次相邻的0，且各不相同。
9.根据权利要求7所述的数据传输方法，其特征在于，所述均衡数据单元包括多个依次排列的均衡数据编码；任意一个均衡数据编码为10个比特位的二进制编码，且能够由一个8个比特位的二进制数据按照8B10B编码方法而获得；前一所述均衡数据编码的最后一个比特位的数据，与后一所述均衡数据编码的第一个比特位的数据不同。
10.根据权利要求9所述的数据传输方法，其特征在于，均衡数据单元包括依次排列的0x90(p)码、0x9a(q)码、0x90(q)码、0x65(q)码、0x32(q)码、0xcd(q)码、0xcd(q)码、0xcd(q)码；
其中，0x表示十六进制；(p)和(q)中的一个表示经过取反操作，另一个表示不经过取反操作；
0x90(p)码表示0x90按照8B10B编码方法编码并经过(p)操作所能够得到的10个比特位的二进制编码；
0x9a(q)码表示0x9a按照8B10B编码方法编码并经过(q)操作所能够得到的10个比特位的二进制编码；
0x90(q)码表示0x90按照8B10B编码方法编码并经过(q)操作所能够得到的10个比特位的二进制编码；
0x65(q)码表示0x65按照8B10B编码方法编码并经过(q)操作所能够得到的10个比特位的二进制编码；
0x32(q)码表示0x32按照8B10B编码方法编码并经过(q)操作所能够得到的10个比特位的二进制编码；
0xcd(q)码表示0xcd按照8B10B编码方法编码并经过(q)操作所能够得到的10个比特位的二进制编码。
11.一种数据传输组件，其特征在于，用于时序控制器，所述数据传输组件包括：
第一数据传输电路，用于在时钟校准后，向源极驱动芯片发送预设的自动均衡匹配数据，所述自动均衡匹配数据用于使得所述源极驱动芯片确定目标均衡设定；
第一反馈电路，用于获取均衡设定锁定信息，所述均衡设定锁定信息是所述源极驱动芯片在确定所述目标均衡设定时生成的；
第二数据传输电路，用于基于所述均衡设定锁定信息，向所述源极驱动芯片发送预设的链路稳定校验数据；
第二反馈电路，用于接收所述源极驱动芯片发送的链路稳定确认信息，所述链路稳定确认信息是所述源极驱动芯片在判断接收到的链路稳定校验数据正确时生成的；
第三数据传输电路，用于基于所述链路稳定确认信息向所述源极驱动芯片发送目标数据。
12.一种数据传输组件，其特征在于，用于源极驱动芯片，所述数据接收组件包括：
匹配电路，用于在时钟校准后，接收所述时序控制器发送的预设的自动均衡匹配数据，并根据所述自动均衡匹配数据自动匹配均衡设定以确定目标均衡设定；
第三反馈电路，用于在确定所述目标均衡设定时，生成均衡设定锁定信息；
校验电路，用于接收所述时序控制器发送的预设的链路稳定校验数据，并判断接收到的链路稳定校验数据是否正确；
第四反馈电路，用于在判断接收到的链路稳定校验数据正确时，生成链路稳定确认信息并发送至时序控制器；
接收电路，用于接收所述时序控制器发送的目标数据。
13.一种显示装置，其特征在于，包括权利要求11所述的数据传输组件或者权利要求12所述的数据传输组件。
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