CN109818886A - 一种配置均衡参数的方法及装置 - Google Patents

Abstract

本申请提供一种配置均衡参数的方法及装置，用于解决现有技术中存在均衡参数误调的问题。该方法应用于包括主芯片、驱动器和从芯片的系统中，主芯片与驱动器之间、以及驱动器与从芯片之间均通过支持均衡参数自协商的总线连接，在主芯片与从芯片之间的通信链路进入第一速率之后且在第一速率下的链路均衡完成之前，主芯片的发送均衡参数保持不变，该方法包括：在该通信链路进入第一速率之后且在第一速率下的链路均衡完成之前，从芯片通过驱动器向主芯片发送参数调整请求，该参数调整请求用于请求调整主芯片的发送均衡参数；当驱动器检测到该参数调整请求时，驱动器根据该参数调整请求调整驱动器的发送均衡参数；主芯片接收该参数调整请求。

Description

一种配置均衡参数的方法及装置

技术领域

本申请实施例涉及通信技术领域，尤其涉及一种配置均衡参数的方法及装置。

背景技术

按照外围组件快速互连(PCIe，Peripheral Component Interconnect Express)总线标准或缓存一致性高速互连(CCIX，Cache Coherent Interconnect forAccelerators)总线标准的规定，系统上电后先进行链路协商，然后才建立高速链路进行业务数据的收发。参见附图1，它示出了一个应用PCIe总线的高速信号系统，以主芯片(比如，CPU)与从芯片(比如，交换芯片)之间的链路为例，系统上电后，主芯片和从芯片先进行链路协商，协商完成后才建立高速链路进行业务数据的交互。需要说明的是，链路协商包含链路均衡(简称为“均衡”)，链路均衡是通过均衡电路实现的，链路均衡的目的是为了补偿因为链路损耗而造成的该链路上传输的信号的劣化。

现有技术中，通过在链路中加入具有时钟数据恢复功能的驱动器(retimer)以起到信号中继的作用，并通过合理地配置和调整主芯片、从芯片与驱动器的均衡参数，来降低链路损耗，保证PCIe总线的通信质量。

但是，上述方法中，驱动器自身仅起到信号中继的作用，主芯片和从芯片是不知道驱动器的存在的，认为双方是直接通信的，也无法对驱动器进行任何操作和接收驱动器的任何请求。在此情况下，当从芯片在某一速率下无法到达最优接收信号质量，从芯片会请求调整主芯片的发送均衡参数，从而使得主芯片调节自身的发送均衡参数，但是这样会存在均衡参数误调的问题，进而导致通信的误码率较高，甚至造成信号链路建立失败。

发明内容

本申请提供一种配置均衡参数的方法及装置，解决了现有技术中存在均衡参数误调的问题。为达到上述目的，本申请采用如下技术方案：

第一方面，提供一种配置均衡参数的方法，应用于包括主芯片、驱动器和从芯片的系统中，主芯片、与驱动器之间、以及驱动器与从芯片之间均通过总线连接，该总线支持均衡参数自协商，在主芯片与从芯片之间的通信链路进入第一速率(比如，第一速率为2.5GT/s或者5.0GT/s等)之后且在第一速率下的链路均衡完成之前，主芯片的发送均衡参数保持不变，该方法包括：在主芯片与从芯片之间的通信链路进入第一速率之后且在第一速率下的链路均衡完成之前，从芯片通过驱动器向主芯片发送参数调整请求，该参数调整请求用于请求调整主芯片的发送均衡参数；当驱动器检测到该参数调整请求时，根据该参数调整请求调整驱动器的发送均衡参数；主芯片接收驱动器转发的该参数调整请求。上述技术方案中，当从芯片在某一速率下无法达到最优的接收信号质量，从芯片向主芯片发送参数调整请求时，由驱动器检测该参数调整请求并调整自身的发送均衡参数，以使从芯片达到最优的接收信号质量，从而解决了现有技术中因为直接调节主芯片的发送均衡参数而导致参数误调的问题，进而也提高了信号链路建立的成功率。

在第一方面的一种可能的实现方式中，该方法还包括：主芯片通过驱动器向从芯片发送均衡参数调整响应，该均衡参数调整响应用于向从芯片指示主芯片的发送均衡参数不可调、或者指示主芯片的发送均衡参数已完成调整。上述可能的实现方式中，主芯片通过驱动器向从芯片发送均衡参数调整响应，可以使从芯片不再继续发送参数调整请求，从而减少了信令交互的次数，节省了从芯片的功耗，同时也从源头上避免了参数误调的问题。

在第一方面的一种可能的实现方式中，驱动器调整的发送均衡参数为驱动器向从芯片发送数据时使用的发送均衡参数。上述可能的实现方式中，能够使得从芯片达到较优的接收信号质量。

在第一方面的一种可能的实现方式中，该总线包括以下总线中的任一种：PCIe总线、CCIX总线、SAS总线、SATA总线或者USB总线。上述可能的实现方式中，提高了该总线的多样性和使用灵活性。

在第一方面的一种可能的实现方式中，所述发送均衡参数用于实现第一速率下的链路均衡。上述可能的实现方式中，能够提高第一速率下链路均衡的效率和链路建立的成功率。

在第一方面的一种可能的实现方式中，驱动器检测到参数调整请求，包括：驱动器检测所述通信链路的链路状态信息，并根据链路状态信息检测到参数调整请求。上述可能的实现方式中，能够保证驱动器对通信链路的链路状态的感知，从而检测到参数调整请求，提高了驱动器的性能。

第二方面，提供一种配置均衡参数的方法，应用于包括主芯片、驱动器和从芯片的系统中，主芯片、与驱动器之间、以及驱动器与从芯片之间均通过总线连接，该总线支持均衡参数自协商，在主芯片与从芯片之间的通信链路进入第一速率(比如，第一速率为2.5GT/s或者5.0GT/s等)之后且在第一速率下的链路均衡完成之前，主芯片的发送均衡参数保持不变，该方法包括：在该通信链路进入第一速率之后且在第一速率下的链路均衡完成之前，当驱动器检测到来自从芯片的参数调整请求时，驱动器根据该参数调整请求调整驱动器的发送均衡参数，该参数调整请求用于请求调整主芯片的发送均衡参数。进一步的，驱动器利用调整后的发送均衡参数将来自主芯片的数据发送给从芯片。上述技术方案中，当从芯片在某一速率下无法达到最优的接收信号质量时，驱动器在检测到从芯片发送的参数调整请求时，基于该请求调整自身的发送均衡参数，进而使用调整后的发送均衡参数将来自主芯片的数据发送给从芯片，使得从芯片达到最优的接收信号质量，从而解决了现有技术中因为直接调节主芯片的发送均衡参数而导致参数误调的问题，进而也提高了信号链路建立的成功率。

在第二方面的一种可能的实现方式中，驱动器调整的发送均衡参数为驱动器向从芯片发送数据时使用的发送均衡参数。上述可能的实现方式中，能够使得从芯片达到较优的接收信号质量。

在第二方面的一种可能的实现方式中，该总线包括以下总线中的任一种：PCIe总线、CCIX总线、SAS总线、SATA总线或者USB总线。上述可能的实现方式中，提高了该总线的多样性和使用灵活性。

在第二方面的一种可能的实现方式中，所述发送均衡参数用于实现第一速率下的链路均衡。上述可能的实现方式中，能够提高第一速率下链路均衡的效率和链路建立的成功率。

在第二方面的一种可能的实现方式中，该方法还包括：驱动器向主芯片发送参数调整请求。进一步的，该方法还包括：驱动器接收均衡参数调整响应，该均衡参数调整响应用于向从芯片指示主芯片的发送均衡参数不可调、或者指示主芯片的发送均衡参数已完成调整；驱动器向从芯片发送该均衡参数调整响应。上述可能的实现方式中，能够减小主芯片、驱动器、以及从芯片之间的信令交互次数，同时从源头上避免参数误调问题的发生。

在第二方面的一种可能的实现方式中，驱动器检测到来自从芯片的参数调整请求，包括：驱动器检测主芯片与从芯片之间的通信链路的链路状态信息，并根据链路状态信息检测到参数调整请求。上述可能的实现方式中，能够保证驱动器对通信链路的链路状态的感知，从而检测到参数调整请求，提高了驱动器的性能。

第三方面，提供一种配置均衡参数的方法，应用于包括主芯片、驱动器和从芯片的系统中，主芯片、与驱动器之间、以及驱动器与从芯片之间均通过总线连接，该总线支持均衡参数自协商，在主芯片与从芯片之间的通信链路进入第一速率(比如，第一速率为2.5GT/s或者5.0GT/s等)之后且在第一速率下的链路均衡完成之前，主芯片的发送均衡参数保持不变，该方法包括：在主芯片与从芯片之间的通信链路进入第一速率之后且在第一速率下的链路均衡完成之前，主芯片接收来自驱动器的参数调整请求，该参数调整请求由从芯片发出，该参数调整请求用于请求调整主芯片的发送均衡参数，并使驱动器在检测到该参数调整请求时对驱动器的发送均衡参数进行调整。可选的，驱动器调整的发送均衡参数为驱动器向从芯片发送数据时使用的发送均衡参数。

在第三方面的一种可能的实现方式中，该方法还包括：主芯片生成均衡参数调整响应，该均衡参数调整响应用于向从芯片指示主芯片的发送均衡参数不可调、或者指示主芯片的发送均衡参数已完成调整；主芯片通过所述驱动器向从芯片发送该均衡参数调整响应。上述技术方案中，当从芯片在某一速率下无法达到最优的接收信号质量，主芯片接收到来自从芯片的参数调整请求时，主芯片通过驱动器向从芯片发送均衡参数调整响应，可以使从芯片不再继续发送参数调整请求，从而减少了信令交互的次数，节省了从芯片的功耗。此外，由驱动器检测该参数调整请求并调整自身的发送均衡参数，以使从芯片达到最优的接收信号质量，从而解决了现有技术中因为直接调节主芯片的发送均衡参数而导致参数误调的问题，进而在较短的时间内完成链路建立和稳定。

在第三方面的一种可能的实现方式中，该总线包括以下总线中的任一种：PCIe总线、CCIX总线、SAS总线、SATA总线或者USB总线。上述可能的实现方式中，提高了该总线的多样性和使用灵活性。

在第三方面的一种可能的实现方式中，所述发送均衡参数用于实现第一速率下的链路均衡。上述可能的实现方式中，能够提高第一速率下链路均衡的效率和链路建立的成功率。

在第三方面的一种可能的实现方式中，该方法还包括：使用主芯片的发送均衡参数通过驱动器向从芯片发送数据。上述可能的实现方式中，能够使得主芯片发送数据时达到较优的发送信号质量，避免参数误调的问题，从而提高了信号链路建立的成功率。

第四方面，提供一种驱动器，应用于包括主芯片、驱动器和从芯片的系统中，主芯片、与驱动器之间、以及驱动器与从芯片之间均通过总线连接，该总线支持均衡参数自协商，在主芯片与从芯片之间的通信链路进入第一速率之后且在第一速率下的链路均衡完成之前，主芯片的发送均衡参数保持不变，驱动器包括：链路状态检测电路，用于在主芯片与从芯片之间的通信链路进入第一速率之后且在第一速率下的链路均衡完成之前，检测来自从芯片的参数调整请求，该参数调整请求用于请求调整主芯片的发送均衡参数；控制器，用于当链路状态检测电路检测到该参数调整请求时，根据该参数调整请求调整驱动器的发送均衡参数。

在第四方面的一种可能的实现方式中，驱动器调整的发送均衡参数为驱动器向从芯片发送数据时使用的发送均衡参数。

在第四方面的一种可能的实现方式中，该总线包括以下总线中的任一种：PCIe总线、CCIX总线、SAS总线、SATA总线或者USB总线。

在第四方面的一种可能的实现方式中，所述发送均衡参数用于实现第一速率下的链路均衡。

在第四方面的一种可能的实现方式中，该驱动器还包括：发送器，用于向主芯片发送参数调整请求。

在第四方面的一种可能的实现方式中，该驱动器还包括：接收器，用于接收均衡参数调整响应，该均衡参数调整响应用于向从芯片指示主芯片的发送均衡参数不可调、或者指示主芯片的发送均衡参数已完成调整；发送器，还用于向从芯片发送该均衡参数调整响应。

在第四方面的一种可能的实现方式中，链路状态检测电路，具体用于：检测所述通信链路的链路状态信息，并根据链路状态信息检测到参数调整请求。

第五方面，提供一种芯片，应用于包括主芯片、驱动器和从芯片的系统中时作为主芯片，主芯片、与驱动器之间、以及驱动器与从芯片之间均通过总线连接，该总线支持均衡参数自协商，在主芯片与从芯片之间的通信链路进入第一速率之后且在第一速率下的链路均衡完成之前，主芯片的发送均衡参数保持不变，该芯片包括：接收器，用于在主芯片与从芯片之间的通信链路进入第一速率之后且在第一速率下的链路均衡完成之前，接收来自驱动器的参数调整请求，该参数调整请求由所述从芯片发出，该参数调整请求用于请求调整主芯片的发送均衡参数，并使驱动器在检测到该参数调整请求时对驱动器的发送均衡参数进行调整。可选的，驱动器调整的发送均衡参数为驱动器向从芯片发送数据时使用的发送均衡参数。

在第五方面的一种可能的实现方式中，该芯片还包括：处理器，用于生成均衡参数调整响应，该均衡参数调整响应用于向从芯片指示主芯片的发送均衡参数不可调、或者指示主芯片的发送均衡参数已完成调整；发送器，用于通过驱动器向从芯片发送该均衡参数调整响应。

在第五方面的一种可能的实现方式中，该总线包括以下总线中的任一种：PCIe总线、CCIX总线、SAS总线、SATA总线或者USB总线。

在第五方面的一种可能的实现方式中，所述发送均衡参数用于实现第一速率下的链路均衡。

第六方面，提供一种配置均衡参数的系统，该系统包括主芯片，驱动器和从芯片，主芯片、与驱动器之间、以及驱动器与从芯片之间均通过总线连接，该总线支持均衡参数自协商，在主芯片与从芯片之间的通信链路进入第一速率之后且在第一速率下的链路均衡完成之前，主芯片的发送均衡参数保持不变，驱动器为第四方面或者第四方面的任一种可能的实现方式所提供的驱动器，主芯片为第五方面或者第五方面的任一种可能的实现方式所提供的芯片。

第七方面，提供一种配置均衡参数的方法，应用于包括主芯片、驱动器和从芯片的系统中，主芯片、与驱动器之间、以及驱动器与从芯片之间均通过总线连接，该总线支持均衡参数自协商，该方法包括：在主芯片与从芯片之间的通信链路从第一速率进入第二速率的情况下，比如，从2.5GT/s进入5.0GT/s、或者从5.0GT/s进入2.5GT/s，驱动器从第一对应关系中获取与第二速率对应的第一均衡参数，第一对应关系用于指示驱动器在多个预设速率下对应的均衡参数，比如多个预设速率可以包括2.5GT/s、5.0GT/s、8.0GT/s和16.0GT/s等，第一均衡参数包括第一接收均衡参数和第一发送均衡参数，第一发送均衡参数在第二速率下的链路均衡完成之前保持不变。进一步的，以主芯片通过驱动器向从芯片发送数据为例，驱动器使用第一接收均衡参数接收主芯片的数据，以及使用第一发送均衡参数将主芯片的数据发送给从芯片。上述技术方案中，当主芯片与从芯片之间的通信链路在不同的速率之间进行切换时，驱动器能够从配置的第一对应关系中获取与切换后的速率匹配的均衡参数，进而使用获取的均衡参数收发信息时，能够提高链路均衡的效率和链路建立的成功率。

在第七方面的一种可能的实现方式中，第一发送均衡参数用于实现第二速率下的链路均衡。

在第七方面的一种可能的实现方式中，该方法还包括：当驱动器上电时，驱动器获取与初始速率对应的初始均衡参数，初始均衡参数包括初始接收均衡参数和初始发送均衡参数。进一步的，以主芯片通过驱动器向从芯片发送数据为例，驱动器使用初始接收均衡参数接收主芯片的数据，以及使用初始发送均衡参数将主芯片的数据发送给从芯片。上述可能的实现方式中，能够提高驱动器在上电后处于初始速率下的链路均衡的效率和链路建立的成功率。

在第七方面的一种可能的实现方式中，第一对应关系存储在驱动器的电子抹除式可复写只读存储器EEPROM、内部寄存器、或者基板管理控制器BMC中。上述可能的实现方式中，提高了存储第一对应关系的灵活性和多样性。

在第七方面的一种可能的实现方式中，该方法还包括：驱动器检测主芯片与从芯片之间的通信链路的链路状态信息，以检测到所述通信链路从第一速率进入第二速率。上述可能的实现方式中，能够保证驱动器对通信链路的链路状态的感知，进而提高驱动器的性能。

在第七方面的一种可能的实现方式中，该总线包括以下总线中的任一种：PCIe总线、CCIX总线、SAS总线、SATA总线或者USB总线。上述可能的实现方式中，提高了该总线的多样性和使用灵活性。

第八方面，提供一种配置均衡参数的方法，应用于包括主芯片、驱动器和从芯片的系统中，主芯片、与驱动器之间、以及驱动器与从芯片之间均通过总线连接，该总线支持均衡参数自协商，该方法包括：在主芯片与从芯片之间的通信链路从第一速率进入第二速率的情况下，主芯片从第二对应关系中获取与第二速率对应的第二均衡参数，第二均衡参数包括第二发送均衡参数和第二接收均衡参数，第二对应关系用于指示主芯片在多个预设速率下对应的均衡参数，第二发送均衡参数在第二速率下的链路均衡完成之前保持不变。进一步的，主芯片使用第二发送均衡参数通过驱动器向从芯片数据，以及使用第二接收均衡参数接收从芯片通过驱动器发送的信息。上述技术方案中，当主芯片与从芯片之间的通信链路在不同的速率之间进行切换时，主芯片能够从配置的第二对应关系中获取与切换后的速率匹配的第二均衡参数，进而使用获取的均衡参数收发数据，从而提高了链路均衡的效率和链路建立的成功率。

在第八方面的一种可能的实现方式中，第二发送均衡参数用于实现第二速率下的链路均衡。

在第八方面的一种可能的实现方式中，该方法还包括：主芯片从第四对应关系中获取与第二速率对应的第三发送均衡参数，第四对应关系用于指示从芯片在多个预设速率下对应的发送均衡参数；主芯片通过驱动器向从芯片发送第三发送均衡参数，第三发送均衡参数在第二速率下的链路均衡完成之前保持不变。上述可能的实现方式中，主芯片将与切换后的速率匹配的从芯片的发送均衡参数通过驱动器发送给从芯片，以使从芯片使用第三发送均衡参数数据，从而提高了链路均衡的效率和链路建立的成功率。

在第八方面的一种可能的实现方式中，该方法还包括：当主芯片上电时，主芯片从第一对应关系中获取与初始速率对应的初始均衡参数，初始均衡参数包括初始接收均衡参数和初始发送均衡参数。进一步的，主芯片使用初始接收均衡参数接收从芯片通过驱动器发送的数据，以及使用初始发送均衡参数通过驱动器向从芯片发送数据。上述可能的实现方式中，能够提高主芯片在上电后处于初始速率下的链路均衡的效率和链路建立的成功率。

在第八方面的一种可能的实现方式中，第二对应关系和/或第四对应关系存储在主芯片的内部寄存器、基本输入输出系统BIOS、复杂可编程逻辑器件CPLD、或者基板管理控制器BMC中。上述可能的实现方式中，提高了存储第二对应关系和/或第四对应关系的灵活性和多样性。

在第八方面的一种可能的实现方式中，该总线包括以下总线中的任一种：PCIe总线、CCIX总线、SAS总线、SATA总线或者USB总线。上述可能的实现方式中，提高了该总线的多样性和使用灵活性。

第九方面，提供一种配置均衡参数的方法，应用于包括主芯片、驱动器和从芯片的系统中，主芯片、与驱动器之间、以及驱动器与从芯片之间均通过总线连接，该总线支持均衡参数自协商，该方法包括：在主芯片与从芯片之间的通信链路从第一速率进入第二速率的情况下，从芯片从第三对应关系中获取与第二速率对应的第三接收均衡参数，第三对应关系用于指示从芯片在多个预设速率下对应的接收均衡参数。进一步的，从芯片使用第三接收均衡参数接收主芯片通过驱动器发送的信息。上述技术方案中，当主芯片与从芯片之间的通信链路在不同的速率之间进行切换时，从芯片能够从配置的第三对应关系中获取与切换后的速率匹配的第三接收均衡参数，进而使用第三接收均衡参数接收信息时，能够提高链路均衡的效率和链路建立的成功率。

在第九方面的一种可能的实现方式中，该方法还包括：从芯片接收主芯片通过驱动器发送是第三发送均衡参数，第三发送均衡参数在第二速率下的链路均衡完成之前保持不变。可选的，第三发送均衡参数用于实现第二速率下的链路均衡。

在第九方面的一种可能的实现方式中，当从芯片上电时，从芯片从第三对应关系中获取与初始速率对应的初始接收均衡参数。进一步的，从芯片使用初始接收均衡参数接收主芯片通过驱动器发送的数据。上述可能的实现方式中，能够提高从芯片在上电后处于初始速率下的链路均衡的效率和链路建立的成功率。

在第九方面的一种可能的实现方式中，第三对应关系存储在从芯片的内部寄存器、基本输入输出系统BIOS、复杂可编程逻辑器件CPLD、或者基板管理控制器BMC中。上述可能的实现方式中，提高了存储第三对应关系的灵活性和多样性。

在第九方面的一种可能的实现方式中，该总线包括以下总线中的任一种：PCIe总线、CCIX总线、SAS总线、SATA总线或者USB总线。上述可能的实现方式中，提高了该总线的多样性和使用灵活性。

第十方面，提供一种配置均衡参数的方法，应用于包括主芯片、驱动器和从芯片的系统中，主芯片、与驱动器之间、以及驱动器与从芯片之间均通过总线连接，该总线支持均衡参数自协商，该方法包括：在主芯片与从芯片之间的通信链路从第一速率进入第二速率的情况下，驱动器从第一对应关系中获取与第二速率对应的第一均衡参数，第一均衡参数包括第一接收均衡参数和第一发送均衡参数，第一对应关系用于指示驱动器在多个预设速率下对应的均衡参数，第一发送均衡参数在第二速率下的链路均衡完成之前保持不变；主芯片从第二对应关系中获取与第二速率对应的第二均衡参数，第二均衡参数包括第二发送均衡参数和第二接收均衡参数，第二对应关系用于指示主芯片在多个预设速率下对应的均衡参数，第二发送均衡参数在第二速率下的链路均衡完成之前保持不变；从芯片从第三对应关系中获取与第二速率对应的第三接收均衡参数，第三对应关系用于指示从芯片在多个预设速率下对应的接收均衡参数。进一步的，主芯片、驱动器和从芯片均可以使用各自获取的均衡参数进行信息的收发。上述技术方案中，当主芯片与从芯片之间的通信链路在不同的速率之间进行切换时，驱动器、主芯片和从芯片能够从各自配置的对应关系中获取与切换后的速率匹配的均衡参数，进而使用获取的均衡参数收发信息，由于同一速率下，驱动器、主芯片和从芯片对应的均衡参数是匹配的，从而提高了链路均衡的效率和链路建立的成功率。

在第十方面的一种可能的实现方式中，该方法还包括：主芯片从第四对应关系中获取与第二速率对应的第三发送均衡参数，第四对应关系用于指示从芯片在多个预设速率下对应的发送均衡参数；主芯片通过驱动器向从芯片发送第三发送均衡参数，第三发送均衡参数在第二速率下的链路均衡完成之前保持不变。

在第十方面的一种可能的实现方式中，第一对应关系、第二对应关系、第三对应关系和第四对应关系合并存储。

在第十方面的一种可能的实现方式中，第一均衡参数、第二均衡参数、第三发送均衡参数和第三接收均衡参数用于实现第二速率下的链路均衡。

在第十方面的一种可能的实现方式中，在该系统上电时，该方法还包括：驱动器、主芯片和从芯片分别获取与初始速率对应的初始均衡参数，各自的初始均衡参数在初始速率下的链路均衡完成之前保持不变。

在第十方面的一种可能的实现方式中，该总线包括以下总线中的任一种：PCIe总线、CCIX总线、SAS总线、SATA总线或者USB总线。

第十一方面，提供一种驱动器，应用于包括主芯片、驱动器和从芯片的系统中，主芯片、与驱动器之间、以及驱动器与从芯片之间均通过总线连接，该总线支持均衡参数自协商，该驱动器包括：控制器，用于在主芯片与从芯片之间的通信链路从第一速率进入第二速率的情况下，从第一对应关系中获取与第二速率对应的第一均衡参数，第一均衡参数包括第一接收均衡参数和第一发送均衡参数，第一对应关系用于指示驱动器在多个预设速率下对应的均衡参数，第一发送均衡参数在第二速率下的链路均衡完成之前保持不变。进一步的，该驱动器还包括：接收器，用于使用第一接收均衡参数接收主芯片的数据；发送器，用于使用第一发送均衡参数将主芯片的数据发送给从芯片。

在第十一方面的一种可能的实现方式中，第一发送均衡参数用于实现第二速率下的链路均衡。

在第十一方面的一种可能的实现方式中，控制器，还用于：当驱动器上电时，获取与初始速率对应的初始均衡参数，初始均衡参数包括初始接收均衡参数和初始发送均衡参数。

在第十一方面的一种可能的实现方式中，第一对应关系存储在驱动器的电子抹除式可复写只读存储器EEPROM、内部寄存器、或者基板管理控制器BMC中。上述可能的实现方式中，提高了存储第一对应关系的灵活性和多样性。

在第十一方面的一种可能的实现方式中，驱动器还包括：链路状态检测电路，用于检测主芯片与从芯片之间的通信链路的链路状态信息，以检测到所述通信链路从第一速率进入第二速率。

在第十一方面的一种可能的实现方式中，该总线包括以下总线中的任一种：PCIe总线、CCIX总线、SAS总线、SATA总线或者USB总线。

第十二方面，提供一种芯片，应用于包括主芯片、驱动器和从芯片的系统中时作为主芯片，主芯片、与驱动器之间、以及驱动器与从芯片之间均通过总线连接，该总线支持均衡参数自协商，该芯片包括：获取单元，用于在主芯片与从芯片之间的通信链路从第一速率进入第二速率的情况下，从第二对应关系中获取与第二速率对应的第二均衡参数，第二均衡参数包括第二发送均衡参数和第二接收均衡参数，第二对应关系用于指示主芯片在多个预设速率下对应的均衡参数，第二发送均衡参数在第二速率下的链路均衡完成之前保持不变。进一步的，该芯片还包括：发送单元，用于使用第二发送均衡参数通过驱动器向主芯片发送数据；接收单元，用于使用第二接收均衡参数接收通过驱动器接收从芯片发送的数据。

在第十二方面的一种可能的实现方式中，获取单元，还用于从第四对应关系中获取与第二速率对应的第三发送均衡参数，第四对应关系用于指示从芯片在多个预设速率下对应的发送均衡参数；发送单元，还用于通过驱动器向从芯片发送第三发送均衡参数，第三发送均衡参数在第二速率下的链路均衡完成之前保持不变。

在第十二方面的一种可能的实现方式中，获取单元，还用于：当主芯片上电时，从第一对应关系中获取与初始速率对应的初始均衡参数，初始均衡参数包括初始接收均衡参数和初始发送均衡参数。

在第十二方面的一种可能的实现方式中，第二对应关系和/或第四对应关系存储在主芯片的内部寄存器、基本输入输出系统BIOS、复杂可编程逻辑器件CPLD、或者基板管理控制器BMC中。

在第十二方面的一种可能的实现方式中，该总线包括以下总线中的任一种：PCIe总线、CCIX总线、SAS总线、SATA总线或者USB总线。上述可能的实现方式中，提高了该总线的多样性和使用灵活性。

可选的，本申请还提供一种芯片，该芯片包括处理器和存储器，存储器用于存储程序代码，当该程序代码被处理器执行时，使得该芯片执行第八方面或第八方面的任一种可能的实现方式所提供的配置均衡参数的方法。

第十三方面，提供一种芯片，应用于包括主芯片、驱动器和从芯片的系统中时作为从芯片，主芯片、与驱动器之间、以及驱动器与从芯片之间均通过总线连接，该总线支持均衡参数自协商，该芯片包括：获取单元，用于在主芯片与从芯片之间的通信链路从第一速率进入第二速率的情况下，从第三对应关系中获取与第二速率对应的第三接收均衡参数，第三对应关系用于指示从芯片在多个预设速率下对应的接收均衡参数。进一步的，该芯片还包括：接收单元，用于使用第三接收均衡参数接收主芯片通过驱动器发送的数据。

在第十三方面的一种可能的实现方式中，获取单元，还用于：接收主芯片通过驱动器发送的第三发送均衡参数，第三发送均衡参数在第二速率下的链路均衡完成之前保持不变。

在第十三方面的一种可能的实现方式中，获取单元，还用于当从芯片上电时，从第三对应关系中获取与初始速率对应的初始接收均衡参数。可选的，接收单元，还用于使用初始接收均衡参数接收主芯片通过驱动器发送的信息。

在第十三方面的一种可能的实现方式中，第三对应关系存储在从芯片的内部寄存器、基本输入输出系统BIOS、复杂可编程逻辑器件CPLD、或者基板管理控制器BMC中。

在第十三方面的一种可能的实现方式中，该总线包括以下总线中的任一种：PCIe总线、CCIX总线、SAS总线、SATA总线或者USB总线。

可选的，本申请还提供一种芯片，该芯片包括处理器和存储器，存储器用于存储程序代码，当该程序代码被处理器执行时，使得该芯片执行第九方面或第九方面的任一种可能的实现方式所提供的配置均衡参数的方法。

本申请的又一方面，提供一种配置均衡参数的系统，应用于包括主芯片、驱动器和从芯片的系统中，主芯片、与驱动器之间、以及驱动器与从芯片之间均通过总线连接，该总线支持均衡参数自协商，驱动器为第十方面或第十方面任一种可能的实现方式所提供的驱动器，主芯片为上述第十一方面或第十一方面任一种可能的实现方式所提供的芯片，从芯片为上述第十二方面或第十一方面任一种可能的实现方式所提供的芯片。

本申请的又一方面，提供了一种计算机可读存储介质，该计算机可读存储介质中存储有指令，当该指令在计算机上运行时，使得该计算机执行上述各方面所提供的配置均衡参数的方法中的步骤。

本申请的又一方面，提供了一种包含指令的计算机程序产品，当该计算机程序产品在计算机上运行时，使得该计算机执行上述各方面所提供的配置均衡参数的方法中的步骤。

可以理解地，上述提供的任一种配置均衡参数的方法的装置、计算机存储介质或者计算机程序产品均用于执行上文所提供的对应的方法，因此，其所能达到的有益效果可参考上文所提供的对应的方法中的有益效果，此处不再赘述。

附图说明

图1为本申请实施例提供的一种处理器系统的结构示意图；

图2为本申请实施例提供的一种系统的结构示意图；

图3为本申请实施例提供的一种配置均衡参数的方法的流程示意图一；

图4为本申请实施例提供的一种配置均衡参数的方法的流程示意图二；

图5为本申请实施例提供的另一种系统的结构示意图；

图6为本申请实施例提供的一种配置均衡参数的方法的流程示意图三；

图7为本申请实施例提供的一种驱动器的结构示意图一；

图8为本申请实施例提供的一种芯片的结构示意图一；

图9为本申请实施例提供的一种驱动器的结构示意图二；

图10为本申请实施例提供的一种芯片的结构示意图二；

图11为本申请实施例提供的一种芯片的结构示意图三；

图12为本申请实施例提供的一种芯片的结构示意图四；

图13为本申请实施例提供的一种芯片的结构示意图五。

具体实施方式

本申请中，“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。“以下至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，a-b，a-c，b-c或a-b-c，其中a、b和c可以是单个，也可以是多个。字符“/”一般表示前后关联对象是一种“或”的关系。另外，在本申请的实施例中，“第一”、“第二”等字样并不对数量和执行次序进行限定。

需要说明的是，本申请中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其他实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。

另外，在介绍本申请实施例之前，首先对本申请实施例所涉及的技术名词进行介绍说明。

链路均衡：也称为均衡，是指补偿通过受干扰信道的信号以保证信号质量。在通信系统中，由于链路损耗、各种噪声和干扰的存在，使得通信系统中的传输信号发生失真的变化，也就是信道是非理想信道，对信道中这些特性进行补偿和校正的技术就称之为均衡。均衡参数可以包括发送均衡参数和接收均衡参数，发送均衡参数用于对发送数据的信道或者发送信号进行预补偿和预校正，接收均衡参数用于对接收数据的信道或者接收信号进行补偿和校正。

本申请实施例中的总线是指支持均衡参数自协商的总线，比如，该总线可以包括：外设部件互连标准(Peripheral Component Interconnect express，PCIe)总线、缓存一致性高速互连(Cache Coherent Interconnect for Accelerators，CCIX)总线、串行连接SCSI(Serial Attached SCSI，SAS)总线、SATA总线或者通用串行总线(Universal SerialBus，USB)等等，这里的SCSI是小型计算机系统接口的缩写，英文为Small Computer SystemInterface。所述总线不仅可以应用于内部互连，也可以应用于外部互连。

下面仅以PCIe总线为例，对应用PCIe总线的高速信号系统(也可以简称为“PCIe系统”)为例进行说明。应当知道的是，应用其它类似功能总线的高速信号系统也具有相同或相似的特征，具体参见下文关于应用PCIe总线的高速信号系统的描述就能够理解，因此本申请实施例不再重复赘述。

参见附图1，它示出了一个应用PCIe总线的高速信号系统。该系统包括根组件(RC，Root Complex)、交换芯片(Switch)和PCIe-to-PCI桥等。

具体的，RC也被称为该系统的根控制器，通常被集成在中央处理器(CPU，CentralProcessor Unit)上。RC通常具有多个端口。通过该多个端口中的每一个端口，该RC可以和一个部件连通。该多个端口可以包括多个用于连接PCIe总线的端口(简称PCIe端口)。通过一个PCIe端口，该RC可以连接一个端点(Endpoint，EP)，自然，该RC和该端点之间是通过PCIe总线实现连接的。需要说明的是，如图1所示，该端点可以为显卡、网卡、光通道卡、交换芯片或专用集成电路(ASIC，Application Specific Integrated Circuit)等。

交换芯片用于对该RC进行链路扩展。具体的，一方面，该交换芯片和RC之间通过PCIe总线实现连通；另一方面，该交换芯片具有多个端口，通过一个端口，该交换芯片可以和一个端点通过PCIe总线连通。因此，基于该交换芯片，该RC可以通过一个端口和多个端点实现连通。如图1所示，该交换芯片具有3个端口，该交换芯片通过该3个端口中的任意一个端口可以和一个ASIC，通过PCIe总线连通。

PCIe-to-PCI桥的作用是桥接，用于实现PCIe总线和PCI总线的转换，从而能够兼容原来的支持PCI总线的端点。如图1所示，PCIe-to-PCI桥的一端通过PCIe总线连接到交换芯片，另一端连接到PCI总线上。进一步地，图1中还示出了多个支持PCI总线标准的PCI插槽，插在该PCI插槽内的芯片或卡能够通过PCI总线连接到该PCIe-to-PCI桥，进而通过交换芯片连接到CPU。

在本申请实施例中，为了补偿位于主芯片与从芯片之间的通信链路的损耗，通常在主芯片与从芯片之间加入具有时钟数据恢复(Clock and Data Recovery，CDR)功能的驱动器(retimer)。如图2所示，CPU与交换芯片之间通过驱动器连通，该驱动器可以包括：接收均衡器(receiver equalization，Rx EQ)、CDR电路、发送均衡器(transmitterequalization，Tx EQ)、控制器和链路状态检测电路等。图2中以主芯片为上游芯片，从芯片为下游芯片为例进行说明，当然主芯片也可以为下游芯片、从芯片为上游芯片。

其中，Rx EQ和Tx EQ用于实现该驱动器的链路均衡的功能；具体的，Rx EQ用于支持该驱动器接收主芯片发送的数据时作链路均衡，Tx EQ用于支持该驱动器将主芯片的数据发送给从芯片时作链路均衡。CDR电路用于实现该驱动器的数据时钟恢复功能。具体的，CDR电路用于支持该驱动器对接收到的主芯片的数据作时钟恢复，即恢复该驱动器接收数据时使用的接收时钟，发送时钟用于该驱动器向从芯片数据时使用的发送时钟。控制器具有EQ调整功能，即控制器可用于调整该驱动器的均衡参数，链路状态检测电路可用于检测不同的链路状态，比如检测主芯片与从芯片之间的通信链路的速率、以及主芯片与从芯片之间的交互信令等。从上述图2可见，链路状态检测电路与Rx EQ、CDR电路和Tx EQ并行设置，即链路状态检测电路不在数据处理的主链路上，从而不会影响主芯片与从芯片之间数据传输的延时。

图3为本申请实施例提供的一种配置均衡参数的方法的流程示意图，该方法可应用于上述图2所示的系统中。在图2所示的系统中，以主芯片是上游芯片，从芯片是下游芯片为例进行说明。参见图3，该方法可以包括以下几个步骤。

S301：在主芯片与从芯片之间的通信链路进入第一速率之后且在第一速率下的链路均衡完成之前，从芯片通过驱动器向主芯片发送参数调整请求，该参数调整请求用于请求调整主芯片的发送均衡参数。

其中，当该系统处于链路均衡阶段时，主芯片与从芯片之间的通信链路在进入不同速率之后，主芯片、驱动器和从芯片均需要完成该速率下的链路均衡，即通过不断调整主芯片、驱动器和从芯片的均衡参数，以使主芯片、驱动器和从芯片能够达到最优的接收信号质量和发送信号质量。这里的均衡参数是指在链路均衡过程中所使用的参数，可以包括发送均衡参数和接收均衡参数，发送均衡参数是指发送数据时所使用的均衡参数，接收均衡参数是指接收数据时所使用的均衡参数。第一速率可以是指多个不同速率中的任一速率，比如第一速率可以是2.5千兆传输/秒(Giga Transmission per second，GT/s)、5.0GT/s、8.0GT/s或者16.0GT/s等。

具体的，在主芯片与从芯片之间的通信链路进入第一速率之后且在第一速率下的链路均衡完成之前，若从芯片当前的接收信号质量无法达到最优，则从芯片可以通过驱动器向主芯片发送参数调整请求，该参数调整请求用于请求调整主芯片的发送均衡参数。需要说明的是，该驱动器对于主芯片和从芯片而言是透明的，即主芯片和从芯片不知道该驱动器的存在，二者均以为是相互直接通信的，所以在从芯片当前的接收信号质量无法达到最优时，从芯片发送的参数调整请求是请求调整主芯片的发送均衡参数。但是，在实际过程中，主芯片与从芯片之间的通信都需要经过该驱动器。

可选的，该参数调整请求可以用于指示调整的方向，比如该参数调整请求用于指示增大主芯片的发送均衡参数或者减小主芯片的发送均衡参数；或者，该参数调整请求中携带请求调整的期望发送均衡参数，该期望发送均衡参数可以是指从芯片期望主芯片在发送数据时所使用的发送均衡参数，该期望发送均衡参数可以由从芯片产生。

S302：该驱动器检测来自从芯片的参数调整请求。

当从芯片向主芯片发送该参数调整请求时，该参数调整请求先经过该驱动器，再由该驱动器发送给主芯片。其中，该驱动器能够检测主芯片与从芯片之间的通信链路中的信令，当该驱动器检测到该参数调整请时，该驱动器可以获取该参数调整请求并进行解析，从而获知该参数调整请求用于请求调整主芯片的发送均衡参数。

S303：当该驱动器检测到来自从芯片的参数调整请求时，该驱动器根据该参数调整请求调整该驱动器的发送均衡参数。

由于从芯片接收到的主芯片的信息是直接由该驱动器发送的，而不是由主芯片直接发送的，若直接调整主芯片的发送均衡参数并不会提高从芯片的接收信号质量，反而会造成发送均衡参数的误调整。因此，在本申请实施例中，当该驱动器检测到该参数调整请求时，该驱动器根据该参数调整请求调整该驱动器的发送均衡参数。具体的，该驱动器通过检测主芯片与从芯片之间的通信链路的链路状态信息，进而根据链路状态信息检测到该参数调整请求。进一步地，该驱动器使用调整后的发送均衡参数将主芯片的数据发送给从芯片，从而使得从芯片能够达到最优的接收信号质量。

可选的，当该驱动器根据该参数调整请求调整该驱动器的发送均衡参数时，若该参数调整请求用于指示增大主芯片的发送均衡参数，则该驱动器可以增大该驱动器当前使用的发送均衡参数；若该参数调整请求用于指示减小主芯片的发送均衡参数时，则该驱动器可以减小该驱动器当前使用的发送均衡参数；若该参数调整请求中携带请求调整的期望发送均衡参数，则该驱动器可以将该驱动器的发送均衡参数调整为该期望发送均衡参数。

S304：当主芯片接收到来自驱动器的参数调整请求时，主芯片通过驱动器向从芯片发送均衡参数调整响应，该参数调整响应用于指示主芯片的发送均衡参数不可调、或者指示主芯片的发送均衡参数已完成调整。

其中，该参数调整请求是由从芯片发送的。当主芯片接收到该参数调整请求时，主芯片可以生成用于指示主芯片的发送均衡参数不可调的参数调整响应(即主芯片告知从芯片自身的发送均衡参数不能调整)、或者向从芯片发送用于指示主芯片的发送均衡参数已完成调整的参数调整响应(即主芯片告知从芯片自身的发送均衡参数已进行调整，但实际上主芯片的并未调整发送均衡参数)。之后，驱动器可以通过驱动器向从芯片发送该参数调整响应，从而使得从芯片在接收到该参数调整响应后，可以不再重复发送用于请求主芯片的发送均衡参数的参数调整请求。

可选的，当主芯片接收到该参数调整请求时，主芯片也可以不向从芯片发送该参数调整响应，即主芯片不执行上述S304。这样，在从芯片发送该参数调整请求达到一定时长或者一定次数之后，从芯片不再发送该参数调整请求。或者，在从芯片向主芯片发送该参数调整请求之前，主芯片也可以先向从芯片发送用于指示主芯片的发送均衡参数不可调的指示信息，从而从芯片在接收到该指示信息后，不会再向主芯片发送该参数调整请求，而是通过自适应性的调整来改善接收信号质量。

进一步的，主芯片的发送均衡参数在第一速率下的链路均衡完成之前保持不变，主芯片仍使用原来的发送均衡参数向从芯片发送数据。具体的，在主芯片与从芯片之间的通信链路进入第一速率且在第一速率下的链路均衡完成之前，主芯片接收到的由从芯片发出的参数调整请求，实际上是针对驱动器与从芯片之间的链路，与主芯片无关。因此，当主芯片接收到来自从芯片的参数调整请求后，主芯片使用原来的发送均衡参数向从芯片发送数据，由驱动器根据该参数调整请求调整该驱动器的发送均衡参数，从而解决因为从芯片的请求而直接调整主芯片的发送均衡参数导致的发送均衡参数误调整的问题。

在本申请实施例中，当从芯片向主芯片发送均衡参数调整请求时，由直接与从芯片通信的驱动器根据该参数调整请求调整向从芯片发送数据时所使用的发送均衡参数，主芯片仍使用原来的发送均衡参数向从芯片发送数据，从而解决了主芯片直接调整发送均衡参数而导致的参数误调的问题，进而提高链路均衡的效率和链路建立的成功率。此外，主芯片通过驱动器向从芯片发送均衡参数调整响应，可以使从芯片不再继续发送参数调整请求，减少了信令交互的次数，同时从源头避免了参数误调的发生。

进一步的，参见图4，该方法还可以包括：S401-S402。其中，S401与S402可以不分先后顺序，图4中以401位于S402之前为例进行说明，且图4中未示出上述S301-S304。

S401：在主芯片与从芯片之间的通信链路从第一速率进入第二速率的情况下，该驱动器从第一对应关系中获取与第二速率对应的第一均衡参数，第一均衡参数包括第一接收均衡参数和第一发送均衡参数，第一对应关系用于指示该驱动器在多个预设速率下对应的均衡参数，第一发送均衡参数在第二速率下的链路均衡完成之前保持不变。

其中，该驱动器可以检测主芯片与从芯片之间的通信链路的链路状态信息，比如，该驱动器可以通过检测该通信链路的速率。具体的，该驱动器检测该通信链路的信号码流，并根据检测到的信号码流确定该通信链路的速率。比如，该驱动器可以检测接收到的主芯片发送的数据对应的信号码流，和/或检测接收到的从芯片发送的数据对应的信号码流，从而根据检测到的信号码流确定该通信链路的速率。可选的，当该驱动器检测该通信链路的速率时，该驱动器可以实时地、周期性地、或者非周期性地检测该通信链路的速率，具体的检测时间和/或检测频率等可以由本领域技术人员根据实际情况进行配置，本申请实施例对此不作具体限定。

另外，第一对应关系可以提前配置在该驱动器中，第一对应关系中的多个预设速率可以提前设置，每个预设速率下对应的均衡参数可以是本领域技术人员对链路实际情况和主要影响链路性能的因素进行分析，并通过仿真和测试等不同的手段得到的与每个预设速率匹配的均衡参数。比如，该多个预设速率可以包括2.5GT/s、5.0GT/s、8.0GT/s和16.0GT/s等。可选的，第一对应关系可以存储在该驱动器的电子抹除式可复写只读存储器(Electrically Erasable Programmable Read-Only Memory，EEPROM)、内部寄存器、或者基板管理控制器BMC等，本申请实施例对此不作具体限定。

具体的，在该驱动器检测到主芯片与从芯片之间的通信链路从第一速率进入第二速率(比如，从2.5GT/s进入5.0GT/s)的情况下，该驱动器可以从自身存储的第一对应关系中获取与第二速率对应的第一均衡参数。

进一步的，在该驱动器获取到第一接收均衡参数和第一发送均衡参数之后，以主芯片为上游芯片、从芯片为下游芯片为例，则该驱动器可以使用第一接收均衡参数接收主芯片的数据，以及使用第一发送均衡参数将来自主芯片的数据发送给从芯片。即该驱动器可以在第二速率下使用第一接收均衡参数接收主芯片发送的数据，以及在第二速率下使用第一发送均衡参数将主芯片的数据发送给从芯片，从而使得该驱动器能够快速的达到较优的接收信号质量和较优的发送信号质量。

可选的，在该系统上电时，该驱动器也可以从第一对应关系中获取与初始速率对应的初始均衡参数，该初始均衡参数包括初始发送均衡参数和初始接收均衡参数，该初始均衡参数在初始速率下的链路均衡完成之前保持不变。进而，该驱动器可以在系统上电后，使用该初始接收均衡参数接收主芯片发送的数据，以及使用该初始发送均衡参数将主芯片的数据发送给从芯片。这样能够使得该驱动器在该系统上电后，快速地在初始速率下达到较优的接收信号质量和较优的发送信号质量。

需要说明的是，主芯片也可以作为下游芯片、从芯片作为上游芯片，即该驱动器使用接收均衡参数接收从芯片的数据，并使用发送均衡参数将从芯片的数据发送给主芯片，本申请实施例在此不再详细阐述。

S402：在主芯片与从芯片之间的通信链路从第一速率进入第二速率的情况下，主芯片从第二对应关系中获取与第二速率对应的第二均衡参数，第二均衡参数包括第二发送均衡参数和第二接收均衡参数，第二对应关系用于指示主芯片在多个预设速率下对应的均衡参数，第二发送均衡参数在第二速率下的链路均衡完成之前保持不变。

其中，主芯片也可以检测位于主芯片与从芯片之间的通信链路的链路状态，具体的检测过程与上述驱动器的检测过程类似，详细描述参见上述驱动器的相关阐述，本申请实施例对此不再赘述。

另外，第二对应关系也可以提前配置在主芯片中，且第二对应关系中的多个预设速率可以与第一对应关系中的多个预设速率一致，同样每个预设速率下对应的均衡参数可以是本领域技术人员对链路实际情况和主要影响链路性能的因素进行分析，并通过仿真和测试等不同的手段得到的与每个预设速率匹配的均衡参数。可选的，第二对应关系可以存储在主芯片的内部寄存器、基本输入输出系统(Basic Input Output System，BIOS)、复杂可编程逻辑器件(Complex Programmable Logic Device，CPLD)、或者基板管理控制器(Baseboard Manager Controller，BMC)等，本申请实施例对此不作具体限定。

具体的，在主芯片检测到主芯片与从芯片之间的通信链路从第一速率进入第二速率(比如，从2.5GT/s进入5.0GT/s)的情况下，主芯片可以从自身存储的第二对应关系中获取与第二速率对应的第二均衡参数。

进一步的，主芯片使用第二发送均衡参数通过驱动器向从芯片发送数据，以及使用第二接收均衡参数接收从芯片通过驱动器发送的数据。即主芯片可以在第二速率下使用第二发送均衡参数通过驱动器向从芯片发送的数据，即使用第二发送均衡参数向该驱动器发送数据，以使该驱动器将主芯片的数据发送给从芯片，从而使得主芯片能够快速的达到最优的发送信号质量；此外，主芯片还可以使用第二接收均衡参数接收从芯片通过驱动器发送的数据，即使用第二接收均衡参数接收驱动器的数据，该数据由从芯片发出，从而使得主芯片能够快速的达到最优的接收信号质量。

可选的，在该系统上电时，主芯片也可以从第二对应关系中获取与初始速率对应的初始均衡参数，该初始均衡参数包括初始发送均衡参数和初始接收均衡参数。进而，主芯片使用该初始发送均衡参数通过驱动器向从芯片发送数据，以及使用该初始接收均衡参数接收从芯片通过驱动器发送的数据。这样能够使得主芯片在该系统上电后，快速地在初始速率下达到较优的发送信号质量。

进一步的，参见图4，该方法还可以包括：S403-S405，S403-S404与S405可以不分先后顺序。其中，S403-S405与上述S401-S402也可以不分先后顺序，图4中以S403-S405位于S401-S402之后为例进行说明。

S403：主芯片从第四对应关系中获取与第二速率对应的第三发送均衡参数，第四对应关系用于指示从芯片在多个预设速率下对应的发送均衡参数，第三发送均衡参数在第二速率下的链路均衡完成之前保持不变。

其中，第四对应关系也可以提前配置在主芯片中，且第四对应关系中的多个预设速率可以与第一对应关系中的多个预设速率一致，同样每个预设速率下对应的均衡参数可以是本领域技术人员对链路实际情况和主要影响链路性能的因素进行分析，并通过仿真和测试等不同的手段得到的与每个预设速率匹配的均衡参数。

另外，第二对应关系和第四对应关系合并存储，也可以分开独立存储。可选的，第四对应关系可以存储在主芯片的内部寄存器、BIOS、CPLD、或者BMC等，本申请实施例对此不作具体限定。

具体的，在主芯片检测到主芯片与从芯片之间的通信链路从第一速率进入第二速率(比如，从2.5GT/s进入5.0GT/s)的情况下，主芯片还可以从自身存储的第四对应关系中获取与第二速率对应的第三发送均衡参数。

S404：主芯片通过驱动器向从芯片发送第三发送均衡参数。

主芯片通过驱动器向从芯片发送第三发送均衡参数，进而当从芯片接收到第三发送均衡参数时，从芯片可以在第二速率下使用第三发送均衡参数通过驱动器向主芯片发送数据，即使用第三发送均衡参数向该驱动器发送数据，以使该驱动器将从芯片的数据发送给主芯片，从而使得从芯片能够快速的达到较优的发送信号质量，以及使得该驱动器能够快速的达到较优的接收信号质量。

可选的，在该系统上电时，主芯片也可以从第四对应关系中获取与初始速率对应的初始发送均衡参数，并通过驱动器将该初始发送均衡参数发送给从芯片，该初始发送均衡参数在初始速率下的链路均衡完成之前保持不变。进而，当从芯片接收到该初始发送均衡参数时，从芯片可以使用该初始发送均衡参数通过驱动器向主芯片发送数据。这样能够使得从芯片在该系统上电后，快速地在初始速率下达到较优的发送信号质量。

S405：从芯片从第三对应关系中获取与第二速率对应的第三接收均衡参数，第三对应关系用于指示从芯片在多个预设速率下对应的接收均衡参数。

其中，从芯片也可以检测位于主芯片与从芯片之间的通信链路的链路状态，具体的检测过程与上述驱动器的检测过程类似，详细描述参见上述驱动器的相关阐述，本申请实施例对此不再赘述。

另外，第三对应关系也可以提前配置在从芯片中，且第三对应关系中的多个预设速率可以与第一对应关系中的多个预设速率一致，同样每个预设速率下对应的接收均衡参数可以是本领域技术人员对链路实际情况和主要影响链路性能的因素进行分析，并通过仿真和测试等不同的手段得到的与每个预设速率匹配的均衡参数。可选的，第三对应关系可以存储在从芯片的内部寄存器、BIOS、CPLD、或者BMC等，本申请实施例对此不作具体限定。

进一步的，当从芯片获取到第三接收均衡参数时，从芯片可以使用第三接收均衡参数接收主芯片通过驱动器发送的数据，即从芯片接收驱动器的数据，该数据由主芯片发出，从而使得从芯片能够快速的达到较优的接收信号质量。可选的，在该系统上电时，从芯片也可以从第三对应关系中获取与初始速率对应的初始接收均衡参数，从而从芯片可以使用该初始接收均衡参数接收主芯片通过驱动器发送的数据。这样能够使得从芯片在该系统上电后，快速地在初始速率下达到较优的接收信号质量。

需要说明的是，上述发送均衡参数可以包括一个或者多个参数，上述接收均衡参数也可以包括一个或者多个参数。比如，主芯片和从芯片在每个预设速率下对应的发送均衡参数可以包括发送机前向反馈均衡(Tx FFE)；该驱动器在每个预设速率下对应的发送均衡参数可以包括发送机前向反馈均衡(Tx FFE)，在每个预设速率下对应的接收均衡参数可以包括接收机连续时间线性均衡(Rx CTLE)和/或接收机判决反馈均衡(Rx DFE)。上述TxFFE可以包括去加重(De-emphasis，DE)和/或前冲(Pre-shoot，PS)，Rx CTLE可以包括低频增益(DC Gain，ADC)和高频增益(AC Gain，AAC)。

示例性的，对于第一对应关系、第二对应关系和第四对应关系，以多个预设速率包括2.5GT/s、5.0GT/s、8.0GT/s和16.0GT/s为例，分别对主芯片对应的发送均衡参数(TxFFE)、该驱动器对应的发送均衡参数(Tx FFE)和接收均衡参数(Rx CTLE和Rx DFE)、以及从芯片对应的发送均衡参数(Tx FFE)进行举例说明，具体如下表1所示。表1中的NA表示不存在，Auto表示自适应性设置(auto-adaptation)。

表1

需要说明的是，上述表1所示的各个预设速率、以及每个预设速率下对应的均衡参数仅为示例性的，并不对本申请实施例进行限定。在实际应用中，还可以包括更多或者不同的预设速率和对应不同的均衡参数，具体的预设速率和对应的均衡参数可以由本领域技术人员根据实际情况进行设置，本申请实施例在此不再赘述。

可选的，上述第一对应关系、第二对应关系、第三对应关系和第四对应关系可以合并存储，即存储在一个对应关系中。

示例性的，如图5所示，以主芯片、驱动器和从芯片获取各自配置的均衡参数为例进行说明。其中，主芯片可以包括发送均衡器(Tx EQ)和缓冲器(buffer)，Tx EQ发送数据时使用的发送均衡参数(比如，Tx FFE)可根据本申请提供的方法从上述表1中获取，缓冲器用于缓存发送的数据，主芯片可以通过图5所示的信道1将数据发送给驱动器。驱动器可以包括两个缓冲器、Rx EQ、CDR电路、Tx EQ和链路状态检测电路(LTSSM)，第一个缓冲器用于缓存接收的数据，Rx EQ接收数据时使用的接收均衡参数(比如，Rx CTLE)可根据本申请提供的方法从上述表1中获取，CDR电路用于对接收的数据进行时钟恢复，Tx EQ发送数据时使用的发送均衡参数(比如，Tx FFE)可根据本申请提供的方法从上述表1中获取，第二个缓冲器用于缓存发送的数据，驱动器可以通过图5所示的信道2将数据发送给从芯片，LTSSM可用于检测通信链路的链路状态，并且满足上述从第一速率进入第二速率下的情况时，重新从上述表1中获取对应的均衡参数。从芯片可以包括缓冲器(buffer)、接收均衡器(Rx EQ)和比较器(slicer)，缓冲器用于缓存接收的数据，Rx EQ接收数据时使用的接收均衡参数(比如，Rx CTLE)可根据本申请提供的方法从上述表1中获取；比较器用于对接收到的数据进行时序重整和判决。图5中未具体示出表1的内容，具体不同速率下的均衡参数可以参见上述表1的相关描述，在此不再赘述。

示例性的，结合上述图5，以主芯片向从芯片发送数据为例，对本申请提供的均衡参数配置方法进行举例说明。参见图6，具体包括：S01：为主芯片、驱动器和从芯片配置各自在多个预设速率下对应的均衡参数的对应关系，图6中S01仅示出了为驱动器配置对应关系的步骤；S02：主芯片、驱动器和从芯片各自从配置的对应关系中获取当前链路速率下的均衡参数，比如，在系统上电时，主芯片、驱动器和从芯片分别从各自配置的对应关系中获取与初始速率对应的均衡参数，或者在通信链路进入第一速率的情况下时，主芯片、驱动器和从芯片分别从各自配置的对应关系中获取与第一速率对应的均衡参数；S03：在每个速率的链路均衡完成之前，从芯片通过驱动器向主芯片发送参数调整请求，驱动器在检测到参数调整请求时调整自身的发送均衡参数，主芯片保持原来的发送均衡参数不变；S04：驱动器检测该通信链路的链路速率是否发生变化(比如，检测该通信链路的链路速率是否从第一速率进入到第二速率)，若是则返回S02执行(即获取与变化后的链路速率对应的均衡参数)，若否则执行S05；S05：检测链路速率是否达到最高链路速率，比如最高链路速率为16.0GT/s，即检测链路速率是否达到16.0GT/s，若否(即未达到最高链路速率)则返回S05执行，若是则执行S06；S06：链路均衡阶段完成。

在本申请实施例中，当主芯片与从芯片之间的通信链路从第一速率进入第二速率时，主芯片、驱动器和从芯片能够各自根据第二速率及时调整对应的均衡参数，从而提高了链路均衡的效率，且该驱动器检测通信链路的速率过程与数据传输过程可以并列执行，从而不会带来信息传输的延时，实现了链路低损耗情况下的低延时信息传输。

本领域人员可以理解的是，上述几个方法实施例中是通过递进的方式进行描述的，为避免重复，对于不同实施例中同一事物的相关解释和描述，是可以借鉴和参考其上文实施例中的相关描述的。

上述主要从各个芯片和驱动器之间交互的角度对本申请实施例提供的方案进行了介绍。可以理解的是，各个芯片和驱动器等为了实现上述功能，其包含了执行各个功能相应的硬件结构和/或软件模块。本领域技术人员应该很容易意识到，结合本文中所公开的实施例描述的各示例的设备及算法步骤，本申请能够以硬件或硬件和计算机软件的结合形式来实现。某个功能究竟以硬件还是计算机软件驱动硬件的方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

本申请实施例可以根据上述方法示例对驱动器和主芯片进行功能模块的划分，例如，可以对应各个功能划分各个功能模块，也可以将两个或两个以上的功能集成在一个处理模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。需要说明的是，本申请实施例中对模块的划分是示意性的，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。

图7为本申请实施例提供一种驱动器的结构示意图，应用于包括主芯片、驱动器和从芯片的系统中，主芯片与驱动器之间、以及驱动器与从芯片之间均通过总线连接，该总线支持均衡参数自协商，该驱动器包括：链路状态检测电路701和控制器702。其中，链路状态检测电路701用于支持该驱动器执行上述方法实施例中的步骤S302，和/或本文所描述的其他技术过程；控制器702用于支持该驱动器执行上述方法实施例中步骤S303，和/或本文所描述的其他技术过程。其中，图7中的链路状态检测电路701可以为上述图2所示的驱动器中的链路状态检测电路，控制器702可以为上述图2所示的驱动器中的控制器。

图8为本申请实施例提供一种芯片的结构示意图，应用于包括主芯片、驱动器和从芯片的系统中时作为主芯片，主芯片与驱动器之间、以及驱动器与从芯片之间均通过总线连接，该总线支持均衡参数自协商，该芯片包括：接收器801、处理器802和发送器803。其中，接收器801用于在主芯片与从芯片之间的通信链路进入第一速率之后且在第一速率下的链路均衡完成之前，支持主芯片接收上述方法实施例中步骤S301发送的参数调整请求的步骤，和/或本文所描述的其他技术过程；处理器802用于支持主芯片执行上述方法实施例中生成参数调整响应的步骤；发送器803用于支持主芯片执行上述方法实施例中步骤S304，和/或本文所描述的其他技术过程。

本申请实施例提供一种系统，该系统包括主芯片、驱动器和从芯片，主芯片和从芯片通过总线连接，所述总线支持均衡参数自协商，该驱动器位于主芯片和从芯片之间；其中，驱动器可以为上述图7所提供的驱动器，用于执行上述图3所示的方法实施例中驱动器的步骤；主芯片可以上述图8所提供的芯片，用于执行上述图3所示的方法实施例中主芯片的步骤。

图9为本申请实施例提供的另一种驱动器的结构示意图，应用于包括主芯片、驱动器和从芯片的系统中，主芯片与驱动器之间、以及驱动器与从芯片之间均通过总线连接，该总线支持均衡参数自协商，该驱动器包括：控制器901和链路状态检测电路902。其中，控制器901用于支持该驱动器执行上述图4所示的方法实施例中的步骤S401；链路状态检测电路902，用于支持该驱动器执行上述方法实施例中检测主芯片与从芯片之间的通信链路的链路状态信息的步骤。进一步的，该驱动器还包括：接收器903和发送器904。其中，接收器903用于支持该驱动器执行上述图4所示的方法实施例中接收主芯片的数据的步骤；发送器904用于支持该驱动器执行上述图4所示的方法实施例中向从芯片发送数据的步骤。其中，图9中的控制器901可以为上述图2所示的驱动器中的控制器，接收器903可以为上述图2所示的驱动器中的接收均衡器，发送器904可以为上述图2所示的驱动器中的发送均衡器。

图10为本申请实施例提供的另一种芯片的结构示意图，应用于包括主芯片、驱动器和从芯片的系统中时作为主芯片，主芯片与驱动器之间、以及驱动器与从芯片之间均通过总线连接，该总线支持均衡参数自协商，该芯片包括：获取单元1001和发送单元1002。其中，获取单元1001用于支持该芯片执行上述图4所示的方法实施例中的S402和S403，和/或本文所描述的其他技术过程；发送单元1002用于支持该芯片执行上述图4所示的方法实施例中的S404，和/或本文所描述的其他技术过程。进一步的，该芯片还包括：接收单元1003；接收单元1003用于支持该芯片执行上述图4所示的方法实施例中接收驱动器的数据的步骤。

图11为提供实施例提供的又一种芯片的结构示意图，应用于包括主芯片、驱动器和从芯片的系统中时作为主芯片，主芯片、驱动器和从芯片均通过总线连接，该总线支持均衡参数自协商，该芯片包括：存储器1101、处理器1102、通信接口1103和总线1104，存储器1101、处理器1102和通信接口1103通过总线1104连接。其中，存储器1101用于存储该芯片的程序代码和数据；处理器1102用于执行该程序代码，使得该芯片执行上述图4所示的方法实施例中的S402、S403，和/或本文所描述的其他技术过程；通信接口1103用于支持该芯片进行通信，比如与驱动器进行通信。

图12为本申请实施例提供的又一种芯片的结构示意图，应用于包括主芯片、驱动器和从芯片的系统中时作为从芯片，主芯片与驱动器之间、以及驱动器与从芯片之间均通过总线连接，该总线支持均衡参数自协商，该芯片包括：获取单元1201；获取单元1201用于支持该从芯片执行上述图4所示的方法实施例的S405，和/或本文所描述的其他技术过程。进一步的，该芯片还包括：接收单元1202和发送单元1203；其中，接收单元1202用于支持该芯片执行上述图4所示的方法实施例中接收驱动器的数据的步骤；发送单元1203用于支持该芯片执行上述图4所示的方法实施例中向驱动器发送数据的步骤。

图13为提供实施例提供的又一种芯片的结构示意图，应用于包括主芯片、驱动器和从芯片的系统中时作为从芯片，主芯片与驱动器之间、以及驱动器与从芯片之间均通过总线连接，该总线支持均衡参数自协商，该芯片包括：存储器1301、处理器1302、通信接口1303和总线1304，存储器1301、处理器1302和通信接口1303通过总线1304连接。其中，存储器1301用于存储该芯片的程序代码和数据；处理器1302用于执行该程序代码，使得该芯片执行上述方法实施例中的S405，和/或本文所描述的其他技术过程；通信接口1303用于支持该芯片进行通信，比如与驱动器进行通信。

本申请实施例还提供一种系统，该系统包括主芯片、驱动器和从芯片，主芯片和从芯片通过总线连接，所述总线支持均衡参数自协商，该驱动器位于主芯片和从芯片之间；其中，驱动器可以为上述图9所提供的驱动器，主芯片可以上述图10或图11所提供的芯片，从芯片可以为上述图12或图13所提供的芯片。

在本申请所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个装置，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是一个物理单元或多个物理单元，即可以位于一个地方，或者也可以分布到多个不同地方。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个可读取存储介质中。基于这样的理解，本申请实施例的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该软件产品存储在一个存储介质中，包括若干指令用以使得终端执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

最后应说明的是：以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何在本申请揭露的技术范围内的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (33)

1.一种配置均衡参数的方法，其特征在于，应用于包括主芯片、驱动器和从芯片的系统中，所述与所述驱动器之间、以及所述驱动器与所述从芯片之间均通过总线连接，所述总线支持均衡参数自协商，在所述主芯片与所述从芯片之间的通信链路进入第一速率之后且在所述第一速率下的链路均衡完成之前，所述主芯片的发送均衡参数保持不变，所述方法包括：

在所述通信链路进入所述第一速率之后且在所述第一速率下的链路均衡完成之前，所述从芯片通过所述驱动器向所述主芯片发送参数调整请求，所述参数调整请求用于请求调整所述主芯片的发送均衡参数；

当所述驱动器检测到所述参数调整请求时，所述驱动器根据所述参数调整请求调整所述驱动器的发送均衡参数；

所述主芯片接收所述驱动器转发的所述参数调整请求。

2.根据权利要求1所述的方法，其特征在于，所述方法还包括：

所述主芯片通过所述驱动器向所述从芯片发送均衡参数调整响应，所述均衡参数调整响应用于向所述从芯片指示所述主芯片的发送均衡参数不可调、或者指示所述主芯片的发送均衡参数已完成调整。

3.根据权利要求1或2所述的方法，其特征在于，所述驱动器调整的发送均衡参数为所述驱动器向所述从芯片发送数据时使用的发送均衡参数。

4.根据权利要求1-3任一项所述的方法，其特征在于，所述总线包括以下总线中的任一种：PCIe总线、CCIX总线、SAS总线、SATA总线或者USB总线。

5.根据权利要求1-4任一项所述的方法，其特征在于，所述发送均衡参数用于实现所述第一速率下的链路均衡。

6.根据权利要求1-5任一项所述的方法，其特征在于，所述驱动器检测到所述参数调整请求，包括：

所述驱动器检测所述通信链路的链路状态信息，并根据所述链路状态信息检测到所述参数调整请求。

7.一种配置均衡参数的方法，其特征在于，应用于包括主芯片、驱动器和从芯片的系统中，所述主芯片与所述驱动器之间、以及所述驱动器与所述从芯片之间均通过总线连接，所述总线支持均衡参数自协商，在所述主芯片与所述从芯片之间的通信链路进入第一速率之后且在所述第一速率下的链路均衡完成之前，所述主芯片的发送均衡参数保持不变，所述方法包括：

在所述通信链路进入所述第一速率之后且在所述第一速率下的链路均衡完成之前，当所述驱动器检测到来自所述从芯片的参数调整请求时，所述驱动器根据所述参数调整请求调整所述驱动器的发送均衡参数，所述参数调整请求用于请求调整所述主芯片的发送均衡参数。

8.根据权利要求7所述的方法，其特征在于，所述驱动器调整的发送均衡参数为所述驱动器向所述从芯片发送数据时使用的发送均衡参数。

9.根据权利要求7或8所述的方法，其特征在于，所述总线包括以下总线中的任一种：PCIe总线、CCIX总线、SAS总线、SATA总线或者USB总线。

10.根据权利要求7-9任一项所述的方法，其特征在于，所述发送均衡参数用于实现所述第一速率下的链路均衡。

11.根据权利要求7-10任一项所述的方法，其特征在于，所述方法还包括：

所述驱动器向所述主芯片发送所述参数调整请求。

12.根据权利要求7-11任一项所述的方法，其特征在于，所述方法还包括：

所述驱动器接收均衡参数调整响应，所述均衡参数调整响应用于向所述从芯片指示所述主芯片的发送均衡参数不可调、或者指示所述主芯片的发送均衡参数已完成调整；

所述驱动器向所述从芯片发送所述均衡参数调整响应。

13.根据权利要求7-12任一项所述的方法，其特征在于，所述驱动器检测到来自所述从芯片的参数调整请求，包括：

所述驱动器检测所述通信链路的链路状态信息，并根据所述链路状态信息检测到所述参数调整请求。

14.一种配置均衡参数的方法，其特征在于，应用于包括主芯片、驱动器和从芯片的系统中，所述主芯片与所述驱动器之间、以及所述驱动器与所述从芯片之间均通过总线连接，所述总线支持均衡参数自协商，在所述主芯片与所述从芯片之间的通信链路进入第一速率之后且在所述第一速率下的链路均衡完成之前，所述主芯片的发送均衡参数保持不变，所述方法包括：

在所述通信链路进入所述第一速率之后且在所述第一速率下的链路均衡完成之前，所述主芯片接收来自所述驱动器的参数调整请求，所述参数调整请求由所述从芯片发出，所述参数调整请求用于请求调整所述主芯片的发送均衡参数，并使所述驱动器在检测到所述参数调整请求时对所述驱动器的发送均衡参数进行调整。

15.根据权利要求14所述的方法，其特征在于，所述方法还包括：

所述主芯片生成均衡参数调整响应，所述均衡参数调整响应用于向所述从芯片指示所述主芯片的发送均衡参数不可调、或者指示所述主芯片的发送均衡参数已完成调整；

所述主芯片通过所述驱动器向所述从芯片发送所述均衡参数调整响应。

16.根据权利要求14或15所述的方法，其特征在于，所述总线包括以下总线中的任一种：PCIe总线、CCIX总线、SAS总线、SATA总线或者USB总线。

17.根据权利要求14-16任一项所述的方法，其特征在于，所述发送均衡参数用于实现所述第一速率下的链路均衡。

18.一种驱动器，其特征在于，应用于包括主芯片、所述驱动器和从芯片的系统中，所述主芯片与所述驱动器之间、以及所述驱动器与所述从芯片之间均通过总线连接，所述总线支持均衡参数自协商，在所述主芯片与所述从芯片之间的通信链路进入第一速率之后且在所述第一速率下的链路均衡完成之前，所述主芯片的发送均衡参数保持不变，所述驱动器包括：

链路状态检测电路，用于在所述通信链路进入所述第一速率之后且在所述第一速率下的链路均衡完成之前，检测来自所述从芯片的参数调整请求，所述参数调整请求用于请求调整所述主芯片的发送均衡参数；

控制器，用于当所述链路状态检测电路检测到所述参数调整请求时，根据所述参数调整请求调整所述驱动器的发送均衡参数。

19.根据权利要求18所述的驱动器，其特征在于，所述驱动器调整的发送均衡参数为所述驱动器向所述从芯片发送数据时使用的发送均衡参数。

20.根据权利要求18或19所述的驱动器，其特征在于，所述总线包括以下总线中的任一种：PCIe总线、CCIX总线、SAS总线、SATA总线或者USB总线。

21.根据权利要求18-20任一项所述的驱动器，其特征在于，所述发送均衡参数用于实现所述第一速率下的链路均衡。

22.根据权利要求18-21任一项所述的驱动器，其特征在于，所述驱动器还包括：

发送器，用于向所述主芯片发送所述参数调整请求。

23.根据权利要求18-22任一项所述的驱动器，其特征在于，

所述驱动器还包括：接收器，用于接收均衡参数调整响应，所述均衡参数调整响应用于向所述从芯片指示所述主芯片的发送均衡参数不可调、或者指示所述主芯片的发送均衡参数已完成调整；

所述发送器，还用于向所述从芯片发送所述均衡参数调整响应。

24.根据权利要求18-23任一项所述的驱动器，其特征在于，所述链路状态检测电路，具体用于：

检测所述通信链路的链路状态信息，并根据所述链路状态信息检测到所述参数调整请求。

25.一种芯片，其特征在于，应用于包括主芯片，驱动器和从芯片的系统中时作为所述主芯片，所述主芯片与所述驱动器之间、以及所述驱动器与所述从芯片之间均通过总线连接，所述总线支持均衡参数自协商，在所述主芯片与所述从芯片之间的通信链路进入所述第一速率之后且在所述第一速率下的链路均衡完成之前，所述主芯片的发送均衡参数保持不变，所述芯片包括：

接收器，用于在所述通信链路进入所述第一速率之后且在所述第一速率下的链路均衡完成之前，接收来自所述驱动器的参数调整请求，所述参数调整请求由所述从芯片发出，所述参数调整请求用于请求调整所述主芯片的发送均衡参数，并使所述驱动器在检测到所述参数调整请求时对所述驱动器的发送均衡参数进行调整。

26.根据权利要求25所述的芯片，其特征在于，所述芯片还包括：

处理器，用于生成均衡参数调整响应，所述均衡参数调整响应用于指示所述主芯片的发送均衡参数不可调、或者指示所述主芯片的发送均衡参数已完成调整；

发送器，用于通过所述驱动器向所述从芯片发送所述均衡参数调整响应。

27.根据权利要求25或26所述的芯片，其特征在于，所述总线包括以下总线中的任一种：PCIe总线、CCIX总线、SAS总线、SATA总线或者USB总线。

28.根据权利要求25-27所述的芯片，其特征在于，所述发送均衡参数用于实现所述第一速率下的链路均衡。

29.一种配置均衡参数的系统，其特征在于，所述系统包括主芯片，驱动器和从芯片，所述主芯片与所述驱动器之间、以及所述驱动器与所述从芯片之间均通过总线连接，所述总线支持均衡参数自协商，在主芯片与从芯片之间的通信链路进入第一速率之后且在第一速率下的链路均衡完成之前，主芯片的发送均衡参数保持不变，所述驱动器为权利要求18-24任一项所述的驱动器，所述主芯片为权利要求25-28任一项所述的芯片。

30.一种配置均衡参数的方法，其特征在于，应用于包括主芯片、驱动器和从芯片的系统中，所述主芯片与所述驱动器之间、以及所述驱动器与所述从芯片之间均通过总线连接，所述总线支持均衡参数自协商，所述方法包括：

在所述主芯片与所述从芯片之间的通信链路从第一速率进入第二速率的情况下，

所述驱动器从第一对应关系中获取与所述第二速率对应的第一均衡参数，所述第一均衡参数包括第一接收均衡参数和第一发送均衡参数，所述第一对应关系用于指示所述驱动器在多个预设速率下对应的均衡参数，所述第一发送均衡参数在所述第二速率下的链路均衡完成之前保持不变；

所述主芯片从第二对应关系中获取与所述第二速率对应的第二均衡参数，所述第二均衡参数包括第二发送均衡参数和第二接收均衡参数，所述第二对应关系用于指示所述主芯片在多个预设速率下对应的均衡参数，所述第二发送均衡参数在所述第二速率下的链路均衡完成之前保持不变；

所述从芯片从第三对应关系中获取与所述第二速率对应的第三接收均衡参数，所述第三对应关系用于指示所述从芯片在多个预设速率下对应的接收均衡参数。

31.根据权利要求30所述的方法，其特征在于，所述方法还包括：

所述主芯片从第四对应关系中获取与所述第二速率对应的第三发送均衡参数，并通过所述驱动器向所述从芯片发送所述第三发送均衡参数，所述第四对应关系用于指示所述从芯片在多个预设速率下对应的发送均衡参数，所述第三发送均衡参数在所述第二速率下的链路均衡完成之前保持不变。

32.根据权利要求31所述的方法，其特征在于，所述第一均衡参数、所述第二均衡参数、所述第三发送均衡参数和所述第三接收均衡参数用于实现所述第二速率下的链路均衡。

33.根据权利要求30-32任一项所述的方法，其特征在于，所述总线包括以下总线中的任一种：PCIe总线、CCIX总线、SAS总线、SATA总线或者USB总线。