DE102009035358A1 - Elektronikbauelement und Verfahren zu dessen Herstellung - Google Patents

Elektronikbauelement und Verfahren zu dessen Herstellung Download PDF

Info

Publication number
DE102009035358A1
DE102009035358A1 DE102009035358A DE102009035358A DE102009035358A1 DE 102009035358 A1 DE102009035358 A1 DE 102009035358A1 DE 102009035358 A DE102009035358 A DE 102009035358A DE 102009035358 A DE102009035358 A DE 102009035358A DE 102009035358 A1 DE102009035358 A1 DE 102009035358A1
Authority
DE
Germany
Prior art keywords
chip
insulating film
metal
carrier
metal carrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE102009035358A
Other languages
English (en)
Inventor
Joachim Dr. Mahler
Ralf Otremba
Ralf Wombacher
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102009035358A1 publication Critical patent/DE102009035358A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00222—Integrating an electronic processing unit with a micromechanical structure
    • B81C1/00253—Processes for integrating an electronic processing unit with a micromechanical structure not provided for in B81C1/0023 - B81C1/00246
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/3701—Shape
    • H01L2224/37012—Cross-sectional shape
    • H01L2224/37013—Cross-sectional shape being non uniform along the connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/40247—Connecting the strap to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73219—Layer and TAB connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73263—Layer and strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/8382—Diffusion bonding
    • H01L2224/83825—Solid-liquid interdiffusion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Die Bonding (AREA)

Abstract

Die vorliegende Anmeldung betrifft ein Halbleiterbauelement, wobei das Halbleiterbauelement Folgendes umfasst: einen Metallträger, eine Isolierfolie, die den Metallträger teilweise bedeckt, einen ersten Chip, der an dem Metallträger über der Isolierfolie angebracht ist, und einen zweiten Chip, der an dem Metallträger über einem Gebiet angebracht ist, das nicht von der Isolierfolie bedeckt ist.

Description

  • Erfindungsgebiet
  • Die vorliegende Erfindung betrifft ein Halbleiterbauelement und Verfahren zum Herstellen von Halbleiterbauelementen.
  • Allgemeiner Stand der Technik
  • Als Folge von zunehmenden Graden an Funktionsintegration bei Halbleiterbauelementen ist die Anzahl von Eingangs-/Ausgangskanälen von Halbleiterbauelementen stetig angestiegen. Gleichzeitig besteht ein Bedarf daran, Signalkanallängen für Hochfrequenzanwendungen zu verkürzen, die Wärmeableitung zu verbessern, die Robustheit zu verbessern und die Herstellungskosten zu reduzieren. Wenngleich durch Verbessern des Designs auf der Halbleiterchipebene viel Fortschritt gemacht worden ist, erfordern viele der obigen Aspekte innovative Wege zum Kapseln der Chips.
  • Kurze Darstellung der Erfindung
  • Dementsprechend wird ein Halbleiterbauelement bereitgestellt, das Folgendes umfasst: einen Metallträger, eine Isolierfolie, die den Metallträger teilweise bedeckt, einen ersten Chip, der an den Metallträger über der Isolierfolie angebracht ist, und einen zweiten Chip, der an den Metallträger über einem Gebiet angebracht ist, das nicht von der Isolierfolie bedeckt ist.
  • Kurze Beschreibung der Zeichnungen
  • Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis der vorliegenden Erfindung zu vermitteln, und sind in diese Spezifikation aufgenommen und stellen einen Teil dieser dar. Die Zeichnungen veranschaulichen die Ausführungsformen der vorliegenden Erfindung und dienen zusammen mit der Beschreibung der Erläuterung der Prinzipien der Erfindung. Andere Ausführungsformen der vorliegenden Erfindung und viele der damit einhergehenden Vorteile der vorliegenden Erfindung lassen sich ohne weiteres verstehen, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
  • 1A–1B offenbaren schematisch eine Ausführungsform eines Halbleiterbauelements, das einen Metallträger umfasst, und eine Isolierfolie, die den Metallträger teilweise bedeckt.
  • 2A–2C offenbaren schematisch eine Ausführungsform eines Halbleiterbauelements, das einen Metallträger umfasst, und eine Isolierfolie, die den Metallträger teilweise bedeckt und eine Öffnung umfasst.
  • 3A–3B offenbaren schematisch eine Ausführungsform eines Halbleiterbauelements, das einen Systemträger und eine den Systemträger bedeckende Isolierfolie umfasst.
  • 4A–4D offenbaren schematisch eine Ausführungsform eines Verfahrens zum Herstellen eines Halbleiterbauelements, wobei der erste Chip an einem Metallträger vor dem zweiten Chip angebracht wird.
  • 5A–5D offenbaren schematisch eine Ausführungsform eines Verfahrens zum Herstellen eines Halbleiterbauelements, wobei der zweite Chip an einem Metallträger vor dem ersten Chip angebracht wird.
  • 6A–6D offenbaren schematisch eine Ausführungsform eines Verfahrens zum Herstellen eines Halbleiterbauelements, wobei der zweite Chip an einem Metallträger angebracht wird, bevor eine Isolierfolie auf dem Metallträger aufgebracht wird.
  • 7A–7H offenbaren schematisch eine Ausführungsform eines Verfahrens zum Herstellen eines Halbleiterbauelements, wobei mehrere erste und zweite Chips an einem Systemträgerstreifen angebracht werden.
  • Ausführliche Beschreibung
  • Wenngleich hierin spezifische Ausführungsformen dargestellt und beschrieben worden sind, versteht der Durchschnittsfachmann, dass eine Vielzahl alternativer und/oder äquivalenter Implementierungen für die gezeigten und beschriebenen Ausführungsformen substituiert werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll allgemein alle Adaptationen oder Variationen der hierin erörterten spezifischen Ausführungsformen abdecken. Deshalb soll die vorliegende Erfindung nur durch die Ansprüche und die Äquivalente davon beschränkt werden.
  • Die 1A und 1B offenbaren eine Ausführungsform eines Halbleiterbauelements, das einen Metallträger 3, eine Isolierfolie 5, die den Metallträger teilweise bedeckt, einen ersten Chip 7, der an dem Metallträger über der Isolierfolie angebracht ist, und einen zweiten Chip 9, der an dem Metallträger über einem Gebiet angebracht ist, das nicht von der Isolierfolie bedeckt ist, umfasst. 1A offenbart einen ersten Querschnitt durch die Ausführungsform entlang der Linie 1A-1A', in 1B gezeigt. 1B offenbart eine Draufsicht auf die Ausführungsform.
  • Die 1A und 1B offenbaren eine Isolierfolie 5, die den Metallträger 3 teilweise bedeckt. Mit der den Metallträger 3 teilweise bedeckenden Isolierfolie 5 können der erste Chip 7 und der zweite Chip 9 an dem gleichen Metallträger angebracht werden, wenngleich das Substrat des ersten Chips 7 ein anderes elektrisches Potential als das Substrat des zweiten Chips 9 annehmen muss. Beispielsweise kann bei der den Metallträger 3 teilweise bedeckenden Isolierfolie 5 das Gebiet des Metallträgers 3, von der Isolierfolie 5 bedeckt, dazu verwendet werden, einen ersten Chip 7 anzubringen, der elektrisch vom Metallträger 3 getrennt sein muss. Andererseits kann das nicht von der Isolierfolie 5 bedeckte Gebiet des Metallträgers 3 dazu verwendet werden, einen zweiten Chip 9 anzubringen, dessen Substrat das elektrische Potential des Metallträgers 3 annehmen muss.
  • Die Verwendung einer Isolierfolie ermöglicht es, zwei oder mehr Chips an dem gleichen Metallträger zu platzieren, selbst wenn die Substrate der zwei oder mehr Chips auf verschiedenen elektrischen Potentialen betrieben werden sollen. Mit der Isolierfolie braucht der Träger nicht strukturiert oder getrennt zu werden, um einen anderen Chip auf anderen Substratpotentialen zu halten.
  • Die Isolierfolie 5 definiert einen Folienrand 15, der die vom Metallträger 3 bedeckten Gebiete von den nicht vom Metallträger 3 bedeckten Gebieten trennt. Bei einer Ausführungsform kann der Abstand zwischen dem zweiten Chip 9 und dem Folienrand 15 so ausgelegt sein, dass er kleiner ist als 500 Mikrometer. In diesem Fall ist es möglich, den ersten Chip 7 so nahe am zweiten Chip 9 zu platzieren, dass der kleinste seitliche Abstand D1 zwischen den beiden 1000 Mikrometer oder weniger beträgt. Ein kleiner seitlicher Abstand zwischen benachbarten Chips in einem Halbleiterbauelement hilft, die Gesamtgröße eines Halbleiterbauelements zu reduzieren.
  • Die Fläche der den Metallträger 3 bedeckenden Isolierfolie 5 ist größer gewählt als die Fläche des ersten Chips 7. Dies soll sicherstellen, dass der erste Chip 7 sicher gegenüber dem Metallträger 3 elektrisch isoliert ist, wenn er über der Isolierfolie 5 am Metallträger 3 angebracht wird. Andererseits ist die Isolierfolie 5 ausreichend klein gewählt, um sicherzustellen, dass das Gebiet des Metallträgers 3, das nicht von der Isolierfolie 5 bedeckt ist, groß genug ist, um den zweiten Chip 9 direkt auf dem Metallträger 3 zu platzieren, d. h. ohne elektrische Isolation gegenüber dem Metallträger 3. Anders ausgedrückt kann die Fläche der Isolierfolie 5 größer gewählt werden als die Fläche des ersten Chips 7, aber kleiner als die Fläche des Metallträgers 3 minus die Fläche des zweiten Chips 9.
  • Die Verwendung der Isolierfolie 5 kann die Einkaufs- und Handhabungskosten reduzieren, da die Isolierfolie aus einem preiswerten Material hergestellt sein kann und leicht zur Anpassung an einen beliebigen spezifischen Träger und ein beliebiges spezifisches Chiplayout strukturiert werden kann. Beispielsweise kann die Isolierfolie 5 aus Polymeren wie etwa Epoxiden, Acrylaten, Siliconen, Polyimiden, Flüssigkristallpolymeren, Hochtemperaturthermokunststoffen oder einer beliebigen Mischung daraus hergestellt sein. Die Folie kann eine beliebige Art von Füllstoffen wie etwa SiO2, Al2O3, PTFE oder eine beliebige Art von Additiven wie etwa Haftförderern oder einen Katalysator enthalten. Außerdem kann die Isolierfolie leicht auf dem Metallträger oder auf ein Array aus Metallträgern aufgebracht werden.
  • Bei einer Ausführungsform ist eine Seite der Isolierfolie 5 haftend. Auf diese Weise kann die Isolierfolie 5 auf den Metallträger 3 aufgebracht werden, indem die Isolierfolie 5 in Kontakt mit dem Metallträger 3 oder mit einem Array aus Metallträgern gebracht wird. Bei einer Ausführungsform sind beide Seiten der Isolierfolie 5 haftend. Auf diese Weise kann der erste Chip 7 an der Isolierfolie 5 angebracht werden, indem lediglich der erste Chip 7 auf der Isolierfolie 5 platziert wird, ohne irgendeine Notwendigkeit zum Dispensieren eines Klebers.
  • Die Dicke der Isolierfolie 5 kann gemäß einer gegebenen Anwendung gewählt werden. Allgemein kann die Dicke der Isolierfolie 5 in einem Bereich zwischen 5 bis 1000 Mikrometern liegen, je nach dem Folienmaterial und der Spannung, der die Isolierfolie 5 während des Bauelementbetriebs standhalten muss. Für niedrigere Spannungen kann eine Isolierfoliendicke von weniger als 50 Mikrometern ausreichend sein.
  • Bei einer Ausführungsform kann der Metallträger 3 ein Chipträger sein. In diesem Fall ist bei einer Ausführungsform der Chipträger 3 aus Kupfer oder einer Kupferlegierung hergestellt. Bei einer Ausführungsform kann der Chipträger 3 eine Platte mit einer Dicke in einem Bereich zwischen 10 und 2000 Mikrometern sein.
  • Der erste Chip 7 der 1A–1B ist ein Halbleiterchip, der beispielsweise eine integrierte Schaltung, ein MEMS-Bauelement (Micro-electromechanical System), einen optischen Sensor oder ein lichtemittierendes Bauelement und dergleichen umfassen kann. Die 1A und 1B offenbaren weiterhin einen zweiten Chip 9, der ein Halbleiterchip ist, der eine integrierte Schaltung umfassen kann. Bei einer Ausführungsform kann die integrierte Schaltung einen oder mehrere Leistungstransistoren umfassen.
  • 1A offenbart weiterhin, dass der zweite Chip 9 direkt am Metallträger 3 angebracht ist, d. h. in einem von der Isolierfolie 5 nicht bedeckten Gebiet. Der zweite Chip 9 kann beispielsweise an den Metallträger 3 geklebt, gelötet oder gesintert sein. Bei Klebung kann der Kleber ein elektrisch leitender Kleber sein. Der elektrisch leitende Kleber kann isotrop oder anisotrop leitend sein. In diesem Fall ist wie für das Löten oder Sintern das Substrat des zweiten Chips 9 elektrisch direkt mit dem Metallträger 3 gekoppelt.
  • Bei einer Ausführungsform umfasst der zweite Chip 9 einen vertikalen Leistungstransistor, d. h. einen Leistungstransistor, dessen Laststrom von der oberen Fläche zur unteren Fläche des Chips oder umgekehrt fließen kann. In diesem Fall kann der Metallträger 3 als ein externes Kontaktelement zum Aufnehmen eines Laststroms von oder Indizieren eines Laststroms in den vertikalen Leistungstransistor des zweiten Chips 9 dienen.
  • Die 2A und 2B offenbaren eine Ausführungsform eines Halbleiterbauelements, das ähnlich dem von 1A und 1B sein kann. Beispielsweise können der Metallträger 103, der erste Chip 107 und der zweite Chip 109 die gleichen sein wie der jeweilige Metallträger 3, der erste Chip 7 und der zweite Chip 9 von 1A und 1B. 2A ist ein Querschnitt durch das Halbleiterbauelement entlang der Linie 2A-2A' von 2B.
  • Anders als bei 1A und 1B umfasst die Isolierfolie 105 eine Öffnung 117 mit einem Folienrand 115, der eine geschlossene Schleife bildet. 2C veranschaulicht eine Ausführungsform der Isolierfolie 105. Bei einer Ausführungsform ist die Gestalt der Öffnung 117 an die Gestalt des zweiten Chips 109 angepasst, so dass der Abstand D2 zwischen dem zweiten Chip 109 und dem Folienrand 115 in einem Gebiet zwischen dem ersten Chip 107 und dem zweiten Chip 109 kleiner ist als 200 Mikrometer. Auf diese Weise kann der Abstand D1 zwischen dem ersten Chip 107 und dem zweiten Chip 109 klein gehalten werden.
  • Eine oder beide Flächen der Isolierfolie 105 von 2A–2C können haftend sein, so dass die Isolierfolie 105 auf dem Metallträger 103 aufgebracht werden kann, indem einfach die Isolierfolie 105 in Kontakt mit der Oberfläche des Metallträgers 103 gebracht wird. Wenn weiterhin die Isolierfolie 105 auf beiden Flächen haftend ist, kann der erste Chip 107 an dem Metallträger 103 angebracht werden, indem lediglich der erste Chip 107 auf der haftenden Oberfläche der Isolierfolie 105 platziert wird.
  • Der zweite Chip 109 kann durch Kleben, Löten oder Sintern an dem Metallträger 103 angebracht werden. Bei einer Ausführungsform ist der Kleber ein elektrisch leitender Kleber, so dass der zweite Chip 109 in elektrischer Verbindung mit dem Metallträger 103 steht.
  • Die 3A und 3B offenbaren eine Ausführungsform eines Halbleiterbauelements, das dem in 2A und 2B ähnlich sein kann. Beispielsweise können der Metallträger 203, der erste Chip 207 und der zweite Chip 209 ähnlich dem jeweiligen Metallträger 103, dem ersten Chip 107 und dem zweiten Chip 109 von 2A und 2B sein oder diesem gleich sein. 3A ist ein Querschnitt durch das Halbleiterbauelement entlang der Linie 2A-2A' von 3B.
  • Die 3A und 3B offenbaren einen Systemträger 200, der aus dem Metallträger 203 und sechs getrennten externen Kontaktelementen 227 besteht. Der Systemträger 200 ist derart strukturiert, dass der Metallträger 203 vom Metallträger 203 getrennt ist. Der Metallträger 203 kann auch als eine Chipinsel oder ein Diepad bekannt sein. Bei anderen Ausführungsformen kann der Systemträger 200 mehr als eine Chipinsel oder mehr oder weniger als sechs externe Kontaktelemente 227 aufweisen.
  • 3A und 3B offenbaren weiter einen ersten Chip 207, der ein Halbleiterchip mit einer ersten integrierten Schaltung (in 2A und 2B nicht gezeigt) sein kann, und einen zweiten Chip 209, der ein Halbleiterchip mit einer zweiten integrierten Schaltung (in 2A und 2B nicht gezeigt) sein kann. Die integrierte Schaltung des ersten Chips 207 kann eine Logikschaltung sein, zum Beispiel auf der Basis von CMOS-Technologie, die an erste Kontaktelemente 219 gekoppelt ist, die sich auf der oberen Fläche des ersten Chips 207 befinden. In 2A und 2B weist der erste Chip 207 sechs erste Kontaktelemente 219 auf, von denen drei elektrisch mit jeweiligen drei externen Kontaktelementen 227 mit Bonddrähten 229 (Verbindungselementen) und einer mit dem zweiten Chip 209 über einen weiteren Bonddraht 229 verbunden sind.
  • Die integrierte Schaltung des zweiten Chips 209 kann zweite Kontaktelemente 221, 223, 225 enthalten. In 3B enthält die integrierte Schaltung des zweiten Chips 209 einen Leistungstransistor, wobei zwei der zweiten Kontaktelemente ein Gatekontakt 221 und ein Sourcekontakt 223 sind, die sich auf der oberen Fläche des zweiten Chips 209 befinden. Ein weiteres zweites Kontaktelement ist die Drainelektrode 225, die sich auf der Bodenfläche des zweiten Chips 209 befindet. Ein Leistungstransistor mit einer Drainelektrode auf einer ersten Fläche und einer Sourceelektrode auf einer zweiten Fläche eines Chips ist wegen des von einer Fläche des Chips zu der gegenüberliegenden Fläche des Chips fließenden Laststroms auch als ein Vertikaltransistor bekannt. Wenn alternativ der Leistungstransistor ein Bipolartransistor ist, kann der Gatekontakt 221 ein Basiskontakt sein, kann der Sourcekontakt 223 ein Emitterkontakt sein und kann der Drainkontakt 225 ein Kollektorkontakt sein. Allgemein kann der Leistungstransistor ein MOS-Leistungstransistor, ein IGBT (Insulated Gate Bipolar Transistor – Bipolartransistor mit isoliertem Gate) oder irgendeine Art von Leistungshalbleiterbauelement sein.
  • Die 3A und 3B offenbaren einen Clip 231 (Verbindungselement), der die Sourceelektrode 223 (zweites Kontaktelement) elektrisch mit dreien der externen Kontaktelemente 227 verbindet. Der Clip 231 kann wegen seines großen Querschnitts im Vergleich zu einem Bonddraht mit den typischen Durchmessern von 10 bis 50 Mikrometern einen großen Laststrom durch die Sourceelektrode des Leistungstransistors des zweiten Chips 209 übertragen. Der Clip 231 ist in der Regel an die Sourceelektrode 223 und an die externen Kontaktelemente 227 gelötet. Man beachte, dass der Clip 231 für eine große Laststromkapazität auch durch ein oder mehrere Bänder, Streifen oder dicke Bonddrähte, z. B. Bonddrähte mit einem Durchmesser über 100 Mikrometer, ersetzt werden kann.
  • In den 3A und 3B sind der erste Chip 207 und die Gateelektrode 221 des zweiten Chips 209 elektrisch über einen weiteren Bonddraht 229 verbunden. Dieser Bonddraht kann dazu verwendet werden, den Laststrom zwischen der Source- und Drainelektrode des zweiten Chips 209 in Abhängigkeit von einer von der Logikschaltung des ersten Chips 207 gelieferten Ausgangsspannung zu steuern. Man beachte, dass, obwohl der erste Chip 207 und der zweite Chip 209 an dem gleichen Metallträger 203 angebracht sind, die Drainelektrode 225 und die Sourceelektrode 223 des Leistungstransistors des zweiten Chips 209 aufgrund der von der Isolierfolie 205 bereitgestellten elektrischen Isolation unabhängig von dem Potential des Substrats des ersten Chips 207 ein beliebiges Potential annehmen können.
  • Die 4A–4D offenbaren eine Ausführungsform eines Verfahrens zum Herstellen eines Halbleiterbauelements.
  • 4A offenbart einen Metallträger 303, der den in den vorausgegangenen Figuren gezeigten Metallträgern 103, 203 ähnlich sein oder der gleiche sein kann. Der Metallträger 303 definiert eine erste Fläche 311 und eine zweite Fläche 313 gegenüber der ersten Fläche 311.
  • 4B offenbart den Metallträger 303 nach dem Aufbringen der Isolierfolie 305 auf der ersten Fläche 311 des Metallträgers 303. Die Isolierfolie 305 kann eine Öffnung 317 aufweisen, die groß genug ist, so dass der zweite Chip 309 direkt am Metallträger 303 angebracht werden kann (siehe 4D). Gleichzeitig ist die Isolierfolie 305 größer als die Fläche des ersten Chips 307, so dass der erste Chip 307 auf der Isolierfolie 305 platziert werden kann. Wenn die Isolierfolie 305 eine haftende Oberfläche auf einer oder beiden Flächen aufweist, kann die Isolierfolie 305 auf dem Metallträger 303 aufgebracht werden, indem einfach die haftenden Flächen der Isolierfolie 305 in Kontakt mit der ersten Fläche 311 des Metallträgers 303 gebracht werden.
  • 4C offenbart den Metallträger 303 von 4B nach dem Anbringen des ersten Chips 307 an der Isolierfolie 305. Der erste Chip 307 kann der gleiche Chip oder ein anderer Chip als der in den vorausgegangenen Figuren beschriebene erste Chip 207 sein. Wenn die Isolierfolie 305 eine haftende Oberfläche auf ihren beiden Flächen aufweist, kann der erste Chip 307 an der Isolierfolie 305 angebracht werden, indem der Chip auf der Isolierfolie 305 platziert wird.
  • 4D offenbart den Metallträger 303 von 4C nach dem Anbringen des zweiten Chips 309 am Metallträger 303 über dem von der Isolierfolie 305 nicht bedeckten Gebiet. Das Anbringen kann wie in den vorausgegangenen Ausführungsformen beschrieben ausgeführt werden. Beispielsweise kann der zweite Chip 309 an den Metallträger 303 gelötet, gesintert oder mit einem elektrisch leitenden Kleber geklebt werden. Wenn der zweite Chip 309 ein Leistungstransistor ist, kann der zweite Chip 309 auch an den Metallträger 303 diffusionsgelötet werden, da ein derartiges Anbringen gegenüber der beim Betrieb erzeugten hohen Temperatur robust ist.
  • Die 5A bis 5D offenbaren eine Ausführungsform des Herstellens eines Halbleiterbauelements, die in vielerlei Hinsicht der in 4A bis 4D gezeigten ähnlich ist. Beispielsweise können der Metallträger 403, die Isolierfolie 405, der erste Chip 407 und der zweite Chip 409 die gleichen sein wie oder dem Metallträger 303, der Isolierfolie 305, dem ersten Chip 307 und dem zweiten Chip 309 der 4A bis 4D ähnlich sein. Anders als bei der Ausführungsform der 4A bis 4D jedoch wird der zweite Chip 409 vor dem ersten Chip 307 am Metallträger 403 angebracht. Auf diese Weise ist der erste Chip 407 nicht der Hitze ausgesetzt, die während des Lötens des zweiten Chips 409 an den Metallträger 403 produziert werden kann.
  • Die 6A bis 6D offenbaren eine Ausführungsform des Herstellens eines Halbleiterbauelements, das das gleiche sein kann wie oder dem in 5A bis 5D gezeigten ähnlich sein kann. Beispielsweise können der Metallträger 503, die Isolierfolie 505, der erste Chip 507 und der zweite Chip 509 die gleichen sein wie oder dem Metallträger 403, der Isolierfolie 405, dem ersten Chip 407 und dem zweiten Chip 409 der 5A bis 5D ähnlich sein. Anders als bei der Ausführungsform der 5A bis 5D jedoch wird der zweite Chip 509 an dem Metallträger 503 angebracht, bevor die Isolierfolie 505 auf den Metallträger 503 aufgebracht wird. Auf diese Weise wird beispielsweise weder die Isolierfolie 505 noch der erste Chip 507 der Hitze ausgesetzt, die während des Lötens des zweiten Chips 509 an den Metallträger 503 produziert werden kann.
  • Die 7A bis 7G offenbaren eine Ausführungsform des Herstellens eines Halbleiterbauelements, wobei mehrere Metallträger 603a, 603b und eine Isolierfolie 605 (7C) mit mehreren Öffnungen 617a, 617b, 618a, 618b bereitgestellt werden. Die Isolierfolie 605 wird auf die mehreren Metallträger 603a, 603b aufgebracht; weiterhin wird ein erster Chip 607a, 607b an jedem der mehreren Metallträger 603a, 603b über der Isolierfolie angebracht; und ein zweiter Chip 609a, 609b wird an jeden der mehreren Metallträger 603a, 603b über einer der mehreren Öffnungen 617a, 617b der Isolierfolie 605 angebracht.
  • 7A offenbart einen Systemträgerstreifen 600 mit zwei Metallträgern 603a, 603b, die an einen äußeren Abschnitt des Systemträgerstreifens 600 durch Traversen 633 angebracht sind. Der Systemträgerstreifen 600 umfasst weiterhin sechs externe Kontaktelemente 627 für jeden Metallträger 603, die von ihrem jeweiligen Metallträger 603 getrennt, aber starr mit dem äußeren Abschnitt des Systemträgerstreifens 600 verbunden sind. Die Anzahl der externen Kontaktelemente 627 und die Anzahl der Traversen 633 kann jedoch je nach der Art und Anwendung des herzustellenden Halbleiterbauelements stark variieren. Allgemein kann der Systemträgerstreifen 600 aus einem Metall- oder Kupferblech zum Beispiel durch Stanzen, Ätzen oder Lochen hergestellt worden sein. Wenngleich 7A einen Systemträgerstreifen 600 mit nur zwei Metallträgern offenbart, kann ein Systemträgerstreifen 600 10, 100 oder eine beliebige andere Anzahl von Metallträgern aufweisen. Je größer die Anzahl von Metallträgern 603, umso größer ist die Anzahl von Halbleiterbauelementen, die zur gleichen Zeit aus einem Systemträgerstreifen hergestellt werden können.
  • 7B offenbart den Systemträgerstreifen 600 von 7A, nachdem zweite Chips 609a, 609b an den Oberflächen ihrer jeweiligen Metallträger 603a, 603b angebracht worden sind. Das Anbringen kann durch Löten, insbesondere Diffusionslöten, Sintern oder Kleben mit einem elektrisch leitenden Kleber ausgeführt worden sein. Auf diese Weise sind die zweiten Chips 609a, 609b elektrisch mit dem Metallträger 603 verbunden. Wenn auf diese Weise zweite Chips 609a, 609b einen Vertikalleistungstransistor enthalten, sind die Lastelektroden der zweiten Chips 609a, 609b, dem Systemträgerstreifen 600 zugewandt, elektrisch mit ihren jeweiligen Metallträgern 603a, 603b verbunden, so dass die Metallträger 603a, 603b den Leistungstransistorstrom während des Bauelementbetriebs führen können.
  • 7D offenbart den Systemträgerstreifen 600 von 7B, nachdem die Isolierfolie 605, wie in 7C gezeigt, auf den Systemträgerstreifen 600 aufgebracht worden ist. In 7C ist die Isolierfolie 605 als ein Blatt aus Polymermaterial mit zwei Öffnungen 617a, 617b, um Gebiete der Metallträger 603a, 603b frei von Isolation zu halten, und zwei Öffnungen 618a, 618b, um die externen Kontaktelemente 627 frei von Isolation zu halten, gezeigt. Die externen Kontaktelemente 627 werden frei von Isolation gehalten, damit sie für Bonddrahtverbindungen und/oder für das Löten eines Clips 631 an die externen Kontaktelemente 227 zugänglich sind. Die Größe und Gestalt der beiden Öffnungen 617a, 617b sind an die Größe der beiden zweiten Chips 609a, 609b angepasst, so dass die durch die beiden Öffnungen 617a, 617b definierten Folienränder die zweiten Chips 609a, 609b umgeben, aber nicht berühren. Der Abstand zwischen den zweiten Chips 609a, 609b und dem Folienrand liegt in der Regel im Bereich von 500 Mikrometern. Auf diese Weise bedeckt die Isolierfolie 605 die zweiten Chips 609a, 609b nicht, so dass auf die Kontaktelemente der zweiten Chips 609a, 609b für Drahtbonden oder für das Anbringen des Clips 631 usw. zugegriffen werden kann. Die Gebiete des Systemträgerstreifens 600, die durch die Isolierfolie 605 bedeckt sind, sind nicht zu sehen und sind entsprechend als punktierete Linien gezeigt.
  • 7E offenbart den Systemträgerstreifen 600 von 7D, nachdem die ersten Chips 607a, 607b an ihren jeweiligen Metallträgern 603a, 603b in einem Gebiet angebracht worden sind, das nicht von der Isolierfolie 605 bedeckt ist. Wenn die Isolierfolie 605 aus einem Blatt hergestellt ist, das auf beiden Seiten haftend ist, erfolgt das Anbringen der ersten Chips 607 an den Metallträgern 603a, 603b durch Pressen der ersten Chips 607a, 607b auf die Isolierfolie 605. Ansonsten können die ersten Chips 607a, 607b mit einem in den spezifizierten Gebieten dispensierten getrennten Kleber an die Isolierfolie 605 geklebt werden.
  • 7F offenbart den Systemträgerstreifen 600 von 7E, nachdem die Bonddrähte 629 drahtgebondet worden sind, um die zweiten Chips 609a, 609b elektrisch mit ihren jeweiligen beiden externen Kontaktelementen 627 und die ersten Chips 607a, 607b mit ihren jeweiligen externen Kontaktelementen 627 zu verbinden. Außerdem ist ein Bonddraht von jedem der ersten Chips 607a, 607b an seinen jeweiligen der zweiten Chips 609a, 609b drahtgebondet. Wegen der Öffnungen in der Isolierfolie 605 sind die Oberflächen der externen Kontaktelemente 227 exponiert, so dass die Bonddrähte 629 zum Beispiel durch Ultraschallschweißen an die externen Kontaktelemente 627 geschweißt werden können.
  • 7G offenbart den Systemträgerstreifen 600, nachdem der Systemträgerstreifen 600 in einer Formmasse geformt worden ist. Die Ausformung kann auf traditionelle Weisen erfolgen, z. B. durch Platzieren des Systemträgerstreifens 600 von 7F in einer Form und Füllen der Form mit einer flüssigen Formmasse, die nach dem Abkühlen härtet. Wie in 7G zu sehen ist, besitzt die Form zwei quadratische geformte Körper 635a, 635b, die jeweils einen jeweiligen ersten und zweiten Chip 607a, 607b, 609a, 609b, einen jeweiligen Metallträger 603a, 603b, die Bonddrähte 629 und die externen Kontaktelemente 627 kapseln. Gleichzeitig werden die Oberflächen der Metallträger 603a, 603b und externe Kontaktelemente 627 gegenüber den Oberflächen, die den ersten und zweiten Chips 607a, 607b, 609a, 609b zugewandt sind, von der Formmasse freigehalten. Auf diese Weise können die Oberflächen an eine Platine, z. B. eine gedruckte Leiterplatine (PCB) gelötet werden.
  • 7H offenbart den geformten Systemträgerstreifen 600 von 7G, nachdem der Systemträgerstreifen 600 geschnitten (vereinzelt) worden ist. Durch Schneiden des Systemträgerstreifens 600 werden die externen Kontaktelemente 627 und die Traversen 633 von den äußeren Abschnitten des Systemträgerstreifens 600 getrennt. Auf diese Weise sind es die geformten Körper 635a, 635b, die ihre jeweiligen Metallträger 603a, 603b und ihre jeweiligen externen Kontaktelemente 627 an Platz und Stelle halten.
  • Wenngleich ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform der Erfindung bezüglich nur einer von mehreren Implementierungen offenbart worden sein mag, kann dieser Aspekt oder dieses Merkmal mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie für eine gegebene oder bestimmte Anwendung erwünscht und vorteilhaft sein kann. Weiterhin sollen in dem Ausmaß, in dem die Ausdrücke „enthalten”, „haben”, „mit” oder andere Varianten davon entweder in der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, solche Ausdrücke auf eine Weise ähnlich dem Ausdruck „umfassen” einschließend sein. Die Ausdrücke „gekoppelt” und „verbunden” können zusammen mit Ableitungen verwendet worden sein. Es versteht sich, dass diese Ausdrücke verwendet worden sein können, um anzugeben, dass zwei Elemente unabhängig davon miteinander kooperieren oder interagieren, ob sie in direktem physischem oder elektrischem Kontakt stehen oder ob sie nicht in direktem Kontakt miteinander stehen. Weiterhin versteht sich, dass Ausführungsformen der Erfindung in diskreten Schaltungen, teilweise integrierten Schaltungen oder ganz integrierten Schaltungen oder Programmierungsmitteln implementiert sein können. Außerdem ist der Ausdruck „beispielhaft” lediglich als ein Beispiel anstatt das Beste oder Optimale gemeint. Es ist auch zu verstehen, dass hierin dargestellte Merkmale und/oder Elemente mit bestimmten Abmessungen relativ zueinander zu Zwecken der Vereinfachung und zum leichten Verständnis dargestellt worden sind und dass tatsächliche Abmessungen von den hierin dargestellten wesentlich differieren können.

Claims (25)

  1. Halbleiterbauelement, umfassend: einen Metallträger; eine Isolierfolie, die den Metallträger teilweise bedeckt; einen ersten Chip, der an dem Metallträger über der Isolierfolie angebracht ist; und einen zweiten Chip, der an dem Metallträger über einem Gebiet angebracht ist, das nicht von der Isolierfolie bedeckt ist.
  2. Halbleiterbauelement nach Anspruch 1, wobei der kleinste seitliche Abstand zwischen dem ersten Chip und dem zweiten Chip kleiner als 1000 Mikrometer ist.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, wobei die Isolierfolie eine Öffnung aufweist, die einen den zweiten Chip umgebenden Folienrand definiert.
  4. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei der zweite Chip durch mindestens eines von Löten, Sintern oder einem elektrisch leitenden Kleber an dem Metallträger angebracht ist.
  5. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei der erste Chip erste Kontaktelemente umfasst und der zweite Chip zweite Kontaktelemente umfasst.
  6. Halbleiterbauelement nach Anspruch 5, weiterhin umfassend mehrere externe Kontaktelemente und Verbindungselemente, die die ersten und zweiten Kontaktelemente mit den externen Kontaktelementen verbinden.
  7. Halbleiterbauelement nach Anspruch 5 oder 6, wobei die Verbindungselemente jeweils mindestens eines von einem Bonddraht, einem Bondband, einem Clip und einem strukturierten Filmelement sind.
  8. Halbleiterbauelement nach einem der Ansprüche 5 bis 7, weiterhin umfassend einen Clip, der eines der zweiten Kontaktelemente mit einem der externen Kontaktelemente verbindet.
  9. Halbleiterbauelement nach einem der Ansprüche 5 bis 8, weiterhin umfassend eine Formmasse, die mindestens einen von dem ersten Chip, dem zweiten Chip, dem Träger und externen Kontaktelementen kapselt.
  10. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei der zweite Chip einen Leistungstransistor umfasst.
  11. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Isolierfolie eine Dicke in einem Bereich zwischen 10 und 1000 Mikrometern aufweist.
  12. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Isolierfolie eine Dicke in einem Bereich zwischen 10 und 100 Mikrometern aufweist.
  13. Halbleiterbauelement, umfassend: einen Systemträger, der einen Träger und externe Kontaktelemente umfasst; eine Isolierfolie, die eine Öffnung umfasst, wobei die Isolierfolie den Träger bedeckt; einen ersten Chip, der an dem Metallträger über der Isolierfolie angebracht ist; und einen zweiten Chip, der an dem Metallträger in der Öffnung der Isolierfolie angebracht ist.
  14. Verfahren zum Herstellen eines Halbleiterbauelements, umfassend: Bereitstellen eines Metallträgers; Aufbringen einer Isolierfolie auf dem Metallträger; Anbringen eines ersten Chips an dem Metallträger durch Anbringen des ersten Chips an der Isolierfolie; und Anbringen eines zweiten Chips an dem Metallträger durch mindestens eines von Löten, Sintern und mit Hilfe von elektrisch leitendem Kleber.
  15. Verfahren nach Anspruch 14, wobei die Isolierfolie eine Öffnung umfasst.
  16. Verfahren nach Anspruch 14 oder 15, wobei der zweite Chip an dem Metallträger angebracht wird, bevor die isolierende Folie auf dem Metallträger aufgebracht wird.
  17. Verfahren nach einem der Ansprüche 14 bis 16, weiterhin umfassend das Kapseln mindestens eines des ersten Chips, des zweiten Chips und des Metallträgers mit einer Formmasse.
  18. Verfahren nach einem der Ansprüche 14 bis 17, wobei die Isolierfolie eine haftende Isolierfolie ist.
  19. Verfahren nach einem der Ansprüche 14 bis 18, wobei die Isolierfolie auf beiden Seiten haftend ist.
  20. Verfahren nach einem der Ansprüche 14 bis 19, wobei die Isolierfolie mindestens eines von Polymeren, Epoxiden, Acrylaten, Siliconen, Polyimiden, Flüssigkristallpolymeren und Hochtemperaturthermokunststoffen umfasst.
  21. Verfahren zum Herstellen eines Halbleiterbauelements, umfassend: Bereitstellen mehrerer Metallträger; Bereitstellen einer Isolierfolie mit mehreren Öffnungen; Aufbringen der Isolierfolie auf den mehreren Metallträgern; Anbringen eines ersten Chips an jedem der mehreren Metallträger über der Isolierfolie; und Anbringen eines zweiten Chips an jedem der mehreren Metallträger über einer der mehreren Öffnungen der Isolierfolie.
  22. Verfahren nach Anspruch 21, wobei der jeweilige zweite Chip an den Metallträgern mit mindestens einem von Löten, Sintern und elektrisch leitendem Kleber angebracht wird.
  23. Verfahren nach Anspruch 21 oder 22, weiterhin umfassend das Kapseln des jeweiligen ersten Chips, der jeweiligen zweiten Chips und der jeweiligen mehreren Metallträger mit einer Formmasse.
  24. Verfahren nach einem der Ansprüche 21 bis 23, weiterhin umfassend das Vereinzeln der mehreren Metallträger voneinander nach dem Anbringen des jeweiligen ersten Chips und des jeweiligen zweiten Chips an den mehreren Metallträgern.
  25. Verfahren zum Herstellen eines Halbleiterbauelements, umfassend: Bereitstellen mehrerer Systemträger, wobei jeder Systemträger einen Träger und externe Kontaktelemente umfasst; Bereitstellen einer haftenden Isolierfolie; Aufbringen der haftenden Isolierfolie auf jeden der Systemträger; Anbringen eines ersten Chips an jedem der Metallträger durch Anbringen des ersten Chips an der haftenden Isolierfolie; und Anbringen eines zweiten Chips an jedem der Metallträger durch mindestens eines von Löten, Sintern und mit Hilfe von elektrisch leitendem Kleber.
DE102009035358A 2008-08-05 2009-07-30 Elektronikbauelement und Verfahren zu dessen Herstellung Ceased DE102009035358A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/185,829 US7847375B2 (en) 2008-08-05 2008-08-05 Electronic device and method of manufacturing same
US12/185,829 2008-08-05

Publications (1)

Publication Number Publication Date
DE102009035358A1 true DE102009035358A1 (de) 2010-02-25

Family

ID=41566987

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102009035358A Ceased DE102009035358A1 (de) 2008-08-05 2009-07-30 Elektronikbauelement und Verfahren zu dessen Herstellung

Country Status (2)

Country Link
US (1) US7847375B2 (de)
DE (1) DE102009035358A1 (de)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8722466B2 (en) * 2010-03-12 2014-05-13 Alpha & Omega Semiconductor, Inc. Semiconductor packaging and fabrication method using connecting plate for internal connection
CN102339818B (zh) * 2010-07-15 2014-04-30 台达电子工业股份有限公司 功率模块及其制造方法
ITMI20112300A1 (it) * 2011-12-19 2013-06-20 St Microelectronics Srl Realizzazione di dispositivi elettronici di tipo dsc tramite inserto distanziatore
US20130175704A1 (en) * 2012-01-05 2013-07-11 Ixys Corporation Discrete power transistor package having solderless dbc to leadframe attach
US8847385B2 (en) * 2012-03-27 2014-09-30 Infineon Technologies Ag Chip arrangement, a method for forming a chip arrangement, a chip package, a method for forming a chip package
US9318473B2 (en) 2012-04-20 2016-04-19 Infineon Technologies Ag Semiconductor device including a polymer disposed on a carrier
ITTO20121081A1 (it) * 2012-12-14 2014-06-15 St Microelectronics Srl Componente elettronico di potenza normalmente spento
US9159701B2 (en) 2013-09-17 2015-10-13 Infineon Technologies Ag Method of manufacturing a chip package, chip package, method of manufacturing a chip assembly and chip assembly
US9362240B2 (en) * 2013-12-06 2016-06-07 Infineon Technologies Austria Ag Electronic device
US9349680B2 (en) 2014-01-05 2016-05-24 Infineon Technologies Austria Ag Chip arrangement and method of manufacturing the same
US9735078B2 (en) 2014-04-16 2017-08-15 Infineon Technologies Ag Device including multiple semiconductor chips and multiple carriers
SG11201608656PA (en) * 2014-05-05 2016-12-29 Heraeus Deutschland Gmbh & Co Kg Method for applying dried metal sintering compound by means of a transfer substrate onto a carrier for electronic components, corresponding carrier, and the use thereof for sintered connection to elec
CN104617058B (zh) 2015-01-23 2020-05-05 矽力杰半导体技术(杭州)有限公司 用于功率变换器的封装结构及其制造方法
CN114628263B (zh) * 2022-05-13 2022-08-05 威海三维曲板智能装备有限公司 一种光电混合封装结构及其制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2582013B2 (ja) * 1991-02-08 1997-02-19 株式会社東芝 樹脂封止型半導体装置及びその製造方法
US5084753A (en) 1989-01-23 1992-01-28 Analog Devices, Inc. Packaging for multiple chips on a single leadframe
US5250843A (en) * 1991-03-27 1993-10-05 Integrated System Assemblies Corp. Multichip integrated circuit modules
JP3299421B2 (ja) * 1995-10-03 2002-07-08 三菱電機株式会社 電力用半導体装置の製造方法およびリードフレーム
JP3266815B2 (ja) 1996-11-26 2002-03-18 シャープ株式会社 半導体集積回路装置の製造方法
US7026718B1 (en) * 1998-09-25 2006-04-11 Stmicroelectronics, Inc. Stacked multi-component integrated circuit microprocessor
US6593622B2 (en) * 2001-05-02 2003-07-15 International Rectifier Corporation Power mosfet with integrated drivers in a common package
US6975513B2 (en) * 2003-05-14 2005-12-13 Cyntec Co., Ltd. Construction for high density power module package
US7135781B2 (en) 2004-08-10 2006-11-14 Texas Instruments Incorporated Low profile, chip-scale package and method of fabrication
CN101807533B (zh) 2005-06-30 2016-03-09 费查尔德半导体有限公司 半导体管芯封装及其制作方法
TWI325617B (en) * 2006-12-18 2010-06-01 Chipmos Technologies Inc Chip package and method of manufacturing the same
US7893545B2 (en) 2007-07-18 2011-02-22 Infineon Technologies Ag Semiconductor device
US20090051019A1 (en) * 2007-08-20 2009-02-26 Chih-Feng Huang Multi-chip module package
DE102008001414A1 (de) 2008-04-28 2009-10-29 Robert Bosch Gmbh Substrat-Schaltungsmodul mit Bauteilen in mehreren Kontaktierungsebenen

Also Published As

Publication number Publication date
US7847375B2 (en) 2010-12-07
US20100032816A1 (en) 2010-02-11

Similar Documents

Publication Publication Date Title
DE102009035358A1 (de) Elektronikbauelement und Verfahren zu dessen Herstellung
DE102006005420B4 (de) Stapelbares Halbleiterbauteil und Verfahren zur Herstellung desselben
DE102007025248B4 (de) Elektronisches Bauelement, das mindestens zwei Halbleiterleistungsbauteile aufweist und Verfahren zu dessen Herstellung
DE102006037118B3 (de) Halbleiterschaltmodul für Bordnetze mit mehreren Halbleiterchips, Verwendung eines solchen Halbleiterschaltmoduls und Verfahren zur Herstellung desselben
DE102009044641B4 (de) Einrichtung mit einem Halbleiterchip und Metallfolie sowie ein Verfahren zur Herstellung der Einrichtung
DE102006049949B3 (de) Halbleitermodul mit Halbleiterchips auf unterschiedlichen Versorgungspotentialen und Verfahren zur Herstelllung desselben
DE102008051965B4 (de) Bauelement mit mehreren Halbleiterchips
DE102008036112B4 (de) Leistungshalbleitermodul, leistungshalbleiteranordnung und verfahren zum herstellen eines leistungshalbleitermoduls
DE102013207804B4 (de) Verfahren zum Herstellen eines Leistungsmoduls mit mittels Lichtbogenschweissen direkt verbundenen, wärmeleitenden Strukturen
DE102014118836B4 (de) Halbleiter-packaging-anordnung und halbleiter-package
DE102008064826B3 (de) Halbleiterbauelement und Verfahren zum Herstellen desselben
DE102007024413A1 (de) Bonddrahtloses Leistungsmodul mit doppelseitiger Einzelbauelementkühlung und Tauchbadkühlung
DE102006034679A1 (de) Halbleitermodul mit Leistungshalbleiterchip und passiven Bauelement sowie Verfahren zur Herstellung desselben
DE112006001663T5 (de) Halbleiterchip-Gehäuse und Verfahren zur Herstellung desselben
DE102012112769A1 (de) Modul mit einer diskreten Vorrichtung, die auf einem DCB-Substrat montiert ist
DE102014116383A1 (de) Halbleitergehäuse umfassend ein transistor-chip-modul und ein treiber-chip-modul sowie verfahren zu dessen herstellung
DE112007000994T5 (de) Halbleiterplättchengehäuse einschließlich mehrerer Plättchen und einer gemeinsamen Verbindungsstruktur
DE102012106566B4 (de) Halbleiterchip, Vorrichtung mit einem Leistungshalbleiterchip, Halbbrückenschaltung und Verfahren zum Herstellen der Vorrichtung
DE102009034083A1 (de) Halbleiterbauelement
DE102016120516A1 (de) Multi-Die-Package mit verschiedenen Arten von Halbleiter-Dies, an dem gleichen thermisch leitfähigen Flansch angebracht
DE102014116382A1 (de) Halbleitergehäuse mit zwei Halbleitermodulen und sich seitlich erstreckenden Verbindern
DE102006060484A1 (de) Halbleiterbauelement mit einem Halbleiterchip und Verfahren zur Herstellung desselben
DE102005027356A1 (de) Halbleiterleistungsbauteilstapel in Flachleitertechnik mit oberflächenmontierbaren Außenkontakten und ein Verfahren zur Herstellung desselben
DE102009035623B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung, Anordnung aus integrierten Leistungsgehäusen, integriertes Leistungshalbleitergehäuse und Verfahren zum Herstellen von Halbleitergehäusen
DE112018006370B4 (de) Halbleitereinrichtung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection