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Die
vorliegende Erfindung betrifft allgemein ein System und Verfahren
zum Erzeugen eines leistungsarmen Referenzstroms, insbesondere ein
System und ein Verfahren zum digitalen Trimmen der Stromreferenz
auf der Basis einer präziseren
Stromquelle.
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Die
meisten integrierten Schaltungen (IC, ”integrated circuits”) verwenden
Stromreferenzen (auch Referenzstromquellen genannt). Diese Stromreferenzen
können
beispielsweise durch Vorspannen eines Transistors in einem Sättigungsgebiet
realisiert werden. Die resultierende Schaltung ist sehr einfach, erfordert
eine kleine Fläche
und kann auch mit minimaler Batteriespannung arbeiten. Die begrenzende Eigenschaft
für diese
Lösung
ist die Präzision
des Referenzstroms. Der von dem Transistor erzeugte Strom kann nicht
präziser
kontrolliert werden als die Fabrikations-/Temperaturstreuung des
Sättigungsstroms.
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Für eine höhere Präzision kann
eine Vorspannungsschaltung auf Basis des Bandabstands (BG, ”band gap”) verwendet
werden, doch weist diese Lösung
auch Nachteile auf. Wenn sie von einer Ladepumpe versorgt wird,
hat die BG-Lösung
einen hohen Preis aufgrund des BG-Stromverbrauchs und der resultierenden
Auswirkung auf die Größe der zum
Versorgen des BG erforderlichen Ladepumpe. Es ist unerwünscht, Chipfläche für eine große Ladepumpe
zu verwenden. Eine alternative Lösung
besteht in der Bereitstellung einer Batterie, um den BG von der
Batterie zu versorgen. Wenn eine Batterie verwendet wird, dann ist
der Stromverbrauch des Blocks weniger signifikant für das Chipdesign.
Selbst wenn eine Batterie verwendet wird, bleibt ein kritisches
Problem, nämlich
wie der Referenzstrom zu der Ladepumpen-Spannungsdomäne zu transferieren
ist.
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Die
der Erfindung zugrundeliegende Aufgabe besteht darin, eine in bezug
auf den oben beschriebenen Stand der Technik verbesserte Stromreferenz
zur Verfügung
zu stellen.
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Diese
Aufgabe wird durch die Systeme gemäß der Ansprüche 1, 9 und 12 bzw. durch
das Verfahren gemäß Anspruch
17 gelöst.
Beispielhafte Ausführungsformen
sind Gegenstand der abhängigen
Ansprüche.
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Die
oben beschriebenen Probleme werden im allgemeinen gelöst oder
umgangen und technische Vorteile werden im allgemeinen erzielt durch
bevorzugte Ausführungsformen
der vorliegenden Erfindung, bei denen eine sehr präzise Stromquelle,
die möglicherweise
hohe Leistungspegel erfordert, für eine
kurze Periode verwendet wird, um ein digitales Fehlersignal zu generieren.
Das digitale Fehlersignal kann verwendet werden, um den Strom von
einer leistungsarmen Stromquelle zu justieren, wodurch eine präzisere Stromreferenz
zur Verfügung
gestellt wird.
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Gemäß einer
Ausführungsform
der Erfindung umfaßt
ein System einen ersten Teilbereich und einen zweiten Teilbereich.
Der erste Teilbereich umfasst eine erste einfache Stromreferenz
(Referenzstromquelle), eine präzise
Stromreferenz (Referenzstromquelle) und eine Schaltung, die dazu
ausgebildet ist, ein digitales Fehlersignal auf der Basis eines Vergleichs
eines Ausgangsstroms der ersten einfachen Stromreferenz und eines
Ausgangsstroms der präzisen
Stromreferenz zu erzeugen. Der zweite Teilbereich umfasst eine zweite
einfache Stromreferenz, die einen zweiten Referenzstrom bereitstellt,
eine Justierschaltung, die einen Justierstrom auf der Basis des
digitalen Fehlersignals liefert, und eine Schaltung, die ein Signal,
das die Summe des zweiten Referenzstroms und des Jus tierstroms repräsentiert,
als Steuerspannung (engl.: ”bias”) verwendet.
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Die
erste einfache Stromreferenz und die zweite einfache Stromreferenz
können
die gleichen Schaltungen sein. Die erste einfache Stromreferenz und
die zweite einfache Stromreferenz können beide einen N-Kanal-MOS-Transistor
vom Verarmungstyp aufweisen. Die präzise Stromreferenz kann eine Band-Gap-Stromreferenz (engl.: ”bad-gap
based biasing circuit”)
sein.
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Die
Schaltung, die ein digitales Fehlersignal generiert, kann weiterhin
mindestens einen Transistorzweig umfassen, wobei jeder Transistorzweig
einen Knoten aufweist, wobei eine Spannung an dem Knoten auf der
Basis einer Differenz zwischen dem Ausgangsstrom der ersten einfachen
Stromreferenz und dem Ausgangsstrom der präzisen Stromreferenz ausgewählt wird.
Die Spannung am Knoten kann einem Bit in dem digitalen Fehlersignal
entsprechen. Bei einer Ausführungsform
können
zwei Transistorzweige einen ersten Transistorzweig mit einem ersten
Transistor und einen zweiten Transistorzweig mit einem zweiten Transistor
umfassen. Der zweite Transistor kann einen Sättigungsstrom aufweisen, der
höher ist
als ein Sättigungsstrom
des ersten Transistors. Das Verhältnis
des Sättigungsstroms
des ersten Transistors zu dem Sättigungsstrom
des zweiten Transistors beträgt
1:1,5. Die Schaltung, die ein digitales Fehlersignal erzeugt, kann
weiterhin einen digitalen Pegelumsetzer (engl.: ”digital level-shifter”) und eine
Latch-Flip-Flop (engl: ”latch
circuit”)
umfassen.
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Die
Justierschaltung kann weiterhin mindestens einen Transistorzweig
umfassen, wobei jeder Transistorzweig einen von einem Bit in dem
digitalen Fehlersignal gesteuerten Schalter aufweist. Beim Betreiben
in einem EIN-Zustand kann der mindestens eine Transistorzweig mindestens
einen Teil des Justierstroms liefern. Der erste und der zweite Teilbereich
des erfindungsgemäßen Systems
können
nach der Erzeugung des digitalen Fehlersignals voneinander getrennt
werden.
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Bei
einer anderen Ausführungsform
umfasst ein System zum Bereitstellen eines Korrektursignals für einen
Referenzstrom eine erste Schaltung, die einen ersten Referenzstrom
liefert, und eine zweite Schaltung, die einen zweiten Referenzstrom
liefert, wobei die zweite Schaltung mehr Leistung als die erste
Schaltung erfordert. Das System umfasst weiterhin mindestens zwei
Zweigschaltungen. Jede Zweigschaltung weist dabei einen ersten Transistor, der
von dem ersten Referenzstrom vorgespannt wird, und einen zweiten
Transistor, der von dem zweiten Referenzstrom vorgespannt wird,
auf. Jede Zweigschaltung weist dabei einen Knoten auf, wobei eine Spannung
an dem Knoten von einer Differenz zwischen dem ersten Referenzstrom
und dem zweiten Referenzstrom abhängt. Das System umfasst dabei eine
Ausgangsschaltung, die ein digitales Signal mit Bits liefert, die
Spannungen an den Knoten von jeweiligen Zweigschaltungen repräsentieren.
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Die
erste Schaltung kann ein N-Kanal-MOS-Transistor vom Verarmungstyp
sein, und die zweite Schaltung kann eine Band-Gap-Referenz sein. Ein
erster Transistor in einer ersten Zweigschaltung kann einen höheren Sättigungsstrom
als ein Sättigungsstrom
in einem ersten Transistor in einer zweiten Zweigschaltung aufweisen.
Das System kann mehr als zwei Zweigschaltungen aufweisen, wobei
erste Transistoren in jeder der Zweigschaltungen andere Sättigungsströme aufweisen
können.
Die Ausgangsschaltung kann eine digitale Pegelumsetzerschaltung
sein, und eine Anzahl von Bits in dem digitalen Signal können einer
Anzahl von Zweigschaltungen entsprechen. Die Ausgangsschaltung kann
weiterhin eine Halteschaltung zum Speichern des digitalen Signals
umfassen.
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Gemäß einer
weiteren Ausführungsform
umfaßt
ein System zum Bereitstellen eines justierten Referenzstroms eine
Stromspiegelschaltung, die einen ersten Spiegeltransistor und einen
zweiten Spiegeltransistor umfasst, wobei der zweite Spiegeltransistor
einen Strom an eine Ausgangsschaltung liefert. Das System umfasst
weiterhin einen Referenzzweig, der in einem Sättigungsgebiet arbeitet und
einen Referenzstrom zieht, und mehrere Justierzweige, wobei jeder
Justierzweig mindestens zwei Transistoren umfasst und einen Justierstrom
liefert, wobei die Justierzweige durch Schalten eines der mindestens
zwei Transistoren gesteuert werden. Der Strom durch den ersten Spiegeltransistor
ist gleich dem Referenzstrom plus Justierströmen für etwaige aktive Justierzweige.
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Ein
Latch-Flip-Flop kann verwendet werden, um ein digitales Signal zu
speichern, wobei Bits in dem digitalen Signal zum Schalten eines
der mindestens zwei Transistoren in den Justierzweigen verwendet
werden. Der von dem zweiten Spiegeltransistor an die Ausgangsschaltung
gelieferte Strom ist gleich dem Referenzstrom plus Justierströmen für etwaige
aktive Justierzweige. Die Justierzweige können aktiviert werden, wenn
ein entsprechendes Bit in dem digitalen Signal einen H-Wert aufweist.
Die Ausgangsschaltung kann ein Ausgangstreiber sein, der einen Ausgangstransistor
ansteuert.
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Eine
weitere Ausführungsform
der Erfindung umfasst ein Verfahren zum Bereitstellen eines justierten
Referenzstroms. Das Verfahren umfasst: Generieren eines ersten Referenzstroms,
Generieren eines zweiten Referenzstroms, Ansteuern erster Transistoren
in mehreren Referenzzweigschaltungen unter Verwendung des ersten
Referenzstroms, Ansteuern zweiter Transistoren in den mehreren Referenzzweigschaltungen
unter Verwendung des zweiten Referenzstroms und Detektieren von
Spannungspegeln an Knoten zwischen den ersten Transistoren und zweiten
Transistoren an jeder der Referenzzweigschaltungen. Die Spannungspegel
werden als digitale Bits gespeichert. Das Verfahren umfasst weiterhin:
Schalten erster Transistoren in mehreren Justierzweigschaltungen
unter Verwendung der digitalen Bits, wobei jede der Justierzweigschaltungen
durch ein anderes digitales Bit ein-/ausgeschaltet wird, Ziehen
eines ersten Spiegelstroms durch einen ersten Spiegeltransistor,
wobei der erste Spiegeltransistor gleich einem dritten Refe renzstrom
plus in aktiven der Justierstromschaltungen generierten Justierströmen ist,
wobei der dritte Referenzstrom gleich dem ersten Referenzstrom ist,
Ziehen eines zweiten Spiegelstroms durch einen zweiten Spiegeltransistor,
wobei der zweite Spiegelstrom gleich dem ersten Spiegelstrom ist,
und Ansteuern einer Ausgangsschaltung unter Verwendung des zweiten
Spiegelstroms.
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Der
erste Referenzstrom kann unter Verwendung eines N-Kanal-MOS-Transistors vom
Verarmungstyp generiert werden, und der zweite Referenzstrom kann
unter Verwendung einer Vorspannungsschaltung auf der Basis des Bandabstands
generiert werden. Die digitalen Bits können in einer Halteschaltung
gespeichert werden. Der dritte Referenzstrom kann unter Verwendung
eines N-Kanal-MOS-Transistors vom Verarmungstyp generiert werden,
der äquivalent
dem den ersten Referenzstrom generiertenden Transistor ist. Jeder
der ersten Transistoren in den mehreren Referenzzweigschaltungen
kann einen anderen Sättigungsstrom
generieren.
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Für ein umfassenderes
Verständnis
der vorliegenden Erfindung und der Vorteile davon wird nun auf die
folgenden Beschreibungen in Verbindung mit der beiliegenden Zeichnung
bezug genommen. Es zeigen:
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1 ein
Blockdiagramm einer Ausführungsform
eines Spannungsversorgungssystems;
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2 ein
Blockdiagramm einer weiteren Ausführungsform eines Spannungsversorgungssystems;
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3 ein
Schemadiagramm einer Ausführungsform
der Erfindung, die ein Zwei-Bit-Fehlerkorrektursignal liefert; und
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4 ein
Ausführungsbeispiel
eines digitalen Pegelumsetzers und eines Latch.
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In
den Figuren bezeichnen gleiche Bezugszeichen gleiche Komponenten
mit gleicher Bedeutung.
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Die
vorliegende Erfindung liefert viele anwendbare erfindungsgemäße Konzepte,
die in einer großen
Vielzahl von spezifischen Kontexten verkörpert werden können. Die
erörterten
spezifischen Ausführungsformen
veranschaulichen lediglich spezifische Möglichkeiten zum Herstellen
und Verwenden der Erfindung und beschränken nicht den Schutzbereich
der Erfindung.
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1 ist
ein Blockdiagramm eines Systems 100, das eine Schaltungsanordnung
in zwei Spannungsbereichen 101, 102 (engl.: ”voltage
domains”, Spannungsdomäne) verwendet.
Die Teilschaltung 101, die in dem ersten Spannungsbereich
arbeitet, stellt einen präzise
Referenzstrom zur Verfügung,
die in der Spannungsdomänenschaltung 102 verwendet wird.
Die Teilschaltung 101 verwendet die Eingangsspannung VSUPPLY 104 bezogen auf ein Referenzpotential
VGND 105, die von einer Batterie
oder einer anderen Stromquelle mit einem hohen verfügbaren Strom
geliefert werden. Die Teilschaltung 101 nutzt die hohen
verfügbaren
Versorgungsstrom zum Erzeugen eines präzisen Referenzstroms 115 aus
der präzisen
Referenzstromquelle 106. Bei einer Ausführungsform kann die präzise Referenzstromquelle 106 eine
Band-Gap-Stromreferenz sein. Der präzise Referenzstrom 115 wird
mit dem Strom 116 von einer einfachen (rudimentär aufgebauten)
Stromquelle 107 verglichen. Bei einer Ausführungsform
kann die Elementarstromquelle 107 ein N-Kanal-MOS-Transistor vom Verarmungstyp
sein. Das Fehlersignal 108 repräsentiert die Differenz zwischen
dem präzisen
Referenzstrom 115 und dem Strom der einfachen Stromquelle 116.
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Das
Fehlersignal 108 kann ein digitales Signal mit beliebiger
Wortbreite von n Bits sein, die durch den Pegelumsetzer 109 als
Fehlersignal 111 zur zweiten Teilschaltung 102,
die in dem ersten Spannungsbereich arbeitet, weitergeleitet werden.
Das Latch 110 in dem zweiten Spannungsbereich 102 hält (spei chert)
das Fehlersignal 111. Die Teilschaltung 102 ist
eine potentialfreie (”floating”) Versorgungsschaltung,
d. h. der erste Spannungsbereich kann gegenüber dem zweiten Spannungsbereich
potentialmäßig gleiten
(”floaten”). Die
Teilschaltung 102 ist dazu ausgelegt, einen sehr begrenzten
Spannungspegel zu verwenden. Die einfache Stromquelle 112 ist äquivalent
zu der Elementarstromquelle 107 oder die gleiche wie diese.
Das n-Bit-Fehlersignal 111 wird von der Justierschaltung 113 zum
Trimmen des Ausgangsstroms der einfache Stromquelle 112 verwendet,
so dass der Ausgangsreferenzstrom 114 in dem Spannungsbereich 102 idealerweise
der gleiche ist wie der präzise
Referenzstrom 115.
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Bei
einigen Ausführungsformen
kann die erste Teilschaltung 101 (die in dem ersten Spannungsbereich
arbeitet) abgeschaltet oder blockiert werden, wenn der gewünschte präzise Referenzstrom 115 in
der zweiten Teilschaltung 102 zur Verfügung steht. Die zweiten Teilschaltung 102 ist
dann vollständig
unabhängig
von der ersten Teilschaltung 101. Bei anderen Ausführungsformen
kann das Trimmen während
des Betriebs wiederholt werden, um beispielsweise Änderungen
in der einfachen (”elementaren”) Stromquelle 112 im
Laufe der Zeit zu berücksichtigen.
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2 veranschaulicht
einen High-Side (HS) Leistungsschalter 200 gemäß einer
weiteren Ausführungsform
der Erfindung. Der HS-Leistungsschalter 200 umfasst eine
Referenzstromsektion 201 und eine Arbeitssektion 202.
Einfache Stromquellen 203 und 204 werden vom Schalter 200 verwendet,
um unter Verwendung eines sehr niedrigen Stromverbrauchs in der
Arbeitssektion 202 ein gewünschtes Ausgangssignal 205 zu
liefern. Der Ausgangs-DMOS-Transistor 206 wird vom Ausgangstreiber 207 angesteuert,
um das Ausgangssignal 205 mit einem gewünschten Spannungspegel zu liefern.
Der Ausgangstreiber 207 wird durch den justierten Referenzstrom
IREF 208 gesteuert, der von der
Justierschaltungsanordnung 209 und der einfachen Stromquelle
erzeugt wird.
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Die
Referenzstromquelle 201 in der Referenzstromsektion enthält eine
präzise
Quelle, die sich auf dem Chip befinden kann, und zwar eine auf Band-Gap-Referenz 210 oder
eine externe Quelle. Die Band-Gap-Referenz 210 liefert
einen sehr präzisen
Referenzstrom 211, erfordert aber in der Regel einen relativ
großen
Batterie- oder Stromversorgungsstrom, um den präzisen Referenzstrom 211 zu erzeugen.
Die einfache Stromquelle 203, die die gleiche Struktur
wie die einfache Stromquelle 204 besitzt, erzeugt den Referenzstrom 212.
Der präzise Referenzstrom 211 wird
mit dem Referenzstrom 212 verglichen. Die Differenz zwischen
dem präzisen
Referenzstrom 211 und dem Referenzstrom 212 ist
ein Fehler, der in ein digitales n-Bit-Fehlersignal 213 konvertiert
wird. Das Latch 214 speichert das digitale Fehlersignal.
Mit dem digitalen Pegelumsetzer 215 kann das Fehlersignal
von der Referenzstromsektion 201 zur Arbeitssektion 202 transferiert
werden.
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Die
Justierschaltungsanordnung 209 und die einfache Stromquelle 204 verwenden
das n-Bit-Fehlersignal zum Erzeugen des justierten Referenzstroms
IREF 208, der der Steuerstrom für den Ausgangstreiber 207 ist.
Infolgedessen ist der justierte Referenzstrom IREF 208 idealerweise
gleich dem präzisen
Referenzstrom 211, ohne dass der Versorgungsstrom erforderlich
ist, der zum Ansteuern der Bandabstands-Vorspannungsschaltung 210 erforderlich
ist.
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Verschiedene
Ausführungsformen
der Erfindung verwenden eine sehr einfache Stromreferenz, wie zum
Beispiel einen MOS-Transistor
im Sättigungsgebiet,
der nach einem Vergleich mit einer präziseren Stromquelle digital
getrimmt wird. Die Differenz gegenüber der präzisen Stromquelle ist ein Fehlersignal,
das in einen digitalen Wert konvertiert und in einem Latch gespeichert
wird. Der gespeicherte digitale Wert wird zum Korrigieren des Vorspannungsstroms
des Ausgangstreibers verwendet.
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Wenn
bei einer Ausführungsform
die Vorspannungsstromkorrektur nur beim Einschalten erfolgt (d.
h. wenn VOUT 205 < VSUPPLY 216),
dann kann die Schaltung 200 ohne Auswirkung auf die Größe der Ladepumpe 217 ausgelegt
werden. In dieser Situation ist kein Stromverbrauch von der Ladepumpe 217 erforderlich,
und die Brücke
B1 kann offen bleiben, weil der Latch 214 und die Justierschaltungsanordnung 209 keinen
Gleichstrom erfordern. Bei anderen Ausführungsformen kann ein Korrektur
jederzeit durch Schließen
der Brücke
B1 durchgeführt
werden, wodurch die Spannung der Ladepumpe 217 im Pegelumsetzer 215 verwendet
wird.
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Nachdem
das n-Bit-Latch 214 gesetzt worden ist, kann der digitale
Pegelumsetzer 215 blockiert werden. Keine weitere Kommunikation
zwischen der Referenzstromsektion 201 und der Arbeitssektion 202 ist
erforderlich. Dementsprechend können
die beiden Spannungsbereiche VSUPPLY-GND
und VCP-OUT (vgl. 1, Bezugszeichen 101 und 102) isoliert
werden. Das Ausgangssignal 205 kann jederzeit mit dem justierten
Referenzstrom IREF 208 geschaltet
werden, wodurch man alle die Vorteile einer einzelnen MOS-Stromreferenz
erhält.
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Nachdem
der Latch 214 gesetzt worden ist, ist keine weitere Kommunikation
zwischen den verschiedenen Spannungsbereichen (”voltage domains”) erforderlich.
Dadurch wird das Problem bei bekannten analogen Lösungen vermieden,
die das Transferieren eines Gleichstroms von einem Versorgungs-
in einen Ausgangs-Spannungsbereich erfordern, weshalb sie unter
parasitären
Kapazitäten
am Stromspiegel leiden. Folglich kann eine verbesserte Leistung
bei schnellen Schaltanwendungen und hinsichtlich Fremdfeld-Störfestigkeit
(EMI – Electro-Magnetic
Immunity) erwartet werden. Kein Gleichstrom ist von der Ladepumpe 217 erforderlich
außer
dem justierten IREF 208. Der Pegelumsetzer 215 und
der Latch 214 erfordern einen Strom von der Ladepumpe 217 nur
während
der anfänglichen
Speicherung des Referenzjustierfehlersignals oder während periodischer
Aktualisierungen des gespeicherten Fehlersignals. Wenn die Justierung
nur beim Einschalten erfolgt, ist zudem überhaupt kein Strom von der
Ladepumpe 217 erforderlich.
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3 ist
ein Schemadiagramm einer Ausführungsform
der Erfindung, die ein Zwei-Bit-Fehlerkorrektursignal liefert. Der
oberseitige Leistungsschalter 300 umfasst eine Referenzsektion 301 und eine
Arbeitssektion 302. Ein Zwei-Bit-Fehlersignal (b1, b2)
wird in der Referenzsektion 301 generiert, zur Arbeitssektion 302 über den
digitalen 2×-Pegelumsetzer 303 transferiert
und in dem 2×-Latch 304 gespeichert.
Wegen der PWM-Anwendung kann der Referenzstrom „justierter IREF” 309 genau
während der
Einschaltphase des Ausgangs-DMOS justiert werden. Dementsprechend
wurde die Brücke
B1 (in 2 gezeigt) in der Schaltung 300 offen
gelassen, um einen etwaigen Stromverbrauch von der Ladepumpe zu
vermeiden.
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Die
Transistoren Nd1, Nd2, Nd3 und Nd4 sind Verarmungs-N-Kanal-MOS-Transistoren.
Die Transistoren Ne2 und Ne3 sind Enhancement-N-Kanal-MOS-Transistoren.
Die Transistoren Pe1, Pe2, Pe3, Pe4, Pe5, Pe6 und Pe7 sind Enhancement-P-Kanal-MOS-Transistoren.
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Der
Sättigungsstrom
durch den Transistor Nd4 im Zweig Nd4-Pe6 definiert den Strom 1MOS IREF 305 in der Arbeitssektion 302.
Ein äquivalenter Zweig
ist in der Referenzsektion 301 als Zweig Nd1-Pe1 wiederholt
(wobei Nd1 = Nd4 und Pe1 = Pe6). Der Zweig Nd1-Pe1 generiert den
gleichen Strom 1MOS IREF 306 wie
der Strom 1MOS IREF 305, wenn der
Transistor Nd1 in seinem Sättigungsgebiet arbeitet.
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Die
Bandabstand-Referenz (B-Gap) 307 liefert einen präzisen Referenzstrom 308,
der unter Verwendung der Zweige Ne2-Pe2 und Ne3-Pe3 mit dem Strom
1MOS IREF 306 verglichen wird.
Bei einer Ausführungsform
besitzt Ne2 das gleiche Gewicht wie Ne3, während Pe3 50% höher gewichtet
ist als Pe2. Beispielsweise kann der Sättigungsstrom durch Pe2 der
gleiche sein wie der Sättigungsstrom
durch Nd1, und der Sättigungsstrom
durch Pe3 kann das 1,5-fache des Sättigungsstroms durch Nd1 betragen.
Die vier Transistoren (Ne2-Pe2 und Ne3-Pe3) sind derart abgeglichen,
daß, wenn
ein Bandabstand-Referenzstrom 308 größer ist als der Strom 1MOS
IREF 306, der Knoten b2 zu GND-Spannung heruntergezogen wird.
Wenn der Bandabstand-Referenzstrom 308 kleiner ist als
der Strom 1MOS IREF 306, wird der
Knoten b2 auf die Spannung VSUPPLY hochgezogen.
Dementsprechend liefert der Wert vom Knoten b2 (und Knoten b1) Informationen über die
Beziehung zwischen dem Bandabstand-Referenzstrom 308 und dem
Strom 1MOS IREF 306. Falls 1MOS
IREF 306 genau den Zielwert besitzt,
wird der Knoten b2 auf die Spannung GND heruntergezogen und der
Knoten b1 wird auf die Spannung VSUPPLY hochgezogen.
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Die
Spannungen an den Knoten b1 und b2 werden als digitale Signalwerte
behandelt, wobei die Spannung GND bei b2 als ein logisches 0-Bit
(null) behandelt wird und die Spannung VSUPPLY bei
b1 als ein logisches 1-Bit (eins) behandelt wird. Der Pegelumsetzer 303 wird
verwendet, um die digitalen Signalwerte b2, b1 zum Latch 304 zu
transferieren.
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Die
Transistoren Pe4 und Pe5 wirken als Schalter, die die Bitkonfiguration
von b2, b1 verwenden, um den durch den Transistor Pe7 fließenden Strom,
justierter IREF 309, zu justieren.
Die Transistoren Pe6 und Pe7 bilden einen Stromspiegel, in dem der
durch den Transistor Pe7 fließende
Strom den durch den Transistor Pe6 fließenden Strom spiegelt. Der
durch den Transistor Pe6 fließende
Strom wird durch den Strom 1MOS IREF 305 durch
den Transistor Nd4 plus die von den Transistoren Nd3 bzw. Nd2 gezogenen
Ströme
Ib1 310 und Ib2 311 bestimmt.
Dementsprechend ist der justierte IREF =
1MOS IREF + Ib1 + Ib2. Die Schalter Pe4 und Pe5 schalten die
Ströme
Ib1 und Ib2 auf
der Basis der Bitkonfiguration (b2, b1) im Latch 304 ein
und aus.
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Bei
dem obigen Beispiel, bei dem der Latch 304 digitale Werte
0, 1 (b2, b1) hält,
gestattet der Schalter Pe4 das Fließen des Stroms Ib2,
doch der Schalter Pe3 ist offen und verhindert das Fließen von Ib1, so daß der justierte IREF =
1MOS IREF + Ib2.
Dies stellt unter idealen Bedingungen den Strom zum Ausgangstreiber 312 dar.
Der Ausgangstreiber 312 steuert dann den Ausgangs-DMOS 313 an.
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Es
wird angenommen, daß die
Transistoren Nd1 und Nd4 fast identisch sind, so daß Änderungen bei
Temperatur oder Aufbau beide Transistoren gleichermaßen beinflussen
werden. Wenn zum Beispiel der Sättigungsstrom
(1MOS IREF) für Nd1 und Nd4 aufgrund von
Temperaturänderungen
oder der Prozeßspreizung
(relativ zum Bandabstand-Referenzstrom 308) steigt, wird
Knoten b2 ebenfalls im Zweig Pe2-Ne2 hochgezogen. Dementsprechend
werden digitale Werte 1,1 zum Latch 304 gespeichert. Der Schalter
Pe4, der den Wert vom Knoten b2 verwendet, wird dann abgeschaltet,
wodurch der Strom Ib2 im Zweig Pe4-Nd2 eliminiert
und der justierte IREF 309 auf
gerade 1MOS IREF reduziert wird.
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Wenn
zum Beispiel der Sättigungsstrom (1MOS
IREF) für
Nd1 und Nd4 aufgrund von Temperaturänderungen oder Streuungen aufgrund
des Herstellungsprozesses (relativ zum Bandabstand-Referenzstrom 308)
steigt, werden beide Knoten b1 und b2 heruntergezogen, so dass digitale
Werte 0,0 zum Latch 304 gespeichert werden. Die Schalter
Pe4 und Pe5 werden sich beide einschalten, wodurch Strom in den
Zweigen Pe4-Nd2 und Pe5-Nd3 fließen kann, was immer noch den
justierten IREF auf 1MOS IREF + Ib1 + Ib2 steigert.
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Mit
einer idealen Bandabstandsreferenz kommutieren die Bits b1, b2,
wenn die Prozess-/Temperaturspreizung den Sättigungsstrom (1MOS IREF) um mehr als 25% ändert. Die Prozess-/Temperaturspreizung
des justierten IREF kann dadurch korrigiert werden,
daß Nd2,
Nd3 mit dem entsprechenden Gewicht ausgelegt werden.
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Nachdem
der Zwei-Bit-Latch 304 gesetzt worden ist, kann der digitale
Pegelumsetzer 303 blockiert werden. Keine weitere Kommunikation
ist zwischen den beiden Spannungsbereichen (”voltage domains”) (d. h.
Referenzsektion 301 und Arbeitssektion 302) erforderlich.
OUT kann mit dem justierten Strom IREF geschaltet
werden, und der Ausgangstreiber 312 kann unabhängig von
den anderen Spannungsbereichen arbeiten.
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4 veranschaulicht
eine Ausführungsform
eines digitalen Pegelumsetzers 401 und Latch 402,
die beispielsweise mit der in 3 dargestellten Schaltung
verwendet werden können.
Der Eingangsspannungswert bx 403 wird von einem Zweig in
einer Referenzsektion empfangen und zum Latch 402 gespeichert.
Das Ausgangssignal bx_latch 404 wird dann an einen Zweig
in einer Arbeitssektion geliefert, um Stromkorrekturen ein- oder
auszuschalten. Der Latch 402 umfaßt INV1 und INV2 und kann bei
einer Ausführungsform
auf bx_latch (404) = L vor dem justierten Strom IREF zurückgesetzt
werden. Nach dem Rücksetzen
kann der Strom IREF unter Verwendung des
Bitstatus bx 403 justiert werden. Der Pegelumsetzer 401 kann
durch Vorspannen von bx 403 mit der Spannung VSUPPLY blockiert
werden. Infolgedessen bleiben die Arbeitsstufe und der Latch 402 von VSUPPLY ge trennt.
Die Schaltungsanordnung aus Pegelumsetzer 401 und Latch 402 kann
für jeden
Knoten bx wiederholt werden (z. B. Knoten b2, b1 in 3), so
daß jeder
digitale Wert separat gehalten werden kann.
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Bezüglich der
Schaltung 300 in 3 ist zu verstehen,
dass die Erfindung nicht auf zwei Bits von Stromjustierinformationen
beschränkt
ist. Andere Transistorzweige Pex-Nex können zu der Referenzsektion 301 hinzugefügt werden,
und andere Zweige Pex-Ndx können
zu der Arbeitssektion 302 hinzugefügt werden. Die zusätzlichen
Referenzsektionszweige (Pex-Nex) können unter Verwendung von anderen
Verhältnissen
für den
Transistor Pex als 1:1,5 ausgelegt werden, um zusätzliche
Genauigkeit oder entsprechen feine Abstufungen (”levels of granularity”) für die Stromkorrektur
zu liefern. Alle zusätzlichen Refe renzsektionszweige
(Pex-Nex) würden
einen Knoten bx aufweisen, der ein zusätzliches Datenbit an den Pegelumsetzer 303 und
den Latch 304 liefert. Der Transistor Pex im zusätzlichen
Zweig Pex-Ndx für
die Arbeitssektion 302 würde auf der Basis der Werte
im zusätzlichen
Bit bx ein-/ausschalten. Dies würde
gestatten, daß ein
zusätzlicher
Strom Ibx zu dem justierten Strom IREF addiert wird. Beispielsweise könnte der
justierte IREF gleich 1MOS IREF +
Ib1 + Ib2 + Ibx sein. Jede Anzahl von zusätzlichen
Zweigen könnten
zur Schaltung 300 hinzugefügt werden.
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Zudem
wird der Durchschnittsfachmann verstehen, daß in Ausführungsformen der Erfindung
verwendete Latchschaltungen wie etwa die beispielhaften Latches 110, 214 und 304 als
eine beliebige Form von Speicherelement oder Speicherschaltung verkörpert sein
können,
wie etwa der Latch 402 von 4, Flip-Flops,
statische RAM-Zellen oder dergleichen. Der Durchschnittsfachmann
versteht auch, daß es
zum Herstellen eines präzisen
Referenzstroms zur Verwendung in Ausführungsformen der Erfindung
zahlreiche Verfahren und Systeme gibt, einschließlich beispielsweise eine Vorspannungsschaltung
auf Bandabstandsbasis oder eine andere Stromquelle, die sich innerhalb
des Chips befindet, oder eine externe Stromquelle. Es versteht sich
außerdem,
daß die
vorliegende Erfindung nicht auf die in den Ausführungsbeispielen dargestellten
Stromvergleichsschaltungen beschränkt ist, sondern mit einer
beliebigen anderen Konfiguration oder mit beliebigen anderen Schaltungen
verwendet werden kann, die einen Vergleich zwischen zwei oder mehr
Strömen
liefern.
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5 veranschaulicht
ein Flussdiagramm für
ein Ausführungsbeispiel
eines Verfahrens zum Liefern eines justierten Referenzstroms. Das
in 5 dargestellte Verfahren kann beispielsweise unter
Verwendung der Systeme 100, 200, 300 (1–3)
implementiert werden, soll aber nicht auf solche Konfigurationen
beschränkt
sein. Zudem versteht sich, daß die
Schritte des in 5 dargestellten Verfahrens in
der angegebenen Reihenfolge oder in einer beliebigen anderen. Reihenfolge
oder simultan oder in Verbindung mit anderen Schritten oder Verfahren
ausgeführt
werden können.
In Schritt 501 wird ein erster Referenzstrom generiert,
und ein zweiter Referenzstrom wird in Schritt 502 generiert. In
Schritt 503 werden erste Transistoren in einer Mehrzahl
von Referenzzweigschaltungen unter Verwendung des ersten Referenzstroms
angesteuert, und zweite Transistoren in der Mehrzahl von Referenzzweigschaltungen
werden unter Verwendung des zweiten Referenzstroms in Schritt 504 angesteuert.
-
In
Schritt 505 werden Spannungspegel an Knoten zwischen den
ersten Transistoren und zweiten Transistoren auf jeder der Referenzzweigschaltungen
detektiert, und die Spannungspegel werden als digitale Bits in Schritt 506 gespeichert.
In Schritt 507 werden erste Transistoren in einer Mehrzahl
von Justierzweigschaltungen unter Verwendung der digitalen Bits
geschaltet. Jede der Justierzweigschaltungen wird durch ein anderes
digitales Bit ein-/ausgeschaltet. In Schritt 508 wird ein
erster Spiegelstrom durch einen ersten Spiegeltransistor gezogen.
Der erste Spiegelstrom ist gleich einem dritten Referenzstrom plus
in aktiven der Justierzweigschaltungen generierten Justierströme. Der
dritte Referenzstrom ist gleich dem ersten Referenzstrom. In Schritt 509 wird
ein zweiter Spiegelstrom durch einen zweiten Spiegeltransistor gezogen.
Der zweite Spiegelstrom ist gleich dem ersten Spiegelstrom. In Schritt 510 wird
eine Ausgangsschaltung unter Verwendung des zweiten Spiegelstroms
angesteuert.
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Der
erste Referenzstrom kann unter Verwendung eines N-Kanal-MOS-Transistors vom
Verarmungstyp generiert werden, und der zweite Referenzstrom kann
unter Verwendung einer Vorspannungsschaltung auf Bandabstandsbasis
(BG) generiert werden. Die digitalen Bits können in einer Latchschaltung
gespeichert werden. Der dritte Referenzstrom kann unter Verwendung
eines N-Kanal-MOS-Transistors vom Verarmungstyp generiert werden,
der äquivalent
dem den ersten Referenzstrom generierenden Transistor ist. Jeder
der ersten Transistoren in den mehreren Referenzzweigschaltungen
kann einen anderen Sättigungsstrom
generieren.
-
Wenngleich
die vorliegende Erfindung und ihre Vorteile ausführlich beschrieben worden sind, versteht
sich, daß hierin
verschiedene Änderungen, Substitutionen
und Abänderungen
vorgenommen werden können,
ohne von dem Gedanken und Schutzbereich der Erfindung, wie durch
die beigefügten
Ansprüche
definiert, abzuweichen. Zudem soll der Schutzbereich der vorliegenden
Erfindung nicht auf die speziellen Ausführungsformen des Prozesses,
der Maschine, Herstellung, Materiezusammensetzung, Mittel, Verfahren
und Schritte, die in der Spezifikation beschrieben sind, beschränkt sein.
Wie der Durchschnittsfachmann ohne weiteres anhand der Offenbarung
der vorliegenden Erfindung versteht, können gemäß der vorliegenden Erfindung Prozesse,
Maschinen, Herstellung, Materiezusammensetzungen, Mittel, Verfahren
oder Schritte, die gegenwärtig
existieren oder später
zu entwickeln sind, die im wesentlichen die gleiche Funktion ausführen oder
im wesentlichen das gleiche Ergebnis erzielen wie die hierin beschriebenen
entsprechenden Ausführungsformen,
benutzt werden. Dementsprechend sollen die beigefügten Ansprüche innerhalb
ihres Schutzbereichs solche Prozesse, Maschinen, Herstellung, Materiezusammensetzungen,
Mittel, Verfahren oder Schritte beinhalten.