DE102008058837A1 - Halbleitereinrichtungen und Verfahren zu deren Herstellung - Google Patents

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Abstract

Halbleitereinrichtung und Verfahren zu deren Herstellung werden offenbart. Bei einer Ausführungsform enthält eine Halbleitereinrichtung ein Array mit mindestens einem ersten Bereich und mindestens einem zweiten Bereich. Der mindestens eine erste Bereich enthält mindestens eine in einer ersten Richtung orientierte erste Einrichtung. Der mindestens eine zweite Bereich enthält mindestens eine in einer zweiten Richtung orientierte zweite Einrichtung. Die zweite Richtung ist von der ersten Richtung verschieden.

Description

  • Die vorliegende Erfindung betrifft allgemein die Herstellung von Halbleitereinrichtungen und insbesondere die Herstellung von in einem Array angeordneten Einrichtungen.
  • Halbleitereinrichtungen werden in einer Vielzahl von Elektronikanwendungen verwendet, wie etwa PCs, Mobiltelefone, Digitalkameras und anderem Elektronikgerät, als Beispiele. Halbleitereinrichtungen werden in der Regel hergestellt, indem isolierende oder dielektrische Schichten, leitende Schichten und halbleitende Schichten aus Material über einem Halbleitersubstrat sequentiell abgeschieden und die verschiedenen Schichten unter Verwendung von Lithographieprozessen und Ätzprozessen zur Ausbildung von Schaltungskomponenten und Schaltungselementen darauf strukturiert werden.
  • Ein Metalloxidhalbleiter-Feldeffekttransistor (MOSFET) ist eine Art von Halbleitereinrichtung. Viele Leistungs-MOSFETs weisen DMOS-Einrichtungen auf (Diffused Metal Oxide Semiconductor), als Beispiel, die dafür ausgelegt sind, bei relativ hohen Spannungen zu arbeiten. Zu Beispielen für DMOS-Einrichtungen zählen laterale n-Kanal-DMOS-Einrichtungen und laterale p-Kanal-DMOS-Einrichtungen.
  • DMOS-Einrichtungen und andere Hohe-Spannung-Bauelemente oder Hohe-Spannung-Einrichtungen sind bei der Herstellung mit Herausforderungen verbunden, weil die hohen Arbeitsspannungen im Laufe der Zeit eine Hot-Carrier-(HC)-Degradation (Heiße-Ladungsträger-Degradation) verursachen, was die Lebensdauer der Einrichtung bzw. der Einrichtung verkürzt. Was in der Technik benötigt wird, sind somit verbesserte Strukturen für DMOS-Einrichtungen und Verfahren zu deren Herstellung.
  • Diese und weitere Probleme werden im Allgemeinen gelöst oder umgangen und technische Vorteile werden im Allgemeinen erzielt durch Ausführungsformen der vorliegenden Erfindung, die neuartige Halbleitereinrichtungen und Verfahren zu deren Herstellung bereitstellen.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung enthält eine Halbleitereinrichtung ein Array mit mindestens einem ersten Bereich und mindestens einem zweiten Bereich. Der mindestens eine erste Bereich enthält mindestens eine in einer ersten Richtung orientierte erste Einrichtung. Der mindestens eine zweite Bereich enthält mindestens eine in einer zweiten Richtung orientierte zweite Einrichtung. Die zweite Richtung ist von der ersten Richtung verschieden.
  • Das Obengesagte hat die Merkmale und technischen Vorteile von Ausführungsformen der vorliegenden Erfindung recht allgemein umrissen, damit die ausführliche Beschreibung der Erfindung, die folgt, besser verstanden werden möge. Zusätzliche Merkmale und Vorteile von Ausführungsformen der Erfindung werden im Folgenden beschrieben, die den Gegenstand der Ansprüche der Erfindung bilden. Der Fachmann versteht, dass die Konzeption und spezifischen Ausführungsformen, die offenbart werden, ohne weiteres als eine Basis verwendet werden können, um andere Strukturen oder Prozesse zum Ausführen der gleichen Zwecke der vorliegenden Erfindung zu modifizieren oder auszulegen. Der Fachmann erkennt außerdem, dass solche äquivalenten Konstruktionen nicht von dem Gedanken und Schutzbereich der Erfindung abweichen, wie in den beigefügten Ansprüchen dargelegt.
  • Für ein umfassenderes Verständnis der vorliegenden Erfindung und der Vorteile davon wird nun auf die folgenden Beschreibungen in Verbindung mit den beiliegenden Zeichnungen Bezug genommen. Es zeigen:
  • 1 eine Draufsicht auf einen ersten Bereich und einen zweiten Bereich eines Arrays von Einrichtungen einer Halbleitereinrichtung gemäß einer Ausführungsform der vorliegenden Erfindung, wobei Einrichtungen in dem ersten Bereich und dem zweiten Bereich verschieden (relativ zueinander) orientiert sind;
  • 2 eine Querschnittsansicht einer Einrichtung des Arrays von 1 gemäß einer Ausführungsform der vorliegenden Erfindung, wobei die Einrichtung eine laterale n-Kanal-DMOS-Einrichtung aufweist;
  • 3 zeigt eine Draufsicht auf die Einrichtung von 2, implementiert in einem ersten Bereich und einem zweiten Bereich eines Arrays, gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 4 eine Draufsicht auf die in 3 gezeigte Halbleitereinrichtung, wobei eine Fehlausrichtung eines Abschnitts der Einrichtung eine verringerte Einrichtungsleistung in dem ersten Bereich verursacht, aber nicht in dem zweiten Bereich, gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 5 eine grafische Darstellung, die die projizierte Lebensdauer von Einrichtungen auf der Basis von beschleunigten Tests für einen Bereich von Fehlausrichtungswerten darstellt;
  • 6 bis 10 Beispiele von Einrichtungsanordnungen des ersten und zweiten Bereichs in Arrays gemäß Ausführungsformen der vorliegenden Erfindung;
  • 11 eine Querschnittsansicht einer Einrichtung des Arrays von 1 gemäß einer weiteren Ausführungsform der vorliegenden Erfindung, wobei die Einrichtung eine laterale p-Kanal-DMOS-Einrichtung aufweist;
  • 12 eine Draufsicht auf noch eine weitere Ausführungsform der Erfindung, wobei die Einrichtung des Arrays gespiegelte laterale DMOS-Einrichtungen aufweisen, die parallel gekoppelt sind und sich einen gemeinsamen Drainkontakt teilen;
  • 13 eine Draufsicht auf die in 12 gezeigte Halbleitereinrichtung, wobei eine Fehlausrichtung eines Abschnitts der Halbleitereinrichtung eine verringerte Einrichtungsleistung auf einer Seite der gespiegelten lateralen DMOS-Einrichtung verursacht und eine erhöhte Einrichtungsleistung auf der anderen Seite der Einrichtung in dem ersten Bereich verursacht, wobei jedoch die Fehlausrichtung auf die gespiegelte laterale DMOS-Einrichtung in dem zweiten Bereich keinen Effekt besitzt; und
  • 14 ein Array mit mehreren y-orientierten gespiegelten lateralen Hohe-Spannung-DMOS-Einrichtungen im ersten Bereich und mehreren x-orientierten gespiegelten lateralen Hohe-Spannung-DMOS-Einrichtungen in dem zweiten Bereich gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Entsprechende Zahlen und Symbole in den verschiedenen Figuren beziehen sich allgemein auf entsprechende Teile oder Elemente, sofern nicht etwas anderes angegeben ist. Die Figuren sind gezeichnet, um die relevanten Aspekte der bevorzugten Ausführungsformen der vorliegenden Erfindung klar darzustellen, und sind nicht notwendigerweise maßstabsgetreu gezeichnet.
  • Die Herstellung und Verwendung der gegenwärtig bevorzugten Ausführungsformen werden unten ausführlich erörtert. Es versteht sich jedoch, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte bereitstellt, die in einer großen Vielzahl von spezifischen Kontexten verkörpert werden können. Die erörterten spezifischen Ausführungsformen sind lediglich veranschaulichend für spezifische Wege zum Herstellen und Verwenden der Erfindung und begrenzen nicht den Schutzbereich der Erfindung.
  • Die vorliegende Erfindung wird bezüglich Ausführungsformen in spezifischen Kontexten beschrieben, nämlich in Leistungsanwendungen oder Leistungssteueranwendungen für Halbleitereinrichtungen implementiert. Ausführungsformen der Erfindung können auch in anderen Halbleiteranwendungen wie etwa integrierten Schaltungen implementiert werden, die Abschnitte enthalten, die aus Leistungsbauelementen, Mobiltelefonanwendungen, Schaltanwendungen und anderen Anwendungen bestehen, die DMOS-Einrichtungen nutzen, als Beispiel.
  • Auf CMOS-Prozessen basierende Hohe-Spannung-Bauelemente bzw. Hohe-Spannung-Einrichtungen wie etwa laterale DMOS-Einrichtungen (LDMOS) enthalten üblicherweise eine Stromansteuereinrichtung und einen Driftbereich, der zu einem gesteuerten Spannungsabfall führt, ohne das Gateoxid der Einrichtung zu beschädigen. LDMOS-Einrichtungen sind in der Regel gegenüber der Ausrichtung einer die Geometrie des Driftbereichs definierenden Wannenimplantation sehr empfindlich. Die Leistungsempfindlichkeit entsteht durch starke Feldeffekte und dem Current Crowding (Stromansammlung) im Stromweg des Driftbereichs, was zu einer starken Hot-Carrier-Degradation oder allgemein zu einer starken statistischen Spreizung der Einrichtung-Leistungsparameter führt, wie etwa dem Strom Idlin einer LDMOS-Einrichtung. Die Hot-Carrier-Degradation führt zu einer reduzierten Lebensdauer für LDMOS-Einrichtungen.
  • Was in der Technik benötigt wird, sind somit verbesserte Hohe-Spannung-Bauelemente oder Hohe-Spannung-Einrichtungen für Halbleitereinrichtungs-Anwendungen.
  • Ausführungsformen der vorliegenden Erfindung führen zu technischen Vorteilen durch Bereitstellen von neuartigen Hohe-Spannung-Bauelementanordnungen oder Hohe-Spannung-Einrichtungen, die zu einer reduzierten Hot-Carrier-Degradation und einer reduzierten statistischen Spreizung von Leistungsparametern der Einrichtungen führen. Hohe-Spannung-Bauelemente oder Hohe-Spannung-Einrichtungen sind in Arrays in verschiedenen Positionsorientierungen angeordnet, um die abträgliche Auswirkung von Fehlausrichtungen in der Arraystruktur zu reduzieren. Indem einige der Hohe-Spannung-Bauelemente oder Hohe-Spannung-Einrichtungen in verschiedenen Bereichen des Arrays um etwa 90 Grad gedreht werden, wird die Gesamtarrayleistung verbessert und die Lebensdauer des Arrays verlängert.
  • 1 zeigt eine Draufsicht auf einen ersten Bereich 104 und einen zweiten Bereich 106 eines Arrays 102 von Einrichtungen 110a und 110b einer Halbleitereinrichtung 100 gemäß einer Ausführungsform der vorliegenden Erfindung, wobei Einrichtungen 110a und 110b in dem ersten Bereich 104 und in dem zweiten Bereich 106 verschieden (relativ zueinander) orientiert sind. Nur eine Einrichtung 110a und 110b ist in dem ersten Bereich 104 bzw. dem zweiten Bereich 106 in 1 gezeigt; der erste Bereich 104 und der zweite Bereich 106 können jedoch mehrere Einrichtungen 110a und 110b aufweisen (siehe 14).
  • Das Array 102 weist bevorzugt mindestens einen ersten Bereich 104 und mindestens einen zweiten Bereich 106 gemäß Ausführungsformen der vorliegenden Erfindung auf. Bei einigen Ausführungsformen weist das Array 102 bevorzugt mehrere erste Bereiche 104 und mehrere zweite Bereiche 106 auf, hierin näher zu beschreiben.
  • Die Einrichtungen 110a und 110b werden auf einem Werkstück (beispielsweise ein Substrat) ausgebildet (in 1 nicht gezeigt; siehe das in der Querschnittsansicht von 2 gezeigte Werkstück 112). Das Werkstück weist eine x-Richtung und eine y-Richtung auf in einer Draufsicht auf das Werkstück, wobei die y-Richtung im Wesentlichen senkrecht zu der x-Richtung verläuft. Die y-Richtung wird hierin auch als eine erste Richtung und die x-Richtung wird hierin auch als eine zweite Richtung bezeichnet. Die zweite Richtung ist von der ersten Richtung verschieden, als Beispiel, und kann im Wesentlichen senkrecht zu der ersten Richtung verlaufen. Die zweite Richtung kann bezüglich der ersten Richtung beispielsweise um etwa 90 Grad oder etwa 270 Grad positioniert sein.
  • Bei einigen Ausführungsformen weist die Einrichtung 110a mindestens eine in der +y-Richtung und/oder –y-Richtung im ersten Bereich 104 orientierte erste Einrichtung auf, die Einrichtung 110b weist mindestens eine in der +x-Richtung und/oder der –x-Richtung in dem zweiten Bereich 106 orientierte zweite Einrichtung auf. Bei der in 1 gezeigten Ausführungsform ist die Einrichtung 110a in der +y-Richtung im ersten Bereich 104 orientiert und die Einrichtung 110b in der +x-Richtung in dem zweiten Bereich 106 orientiert, als Beispiel.
  • Die Einrichtungen 110a und 110b weisen bei einigen Ausführungsformen bevorzugt die gleiche Art von Einrichtung auf. Beispielsweise kann die Einrichtung 110a eine erste Art von Transistor aufweisen und die Einrichtung 110b kann eine zweite Art von Transistor aufweisen, wobei die zweite Art von Transistor die gleiche ist wie die erste Art von Transistor.
  • Bei einigen Ausführungsformen weisen die Einrichtungen 110a und 110b bevorzugt Hohe-Spannung-Bauelemente oder Hohe-Spannung-Einrichtungen auf, die dafür ausgelegt sind, beispielsweise bei etwa 2,5 Volt oder höher zu arbeiten. Alternativ können Einrichtungen 110a und 110b jedoch dafür ausgelegt sein, bei anderen Spannungspegeln zu arbeiten. Bei anderen Ausführungsformen können die Einrichtungen 110a und 110b DMOS-Einrichtungen oder LDMOS-Einrichtungen aufweisen. Die Einrichtungen 110a und 110b können n-Kanal-LDMOS-Einrichtungen (Lateral Diffused Metal Oxide Semiconductor) oder p-Kanal-LDMOS-Einrichtungen aufweisen, als Beispiele. Die Einrichtungen 110a und 110b können beispielsweise Hohe-Spannung-Feldeffekttransistoren (FETs) aufweisen. Die FETs können Gates mit einer Durchbruchsspannung aufweisen, und die Hohe-Spannung-FETs können dafür ausgelegt sein, bei einer Spannung über der Durchbruchsspannung der Gates zu arbeiten, als Beispiel. Alternativ können die Einrichtungen 110a und 110b andere Arten von Einrichtungen oder Transistoren gemäß Ausführungsformen der vorliegenden Erfindung aufweisen. Bei einigen Ausführungsformen weisen die Einrichtungen 110a und 110b Einrichtungen auf, bei denen die Leistung und/oder die Hot-Carrier-Robustheit von der präzisen Ausrichtung oder Fehlausrichtung von einem oder mehreren Prozessschritten abhängt, als Beispiel. Bei einer oder mehreren Ausführungsformen können die Einrichtungen 110a und 110b beispielsweise Einrichtungen mit mindestens einem durch einen nicht selbstjustierten Prozess ausgebildeten Strukturmerkmal sein. Die Strukturmerkmale (durch einen derartigen nicht selbstjustierten Prozess ausgebildet) können eine Leistungscharakteristik der Einrichtung beeinflussen.
  • Die Einrichtungen 110a im ersten Bereich 104 können in der ersten Richtung oder y-Richtung orientiert sein, und die Einrichtungen 110b im zweiten Bereich 106 können in der zweiten Richtung oder x-Richtung orientiert sein, wie gezeigt. Alternativ können Einrichtungen 110a im ersten Bereich 104 in der zweiten Richtung oder x-Richtung orientiert sein und Einrichtungen 110b im zweiten Bereich 106 können in der ersten Richtung oder y-Richtung orientiert sein, als Beispiel.
  • Einige oder alle der Einrichtungen 110a im ersten Bereich 104 und Einrichtungen 110b im zweiten Bereich 106 können parallel zusammengekoppelt sein, um beispielsweise ein Hochleistungstransistorarray 102 zu erzielen. Die Einrichtungen 110a und 110b können durch Leitungen und Vias zusammengekoppelt sein, die in danach ausgebildeten Metallisierungsebenen ausgebildet sind, die über den Einrichtungen 110a und 110b angeordnet sind, als Beispiel, nicht gezeigt.
  • Die Einrichtungen 110a und 110b können eine Abmessung oder Länge d1 entlang einem Rand und eine Abmessung oder Breite d2 entlang einem benachbarten Rand aufweisen. Die Abmessungen d1 und d2 können mehrere nm bis 1 μm oder mehr μm aufweisen, als Beispiel, wenngleich die Abmessungen d1 und d2 alternativ andere Abmessungen aufweisen können. Ein Gatekontakt (in 1 nicht gezeigt; siehe 2 und 3 bei G2) kann sich im Wesentlichen über die ganze Länge d1 der Einrichtungen 110a über einen Übergang (ebenfalls in 1 nicht gezeigt; siehe 2 und 3 bei 122a) zwischen zwei innerhalb des Werkstücks ausgebildeten Wannen erstrecken, hierin näher zu beschreiben.
  • Vorteilhafterweise verbessert das Orientieren der Länge d1 der Einrichtungen 110a im ersten Bereich 104 im Wesentlichen senkrecht zu der Orientierung der Länge d1 der Einrichtungen 110b im zweiten Bereich 106 gemäß einer Ausführungsform der vorliegenden Erfindung die Gesamtleistung der Halbleitereinrichtung 100, weil Fehlausrichtungen der Wannenbereiche innerhalb des Werkstücks unter dem Gatekontakt G2 entweder den ersten Bereich 104 oder den zweiten Bereich 106 der Einrichtung beeinflussen können, aber nicht beide, ebenfalls hierin näher zu beschreiben.
  • 2 zeigt eine Querschnittsansicht einer Einrichtung 110a des Arrays 102 von 1 gemäß einer Ausführungsform der vorliegenden Erfindung, wobei die Einrichtung 110a eine laterale n-Kanal-DMOS-Einrichtung aufweist. Es ist eine Querschnittsansicht der Einrichtung 110a über die Abmessung oder Breite d2 gezeigt.
  • Die Einrichtung 110a ist in einem Werkstück 112 enthalten. Das Werkstück 112 kann ein Silizium oder andere Halbleitermaterialien aufweisendes Halbleitersubstrat enthalten und kann von einer isolierenden Schicht bedeckt sein, als Beispiel. Das Werkstück 112 kann auch andere aktive Komponenten oder Schaltungen enthalten, nicht gezeigt. Das Werkstück 112 kann beispielsweise Siliziumoxid über einkristallinem Silizium aufweisen. Das Werkstück 112 kann leitende Schichten oder andere Halbleiterelemente enthalten, z. B. Transistoren, Dioden usw. Verbindungshalbleiter GaAs, InP, Si/Ge oder SiC, als Beispiele, können anstelle von Silizium verwendet werden. Das Werkstück 112 kann ein Silizium-auf-Isolator-(SOI) oder ein SiGe-auf-Isolator-Substrat aufweisen, als Beispiele.
  • Das Werkstück 112 ist leicht mit Dotierstoffen implantiert, um ein Substrat 114 vom P-Typ oder N-Typ auszubilden. Bei der gezeigten Ausführungsform weist das Werkstück 112 ein Substrat 114 vom P-Typ auf, als Beispiel. Das Werkstück 112 ist mit Dotierstoffen implantiert, um eine erste Wanne 120, eine zweite Wanne 118 und eine dritte Wanne 116 unter der zweiten Wanne 118 auszubilden. Die erste Wanne 120 kann eine erste Art von Dotierstoff aufweisen, und die zweite Wanne kann eine zweite Art von Dotierstoff aufweisen, als Beispiel.
  • Bei einer Ausführungsform ist das Substrat 114 mit mindestens einem Dotierstoff vom N-Typ implantiert, um die ein N-Band oder eine N-Wanne aufweisende dritte Wanne 116 tief innerhalb der oberen Oberfläche des Substrats 114 vom P-Typ auszubilden. Dann wird das Substrat 114 mit Dotierstoffen vom P-Typ implantiert, um die eine P-Wanne aufweisende zweite Wanne 118 über der dritten Wanne 116 auszubilden. Das Substrat 114 wird mit Dotierstoffen vom N-Typ implantiert, um die eine N-Wanne aufweisende erste Wanne 120 neben der zweiten Wanne 118 auszubilden. Ein Übergang 122a wird zwischen der ersten Wanne 120 und der zweiten Wanne 118 ausgebildet, wie gezeigt. Die dritte Wanne 116 isoliert die zweite Wanne 118 vom Substrat 114, als Beispiel. Die zweite Wanne 118 weist einen Driftbereich der Einrichtung 110a auf.
  • Isolationsbereiche 126, die Bereiche mit flacher Grabenisolation (STI – Shallow Trench Isolation) oder Bereiche mit Feldoxid (FOX – Field Oxide) aufweisen können, werden über der zweiten Wanne 118 ausgebildet. Die Isolationsbereiche 130 und 132 können simultan über der ersten Wanne 120 mit der Ausbildung von Isolationsbereichen 126 ausgebildet werden, als Beispiel, nicht gezeigt. Kontakte und Gates werden für die Einrichtung 110a ausgebildet, wobei die Ausrichtung für die verschiedenen Lithographieprozesse verwendet wird, um die Kontakte und Gates in Ausrichtung auf die Isolationsbereiche 126 auszubilden. Ein Bodykontakt B wird ausgebildet, der einen elektrischen Kontakt zu der ersten Wanne 120 herstellt. Das Volumensubstrat 114 kann durch einen Rückseitenkontakt oder an anderer Stelle auf dem Chip, nicht gezeigt, geerdet werden. Alternativ kann das Volumensubstrat 114 z. B. durch Verdrahten in einer Metallisierungsschicht an den Bodykontakt B gekoppelt werden, als Beispiel, ebenfalls nicht gezeigt. Ein Sourcekontakt S wird hergestellt, der einen elektrischen Kontakt zu der ersten Wanne 120 herstellt. Der Sourcekontakt S fungiert als ein Sourcekontakt, anstatt ein Ohmscher Kontakt zu sein, wie ihn der Bodykontakt B aufweist, als Beispiel. Ein Drainkontakt D wird ausgebildet, der einen elektrischen Kontakt zu der zweiten Wanne 118 herstellt. Die erste Wanne 120 fungiert als eine Source und die zweite Wanne 118 fungiert als ein Drain der Einrichtung 110a, als Beispiel. Die Kontakte B, S und D können beispielsweise in einem einzelnen Herstellungsprozessschritt ausgebildet werden. Die zum Ausbilden der Kontakte B, S und D verwendeten Lithographieprozesse können bei einigen Ausführungsformen beispielsweise das Ausrichten auf die Isolationsbereiche 126 beinhalten. Die Kontakte 134 können auch an einer oberen Oberfläche des Werkstücks 112 ausgebildet werden, um einen elektrischen Kontakt zu dem Kanalbereich der Einrichtung 110a herzustellen, als Beispiel.
  • Ein nicht gezeigtes Gateoxid ist über dem Werkstück 112, über den Wannen 120 und 118 und dem Isolationsbereich 126 ausgebildet. Gates oder Gatekontakte G1 und G2 sind über dem Gateoxid ausgebildet. Die Gatekontakte weisen einen über der ersten Wanne 120 angeordneten ersten Gatekontakt G1 und einen über einem Abschnitt der ersten Wanne 120, dem Übergang 122a, einem Abschnitt der zweiten Wanne 118 und einem Abschnitt des Isolationsbereichs 126 angeordneten zweiten Gatekontakt G2 auf, wie gezeigt.
  • Während des Betriebs der Einrichtung 110a wird eine Spannung an den Drainkontakt D angelegt und Strom fließt von dem Drainkontakt D durch die zweite Wanne 118 zu der ersten Wanne 120. Ein Kanalbereich ist bei (d. h. unter) den Gates G1 und G2 ausgebildet. Die Einrichtung 110a kann von den beiden Gates G1 und G2 gesteuert werden, so dass es zu einer parallelen Leitung kommen kann, um eine hohe Spannung zwischen dem Sourcekontakt S und dem Drainkontakt D zu erzielen, als Beispiel.
  • Die zweite Wanne 118 weist eine linke Seite beim Übergang 122a und eine rechte Seite bei 124a in der in 2 gezeigten Ansicht auf. Die zweite Wanne 118 weist eine kritische Wannenimplantation der Einrichtung 110a auf, weil die Platzierung oder Position der zweiten Wanne 118 eine große Auswirkung auf das ordnungsgemäße Funktionieren der Einrichtung 110a hat, z. B. bei der Strommenge, die durch das Transistorbauelement 110a fließt. Insbesondere weist die Abmessung oder der Abstand d3 zwischen dem Übergang 122a und einem linken Rand des Isolationsbereichs 126 eine kritische Abmessung für das Funktionieren der Einrichtung 110a auf. Je größer die Abmessung d3 ist, um so besser ist die Leistung der Einrichtung 110a, und um so kleiner die Abmessung d3 ist, um so schlechter ist die Leistung der Einrichtung 110a, als Beispiel. Die zweite Wanne 118 besitzt eine Abmessung oder Breite d4 und eine Abmessung oder Länge d6, wie in 3 in einer Draufsicht gezeigt.
  • Wenn wieder unter Bezugnahme auf 2 der Implantierungsschritt für die zweite Wanne 118 und/oder der zum Ausbilden des Isolationsbereichs 126 verwendete Herstellungsschritt falsch ausgerichtet sind, dann kann es zu einer Fehlausrichtung kommen, die eine Abmessung d5 aufweist. Wenn die Abmessung d5 die Abmessung d3 zwischen dem Übergang 122a und dem Isolationsbereich 126 verkürzt oder verringert, dann sinkt die Einrichtungsleistung. Beispielsweise kann während des zum Ausbilden des Isolationsbereichs 126 verwendeten Lithographieprozesses das Isolationsbereich 126 zu nahe an dem Übergang 122a ausgebildet werden. Der zum Ausbilden der zweiten Wanne 118 verwendete Implantierungsprozess (der ebenfalls Lithographie beinhalten kann, weil Abschnitte des Werkstücks 112 maskiert werden können, während andere mit mindestens einem Dotierstoff implantiert werden) kann aber auch dazu führen, daß die zweite Wanne 118 zu weit auf der rechten Seite ausgebildet wird, so dass die ganze Abmessung oder Breite d4 der zweiten Wanne 118 durch das Ausmaß oder die Abmessung der Fehlausrichtung d5 nach rechts verschoben wird, wie in 2 im Umriss gezeigt, wobei der fehlausgerichtete Übergang 122b die linke Seite der zweiten Wanne 118 aufweist und 124b die rechte Seite der fehlausgerichteten zweiten Wanne 118 aufweist.
  • 3 zeigt eine Draufsicht auf die Einrichtung 110a von 2, in einem ersten Bereich 104 und einem zweiten Bereich 106 implementiert (bei Einrichtung 110b gezeigt), eines Arrays 102 einer Halbleitereinrichtung 100 gemäß einer Ausführungsform der vorliegenden Erfindung. Vias 136 und 138 liefern einen elektrischen Kontakt der Gates G1 und G2 zu anderen Schichten der Halbleitereinrichtung 100. Die erste Wanne 120 und die zweite Wanne 118 sind in Umrissen unter dem Bodykontakt B, dem Sourcekontakt S, dem Drainkontakt D und den Gates G1 und G2 angeordnet gezeigt.
  • Die Einrichtungen 110a und 110b weisen jeweils einen eine Länge aufweisenden Gatekontakt G2 auf, wobei der Gatekontakt G2 über einem Übergang 122a zwischen der ersten Wanne 120 und der zweiten Wanne 118 über im Wesentlichen der ganzen Länge des Gatekontakts G2 angeordnet ist. Die Länge des Gatekontakts G2 der Einrichtung 110a im ersten Bereich 104 verläuft in der ersten Richtung, und die Länge des Gatekontakts G2 der Einrichtung 110b im zweiten Bereich 106 verläuft in der zweiten Richtung.
  • Wenn die Einrichtungen 110a und 110b in dem Array 102 in einer einzigen Richtung orientiert wären, z. B. alle in der y-Richtung, dann würde eine Fehlausrichtung des Übergangs 122a oder des Isolationsbereichs 126 alle Einrichtungen 110a und 110b im Array 102 beeinflussen. Vorteilhafterweise jedoch werden gemäß Ausführungsformen der vorliegenden Erfindung einige Einrichtungen 110a von solchen Fehlausrichtungen beeinflusst, wobei andere Einrichtungen 110b von der Fehlausrichtung nicht beeinflußt werden, weil Einrichtungen 110a und 110b in dem ersten Bereich 104 bzw. im zweiten Bereich 106 verschieden orientiert sind.
  • 4 zeigt eine Draufsicht auf die in 3 gezeigte Halbleitereinrichtung 100, wobei der Einfluss der Fehlausrichtung auf die Einrichtungen 110a und 110b im Array 102 veranschaulicht wird. Es wird ein Beispiel gezeigt, bei dem der ganze Implantierungsschritt der zweiten Wanne 118 um ein Ausmaß d5 (wie in 2 im Umriss gezeigt) zu weit zu dem rechten Rand der Einrichtung 110a fehlausgerichtet wird, was den Abstand d3 zwischen dem Übergang 122a und dem Isolationsbereich 126 durch das Ausmaß d5 verkürzt. Somit wird die Leistung der Einrichtung 110a in dem ersten Bereich 104 herabgesetzt. Weil jedoch die Einrichtung 110b im zweiten Bereich 106 in einer anderen Richtung orientiert ist, z. B. in der x-Richtung, ist die zweite Wanne 118 der Einrichtung 110b entlang der Länge oder Abmessung d6 der Einrichtung 110b um ein Ausmaß d5 herüber verschoben, was die Leistung der Einrichtung 110b nicht beeinflusst. Die Toleranzeinstellung der Enden des Gates G2 und der Wannen 118 und 120 kann so ausgelegt sein, dass beispielsweise solche längenmäßigen Fehlausrichtungsverschiebungen berücksichtigt werden. Somit verursacht eine Fehlausrichtung eines Abschnitts von Einrichtungen 110a und 110b so wie des zum Ausbilden der zweiten Wanne 118 verwendeten Implantierungsschritts oder eines Lithographieschritts zum Ausbilden des Isolationsbereichs 126 eine reduzierte Leistung der Einrichtung 110a im ersten Bereich 104, verursacht aber keine reduzierte Leistung der Einrichtung 110b im zweiten Bereich 106 gemäß einer Ausführungsform der vorliegenden Erfindung. Somit wird die Gesamtleistung des Arrays 102 verbessert.
  • Man beachte, dass, wenn die Fehlausrichtung bewirkt, dass die zweite Wanne 118 nach links hinüber verschoben wird, die Abmessung d3 zwischen dem Übergang 122a und dem Isolationsbereich 126 der Einrichtung 110a im ersten Bereich 104 um ein Ausmaß d5 zunehmen würde. Oder wenn der Isolationsbereich 126 zu weit nach rechts positioniert ist, dann würde die Abmessung d3 auch die Einrichtung 110a im ersten Bereich 104 vergrößert werden. In diesen Fehlausrichtungssituationen würde die Leistung der Einrichtung 110a im ersten Bereich 104 des Arrays 102 zunehmen und die Leistung der Einrichtung 110b im zweiten Bereich 106 würde nicht beeinflusst werden. Bei solchen Fehlausrichtungssituationen führt das andere Orientieren der Einrichtungen 110a und 110b im ersten Bereich 104 und im zweiten Bereich 106 gemäß Ausführungsformen der vorliegenden Erfindung zu einer vorhersagbareren Leistung des Arrays 102 im Fall einer Fehlausrichtung wegen Implantierungs- oder Lithographieprozessen, weil nur einige der Einrichtungen 110a von der Fehlausrichtung beeinflusst werden.
  • 5 ist eine graphische Darstellung, die die projizierte Lebensdauer von Hohe-Spannung-Bauelementen oder Hohe-Spannung-Einrichtungen 110a auf der Basis von beschleunigten Tests für einen Bereich von Fehlausrichtungswerten veranschaulicht. Die grafische Darstellung wurde verwendet, um die Zeit t(secO) für idlin zu schätzen, um zu bestimmen, wann beispielsweise erwartet würde, dass eine Änderung von etwa 5% bei der Lebensdauererwartung einer Einrichtung 110a als Funktion von d3 bei Stressbedingungen auftreten würde, als Beispiel. Die grafische Darstellung veranschaulicht simulierte Ergebnisse für verschiedene Werte n0 bis n6 für die Abmessung d3 bei Spannungspegeln V1 bis V5 über eine Lebensdauer t(sec) für den Strom Idlin einer Einrichtung 110a. Bei der zum Anlegen der grafischen Darstellung verwendeten Simulation war die Abmessung n3 für d3 ein vorbestimmter Abstand in nm (bei 142 gezeigt), es wurden Inkremente von 50 nm +/– dem vorbestimmten Abstand für n2 und n4 verwendet, es wurden Inkremente von 100 nm für +/– des vorbestimmten Abstands für n1 und n5 verwendet, und Inkremente von 150 nm wurden +/– dem vorbestimmten Abstand für n0 und n6 verwendet, als Beispiel. Die Spannungspegel V1 bis V5 lagen in einem Bereich von etwa 5,8 Volt bis 7 Volt. Das Lebensdauerziel für die Einrichtung 110a ist bei 140 gezeigt, und die Lebensdauer der Einrichtung 110a, auf Arbeitsbedingungen extrapoliert, ist bei 144 gezeigt. Die graphische Darstellung veranschaulicht und quantifiziert die Hot-Carrier-Degradation für die Einrichtungen 110a und/oder 110b, wobei vorhergesagt wird, dass die Lebensdauer durch eine Fehlausrichtung von etwa 20 nm um etwa eine Größenordnung reduziert wird, als Beispiel.
  • Die 6 bis 10 zeigen Beispiele von Anordnungen von Einrichtungen 110a und 110b im ersten Bereich 104 und im zweiten Bereich 106 in Arrays 102 gemäß Ausführungsformen der vorliegenden Erfindung. Die Einrichtungen 110a und 110b können in vielen verschiedenen Konfigurationen innerhalb eines ersten Bereich 104 oder eines zweiten Bereichs 106 ausgebildet sein, und der erste Bereich 104 und der zweite Bereich 106 können in vielen verschiedenen Arten von Anordnungen innerhalb eines Arrays 102 kombiniert werden.
  • Bei einigen Ausführungsformen kann wenigstens ein erster ereich 104 und mindestens ein zweiter Bereich 106 zu einer Zelle ausgebildet werden, die aus verschieden orientierten ersten Hohe-Spannung-Bauelementen und zweiten Hohe-Spannung-Bauelementen bzw. ersten Hohe-Spannung-Einrichtungen und zweiten Hohe-Spannung-Einrichtungen besteht, wobei die Zelle in dem Array mehrmals wiederholt wird, wie in 6, 7 und 8 gezeigt. In 6 ist ein Abschnitt eines Arrays 102 gezeigt, wobei ein erster Bereich 104 in einer +y-Richtung orientierte Einrichtungen 110a aufweist und ein erster Bereich 104 in einer –y-Richtung orientierte Einrichtungen 110b aufweist. Analog weist ein zweiter Bereich 106 in einer +x-Richtung orientierte Einrichtungen 110b auf und ein zweiter Bereich 106 weist in einer –x-Richtung orientierte Einrichtungen 110b auf. Die Bereiche 104 und 106 können eine Zelle aufweist, die bei 0 Grad, 90 Grad, 180 Grad und 270 Grad orientierte Einrichtungen 110a und 110b aufweist, als Beispiel. Die Zelle kann in einem Array 102 mehrmals wiederholt sein. Wenn in einer Richtung, z. B. in der +y-Richtung, eine Fehlausrichtung auftritt, wird die Leistung der Einrichtungen in den zweiten Bereichen 106 mit in der +/–x-Richtung orientierten Einrichtungen beeinflusst. In der +x-Richtung orientierte Einrichtungen können positiv beeinflusst sein, wohingegen in der –x-Richtung orientierte Einrichtungen negativ beeinflusst sein können, oder umgekehrt, als Beispiel. In der +/–y-Richtung orientierte Einrichtungen in den ersten Bereichen 104 werden vorteilhafterweise durch die Fehlausrichtung in der +y-Richtung nicht beeinflusst.
  • 7 zeigt eine weitere Ausführungsform der vorliegenden Erfindung, wobei eine Zelle oder ein Abschnitt eines Arrays 102 mindestens einen ersten Bereich 104 mit zugleich in einer +/–y-Richtung orientierten Einrichtungen und mindestens einen zweiten Bereich 106 mit zugleich in einer +/–x-Richtung orientierten Einrichtungen aufweist. 8 zeigt noch eine weitere Ausführungsform der vorliegenden Erfindung, wobei die Zelle oder der Abschnitt des Arrays 102 mehrere Bereiche mit in der +/–y-Richtung und +/–x-Richtung orientierten Einrichtungen 110a und 110b aufweist. Wiederum können die Zellen oder Abschnitte des in 7 und 8 gezeigten Arrays 102 in einem Array 102 mehrmals wiederholt sein.
  • Bei anderen Ausführungsformen können mehrere erste Bereiche 104 und/oder zweite Bereiche 106 zu Zeilen, Spalten oder Blöcken ausgebildet sein, wie in 9 und 10 gezeigt. 9 zeigt ein Beispiel, bei dem einige Bereiche des Arrays 102 Blöcke aus in der y-Richtung orientierten ersten Bereichen 104 aufweisen und andere Bereiche des Arrays 102 Blöcke aus in der –y-Richtung orientierten ersten Bereichen 104 aufweisen. Einige Bereiche des Arrays 102 weisen Blöcke auf aus in der x-Richtung orientierten zweiten Bereichen 106, und andere Bereiche des Arrays 102 weisen Blöcke auf aus in der –x-Richtung orientierten zweiten Bereichen 106. 10 zeigt ein weiteres Beispiel, bei dem abwechselnde Zeilen aus ersten Bereichen 104 und zweiten Bereichen 106 in der +/–y-Richtung bzw. +/–x-Richtung orientierte Einrichtungen aufweisen.
  • Man beachte, dass die Arrays 102 und die Anordnungen der Einrichtungen 110a und 110b in den ersten Bereichen 104 und zweiten Bereichen 106, hier dargestellt, lediglich beispielhaft sind. Es können auch andere Anordnungen und Kombinationen ausgebildet werden, bei denen einige Einrichtungen 110b in dem Array 102 anders orientiert sind als andere Einrichtungen 110a.
  • 11 zeigt eine Querschnittsansicht einer Einrichtung 110a des Arrays von 1 gemäß einer weiteren Ausführungsform der vorliegenden Erfindung, wobei die Einrichtung 110a eine laterale p-Kanal-DMOS-Einrichtung aufweist. Gleiche Zahlen werden für die verschiedenen Elemente verwendet, wie sie zum Beschreiben der vorausgegangenen Figuren verwendet werden, und zur Vermeidung einer Wiederholung wird jede in 11 gezeigte Referenzzahl hier nicht wieder ausführlich beschrieben.
  • Bei dieser Ausführungsform weist die erste Wanne 120 eine P-Wanne auf, und die dritte Wanne 116 ist unter der ersten Wanne 120 angeordnet, wobei die dritte Wanne 116 eine N-Wanne oder ein N-Band aufweist. Die unter dem zweiten Gate G2 angeordnete zweite Wanne 118 weist eine N-Wanne auf. Die kritische Abmessung in dem p-Kanal-Bauelement 110a bzw. der p-Kanal-Einrichtung 110a weist wiederum die Abmessung d3 innerhalb der zweiten Wanne 118 auf, zwischen dem Übergang 122a und dem linken Rand des STI- oder Isolationsbereichs 126, als Beispiel, wie für das n-Kanal-Bauelement 110a bzw. die n-Kanal-Einrichtung 110a in 2 beschrieben. Eine Fehlausrichtung der Abmessung d5 verringert die Leistung der Einrichtung 110a.
  • 12 zeigt eine Draufsicht auf eine noch weitere Ausführungsform der Erfindung, wobei die Einrichtungen 210a und 210b des Arrays 202 gespiegelte laterale DMOS-Einrichtungen aufweisen, die parallel gekoppelt sind und sich einen gemeinsamen Drainkontakt D teilen. Gleiche Zahlen werden für die verschiedenen Elemente verwendet, die zum Beschreiben der 1 bis 11 verwendet wurden. Zur Vermeidung einer Wiederholung wird jede in 12 gezeigte Referenzzahl hier nicht wieder ausführlich beschrieben. Vielmehr werden ähnliche Materialien und Komponenten x02, x04, x06, x08 usw. bevorzugt für die verschiedenen gezeigten Materialien und Komponenten verwendet, wie sie für die 1 bis 11 beschrieben wurden, wobei in 1 bis 11 x = 1 und in 12 x = 2.
  • Die gespiegelten lateralen DMOS-Einrichtungen 210a im ersten Bereich 204 weisen zwei Hohe-Spannung-Transistoren 250a und 252a auf, die ein im Wesentlichen spiegelbildliches Bild um eine Mittelachse 254a in einem mittleren Bereich des Drainkontaktes D der Einrichtung 210a aufweisen. Gleicherweise weisen die gespiegelten lateralen DMOS-Einrichtungen 210b im zweiten Bereich 206 zwei Hohe-Spannung-Transistoren 250b und 252b auf, die ein im Wesentlichen spiegelförmiges Bild um eine Mittelachse 254b in einem mittleren Bereich des Drainkontaktes D der Einrichtung 210b aufweisen. Bei einem korrekt ausgerichteten Array 202 ist die Abmessung d3 für beide Hohe-Spannung-Transistoren (250a und 252a) und (250b und 252b) der gespiegelten lateralen DMOS-Einrichtungen 210a bzw. 210b im Wesentlichen die gleiche, wie in 12 gezeigt.
  • 13 zeigt eine Draufsicht auf die in 12 gezeigte Halbleitereinrichtung 200, wobei eine Fehlausrichtung eines Abschnitts der Halbleitereinrichtung 200, z. B. in der +x-Richtung, eine verringerte Einrichtungsleistung auf einer Seite (z. B. Transistor 250a) der gespiegelten lateralen DMOS-Einrichtung 210a verursacht und eine erhöhte Einrichtungsleistung auf der anderen Seite der Einrichtung 210a (z. B. Transistor 252a) im ersten Bereich 204 verursacht, doch weist die Fehlausrichtung keinen Effekt auf die gespiegelte laterale DMOS-Einrichtung 210b im zweiten Bereich 206 auf. Die Abmessung d3 ist um ein Ausmaß d5 zur Abmessung d7 für den Transistor 250a verringert, und Abmessung d3 ist um ein Ausmaß d5 für den Transistor 252a zur Abmessung d8 vergrößert, als Beispiel, wodurch die Leistung des Transistors 250a abnimmt und die Leistung des Transistors 252a zunimmt. Somit werden negative Effekte der Fehlausrichtung auf den Transistor 250a durch eine Verbesserung bei der Leistung des Transistors 252a kompensiert.
  • 14 zeigt eine ein Array 202 aufweisende Halbleitereinrichtung 200 mit mehreren y-orientierten gespiegelten lateralen Hohe-Spannung-DMOS-Einrichtungen 210a im ersten Bereich 204 und mehreren x-orientierten gespiegelten lateralen Hohe-Spannung-DMOS-Einrichtungen 210b im zweiten Bereich 206 gemäß einer Ausführungsform der vorliegenden Erfindung. Andere Anordnungen eines Arrays 202 mit im Wesentlichen senkrechten Richtungen zueinander orientierten Einrichtungen 210a und 210b können ebenfalls gemäß Ausführungsformen der vorliegenden Erfindung verwendet werden.
  • Bei einigen Ausführungsformen werden Arrays 102 und 202 von Hohe-Spannung-Bauelementen bzw. Hohe-Spannung-Einrichtungen 110a, 110b, 210a und 210b ausgebildet, wobei ein Verhalten der Hohe-Spannung-Bauelemente bzw. Hohe-Spannung-Einrichtungen 110a, 110b, 210a und 210b eine Funktion einer Ausrichtung mindestens eines zum Herstellen der Einrichtungen 110a, 110b, 210a und 210b verwendeten Prozessschrittes ist. Die Robustheit oder statistische Spreizung von Parametern der Einrichtungen 110a, 110b, 210a und 210b kann bei einigen Ausführungsformen von der x-y-Fehlausrichtung mindestens eines Prozessschrittes abhängen. Beispielsweise kann der mindestens eine Prozessschritt das Ausbilden einer Wannengrenze wie etwa des Übergangs 122a, in 2 unter einem Gate G2 gezeigt, aufweisen, wobei die Wannengrenze oder der Übergang 122a nicht selbst auf das Gate G2 justiert ist. Mit anderen Worten sind die Wannengrenze 122a und das Gate G2 möglicherweise nicht direkt aufeinander ausgerichtet; z. B. können die Wannengrenzen 122a durch Implantierungsprozesse und/oder Lithographieprozesse ausgebildet werden, die auf nicht gezeigte Ausrichtungsmarken auf einem Halbleiterwafer oder Werkstück 112 ausgerichtet sind, und die Gates G2 werden möglicherweise durch Ausrichten auf Isolationsbereiche 126 ausgebildet (z. B. dass sie möglicherweise durch Ausrichten auf die gleichen Ausrichtungsmarken auf dem Werkstück 112 ausgebildet werden), so dass die Wannengrenzen 122a und Gates G2 nicht selbst justiert oder direkt aufeinander ausgerichtet sind. Weil einige Einrichtungen 110a und 210a in dem Array 102 und 202 in einer zweiten Richtung y positioniert sind, die im Wesentlichen senkrecht zu der Position in einer ersten Richtung x von Einrichtungen 110b und 210b verläuft, werden vorteilhafterweise negative Effekte auf die Leistung des Arrays 102 und 202 reduziert, die möglicherweise aufgrund von Fehlausrichtungen der Gates G2 auf die Wannengrenzen 122a verursacht werden, was zu einer verbesserten Leistung des Gesamtarrays 102 und 202 führt. Beispielsweise die Einrichtungen 110a, 110b, 210a und 210b verschieden zu orientieren, kann zu einer verbesserten Spannungsrobustheit, reduzierter statistischer Spreizung einer Hot-Carrier-Degradation oder einer reduzierten statistischen Spreizung von Leistungsparametern des Gesamtarrays 102 und 202 führen. Die statistische Spreizung der Hot-Carrier-Degradation zu reduzieren, führt vorteilhafterweise zu einer längeren Lebensdauer der Arrays 102 und 202, als Beispiel. Die Leistungsparameter mit reduzierter statistischer Spreizung können Parameter aufweisen, die die Schaltungsleistung beispielsweise in Gleichstrom-(DC), Wechselstrom-(AC), Hochfrequenz-(HF) und Schaltanwendungen beeinflussen. Zu den Leistungsparametern mit reduzierter statistischer Spreizung können der elektrische Widerstand, der Strom, der Leckstrom, die Verstärkung, die Kapazität oder die Geschwindigkeit, als Beispiele, der Einrichtung 110a, 110b, 210a und 210b zählen, wenngleich möglicherweise auch andere Leistungsparameter verbessert werden.
  • Zu Ausführungsformen der vorliegenden Erfindung zählen Halbleitereinrichtungen 100 und 200, die die hierin beschriebenen neuartigen Arrays 102 und 202 mit in verschiedenen Richtungen orientierten Einrichtungen 110a, 110b, 210a und 210b enthalten. Zu Ausführungsformen der vorliegenden Erfindung zählen außerdem Verfahren zum Herstellen der hierin beschriebenen Halbleitereinrichtungen 100 und 200, als Beispiel. Wenngleich die in den Zeichnungen gezeigten Transistorbauelemente zwei oder mehr Gates aufweisen, können auch Ausführungsformen der vorliegenden Erfindung in Arrays aus ein Gate aufweisenden Transistoren implementiert werden, als Beispiel. Ausführungsformen der vorliegenden Erfindung können in Arrays aus vielen verschiedenen Arten von Transistoren implementiert werden, wie etwa beispielsweise DEMOS-Bauelemente (Drain Extended MOS).
  • Zu Vorteilen von Ausführungsformen der Erfindung zählen das Bereitstellen von neuartigen Anordnungen für das Array 102 und 202 für Hohe-Spannung-Bauelemente bzw. Hohe-Spannung-Einrichtungen 110a, 110b, 210a und 210b, die zu einer Reduktion bei der Hot-Carrier-Degradation des Arrays 102 und 202 führen. Eine reduzierte statistische Spreizung z. B. von Parametern wie etwa Hot-Carrier-Degradation und des „Ein"-Stroms Iein des Gesamtarrays 102 und 202 der Einrichtungen 110a, 110b, 210a und 210b wird ebenfalls erzielt. Die neuartigen Anordnungen des Arrays 102 und 202 weisen Kombinationen von Einrichtungen 110a, 110b, 210a und 210b auf, die um 90 Grad gedreht sind. Der typische Fehlausrichtungseffekt, der zu einer statistischen Spreizung führt, ist in der Regel von der x-y-Orientierung unabhängig, so dass eine Fehlausrichtung in x- und y-Richtung nicht korreliert ist. Indem die Einrichtungen 110a, 110b, 210a und 210b mit einem Winkel von 90 Grad plaziert werden, so dass alle vier senkrechten Winkel gemäß einigen Ausführungsformen der vorliegenden Erfindung adressiert werden, wird jedoch die Leistung über alle Einrichtungen 110a, 110b, 210a und 210b im Array 102 und 202 gemittelt, wodurch die statistische Spreizung der Einrichtung reduziert und die Hot-Carrier-Leistung verbessert wird. Für ein typisches Hohe-Spannung-Bauelement bzw. eine typische Hohe-Spannung-Einrichtung 110a, 110b, 210a und 210b kann eine Verbesserung bei der Hot-Carrier-Robustheit ein bestimmender Faktor sein beim Bestimmen von Ausfällen-in-Lebensdauer-Kriterien für einen Einrichtungsaufbau bei bestimmten Anwendungen, als Beispiel.
  • Ausführungsformen der vorliegenden Erfindung führen zur Reduzierung des Gesamteffekts der Wannenfehlausrichtung in Hochspannungsschaltungen und führen zum Reduzieren der Effekte hinsichtlich der Fehlausrichtung, wie etwa Hot-Carrier-Drift. Die neuartigen Arrays 102 und 202 beinhalten die parallele Nutzung von Hohe-Spannung-Bauelementen bzw. Hohe-Spannung-Einrichtungen 110a, 110b, 210a und 210b, die um 90 Grad und andere 90-Grad-Inkremente gedreht werden. Ein Vorzug dieser neuartigen Konfiguration des Arrays 102 und 202 besteht darin, dass der Hauptursprung der statistischen Spreizung durch Mittelung reduziert werden kann. Außerdem wird die Hot-Carrier-Robustheit verbessert, die ein kritischer Parameter für ein Hohe-Spannung-Bauelement bzw. eine Hohe-Spannung-Einrichtung 110a, 110b, 210a und 210b ist und die einer Flächenreduktion aufgrund einer reduzierten Einrichtungsleistungsdrift entspricht.
  • Bei Arrays 102, in denen die Hohe-Spannung-Bauelemente bzw. Hohe-Spannung-Einrichtungen 110a und 110b keine gemeinsam benutzten Drains aufweisen, z. B. eine einzelne Sourceelektrode aufweisen, wie in 2, 3 und 11 gezeigt, weisen Lithographie- und Implantierungsfehlausrichtungen, die bei dem Herstellungsprozess für den diffundierten Bereich der Hohe-Spannung-Bauelemente bzw. Hohe-Spannung-Einrichtungen unbeabsichtigt auftreten können, etwa 50% weniger Auswirkung auf die Leistung des Arrays auf. Wenn Einrichtungen 110a und 110b in solchen Arrays sowohl in einer +/–y-Richtung als auch einer +/–x-Richtung positioniert sind, können Fehlausrichtungen etwa 25% weniger Auswirkung auf die Leistung des Arrays 102 aufweisen, als Beispiel.
  • Bei Arrays, in denen die Hohe-Spannung-Bauelemente bzw. Hohe-Spannung-Einrichtungen 210a und 210b gemeinsam genutzte Drains aufweisen, z. B. zwei Sourceelektroden aufweisen, wie in 12 gezeigt, werden Lithographie- und Implantierungsfehlausrichtungen, die für den diffundierten Bereich der Hohe-Spannung-Bauelemente bzw. Hohe-Spannung-Einrichtungen 210a und 210b auftreten können, möglicherweise nur eine abträgliche Auswirkung von etwa 25% oder weniger auf die Leistung des Arrays 202 aufweisen, als Beispiel. Wenn beispielsweise die Hohe-Spannung-Bauelemente bzw. Hohe-Spannung-Einrichtungen 210a und 210b gespiegelte Hohe-Spannung-Bauelemente bzw. Hohe-Spannung-Einrichtungen aufweisen, kann ein Hohe-Spannung-Transistor aufgrund einer Fehlausrichtung eine verringerte Leistung aufweisen, die durch eine vergrößerte Leistung aufgrund der Fehlausrichtung teilweise kompensiert werden kann, was bei einigen Anwendungen zu einer Reduzierung der Leistung von etwa 15% oder weniger bei einem Gesamtarray 202 führen kann.
  • Somit führen Ausführungsformen der vorliegenden Erfindung zu einer verbesserten Leistung der Einrichtungen 110a, 110b, 210a und 210b und einer verlängerten Lebensdauer der Halbleitereinrichtungen 100 und 200. Ausführungsformen der vorliegenden Erfindung lassen sich in existierenden Herstellungsprozessflüssen leicht implementieren, wobei für die Implementierung der Erfindung wenige zusätzliche Verarbeitungsschritte erforderlich sind, als Beispiel.
  • Wenngleich Ausführungsformen der vorliegenden Erfindung und ihre Vorteile ausführlich beschrieben worden sind, versteht sich, dass hieran verschiedene Änderungen, Substitutionen und Abänderungen vorgenommen werden können, ohne von dem Gedanken und Schutzbereich der Erfindung, wie durch die beigefügten Ansprüche definiert, abzuweichen. Beispielsweise versteht der Fachmann ohne weiteres, dass viele der hierin beschriebenen Merkmale, Funktionen, Prozesse und Materialien variiert werden können und dennoch innerhalb des Schutzbereichs der vorliegenden Erfindung bleiben. Weiterhin soll der Schutzbereich der vorliegenden Erfindung nicht auf die bestimmten Ausführungsformen des Prozesses, der Maschine, der Herstellung, der Materiezusammensetzung, Mittel, Verfahren und Schritte, in der Spezifikation beschrieben, beschränkt sein. Wie der Durchschnittsfachmann anhand der Offenbarung der vorliegenden Erfindung ohne weiteres versteht, können gemäß der vorliegenden Erfindung Prozesse, Maschinen, Herstellung, Materiezusammensetzungen, Mittel, Verfahren oder Schritte, gegenwärtig existierend oder später zu entwickelnd, die im Wesentlichen die gleiche Funktion erfüllen oder im Wesentlichen das gleiche Ergebnis wie die hierin beschriebenen entsprechenden Ausführungsformen erzielen, genutzt werden. Dementsprechend sollen die beigefügten Ansprüche innerhalb ihres Schutzbereichs solche Prozesse, Maschinen, Herstellung, Materiezusammensetzungen, Mittel, Verfahren oder Schritte beinhalten.

Claims (25)

  1. Halbleitereinrichtung, aufweisend: ein Array, wobei das Array mindestens einen ersten Bereich und mindestens einen zweiten Bereich aufweist, wobei der mindestens eine erste Bereich mindestens eine in einer ersten Richtung orientierte erste Einrichtung aufweist, wobei der mindestens eine zweite Bereich mindestens eine in einer zweiten Richtung orientierte zweite Einrichtung aufweist, wobei die zweite Richtung von der ersten Richtung verschieden ist.
  2. Halbleitereinrichtung nach Anspruch 1, wobei die zweite Richtung im Wesentlichen senkrecht zu der ersten Richtung verläuft.
  3. Halbleitereinrichtung nach Anspruch 1 oder 2, wobei die mindestens eine erste Einrichtung in dem mindestens einen ersten Bereich und die mindestens eine zweite Einrichtung in dem mindestens einen zweiten Bereich parallel zusammengekoppelt sind.
  4. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, wobei die mindestens eine erste Einrichtung und die mindestens eine zweite Einrichtung einen eine Länge aufweisenden Gatekontakt aufweist, wobei der Gatekontakt über einem Übergang zwischen einer ersten Wanne und einer zweiten Wanne über im Wesentlichen der ganzen Länge des Gatekontakts angeordnet ist.
  5. Halbleitereinrichtung nach Anspruch 4, wobei die Länge des Gatekontakts der mindestens einen ersten Einrichtung in dem mindestens einen ersten Bereich in der ersten Richtung verläuft und wobei die Länge des Gatekontakts der mindestens einen zweiten Einrichtung in dem mindestens einen zweiten Bereich in der zweiten Richtung verläuft.
  6. Halbleitereinrichtung nach einem der Ansprüche 1 bis 5, wobei die mindestens eine erste Einrichtung und die mindestens eine zweite Einrichtung Hohe-Spannung-Feldeffekttransistoren (FETs) mit einem Gate aufweisen, wobei das Gate eine Durchbruchsspannung aufweist, wobei die Hohe-Spannung-FETs dafür ausgelegt sind, bei einer Spannung über der Durchbruchsspannung des Gates zu arbeiten.
  7. Halbleitereinrichtung, aufweisend: ein Werkstück, wobei das Werkstück eine x-Richtung in einer Draufsicht auf das Werkstücks aufweist, wobei das Werkstück weiterhin eine y-Richtung aufweist, wobei die y-Richtung im wesentlichen senkrecht zu der x-Richtung in der Draufsicht auf das Werkstück verläuft; und ein auf dem Werkstück ausgebildetes Array, wobei das Array mehrere Hohe-Spannung-Einrichtungen enthält, wobei das Array mindestens einen ersten Bereich und mindestens einen zweiten Bereich aufweist, wobei mindestens eine der mehreren Hohe-Spannung-Einrichtungen in der y-Richtung in dem mindestens einen Bereich orientiert ist und wobei mindestens eine der mehreren Hohe-Spannung-Einrichtungen in der x-Richtung in dem mindestens einen zweiten Bereich orientiert ist.
  8. Halbleitereinrichtung nach Anspruch 7, wobei jede der mehreren Hohe-Spannung-Einrichtungen mindestens einen Sourcekontakt, mindestens einen Gatekontakt und mindestens einen Drainkontakt aufweist, wobei der mindestens eine Sourcekontakt über und bei einer innerhalb des Werkstücks angeordneten ersten Wanne angeordnet ist, wobei die erste Wanne einen ersten Typ aufweist, wobei der mindestens eine Drainkontakt über und bei einer innerhalb des Werkstücks bei der ersten Wanne angeordneten zweiten Wanne angeordnet ist, wobei die zweite Wanne einen zweiten Typ aufweist, wobei ein Übergang zwischen der ersten Wanne und der zweiten Wanne angeordnet ist und wobei jede der mehreren Hohe-Spannung-Einrichtungen ferner einen innerhalb der zweiten Wanne zwischen dem mindestens einen Drainkontakt und dem mindestens einen Gatekontakt angeordneten Isolationsbereich aufweist.
  9. Halbleitereinrichtung nach Anspruch 8, wobei das Werkstück den zweiten Typ aufweist und wobei jede der mehreren Hohe-Spannung-Einrichtungen ferner eine unter der zweiten Wanne angeordnete dritte Wanne aufweist, wobei die dritte Wanne den ersten Typ aufweist; oder wobei das Werkstück den ersten Typ aufweist und wobei jede der mehreren Hohe-Spannung-Einrichtungen ferner eine unter der ersten Wanne angeordnete dritte Wanne aufweist, wobei die dritte Wanne den zweiten Typ aufweist.
  10. Halbleitereinrichtung nach Anspruch 9, wobei jede der mehreren Hohe-Spannung-Einrichtungen einen ersten Gatekontakt nahe der Sourceelektrode aufweist, wobei der erste Gatekontakt über einem Abschnitt der ersten Wanne angeordnet ist, und wobei jede der mehreren Hohe-Spannung-Einrichtungen einen zwischen dem ersten Gatekontakt und dem mindestens einem Drainkontakt angeordneten zweiten Gatekontakt aufweist, wobei der zweite Gatekontakt über einem Abschnitt der ersten Wanne, dem Übergang, einem Abschnitt der zweiten Wanne und einem Abschnitt des Isolationsbereichs angeordnet ist.
  11. Halbleitereinrichtung nach Anspruch 10, wobei jede der mehreren Hohe-Spannung-Einrichtungen einen einzelnen Drainkontakt und zwei parallel zusammengekoppelte Hohe-Spannung-Transistoren aufweist, wobei jede der mehreren Hohe-Spannung-Einrichtungen zwei erste Gatekontakte, zwei zweite Gatekontakte und zwei Sourcekontakte aufweist, und wobei die beiden Hohe-Spannung-Transistoren den einzelnen Drainkontakt gemeinsam nutzen.
  12. Verfahren zum Herstellen einer Halbleitereinrichtung, wobei das Verfahren folgendes aufweist: Bereitstellen eines Werkstücks und Ausbilden eines Arrays auf dem Werkstück, wobei das Array mindestens einen ersten Bereich und mindestens einen zweiten Bereich aufweist, wobei der mindestens eine erste Bereich mindestens eine in einer ersten Richtung orientiertes erste Einrichtung aufweist, wobei der mindestens eine zweite Bereich mindestens eine in einer zweiten Richtung orientierte zweite Einrichtung aufweist, wobei die zweite Richtung von der ersten Richtung verschieden ist.
  13. Verfahren nach Anspruch 12, wobei das Ausbilden des Arrays das Bereitstellen eines Werkstücks aufweist, wobei das Werkstück eine x-Richtung und eine y-Richtung in einer Draufsicht auf das Werkstück aufweist, wobei die y-Richtung im Wesentlichen senkrecht zu der x-Richtung verläuft, und wobei das Ausbilden des Arrays das Ausbilden der mindestens einen in der +y-Richtung und/oder –y-Richtung in dem mindestens einen ersten Bereich orientierten ersten Einrichtung und das Ausbilden der mindestens einen in der +x-Richtung und/oder der –x-Richtung in dem mindestens einen zweiten Bereich orientierten zweiten Einrichtung aufweist.
  14. Verfahren nach Anspruch 12 oder 13, wobei das Ausbilden des Arrays das Ausbilden der mindestens einen ersten Einrichtung und das Ausbilden der mindestens einen zweiten Einrichtung aufweisend mehrere Hohe-Spannung-Einrichtungen aufweist, wobei jede der mehreren Hohe-Spannung-Einrichtungen mindestens einen Sourcekontakt, einen Drainkontakt, mindestens einen ersten Gatekontakt und mindestens einen zwischen dem mindestens einen Sourcekontakt und dem Drainkontakt angeordneten zweiten Gatekontakt aufweist, wobei der mindestens eine Sourcekontakt über und bei einer innerhalb des Werkstücks angeordneten ersten Wanne angeordnet ist, wobei die erste Wanne einen ersten Typ aufweist, wobei der Drainkontakt über und bei einer innerhalb des Werkstücks angeordneten zweiten Wanne angeordnet ist, wobei die zweite Wanne einen zweiten Typ aufweist, wobei ein Übergang zwischen der ersten Wanne und der zweiten Wanne angeordnet ist, wobei jede der mehreren Hohe-Spannung-Einrichtungen ferner einen zwischen dem Drainkontakt und dem mindestens einen zweiten Gatekontakt angeordneten Isolationsbereich aufweist, wobei der mindestens eine erste Gatekontakt über einem Abschnitt der ersten Wanne angeordnet ist und wobei der mindestens eine zweite Gatekontakt zwischen dem ersten Gatekontakt und dem Drainkontakt angeordnet ist, wobei der mindestens eine zweite Gatekontakt über einem Abschnitt der ersten Wanne, dem Übergang, einem Abschnitt der zweiten Wanne und einem Abschnitt des Isolationsbereichs angeordnet ist.
  15. Verfahren nach Anspruch 14, wobei, wenn eine Fehlausrichtung beim Ausbilden der zweiten Wanne oder des Isolationsbereichs eintritt, ein Abstand zwischen dem Übergang und dem Isolationsbereich innerhalb der zweiten Wanne in der mindestens einen ersten Einrichtung in dem mindestens einen ersten Bereich verändert wird, aber nicht in der mindestens einen zweiten Einrichtung in dem mindestens einen zweiten Bereich.
  16. Verfahren nach Anspruch 15, wobei das Ausbilden des Arrays das Ausbilden der mindestens einen ersten Einrichtung und das Ausbilden der mindestens einen zweiten Einrichtung aufweist, wobei jede der mehreren Hohe-Spannung-Einrichtungen einen ersten Hohe-Spannung- Transistor und einen zweiten Hohe-Spannung-Transistor aufweist, wobei der erste Hohe-Spannung-Transistor und der zweite Hohe-Spannung-Transistor parallel zusammengekoppelt sind und sich den Drainkontakt teilen, und wobei jede der mehreren Hohe-Spannung-Einrichtungen zwei erste Gatekontakte, zwei zweite Gatekontakte und zwei Sourcekontakte aufweist.
  17. Verfahren nach Anspruch 16, wobei, wenn eine Fehlausrichtung beim Ausbilden der zweiten Wanne oder des Isolationsbereichs eintritt, ein Abstand zwischen dem Übergang und dem Isolationsbereich innerhalb der zweiten Wanne in der mindestens einen ersten Einrichtung in dem mindestens einen ersten Bereich verändert wird, aber nicht in der mindestens einen zweiten Einrichtung in dem mindestens einen zweiten Bereich, wobei der veränderte Abstand zwischen dem Übergang und dem Isolationsbereich innerhalb der zweiten Wanne die Leistung des ersten Hohe-Spannung-Transistors der mindestens einen ersten Einrichtung in dem mindestens einen ersten Bereich herabsetzt und wobei der veränderte Abstand zwischen dem Isolationsbereich innerhalb der zweiten Wanne die Leistung des zweiten Hohe-Spannung-Transistors der mindestens einen ersten Einrichtung in dem mindestens einen ersten Bereich verbessert.
  18. Verfahren zum Herstellen einer Halbleitereinrichtung, wobei das Verfahren folgendes aufweist: Bereitstellen eines Werkstücks und Ausbilden von mehreren Hohe-Spannung-Einrichtungen auf dem Werkstück, wobei das Ausbilden der mehreren Hohe-Spannung-Einrichtungen das Ausbilden von mehreren Isolationsbereichen in dem Werkstück, das Implantieren mehrerer erster Wannen in dem Werkstück, das Implantieren mehrerer zweiter Wannen in dem Werkstück, das Ausbilden eines Übergangs zwischen jeder benachbarten ersten Wanne und zweiten Wanne, das Ausbilden eines Drainkontakts über jeder der mehreren zweiten Wannen, das Ausbilden eines Sourcekontakts über jeder der mehreren ersten Wannen, das Ausbilden eines ersten Gates über jeder der mehreren ersten Wannen und das Ausbilden eines zweiten Gates über mindestens dem Übergang aufweist und wobei das Ausbilden der mehreren Hohe-Spannung-Einrichtungen das Ausbilden der in einem Array angeordneten mehreren Hohe-Spannung-Einrichtungen aufweist, wobei das Array mindestens einen ersten Bereich und mindestens einen zweiten Bereich aufweist, wobei der mindestens eine erste Bereich mindestens eine in einer ersten Richtung orientierte erste Hohe-Spannung-Einrichtung aufweist, wobei der mindestens eine zweite Bereich mindestens eine in einer zweiten Richtung orientierte zweite Hohe-Spannung-Einrichtung aufweist, wobei die zweite Richtung im Wesentlichen senkrecht zu der ersten Richtung verläuft.
  19. Verfahren nach Anspruch 18, wobei das Ausbilden der mehreren Hohe-Spannung-Einrichtungen das Ausbilden der mindestens einen ersten Hohe-Spannung-Einrichtung aufweisend eine erste Art von Transistor und das Ausbilden der mindestens einen zweiten Hohe-Spannung-Einrichtung aufweisend eine zweite Art von Transistor aufweist, wobei die zweite Art von Transistor die gleiche ist wie die erste Art von Transistor.
  20. Verfahren nach Anspruch 18 oder 19, wobei das Ausbilden der mehreren Hohe-Spannung-Einrichtungen das Ausbilden von n-Kanal-LDMOS-Einrichtungen, p-Kanal-LDMOS-Einrichtungen oder von DEMOS-Bauelementen aufweist.
  21. Verfahren nach einem der Ansprüche 18 bis 20, wobei das Ausbilden der mehreren Hohe-Spannung-Einrichtungen das Ausbilden eines Arrays von Hohe-Spannung-Einrichtungen für eine Leistungsanwendung, eine Leistungssteueranwendung, eine Mobiltelefonanwendung oder eine Schaltanwendung aufweist.
  22. Verfahren nach einem der Ansprüche 18 bis 21, wobei das Ausbilden der mehreren Hohe-Spannung-Einrichtungen das Ausbilden eines Arrays aufweist, wobei der mindestens eine erste Bereich und der mindestens eine zweite Bereich eine aus verschieden orientierten ersten und zweiten Hohe-Spannung-Einrichtungen bestehende Zelle aufweist, und wobei die Zelle mehrmals in dem Array wiederholt wird.
  23. Verfahren nach einem der Ansprüche 18 bis 22, wobei das Ausbilden der mehreren Hohe-Spannung-Einrichtungen das Ausbilden eines Arrays aufweist, wobei der mindestens eine erste Bereich eine Zeile, eine Spalte oder einen Block von mehreren ersten Bereichen aufweist, und wobei der mindestens eine zweite Bereich eine Zeile, eine Spalte oder einen Block von mehreren zweiten Bereichen aufweist.
  24. Verfahren nach einem der Ansprüche 18 bis 23, wobei das Ausbilden der mehreren Hohe-Spannung-Einrichtungen das Ausbilden von mehreren Hohe-Spannung-Einrichtungen aufweist, wobei ein Verhalten der Hohe-Spannung-Einrichtungen eine Funktion einer Ausrichtung mindestens eines Prozessschrittes ist.
  25. Verfahren nach Anspruch 24, wobei der mindestens eine Prozessschritt das Ausbilden einer Wannengrenze unter einem Gate aufweist und wobei das Ausbilden der mehreren Hohe-Spannung-Einrichtungen, wobei die zweite Richtung im Wesentlichen senkrecht zu der ersten Richtung verläuft, zu einer verbesserten Spannungsrobustheit, einer reduzierten statistischen Spreizung einer Hot-Carrier-Degradation oder einer reduzierten statistischen Spreizung mindestens eines Leistungsparameters der Hohe-Spannung-Einrichtungen führt.
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