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Die
Erfindung betrifft Halbleiter-Bauelement-Chips, insbesondere einen
Chip mit einer elektrisch isolierenden Rückseite, sowie ein Verfahren
zur Herstellung eines derartigen. Chips.
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Zur
Herstellung von Halbleiter-Bauelementen (z.B. entsprechenden, integrierten
(analogen bzw. digitalen) Rechenschaltkreisen, Halbleiter-Speicherbauelementen
wie z.B. Funktionsspeicher-Bauelementen (PLAs, PALs, etc.) und Tabellenspeicher-Bauelementen
(z.B. ROMs oder RAMs, insbesondere SRAMs und DRAMs)) werden sog.
Wafer (d.h. dünne,
aus einkristallinem Silizium bestehende Scheiben) verwendet.
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Die
Wafer werden entsprechend bearbeitet (z.B. einer Vielzahl von Beschichtungs-,
Belichtungs-, Ätz-, Diffusions-,
und Implantations-Prozess-Schritten, etc. unterzogen), und daraufhin
z.B. zersägt
(oder z.B. geritzt, und gebrochen), so dass dann die einzelnen Bauelemente
zur Verfügung
stehen.
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Nach
dem Zersägen
des Wafers werden die – dann
einzeln zur Verfügung
stehenden – Bauelemente zur
Kontaktierung auf einem Grundkörper
angeordnet. Der Grundkörper
kann z.B. ein sogenannter Leadframe eines Chipgehäuses sein,
sowie z.B. ein beliebiges Substrat, z.B. zur Durchführung von
Testreihen an dem Halbleiter-Bauelement-Chip.
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Bei
der Verwendung eines Leadframes oder eines elektrisch leitfähigen Substrats
ist es in bestimmten Applikationen, bspw. wenn ein Logikchip neben
einem Leistungshalbleiterchip mit vertikalem Stromfluss auf derselben
Chipinsel befestigt ist, zwingend erforderlich, den Halbleiter-Bauelement-Chip
von dem elektrisch leitfähigen
Grundkörper
elektrisch zu isolieren. Üblicherweise
wird diese notwendige elektrische Isolationsschicht bereitgestellt,
indem ein elektrisch isolierender Klebstoff zum Befestigen des Halbleiter-Bauelement-Chips
verwendet wird.
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Diese
Vorgehensweise weist jedoch eine Reihe von Nachteilen auf:
Bei
der Wahl des Klebstoffes ist man stark eingeschränkt, da dieser als notwendige
Bedingung elektrisch isolierende Eigenschaften haben muss. Somit
müssen
bei der Wahl eines geeigneten Klebstoffes Kompromisse zwischen den
Hafteigenschaften und der Isolationsfestigkeit des Klebstoffes eingegangen
werden. Dies führt einerseits
zu einer eingeschränkten
Zuverlässigkeit
des verwendeten Klebstoffes als Befestigungsmittel und andererseits
zu eingeschränkter
Isolationsfestigkeit des Klebstoffes – Isolationsfestigkeiten von
einigen hundert Volt können
hiermit praktisch nicht erreicht werden. Des Weiteren muss mit einem
Absinken der Isolationsfestigkeit des Klebstoffes unter Einfluss
von Feuchtigkeit und Temperaturveränderungen gerechnet werden.
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Weiterhin
kann es, insbesondere bei Leistungshalbleiterchips, wünschenswert
sein, Verlustwärme
des Chips effektiv abzuführen,
was durch eine Verwendung eines thermisch gut leitfähigen Klebstoffes
unterstützt werden
kann. Da jedoch gerade thermisch gut leitfähige Klebstoffe in der Regel
auch elektrisch gut leitfähig sind,
kann dieser Weg zur Erleichterung der Wärmeabfuhr i.A. nicht gewählt werden,
da, wie oben schon erwähnt,
Klebstoffes mit elektrisch isolierenden Eigenschaften zu verwenden
sind.
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Ein
weiterer Nachteil dieser Vorgehensweise ist eine hohe erforderliche
Präzision
beim Aufbringen des Halbleiter-Chips auf den Grundkörper. Um
Kurzschlüsse
zu vermeiden, muss eine Mindestschichtdicke für den Klebstoff eingehalten
werden und zudem ein Verkippen des Chips beim Aufbringen auf den
Grundkörper
verhindert werden. Daher wird eine aufwändige Prozessführung und
-kontrolle beim Aufbringen des Chips erforderlich.
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Die
Erfindung hat daher zur Aufgabe, einen Halbleiter-Bauelement-Chip mit
hoher elektrischer Durchschlagfestigkeit, sowie ein Verfahren zur
Herstellung von einem derartigen Halbleiter-Bauelement-Chip zur Verfügung zu
stellen.
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Sie
erreicht dieses und weitere Ziele durch die Gegenstände der
Ansprüche
1 und 13.
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Vorteilhafte
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
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Gemäß einem
Aspekt der Erfindung wird ein Halbleiter-Bauelement-Chip zur Verfügung gestellt,
welcher an seiner Rückseite
eine Isolationsschicht aufweist, welche dafür ausgebildet ist, um den Halbleiter-Bauelement-Chip
von einem Grundkörper,
auf welchem der Halbleiter-Bauelement-Chip anzuordnen ist, elektrisch zu
isolieren.
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Zweckmäßigerweise
ist der Grundkörper,
auf welchem der Halbleiter-Bauelement-Chip anzuordnen ist, ein Substrat
oder Leadframe.
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Vorteilhafterweise
enthält
die Isolationsschicht Kohlenstoff und/oder Sauerstoff bzw. ist die
Isolationsschicht eine amorphe Kohlenstoff-Wasserstoff-Silizium-Sauerstoff-Schicht.
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Vorteilhaft
weist die Isolationsschicht eine Dicke im Bereich von 100 nm bis
50 μm auf,
besonders bevorzugt ist eine Dicke im Bereich von 500 nm bis 5 μm.
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Zweckmäßigerweise
wird die Isolationsschicht durch ein chemisches Gasabscheidungsverfahren, bspw.
ein PECVD-Verfahren, auf die Rückseite
des Halbleiter-Bauelement-Chips aufgebracht.
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Vorteilhaft
wird für
das CVD- oder PECVD-Verfahren Hexamethyldisilazan oder Hexamethyldisilazanoxid
als ein erstes Gas und Sauerstoff als ein zweites Gas verwendet.
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Bei
einer vorteilhaften Ausgestaltung der Erfindung ist zwischen der
Rückseite
des Halbleiter-Bauelement-Chips und der Isolationsschicht mindestens
eine weitere Schicht angeordnet, wobei die mindestens eine weitere
Schicht ein Metall oder eine Metalllegierung umfasst.
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Vorteilhafterweise
enthält
eine der mindestens einen weiteren Schicht Nickel bzw. weist die
mindestens eine weitere Schicht eine Aluminium- und/oder Titan-
und/oder Nickel-Schicht
und/oder mindestens eine zusätzliche
Schicht auf.
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Zweckmäßigerweise
wird der Halbleiter-Bauelement-Chip mittels einer Klebstoffschicht
auf dem Grundkörper
befestigt.
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Gemäß einem
weiteren Aspekt der Erfindung wird ein Verfahren zum Bearbeiten
eines Halbleiter-Wafers zur Verfügung
gestellt, mittels welchem der aus einem Halbleiter-Wafer zu fertigende
Halbleiter-Bauelement-Chip von einem Grundkörper, auf welchem der Halbleiter-Bauelement-Chip
anzuordnen ist, elektrisch isoliert wird, indem auf die Rückseite
des Halbleiter-Wafers eine Isolationsschicht aufgetragen wird.
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Zweckmäßigerweise
ist der Grundkörper,
auf welchem der Halbleiter-Bauelement-Chip anzuordnen ist, ein Substrat
oder Leadframe.
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Vorteilhafterweise
enthält
die Isolationsschicht Kohlenstoff und/oder Sauerstoff bzw. ist die
Isolationsschicht eine amorphe Kohlenstoff-Wasserstoff-Silizium-Sauerstoff-Schicht.
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Vorteilhaft
weist die Isolationsschicht eine Dicke im Bereich von 100 nm bis
50 μm auf,
besonders bevorzugt ist eine Dicke im Bereich von 500 nm bis 5 μm.
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Zweckmäßigerweise
wird die Isolationsschicht durch ein chemisches Gasabscheidungsverfahren, bspw.
ein PECVD-Verfahren, auf die Rückseite
des Halbleiter-Bauelement-Chips aufgebracht.
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Vorteilhaft
wird für
das CVD- oder PECVD-Verfahren Hexamethyldisilazan oder Hexamethyldisilazanoxid
als ein erstes Gas und Sauerstoff als ein zweites Gas verwendet.
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Bei
einer vorteilhaften Ausgestaltung der Erfindung wird vor dem Auftragen
der Isolationsschicht auf die Rückseite
des Halbleiter-Bauelement-Chips mindestens eine zusätzliche
Schicht auf die Rückseite
des Halbleiter-Bauelement-Chips aufgetragen, wobei die mindestens
eine zusätzliche
Schicht ein Metall oder eine Metalllegierung umfasst.
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Vorteilhafterweise
enthält
eine der mindestens einen zusätzlichen
Schicht Nickel bzw. weist die mindestens eine zusätzliche
Schicht eine Aluminium- und/oder Titan- und/oder Nickel-Schicht
und/oder mindestens eine weitere Schicht auf.
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Gemäß einem
weiteren Aspekt der Erfindung wird ein Verfahren zum Bearbeiten
eines Halbleiter-Chips zur Verfügung
gestellt, mittels welchem der Halbleiter-Chip von einem Grundkörper, auf
welchem der Halbleiter-Chip anzuordnen ist, elektrisch isoliert
wird, indem auf die Rückseite
des Halbleiter-Chips eine Isolationsschicht, vorzugsweise eine Koh lenstoff-Wasserstoff-Silizium-Sauerstoff-Schicht,
aufgetragen wird.
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Zweckmäßigerweise
wird der Halbleiter-Chip mittels einer Klebstoffschicht auf dem
Grundkörper
befestigt.
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Im
folgenden wird die Erfindung anhand mehrer Ausführungsbeispiele und den beigefügten Zeichnungen
näher erläutert.
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Es
zeigen:
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1 eine
schematische Darstellung eines auf einem Leadframe angeordneten
Halbleiter-Bauelement-Chips;
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2 eine
schematische Darstellung eines Silizium-Wafers, aus welchem durch Zerteilen
eine Vielzahl von Chips herstellbar ist, welche gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung ausgebildet sind;
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3 eine
schematische Darstellung eines Silizium-Wafers, aus welchem durch Zerteilen
eine Vielzahl von Chips herstellbar ist, welche gemäß einem
alternativen Ausführungsbeispiel
der vorliegenden Erfindung ausgebildet sind;
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4 eine
schematische Darstellung einer Vielzahl von Silizium-Chips, welche
gemäß einem
weiteren alternativen Ausführungsbeispiel
der vorliegenden Erfindung ausgebildet sind, und einer Sägefolie.
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1 zeigt
eine schematische Darstellung eines auf einem Pin-Basis-Körper bzw.
einem Leadframe 2 angeordneten Halbleiter-Bauelement-Chips 1.
Die Kontakte bzw. Pads 3a, 3b, 3c, 3d, 3e, 3f, 3g, 3h des Halbleiter-Bauelement-Chips 1 sind
mittels entsprechender Bonddrähte 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h mit
entsprechenden Anschluss-Stiften bzw. Pins 4a, 4b, 4c, 4d, 4e, 4f, 4g, 4h des
Leadframes 2 verbunden. Nicht gezeigt ist das eigentliche
Chipgehäuse,
in welchem der Halbleiter-Bauelement-Chip 1 eingekapselt
wird. Das Anordnen des Halbleiter-Bauelement-Chips 1 in
einem Chipgehäuse
ist erforderlich, einerseits, um den Halbleiter-Bauelement-Chip 1 vor Einwirkungen
von außen,
wie bspw. Feuchtigkeit oder Verschmutzung, zu schützen, und
andererseits, um ein einfaches Kontaktieren des Halbleiter-Bauelement-Chips 1 zu
ermöglichen.
Für das
Anordnen des Halbleiter-Bauelement-Chips 1 in dem Chipgehäuse ist
ein zuverlässiges
Fixieren des Halbleiter-Bauelement-Chips 1 auf dem Leadframe 2 notwendig.
Hierbei ist darauf zu achten, dass der Halbleiter-Bauelement-Chip 1 elektrisch
isoliert von dem Leadframe 2 angeordnet ist. Um diese Anforderungen
zu erfüllen,
wird bisher ein elektrisch isolierender Klebstoff zum Fixieren des
Halbleiter-Bauelement-Chips 1 auf dem Leadframe 2 verwendet.
Der verwendete Klebstoff erfüllt
bei dieser Verfahrensweise gleichzeitig zwei Funktionen:
- – Erstens
ein Herstellen einer festen Verbindung zwischen dem Halbleiter-Bauelement-Chip 1 und
dem Leadframe 2 und
- – zweitens
ein Bereitstellen einer elektrisch isolierenden Schicht zwischen
dem Halbleiter-Bauelement-Chip 1 und dem Leadframe 2.
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Dies
hat in diesem Fall zur Folge, dass beide Funktionen nicht optimal
erfüllt
werden. Da man bei der Wahl des Klebstoffes auf elektrisch isolierende
Klebstoffe eingeschränkt
ist, muss unter Umständen
ein Klebstoff mit schlechteren Hafteigenschaften als bei nicht oder
weniger stark elektrisch isolierenden Klebstoffen verwendet werden.
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Insbesondere
ist jedoch die Isolationsfestigkeit des Klebstoffes eingeschränkt und
hängt zudem
von Umgebungsparametern, wie z.B. Feuchtigkeit und Temperatur, ab.
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Des
Weiteren erfordert diese Vorgehensweise eine genaue Prozessführung und
-kontrolle beim Aufbringen des Halbleiter-Bauelement-Chips 1 auf den
Leadframe 2, da für
den Klebstoff eine Mindestschichtdicke eingehalten werden muss und
der Halbleiter-Bauelement-Chip 1 beim Aufbringen auf den
Leadframe 2 nicht verkippt werden darf, um Kurzschlüsse zwischen
dem Leadframe 2 und dem Halbleiter-Bauelement-Chip 1 zu
vermeiden.
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Die
vorliegende Erfindung umgeht die oben beschriebene Problematik,
indem sie die beiden obengenannten Anforderungen getrennt erfüllt, d.h.
der Klebstoff stellt eine feste Verbindung zwischen dem Halbleiter-Bauelement-Chip 1 und
dem Leadframe 2 her, während
die erforderliche elektrische Isolierung zwischen der Rückseite
des Halbleiter-Bauelement-Chips 1 und
dem Leadframe 2 durch eine zusätzliche, auf die Rückseite
des Halbleiter-Bauelement-Chips 1 aufgetragene Isolationsschicht
bereitgestellt wird. Durch die erfindungsgemäße Isolationsschicht wird bspw.
auch eine Verwendung von mit Metallpartikeln gefüllten Klebstoffen ermöglicht,
welche aufgrund ihrer guten thermischen Leitfähigkeit für Halbleiter-Bauelement-Chips
mit hoher Verlustleistung vorteilhaft sind, da ein Abführen der
von dem Chip erzeugten Wärme
erleichtert wird.
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2 zeigt
eine schematische Darstellung eines Silizium-Wafers 6, aus welchem durch
Zerteilen eine Vielzahl von Chips herstellbar ist, welche gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung ausgebildet sind. In diesem Ausführungsbeispiel
wird direkt auf die Rückseite
des Silizium-Wafers 6 eine amorphe Kohlenstoff-Wasserstoff-Silizium-Sauerstoff-Schicht
(a-C:H:Si:O) 7 aufgebracht. Diese a-C:H:Si:O-Schicht 7 wird durch
ein chemisches Gasabscheidungsverfahren, vorzugsweise durch ein
PECVD-Verfahren (Plasma Enhanced Chemical Vapour Deposition = Plasma unterstützte chemische
Gasabscheidung), auf das Silizium der Wafer-Rückseite in einer Schichtdicke
von 100 nm bis 5 μm,
bspw. ca. 3 μm,
aufgebracht.
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Vorteilhafterweise
wird die a-C:H:Si:O-Schicht 7 in einer CVD- oder PECVD-Anlage
durch Zufuhr von Hexamethyldisilazan (HMDS) bzw. Hexamethyldisilazanoxid
(HMDSO)(Gas 1) und Sauerstoff (Gas 2) auf die Wafer-Rückseite 6 abgeschieden.
Die Leistung des Hochfrequenzgenerators der CVD- oder PECVD-Anlage beträgt dabei
bspw. zwischen 200 W und 400 W (bzw. zwischen 200 V und 400 V bei
Spannungsregelung).
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Das
abgeschiedene a-C:H:Si:O, auch Sicon genannt, gehört zu der
Gruppe von Modifikationen diamantähnlichen Kohlenstoffs (DLC
= diamond-like carbon).
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Vorteilhaft
weist die a-C:H:Si:O-Schicht 7 45-60at% Kohlenstoff, 15-20at% Wasserstoff,
15-20at% Silizium und 10-15at% Sauerstoff auf.
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Für die erfindungsgemäße Verwendung
als Isolationschicht ist a-C:H:Si:O aufgrund seines hohen elektrischen
Widerstands von 106 bis 1012 Ωcm sehr
gut geeignet, seine sehr hohe elektrische Isolationsfestigkeit bedingt
Durchschlagsspannungen von bis 200 V/μm.
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Ferner
erweist sich der lineare thermische Ausdehnungskoeffizient von 2-3
ppm/K als besonders vorteilhaft, da dieser sehr nahe an dem thermischen
Ausdehnungskoeffizienten von Silizium, ca. 2,5 ppm/K, liegt und
somit bei Temperaturänderungen
keinen thermomechanischen Stress zwischen dem Silizium des Halbleiter-Bauelement-Chips
und der Isolationsschicht entstehen lässt.
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Amorphes
C:H:Si:O weist, wie diamantähnliche
Kohlenstoffmodifikationen im Allgemeinen, eine große Härte und
Kratzfes tigkeit auf. Daher kann die a-C:H:Si:O-Beschichtung auch
eingesetzt werden, um die Chiprückseite
bei mechanischer Beanspruchung zu schützen. Bei einer Beschichtung
mit a-C:H:Si:O vor
dem Zerteilen, bspw. Sägen,
des Wafers 6, wie in den Ausführungsbeispielen gemäß 2 und 3,
kann beim Sägeprozess
das Abbrechen von Silizium an den Kanten (sog. Chipping) vermindert
werden.
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A-C:H:Si:O
ist ferner chemisch inert und zeichnet sich durch eine hohe Temperaturstabilität von bis
zu 500°C
aus. Beide Eigenschaften sind für
eine evtl. weitere Bearbeitung des beschichteten Chips oder Wafers sehr
vorteilhaft.
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Des
Weiteren kann die a-C:H:Si:O-Beschichtung auch als ESD-Schutzschicht (electrostatic
discharge = elektrostatische Entladung) dienen, um elektrische Aufladungen
während
der Prozessierung zu verhindern.
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Diamantähnliche
Kohlenstoffmodifikationen werden aufgrund der obengenannten Eigenschaften
in vielen Bereichen bereits industriell zur Beschichtung von Werkstoffen
eingesetzt, a-C:H:Si:O
bspw. als Kratzschutz oder transparenter UV-Schutz. Somit liegen
für den
CVD-Prozess allgemein ausreichend Erfahrungswerte vor, um eine verlässliche
Prozessführung
zu gewährleisten.
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Zweckmäßigerweise
erfolgt die Beschichtung der Chiprückseite mit a-C:H:Si:O als
letzter Schritt bei der Prozessierung des Silizium-Wafers 6,
wobei die fertige Chipoberfläche
an der Chipvorderseite zum Schutz vorübergehend abgedeckt wird. Hierdurch
entfällt
die Gefahr ungewollter Auswirkungen der Beschichtung der Chiprückseite
auf nachfolgende Prozessierungsschritte der Chipoberfläche an der
Chipvorderseite. In jedem Fall ist eine geeignete Reihenfolge der
Prozessierungsschritte für
den Wafer grundsätzlich
von der Oberseite des jeweiligen Wafers abhängig. Ist diese mit einem Polymer, z.B.
Polymid beschichtet, welches bei Temperaturen von typischerweise
bis zu über
400°C ausgehärtet wird,
ist es wiederum vorteilhaft die Beschichtung mit a-C:H:Si:O als
letzten Schritt vorzunehmen, da einerseits die a-C:H:Si:O-Schicht bei den Aushärtungstemperaturen
des Polymids beschädigt
werden könnte
und andererseits die Prozesstemperaturen bei der CVD- oder PECVD-Beschichtung
im Allgemeinen nur bis zu 200°C
betragen, eine Beeinträchtigung
der fertig ausgehärteten
Polymid-Beschichtung der Chipoberseite somit nicht zu erwarten ist.
Bei anderen Oberflächen
kann jedoch auch eine andere Reihenfolge der Prozessierungsschritte
vorteilhaft sein.
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3 zeigt
eine schematische Darstellung eines Silizium-Wafers 6, aus welchem durch
Zerteilen eine Vielzahl von Chips herstellbar ist, welche gemäß einem
alternativen Ausführungsbeispiel
der vorliegenden Erfindung ausgebildet sind. Wie zu sehen ist, sind
auf dem Silizium-Wafer 6 eine oder mehrere Metallschichten 8,
bspw. Nickel auf Titan auf Aluminium, angeordnet, auf welchen wiederum
die Isolationsschicht 7 angeordnet ist. Es werden somit
eine oder mehrere Metallschichten auf die Rückseite des Werfers 6 aufgebracht,
bevor die Isolationsschicht 7 (a-C:H:Si:O) aufgetragen
wird.
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Diese
Vorgehensweise ist bspw. bei bereits metallisierten Waferrückseiten
zweckmäßig. In
diesem Fall ist durch die weiteren Metallschichten zusätzlich zu
der bereits vorhandenen Metallisierung eine evtl. Verbesserung der
Haftung der aufgetragenen Isolationsschicht 7 auf der Oberfläche der
Waferrückseite
zu erzielen. So konnte zum Beispiel eine gute Haftung der beschriebenen
a-C:H:Si:O-Schicht auf einer Nickelschicht nachgewiesen werden.
Bei einer mit Aluminium metallisierten Waferückseite erwiesen sich eine
Titan- und Nickelschicht (in dieser Reihenfolge) als zusätzlich Metallschichten
zu der Aluminiummetallisierung als besonders vorteilhaft.
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Zweckmäßigerweise
werden diese (zusätzlichen)
Metallschichten bspw. durch Sputtern oder physikalische Gasabscheidung
(PVD = Physical Vapour Deposition) auf die Waferrückseite
aufgetragen.
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4 zeigt
eine schematische Darstellung eines bereits zersägten Silizium-Wafers 9 bestehend
aus einer Vielzahl von Silizium-Chips, welche gemäß einem
weiteren alternativen Ausführungsbeispiel
der vorliegenden Erfindung ausgebildet sind. In diesem Ausführungsbeispiel
wird auf den sich noch auf der Sägefolie 11 befindenden,
bereits zersägten
Silizium-Wafer 9 die Isolationsschicht 10 – somit
erst nach dem Sägeprozess – aufgetragen.
Durch diese Vorgehensweise werden auch die seitlichen Chipkanten
beschichtet und der Chip wird somit noch besser gegenüber einem
Durchschlagen einer elektrischen Spannung geschützt.
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Sowohl
bei dem in 2, als auch bei den in 3 und 4 gezeigten
Ausführungsbeispielen
wird, wie bereits oben angedeutet, in einem separaten Schritt – nach dem
Zersägen/Zerbrechen
des Wafers 6, 9 – auf die Isolationsschicht 7, 10 ein
entsprechender Klebstoff bzw. eine separate Klebstoff-Schicht aufgetragen und
mit dessen bzw. deren Hilfe der Halbleiter-Bauelement-Chip 1 auf
dem Leadframe 2 befestigt.
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Da
a-C:H:Si:O Schichten im Allgemeinen gering adhäsiv sind, kann es, um eine
gute Haftung des verwendeten Klebstoffs sicherzustellen, erforderlich
werden, die Oberfläche
dieser Schichten nachzubearbeiten, z.B. mittels einer Behandlung
mit organischen Molekülen,
wie Organosilanen, oder durch Laserstrukturierung.
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Die
weiter unten angefügten
Tabellen 1 und 2 beziehen sich auf eine Testreihe, welche an mehreren Chargen
(Batches 1-5) von a-C:H:Si:O-Beschichtungen durchgeführt worden
ist, die auf verschiedene Metalle (Kupfer, Nickel, Zinn und Silber)
aufgetragen wurden.
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Hierbei
führt Tabelle
1 die für
die jeweiligen Chargen gewählten
Beschichtungsparameter auf, insbesondere:
- – Massendurchfluss
oder Gaslast der für
das CVD- oder PECVD-Verfahren verwendeten Gase HMDSO (2. Spalte)
und Sau- erstoff
(3. Spalte) in sccm, wobei sccm für „Standardkubikzentimeter pro
Minute" steht und ein „Standardkubikzentimeter" ein Volumen von
1 cm3 bei Standardbedingungen, d.h. 1013,25
mbar und 273,15 K (Normzustand), bezeichnet;
- – Art
der Regelung des Hochfrequenzgenerators der CVD- oder PECVD-Anlage (5. Spalte), d.h.
Regeln der Leistung des Hochfrequenzgenerators oder der an den Hochfrequenzgenerator
angelegten Bias-Spannung und den zugehörigen gewählten Wert in Watt [W] bzw.
Volt [V] (4. Spalte).
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Tabelle
2 gibt für
die jeweiligen, unter Verwendung der in Tabelle 1 aufgeführten Parameter
erzeugten Chargen von a-C:H:Si:O-Schichten die Schichtdicke in μm (2. Spalte),
die ermittelte durchschnittliche, maximale und minimale Durchschlagsfestigkeit
in kV (3. Spalte), die Haftfestigkeit bezüglich der als Substrat verwendeten
Metalle (Kupfer, Nickel, Zinn und Silber) (4. Spalte), die Universalhärte in Newton
pro mm2 [N/mm2] (5.
Spalte) und das Elastizitätsmodul
in Gigapascal [GPa] (6. Spalte) an.
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Wie
zu sehen ist, können
die Gaslasten bzw. das Verhältnis
der Gaslasten von HMDSO und Sauerstoff und damit die Zusammensetzung
der abgeschiedenen Schicht über
einen breiten Bereich variiert werden, ohne dass die gewünschten
Schichteigenschaften signifikant beeinflusst werden. Dies gilt ebenso für die Art der
Regelung des CVD- oder PECVD-Prozesses (Leistung bzw. Bias-Spannung).
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Die
durchschnittliche Durchschlagfestigkeit beträgt – gemittelt über alle
Chargen – ca.
0,7 kV bei einer mittleren Schichtdicke von ca. 3 μm.
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Das
Elastizitätsmodul
liegt bei allen Chargen in einem Bereich zwischen 70 GPa und 110
GPa.
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Die
Haftfestigkeit der a-C:H:Si:O-Beschichtungen auf Nickel und Zinn
ist gut, auf Kupfer und Silber jedoch vergleichsweise schlecht.
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Die
bei den jeweiligen Chargen auftretenden minimalen Durchschlagsfestigkeiten
von im Mittel 0,4 kV sind ggf. auf mögliche Einschlüsse in der
Schicht zurückzuführen. Diese
Einschlüsse
könnten
weiter reduziert werden, indem statt einer waagrechten Anordnung
des Substrates in der CVD- oder PECVD-Anlage, wie bei der vorliegenden Versuchsreihe
vorgenommen, das Substrat vertikal angeordnet wird. Tabelle 1
Batch | HMDSO
[sccm] | Sauerstoff
[sccm] | Leistung/Spannung | Regelung |
1 | 10 | 10 | 200W | Leistung |
2 | 5 | 40 | 200W | Leistung |
3 | 10 | 20 | 200W | Leistung |
4 | 10 | 20 | 400V | BIAS-Spannung |
5 | 5 | 10 | 400V | BIAS-Spannung |
Tabelle 2
Batch | Schicht -dicke [μm] | Durchschlagsfestigkeit
[kV] | Haftfestigkeit | Universalhärte N/mm2 | Elastizitätsmodul GPa |
∅ | Max. | Min. | Cu | Ni | Sn | Ag |
1 | 2,99 | 0,82 | 1,00 | 0,45 | – | | + | – | 4670 ± 650 | 95,3 ± 13,9 |
2 | 2,61 | 0,82 | 1,00 | 0,53 | + | + | + | – | 3790 ± 133 | 75,9 ± 2,9 |
3 | 2,95 | 0,66 | 0,99 | 0,37 | – | + | + | – | 3910 ± 321 | 78,5 ± 7,6 |
4 | 2,96 | 0,71 | 0,98 | 0,37 | – | + | + | – | 4040 ± 241 | 81,2 ± 5,2 |
5 | 2,76 | 0,69 | 0,90 | 0,45 | – | + | + | – | 4030 ± 178 | 80,8 ± 3,3 |
-
- 1
- Halbleiter-Bauelement-Chip
- 2
- Leadframe
- 3a
- Pad
- 3b
- Pad
- 3c
- Pad
- 3d
- Pad
- 3e
- Pad
- 3f
- Pad
- 3g
- Pad
- 3h
- Pad
- 4a
- Pin
- 4b
- Pin
- 4c
- Pin
- 4d
- Pin
- 4e
- Pin
- 4f
- Pin
- 4g
- Pin
- 4h
- Pin
- 5a
- Bonddraht
- 5b
- Bonddraht
- 5c
- Bonddraht
- 5d
- Bonddraht
- 5e
- Bonddraht
- 5f
- Bonddraht
- 5g
- Bonddraht
- 5h
- Bonddraht
- 6
- Silizium-Wafer
- 7
- Isolationsschicht
- 8
- eine
oder mehrere Metallschichten
- 9
- Silizium-Wafer
(bereits zersägt)
- 10
- Isolationsschicht
(auf Chiprückseite
und Chipkanten)
- 11
- Sägefolie