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Die
vorliegende Erfindung betrifft ein Halbleiter-Speicherelement und
ein Daten-Schreib- und -Leseverfahren dafür.
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Ein
pseudostatischer Speicher mit wahlfreiem Zugriff (Pseudo-Static-Random-Access-Memory, PSRAM)
ist ein Halbleiter-Speicherelement, das den Betrieb eines statischen
Speichers mit wahlfreiem Zugriff (Static-Random-Access-Memory, SRAM) unter Verwendung
eines Speicherzellenfelds implementiert, das aus dynamischen Speicherzellen
mit wahlfreiem Zugriff (Dynamic-Random-Access-Memory, DRAM) und
einer externen SRAM-Schnittstelle gebildet ist.
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Kürzlich wurde
der PSRAM, der einen Asynchronbetriebsmodus als seinen grundlegenden
Betriebsmodus verwendet, weiterentwickelt, sodass er nun einen Synchronbetriebsmodus
aufweist. In dem Synchronbetriebsmodus werden Steuersignale und Daten,
wie Adressen, Befehle usw., synchron zu einem Taktsignal ein- oder
ausgegeben. In dem Asynchronbetriebsmodus werden Steuersignale und
Daten, wie Adressen, Befehle usw., nicht synchron zu einem Taktsignal
ausgegeben.
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1 ist ein Zeitablaufdiagramm
zum Erläutern
einer späten
Schreibfunktion und einer Bypass-Lesefunktion in dem Asynchronbetriebsmodus des
PSRAM.
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Der
Ausdruck späte
Schreibfunktion beinhaltet, dass bei Empfang eines Schreibbefehls
in Abhängigkeit
von einem Schreib-Freigabesignal mit dem Schreibbefehl eine Adresse
und Daten in Registern gespeichert werden, während der Schreibbefehl aktiviert
ist, und anschließend
in eine entsprechende Speicherzelle geschrieben werden, wenn ein
nachfolgender Schreibbefehl empfangen wird. Dies unterscheidet sich
von einer normalen Schreibfunktion, bei der eine empfangene Adresse
und Daten direkt in eine entsprechende Speicherzelle geschrieben
werden, während
ein Schreibbefehl aktiviert ist.
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Der
Ausdruck Bypass-Lesefunktion beinhaltet, dass bei Empfang eines
Lesebefehls in Abhängigkeit
von einem Schreib-Freigabesignal Daten aus einem Datenregister anstatt
aus einer Speicherzelle gelesen werden, wenn eine mit dem Lesebefehl
empfangene Adresse einer in einem Adressregister gespeicherten Adresse
entspricht.
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Bezug
nehmend auf 1 werden
eine Adresse „A" und Daten „0" mit einem Schreibbefehl WC1
in Abhängigkeit
von einem Schreib-Freigabesignal/WE empfangen. Der Schreibbefehl
WC1 wird bei einer fallenden Flanke des Schreib-Freigabesignals/WE
empfangen. Zusätzlich
werden eine Adresse „X" in einem Adressregister
und Daten „1" in einem Datenregister
gespeichert.
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In
einem späten
Schreibbetriebsmodus werden während
einer ersten Schreibperiode (z.B. 1 WRITE PERIOD) die in dem Datenregister
gespeicherten Daten „1" anstelle der in
Abhängigkeit
von einem ersten Signal S1 empfangenen Adresse „A" und Daten „0" in eine Speicherzelle geschrieben,
die der Adresse „X" entspricht.
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Anschließend wird
mit einem Lesebefehl RC1 in Abhängigkeit
von dem Schreib-Freigabesignal/WE während einer ersten Leseperiode
(z.B. 1 READ PERIOD) eine Adresse „B" empfangen. Der Lesebefehl RC1 wird
bei einer steigenden Flanke des Schreib-Freigabesignals/WE empfangen.
In diesem Fall wird dann, wenn in einer der Adresse „B" entsprechenden Speicherzelle
gespeicherte Daten gleich „0" sind, der Datenwert „0" ausgelesen.
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Die
mit dem Schreibbefehl WC1 empfangene Adresse „A" und die empfangenen Daten „0" werden dann jeweils
in einem Adressregister bzw. einem Datenregister gespeichert, was
nach Maßgabe
eines zweiten Signals S2 geschieht. Hierbei ist das zweite Signal
S2 in Abhängigkeit
von dem Lesebefehl RC1 aktiviert und wird dazu verwendet zu steuern,
dass Daten und eine Adresse jeweils in einem Datenregister bzw.
einem Adressregister gespeichert werden.
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Anschließend werden
eine Adresse „C" und Daten „1" zusammen mit einem
Schreibbefehl in Abhängigkeit
von dem Schreib-Freigabesignal/WE während einer zweiten Schreibperiode
(z.B. 2 WRITE PERIOD) empfangen. In der zweiten Schreibperiode werden
die in dem Datenregister gespeicherten Daten „1" in Abhängigkeit von dem ersten Signal
S1 in eine Speicherzelle geschrieben, die der in dem Adressregister
gespeicherten Adresse „A" entspricht.
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Dann
wird mit einem Lesebefehl RC2 in Abhängigkeit von dem Schreib-Freigabesignal/WE während einer
zweiten Leseperiode (z.B. 2 READ PERIOD) die Adresse „C" empfangen. Zu diesem Zeitpunkt
werden die Adresse „C" und die Daten „1", die mit dem Schreibbefehl
WC2 empfangen wurden, jeweils nach Maßgabe des zweiten Signals S2
in das Adressregister bzw. das Datenregister gespeichert.
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Während der
zweiten Leseperiode wird die Bypass-Lesefunktion durchgeführt, da
die mit dem Lesebefehl RC2 empfangene Adresse „C" der in dem Adressregister gespeicherten
Adresse „C" entspricht. Mit
anderen Worten, anstelle der in der Speicherzelle gespeicherten
Daten werden die in dem Datenregister gespeicherten Daten „1" ausgegeben.
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Wenn
jedoch der Synchronbetriebsmodus in einen Asynchronbetriebsmodus
umgeschaltet und eine Leseoperation durchgeführt wird, nachdem eine Daten-Schreiboperation
bei einer Adresse „A" in dem Synchronbetriebsmodus
durchgeführt
wurde, werden dann, wenn eine mit einem Lesebefehl empfangene Leseadresse
gleich „A" ist, aufgrund der
Bypass-Lesefunktion in einem Datenregister gespeicherte Daten anstelle
von in einer entsprechenden Speicherzelle gespeicherten Daten ausgegeben.
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In
diesem Fall werden fehlerhafte Daten ausgegeben, wenn Daten, die
in dem Synchronbetriebsmodus in der der Adresse „A" entsprechenden Speicherzelle gespeichert
wurden, verschieden von den im Asynchronbetriebsmodus in dem Datenregister gespeicherten
Daten sind. Mit anderen Worten, wenn die Daten-Leseoperation in
dem Asynchronbetriebsmodus bei der Adresse „A" durchgeführt wird, nachdem die Daten-Schreiboperation
bei der Adresse „A" in dem Synchronbetriebsmodus
durchgeführt
wurde, können
unerwartete Daten ausgegeben werden, wodurch ein Fehler erzeugt
wird.
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Der
Erfindung liegt das technische Problem zugrunde, ein Halbleiter-Speicherelement und
ein Daten-Schreib- und -Leseverfahren zur Durchführung durch ein Halbleiter-Speicherelement
anzugeben, die in der Lage sind, das Entstehen derartiger Fehler
zu vermeiden.
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Die
Erfindung löst
das Problem durch Schaffen eines Halbleiter-Speicherelements mit
den Merkmalen des Anspruchs 1 und eines Daten-Schreib- und -Leseverfahrens
mit den Merkmalen des Anspruchs 15, das durch ein Halbleiter-Speicherelement
durchgeführt
wird.
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Vorteilhafte
Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche, deren
Wortlaut hiermit durch Bezugnahme zum Gegenstand der Beschreibung
gemacht wird, um unnötige
Textwiederholungen zu vermeiden.
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Vorteilhafte
Ausgestaltungen der Erfindung, wie nachfolgend detailliert beschrieben,
sowie die zum Erleichtern des Verständnisses der Erfindung erörterten
Ausgestaltungen des Standes der Technik sind in den Zeichnungen
dargestellt. Es zeigt:
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1 ein
Zeitablaufdiagramm zum Erläutern einer
späten
Schreibfunktion und einer Bypass-Lesefunktion in einem Asynchronbetriebsmodus
eines PSRAM,
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2 ein
Blockdiagramm eines Halbleiter-Speicherelements gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfindung, und
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3 ein
Flussdiagramm zur Darstellung eines Daten-Schreib- und -Leseverfahrens gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfindung.
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2 ist
ein Blockdiagramm eines Halbleiter-Speicherelements 200 gemäß einer
Ausgestaltung der vorliegenden Erfindung.
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Bezug
nehmend auf 2 weist das Halbleiter-Speicherelement 200 einen
Schreibdaten-Controller 210, einen Adress-Controller 240 und
einen Lesedaten-Controller 270 auf, die mit einer Speicherzelle 205 aus
beispielsweise einer Mehrzahl von Speicherzellen gekoppelt sind.
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Der
Schreibdaten-Controller 210 schreibt zusammen mit einer
Adresse ADD empfangene Daten DATA in die Speicherzelle 205,
die der Adresse ADD entspricht, und speichert gleichzeitig die Daten
DATA in ein Datenregister 223. Der Adress-Controller 240 decodiert
und speichert die Adresse ADD in einem Adressregister 255.
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Der
Lesedaten-Controller 270 gibt Daten aus einer der Speicherzellen 205 aus,
die einer mit einem Daten-Lesebefehl empfangenen Adresse entspricht, wenn
die empfangene Adresse sich von der in dem Adressregister 255 gespeicherten
Adresse ADD unterscheidet. Wenn die empfangene Adresse der in dem
Adressregister 255 gespeicherten Adresse ADD entspricht,
gibt der Lesedaten-Controller 270 Daten aus dem Datenregister 223 aus.
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3 ist
ein Flussdiagramm zur Darstellung eines Daten-Schreib- und -Leseverfahrens,
das durch das Halbleiter-Speicherelement 200 in 2 durchgeführt wird.
Nachfolgend wird das durch das Halbleiter-Speicherelement 200 durchgeführte Daten-Schreib-
und -Leseverfahren detailliert unter Bezugnahme auf 2 und 3 beschrieben.
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Wie
in 3 gezeigt ist, wird zunächst bestimmt, ob das Halbleiter-Speicherelement
in einem Synchronbetriebsmodus oder in einem Asynchronbetriebsmodus
betrieben wird (310).
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Es
sei darauf hingewiesen, dass das Halbleiter-Speicherelement 200 einen
Synchronbetriebsmodus besitzen kann, in dem das Halbleiter-Speicherelement 200 synchron
zu einem Taktsignal arbeitet, sowie einen Asynchronbetriebsmodus,
in dem das Halbleiter-Speicherelement 200 nicht synchron
zu einem Taktsignal arbeitet. Das Halbleiter-Speicherelement 200 kann
ein PSRAM sein.
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In
dem Synchronbetriebsmodus wird die empfangene Adresse ADD in das
Adressregister 255 geschrieben, und die mit der Adresse
ADD empfangenen Daten DATA werden gleichzeitig in die Speicherzelle 255,
welche der Adresse ADD entspricht, und in das Datenregister 223 geschrieben
(320).
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Der
Schreibdaten-Controller 210 schreibt die mit der Adresse
ADD empfangenen Daten DATA in die der Adresse ADD entsprechende
Speicherzelle 205 und speichert zeitgleich die Daten DATA
in das Datenregister 223.
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Im
Detail, wie in 2 dargestellt, weist der Schreibdaten-Controller 210 einen
Synchronbetrieb-Schreibschaltkreis 215 und einen Asynchronbetrieb-Schreibschaltkreis 220 auf.
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Der
Synchronbetrieb-Schreibschaltkreis 215 empfängt die
Daten DATA in Abhängigkeit
von einem Synchronbetriebsmodus-Signal SYNC und schreibt die Daten
DATA in Abhängigkeit
von einem ersten Steuersignal CTRL1 in die zugehörige Speicherzelle 205.
Das erste Steuersignal CTRL1 ist nach Maßgabe eines (nicht gezeigten)
Schreib-Freigabesignals in dem Synchronbetriebsmodus aktiviert.
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Der
Synchronbetrieb-Schreibschaltkreis 215 beinhaltet einen
ersten Schalter SW1 und einen zweiten Schalter SW2. Der erste Schalter
SW1 empfängt
die Daten DATA in Abhängigkeit
von dem Synchronbetriebsmodus-Signal
SYNC. In der vorliegenden Ausgestaltung ist das Synchronbetriebsmodus-Signal
SYNC auf einem hohen Pegel in dem Synchronbetriebsmodus aktiviert.
Jedoch kann das Synchronbetriebsmodus-Signal SYNC beispielsweise
bei einem niedrigen Pegel in dem Synchronbetriebsmodus aktiviert
werden.
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Wenn
das Synchronbetriebsmodus-Signal SYNC auf einem hohen Pegel aktiviert
ist, gibt der erste Schalter SW1 die Daten DATA aus. In 2 ist der
erste Schalter SW1 als ein NAND-Element dargestellt, jedoch ist
der erste Schalter SW1 nicht hierauf beschränkt.
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Der
zweite Schalter SW2 leitet die von dem ersten Schalter empfangenen
Daten DATA an die zugehörige
Speicherzelle 205 weiter oder blockiert die über den
ersten Schalter SW1 von der zugehörigen Speicherzelle 205 empfangene
Daten DATA nach Maßgabe
des ersten Steuersignals CTRL1. Da das erste Steuersignal CTRL1
in dem Synchronbetriebsmodus aktiviert ist, ist der zweite Schalter
SW2 in dem Synchronbetriebsmodus ebenfalls aktiviert. Somit gibt
der zweite Schalter SW2 die Daten DATA aus. Der zweite Schalter
SW2 kann als jede Art von Einrichtung ausgebildet sein, die in der
Lage ist, ein Eingangssignal nach Maßgabe eines vorbestimmten Steuersignals
auszugeben oder zu blockieren.
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Der
Synchronbetriebs-Schreibschaltkreis 215 beinhaltet weiterhin
einen ersten Schreibschaltkreis 217 zum Schreiben der von
dem zweiten Schalter SW2 ausgegebenen Daten DATA in die entsprechende
Speicherzelle 205. Bei dem ersten Schreibschaltkreis 217 kann
es sich um jede Art von Schreibschaltkreis handeln, der zum Empfangen
der Daten DATA und zum Schreiben der Daten in der entsprechenden
Speicherzelle 205 verwendet wird.
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Der
Schreibdaten-Controller 210 beinhaltet weiterhin eine Auswahleinrichtung 230 zum
selektiven Ausgeben der Daten DATA, die entweder von dem Synchronbetrieb-Schreibschaltkreis 215 oder dem
Asynchronbetrieb-Schreibschaltkreis 220 empfangen
wurden, an die entsprechende Speicherzelle 205 in Abhängigkeit
von dem Synchronbetriebsmodus-Signal SYNC und dem Asynchronbetriebsmodus-Signal
ASYNC.
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Die
Auswahleinrichtung 230 weist ein erstes NAND-Element N1
zum Ausgeben der Daten DATA in Abhängigkeit von dem Synchronbetriebsmodus-Signal SYNC, ein
zweites NAND-Element N2 zum Ausgeben der Daten DATA in Abhängigkeit
von dem Asynchronbetriebsmodus-Signal ASYNC und ein drittes NAND-Element
N3 zum Durchführen
einer NAND-Operation an den Ausgangssignalen des ersten NAND-Elements
N1 und des zweiten NAND-Elements N2 auf.
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Da
das Synchronbetriebsmodus-Signal SYNC in dem Synchronbetriebsmodus
auf dem hohen Pegel aktiviert ist, werden die von dem ersten Schreibschaltkreis 217 ausgegebenen
Daten DATA über
das erste NAND-Element N1 an die Speicherzelle 205 gelegt.
Darüber
hinaus arbeitet das zweite NAND-Element N2 nicht, da das Asynchronbetriebsmodus-Signal
ASYNC auf einem niedrigen Pegel deaktiviert ist.
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Der
Betrieb des Synchronbetrieb-Schreibschaltkreises 215 im
Synchronbetriebsmodus entspricht einer herkömmlichen Schreiboperation.
Jedoch arbeitet in dem Halbleiter-Speicherelement 200 auch
der Asynchronbetrieb-Schreibschaltkreis 220 in dem
Synchronbetriebsmodus.
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Beispielsweise
empfängt
der Asynchronbetrieb-Schreibschaltkreis 220 die Daten DATA
in Abhängigkeit
von dem Asynchronbetriebsmodus-Signal ASYNC oder dem Synchronbetriebsmodus-Signal SYNC
und speichert die Daten in dem Datenregister 223 nach Maßgabe des
ersten Steuersignals CTRL1 oder eines zweiten Steuersignals CTRL2.
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Des
Weiteren schreibt der Asynchronbetrieb-Schreibschaltkreis 220 die
in dem Datenregister 223 gespeicherten Daten in die zugehörige Speicherzelle 205 nach
Maßgabe
eines dritten Steuersignals CTRL3.
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Im
Detail, wie in 2 dargestellt, weist der Asynchronbetrieb-Schreibschaltkreis
dritte bis fünfte Schalter
SW3, SW4 und SW5 auf. Der dritte Schalter SW3 empfängt die
Daten DATA in Abhängigkeit
von dem Synchronbetriebsmodus-Signal SYNC. In 2 ist
der dritte Schalter SW3 als ein NAND-Element dargestellt, jedoch
ist der dritte Schalter SW3 nicht hierauf beschränkt.
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Der
vierte Schalter SW4 überträgt oder
blockiert die von dem dritten Schalter SW3 in Abhängigkeit
von dem ersten Steuersignal CTRL1 ausgegebenen Daten DATA. Der vierte
Schalter SW4 kann jede Art von Vorrichtung sein, die in der Lage
ist, ein Eingabesignal in Abhängigkeit
von einem vorbestimmten Steuersignal auszugeben oder zu blockieren.
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Da
das erste Steuersignal CTRL1 in dem Synchronbetriebsmodus aktiviert
ist, ist auch der vierte Schalter SW4 in dem Synchronbetriebsmodus aktiviert.
Somit speichert der vierte Schalter SW4 die Daten DATA in dem Datenregister 223.
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Der
Asynchronbetrieb-Schreibschaltkreis 220 beinhaltet weiterhin
einen zweiten Schreibschaltkreis 225 zum Schreiben der
Daten DATA, die von dem fünften
Schalter SW5 ausgegeben werden, in die entsprechende Speicherzelle 205.
Die Funktionen des fünften
Schalters SW5 und des zweiten Schreibschaltkreises 225 des
Asynchronbetrieb-Schreibschaltkreises 220 werden nachfolgend beschrieben.
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Zusammenfassend
schreibt der Schreibdaten-Controller 210 die Daten DATA
in die entsprechende Speicherzelle 205 und speichert gleichzeitig die
Daten DATA in das Datenregister 223 in Abhängigkeit
von dem Synchronbetriebsmodus-Signal SYNC, das in dem Synchronbetriebsmodus
aktiviert ist.
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Weiter
bezugnehmend auf 2 beinhaltet der Adress-Controller 240 einen
Synchronbetrieb-Adressschaltkreis 245 und einen Asynchronbetrieb-Adressschaltkreis 250.
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Der
Synchronbetrieb-Adressschaltkreis 245 empfängt die
Adresse ADD nach Maßgabe
des Synchronbetriebsmodus-Signals SYNC und überträgt oder blockiert die Adresse
ADD in Abhängigkeit
von dem ersten Steuersig nal CTRL1. Der Synchronbetrieb-Adressschaltkreis 245 weist
erste und zweite Adressschalter ASW1 und ASW2 auf.
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Der
erste Adressschalter ASW1 empfängt die
Adresse ADD in Abhängigkeit
von dem Synchronbetriebsmodus-Signal SYNC. In 2 ist
der erste Adressschalter ASW1 als ein NAND-Element dargestellt,
jedoch ist der erste Adressschalter ASW1 nicht hierauf beschränkt.
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Der
zweite Adressschalter ASW2 überträgt oder
blockiert die von dem ersten Adressschalter ASW1 empfangene Adresse
ADD in Abhängigkeit von
dem ersten Steuersignal CTRL1, und die Adresse ADD wird durch den
Adressdecodierer 265 decodiert. Der zweite Adressschalter
ASW2 kann jede Art von Vorrichtung sein, die in der Lage ist, ein
Eingabesignal in Abhängigkeit
von einem vorbestimmten Steuersignal auszugeben oder zu blockieren.
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Der
Asynchronbetrieb-Adressschaltkreis 250 empfängt die
Adressdaten ADD in Abhängigkeit
von dem Asynchronbetriebsmodus-Signal ASYNC oder dem Synchronbetriebsmodus-Signal
SYNC und speichert die Adresse ADD in dem Adressregister 255 nach
Maßgabe
des ersten Steuersignals CTRL1 oder des zweiten Steuersignals CTRL2.
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Zusätzlich gibt
der Asynchronbetrieb-Adressschaltkreis 250 die in dem Adressregister 255 gespeicherte
Adresse ADD in Abhängigkeit von
dem dritten Steuersignal CTRL3 aus und bestimmt, ob eine Eingabeadresse
ADD der in dem Adressregister 255 gespeicherten Adresse
ADD entspricht und erzeugt ein Bypass-Signal BPS in Abhängigkeit
von dem Bestimmungsergebnis.
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Der
Asynchronbetrieb-Adressschaltkreis 250 weist dritte bis
fünfte
Adressschalter ASW3, ASW4 und ASW5, das Adressregister 255 und
einen Komparator 260 auf.
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Der
Betrieb des Asynchronbetrieb-Adressschaltkreises 250 im
Synchronbetriebsmodus wird nun detaillierter beschrieben. Beispielswiese
empfängt
der dritte Adressschalter ASW3 die Adresse ADD in Abhängigkeit
von dem Synchronbetriebsmodus-Signal SYNC. In 2 ist
der dritte Adressschalter ASW3 als ein NAND-Element dargestellt,
jedoch ist der dritte Adressschalter ASW3 nicht hierauf beschränkt.
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Der
vierte Adressschalter ASW4 überträgt und blockiert
die von dem dritten Adressschalter ASW3 empfangene Adresse nach
Maßgabe
des ersten Steuersignals CTRL1. Das Adressregister 255 speichert
die von dem vierten Adressschalter ASW4 ausgegebene Adresse ADD.
Mit anderen Worten, der Asynchronbetrieb-Adressschaltkreis 250 speichert
eine Eingabeadresse ADD in dem Adressregister 255 nach
Maßgabe
des Synchronbetriebsmodus-Signals SYNC und des ersten Steuersignals CTRL1.
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Wie
oben beschrieben, wird eine Daten-Schreiboperation in dem synchronen
Betriebsmodus (320) durchgeführt, indem die Daten DATA in die
Speicherzelle 205 geschrieben werden, die der Adresse ADD
entspricht, die in Abhängigkeit
von dem (nicht gezeigten) Schreib-Freigabesignal empfangen wurde,
und indem gleichzeitig die Daten DATA und die Adresse ADD in das
Datenregister 223 bzw. in das Adressregister 255 gespeichert
werden.
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Anschließend wird
bestimmt, ob der Betriebsmodus des Halbleiter-Speicherelements 200 von dem
Synchronbetriebsmodus in den Asynchronbetriebsmodus umgeschaltet
wurde (330). Wenn der Betriebsmodus des Halbleiter-Speicherelements 200 in
den Asynchronbetriebsmodus umgeschaltet wurde, wird bestimmt, ob
eine mit einem Daten-Lesebefehl (nicht gezeigt) empfangene Adresse
ADD der in dem Adressregister 255 gespeicherten Adresse
entspricht (340).
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Wenn
beispielsweise der Betriebsmodus des Halbleiter-Speicherelements 200 nicht
in den Asynchronbetriebsmodus umgeschaltet wurde, wird weiterhin
das Schreiben und Lesen von Daten in dem Synchronbetriebsmodus durchgeführt.
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Wenn
ein nach dem Umschalten des Synchronbetriebsmodus in den Asynchronbetriebsmodus
empfangener Befehl der Daten-Lesebefehl ist, wird durch den Asynchronbetrieb-Adressschaltkreis 250 bestimmt,
ob die empfangene Adresse ADD der in dem Adressregister 255 gespeicherten
Adresse entspricht (340).
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In
dem Asynchronbetriebsmodus gibt der dritte Adressschalter ASW3 die
empfangene Adresse ADD an den vierten Adressschalter ASW4 in Abhängigkeit
von dem Asynchronbetriebsmodus-Signal ASYNC aus. Der vierte Adressschalter
ASW4 gibt das empfangene Adresssignal ADD in Abhängigkeit von dem zweiten Steuersignal
CTRL2 aus. Das zweite Steuersignal CTRL2 ist nach Maßgabe des
Daten-Lesebefehls (nicht gezeigt) in dem Asynchronbetriebsmodus
aktiviert.
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Anschließend bestimmt
der Komparator 260, ob die Adresse ADD der in dem Adressregister 255 gespeicherten
Adresse entspricht, und erzeugt das Bypass-Signal BPS gemäß dem Bestimmungsergebnis.
Das Bypass-Signal BPS hat einen ersten Pegel, wenn die Adresse ADD
der in dem Adressregister 255 gespeicherten Adresse entspricht,
andernfalls hat das Bypass-Signal
BPS einen zweiten Pegel.
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Wenn
die empfangene Adresse ADD der in dem Adressregister 255 gespeicherten
Adresse entspricht, werden die in dem Datenregister 223 ge speicherten
Daten DATA ausgegeben (350). Wenn die empfangene Adresse
ADD sich von der in dem Adressregister 255 gespeicherten
Adresse unterscheidet, werden die in der zugehörigen Speicherzelle 205 gespeicherten
Daten DATA durch den Lesedaten-Controller 270 ausgegeben
(345).
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Der
Lesedaten-Controller 270 gibt die Daten DATA der Speicherzelle 205 aus,
die der mit dem Daten-Lesebefehl (nicht gezeigt) empfangenen Adresse ADD
entspricht, wenn die empfangene Adresse ADD sich von der in dem
Adressregister 255 gespeicherten Adresse unterscheidet.
Wenn jedoch die empfangene Adresse ADD der in dem Adressregister 255 gespeicherten
Adresse entspricht, gibt der Lesedaten-Controller 270 die
in dem Datenregister 223 gespeicherten Daten DATA aus.
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Der
Lesedaten-Controller 270 von 2 umfasst
eine Ausgabe-Auswahleinrichtung 275 zum
selektiven Ausgeben entweder der in dem Datenregister 223 gespeicherten
Daten DATA oder der in der Speicherzelle 205 gespeicherten
Daten DATA nach Maßgabe
des Bypass-Signals BPS.
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Die
Ausgabe-Auswahleinrichtung 275 selektiert die in der Speicherzelle 205 gespeicherten
Daten DATA, wenn das Bypass-Signal BPS den zweiten Pegel hat, und
selektiert die in dem Datenregister 223 gespeicherten Daten
DATA, wenn das Bypass-Signal BPS den ersten Pegel hat.
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Der
Lesedaten-Controller 270 weist weiterhin einen Ausgabepuffer 280 zum
Puffern der von der Ausgabe-Auswahleinrichtung 275 ausgegebenen Daten
auf.
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Wie
oben beschrieben, können
dann, wenn eine Daten-Schreiboperation in dem Synchronbetriebsmodus
des Halbleiter-Speicherelements 200 durchgeführt wird,
indem Daten in die Speicherzelle 205 geschrieben und gleichzeitig
die Daten DATA und die Adresse ADD, die in dem Datenregister 223 bzw.
dem Adressregister 255 gespeichert sind, aktualisiert werden,
korrekte Daten selbst dann ausgegeben werden, wenn eine Daten-Leseoperation
durchgeführt
wird, nachdem der Synchronbetriebsmodus in den Asynchronbetriebsmodus
umgeschaltet wurde.
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Wenn
erneut Bezugnehmend auf 3 während des Betriebs bestimmt
wird (310), dass der Betriebsmodus des Halbleiter-Speicherelements 200 der
Asynchronbetriebsmodus ist, werden Daten-Schreib- und -Leseoperationen
in dem asynchronen Betriebsmodus durchgeführt (315).
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Wenn
beispielsweise das Asynchronbetriebsmodus-Signal ASYNC aktiviert
ist, während eine
Daten-Schreiboperation in dem Asynchronbetriebsmodus durchgeführt wird,
wird der dritte Schalter SW3 eingeschaltet, und die Daten DATA werden empfangen.
Zu diesem Zeitpunkt überträgt der fünfte Schalter
SW5 die in dem Datenregister 223 gespeicherten Daten DATA
zu dem zweiten Schreibschaltkreis 225 nach Maßgabe des
dritten Steuersignals CTRL3.
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Das
dritte Steuersignal CTRL3 ist in Abhängigkeit von einem Daten-Schreibbefehl (nicht
gezeigt) in dem Asynchronbetriebsmodus aktiviert. Der zweite Schreibschaltkreis 225 kann
jede Art von Schaltkreis sein, der in der Lage ist, die Daten DATA zu
empfangen und sie in die entsprechende Speicherzelle 205 zu
schreiben.
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Die
von dem zweiten Schreibschaltkreis 225 ausgegebenen Daten
DATA werden über
das zweite NAND-Element N2 und das dritte NAND-Element N3 der Auswahleinrichtung 230 in
die Speicherzelle 205 entsprechend der durch den Adressdecodierer 265 decodierten
Adresse ADD geschrieben.
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Diejenigen
Daten DATA, die empfangen werden, wenn der dritte Schalter SW3 angeschaltet
ist, werden über
den vierten Schalter SW4 in dem Daten register 223 gespeichert,
wenn das zweite Steuersignal CTRL2 aktiviert ist. Diese Operation
entspricht der allgemeinen späten
Schreiboperation.
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Nachfolgend
wird der Betrieb des Adress-Controllers 240 beschrieben.
Wenn das Asynchronbetriebsmodus-Signal ASYNC aktiviert wird, während ein
Daten-Schreibvorgang in dem Asynchronbetriebsmodus durchgeführt wird,
wird der dritte Adressschalter ASW3 eingeschaltet, und die Adresse
ADD wird empfangen.
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Zu
diesem Zeitpunkt überträgt der fünfte Adressschalter
ASW5 die in dem Adressregister 255 gespeicherte Adresse
an den Adressdecodierer 265 nach Maßgabe des dritten Steuersignals
CTRL3. Der Adressdecodierer 265 decodiert die Adresse ADD und
gibt sie aus.
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Diejenige
Adresse ADD, die empfangen wird, wenn der dritte Adressschalter
ASW3 eingeschaltet ist, wird über
den vierten Adressschalter ASW4 in dem Adressregister 255 gespeichert,
wenn das zweite Steuersignal CTRL2 aktiviert ist. Dieser Vorgang
entspricht der allgemeinen späten
Schreiboperation.
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Wie
oben beschrieben, werden in einem Halbleiter-Speicherelement und
bei einem Daten-Schreib- und -Leseverfahren für ein solches gemäß einer
Ausgestaltung der vorliegenden Erfindung Datenausgabefehler vermieden,
wenn eine Daten-Leseoperation bei einer Adresse in einem Asynchronbetriebsmodus
durchgeführt
wird, nachdem eine Daten-Schreiboperation bei derselben Adresse in
einem Synchronbetriebsmodus durchgeführt wurde.