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Die
vorliegende Erfindung betrifft Flashspeicher, insbesondere Charge-Trapping-Speicherbauelemente,
mit dem Ziel höchster
Lebensdauer und geringstmöglicher
Speicherfläche.
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Flashspeicher
werden üblicherweise
in einer Speicherarchitektur ausgebildet, bei der das Löschen jeweils
für Blöcke von
Speicherzellen erfolgt. Es gibt aber auch Anwendungen von Speicherprodukten,
die einen schnellen individuellen Zugriff einschließlich des
Programmierens und Löschens
einzelner Speicherzellen erforderlich machen. In der WO 2004/053982
ist eine Speicherzellenanordnung beschrieben, die Wortleitungen
und Bitleitungen umfasst, die über
einer Hauptseite eines Halbleitersubstrates angeordnet sind. Die
Richtung der Kanäle
der Transistorstrukturen, die die Speicherzellen bilden, ist quer
zu der Richtung der Wortleitungen. Die zugehörigen Source-/Drain-Bereiche
sind entsprechend der Architektur der Speicheranordnung elektrisch
angeschlossen, und zwar über
lokale Zwischenverbindungen, die in Zwischenräumen zwischen benachbarten
Wortleitungen angeordnet sind.
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In
der US 2005/0045935 ist eine ähnliche Anordnung
beschrieben, die eine Speicherzellenanordnung mit lokalen Zwischenverbindungen
zwischen den Source-/Drain-Bereichen und den Bitleitungen aufweist.
Diese Anordnung ist in so genannte Slices (streifenförmige Unterteilungen)
unterteilt, die durch eine Unterbrechung der periodischen Abfolge der
Speicherzellen längs
der Wortleitungen erhalten werden. Das kann entweder durch eine
Ersetzung der Transistorstruktur durch dielektrisches Material erreicht
werden oder durch eine Unter brechung der Abfolge der lokalen Zwischenverbindungen
oder Bitleitungskontakte in Bereichen längs der Bitleitungen, die sich
zwischen zwei zueinander benachbarten Slices befinden.
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Speicherbauelemente
mit Charge-Trapping-Schichten, insbesondere SONOS-Speicherzellen,
die eine Oxid-Nitrid-Oxid-Schichtfolge
als Speichermedium aufweisen, werden üblicherweise durch Injektion
heißer
Elektronen aus dem Kanal (CHE, channel hot electrons) programmiert.
Die
US 5768192 und die
US 6011725 beschreiben Charge-Trapping-Speicherzellen
einer besonderen Art so genannter NROM-Zellen, die verwendet werden
können,
um Informationsbits sowohl an Source als auch an Drain unterhalb
der betreffenden Gatekante zu speichern. Die programmierte Zelle
wird in umgekehrter Richtung gelesen (reverse read), um eine ausreichende
Zwei-Bit-Trennung zu erreichen. Das Löschen erfolgt durch Injektion
heißer
Löcher.
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Aufgabe
der vorliegende Erfindung ist es, eine Möglichkeit zur Integration von
Flash-Speicherzellen in einem Speicherbauelement mit wahlfreiem direktem
Zugriff auf einzelne Flashspeicherzellen anzugeben. Außerdem soll
eine Integration derartiger Flashspeicherzellen mit einem herkömmlichen Flashspeicher
mit Virtual-Ground-Architektur angegeben werden.
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Diese
Aufgabe wird mit dem Halbleiterspeicherbauelement mit den Merkmalen
des Anspruches 1 gelöst.
Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
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Bei
dem Halbleiterspeicherbauelement befindet sich eine Vielzahl von
Grabenisolationen (STI, shallow trench isolation) an einer Hauptseite
eines Substrates, die in einem Bereich der Hauptseite längs einer
ersten Richtung angeordnet sind. Eine Vielzahl elektrisch leitfähiger Wortleitungen
sind längs
einer zweiten Richtung quer zu der ersten Richtung angeordnet und
von dem Substrat zumindest teilweise durch ein für Charge-Trapping geeignetes Dielektrikum
isoliert. Source-/Drain-Bereiche
sind in dem Substrat in der Nähe
der Wortleitungen angeordnet und in der zweiten Richtungen jeweils
durch Paare der Grabenisolationen begrenzt. Eine Vielzahl elektrisch
leitfähiger
lokaler Zwischenverbindungen sind über den Source-/Drain-Bereichen
angeordnet. Eine Vielzahl elektrisch leitfähiger Bitleitungen sind längs der
ersten Richtung über
den lokalen Zwischenverbindungen angeordnet. Jede der Zwischenverbindungen
verbindet einen der Source-/Drain-Bereiche mit einer der Bitleitungen
derart, dass die Source-/Drain-Bereiche,
die in der ersten Richtung, zwischen denselben Grabenisolationen
aufeinander folgen, in ihrer Abfolge alternierend an eine der beiden
benachbarten Bitleitungen angeschlossen sind.
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In
einem weiteren Ausführungsbeispiel
des Halbleiterspeicherbauelementes besitzen die flachen Grabenisolationen
in der zweiten Richtung Grenzen, die in der zweiten Richtung überall den
selben Abstand voneinander besitzen. Die Grenzen verlaufen derart
gebogen oder geknickt, dass eine Längsrichtung der flachen Grabenisolationen,
die durch eine Tangente an die Grenzen definiert ist, in mittleren
Positionen unterhalb jeder übernächsten Wortleitung
einen ersten Winkel mit der ersten Richtung bildet und in mittleren
Positionen unterhalb der übrigen
Wortleitungen einen zweiten Winkel mit der ersten Richtung bildet.
Der erste Winkel und der zweite Winkel sind zueinander entgegengesetzt
gerichtet.
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Die
Speicherzellenanordnung kann mit einer weiteren Anordnung integriert
werden, die eine Vielzahl weiterer flacher Grabenisolationen aufweist,
die in einem weiteren Bereich der Hauptseite des Substrates angeordnet
sind, wobei die weiteren flachen Grabenisolationen parallel zueinander
und in einem Abstand zueinander angeordnet sind. Eine Vielzahl elektrisch
leitfähiger
weiterer Wortleitungen sind quer zu den weiteren flachen Grabenisolationen
angeordnet und von dem Substrat zumindest teilweise durch ein für Charge-Trapping
geeignetes Dielektrikum elektrisch isoliert. Weitere Source-/Drain-Bereiche sind in
dem Substrat benachbart zu den weiteren Wortleitungen angeordnet.
Eine Vielzahl elektrisch leitfähiger
weiterer lokaler Zwischenverbindungen sind über den weiteren Source-/Drain-Bereichen
und den weiteren flachen Grabenisolationen angeordnet. Eine Vielzahl
elektrisch leitfähiger
weiterer Bitleitungen ist längs
der weiteren flachen Grabenisolationen über den weiteren Zwischenverbindungen
angeordnet. Die weiteren Source-/Drain-Bereiche, die weiteren Wortleitungen,
die weiteren Bitleitungen und das für Charge-Trapping vorgesehene Dielektrikum bilden
eine Anordnung von Speicherzellen, in der die weiteren Zwischenverbindungen
zwischen den weiteren Wortleitungen derart angeordnet sind, dass
in einem ersten Quadrupel von Speicherzellen, das eine erste Speicherzelle,
eine zu der ersten Speicherzelle in der Richtung der weiteren Wortleitungen benachbarte
zweite Speicherzelle sowie eine dritte Speicherzelle und eine vierte
Speicherzelle, die zu der ersten und zweiten Speicherzelle jeweils
in der Richtung der weiteren Bitleitungen benachbart sind, aufweist
und zu dem außerdem
gehören
ein erster weiterer Source-/Drain-Bereich der ersten Speicherzelle,
ein erster weiterer Source-/Drain-Bereich der zweiten Speicherzelle,
ein erster weiterer Source-/Drain-Bereich der dritten Speicherzelle
und ein erster weiterer Source-/Drain-Bereich der vierten Speicherzelle,
die ersten weiteren Source-/Drain-Bereiche elektrisch mit einer ersten
weiteren Zwischenverbindung verbunden sind und, wobei die Speicherzellen
des ersten Quadrupels erste Speicherzellen eines zweiten, dritten,
vierten und fünften
Quadrupels von Speicherzellen bilden, das entsprechend dem ersten
Quadrupel angeordnet ist, ein zweiter weiterer Source-/Drain-Bereich
jeder der Speicherzellen des ersten Quadrupels elektrisch mit ersten weiteren
Source-/Drain-Bereichen
einer zweiten, dritten und vierten Speicherzelle des betreffenden
zweiten, dritten, vierten oder fünften
Quadrupels von Speicherzellen über
eine zweite, dritte, vierte und fünfte jeweilige weitere Zwischenverbindung
angeschlossen ist.
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Es
folgt eine genauere Beschreibung von Beispielen des Halbleiterspeicherbauelementes
anhand der beigefügten
Figuren.
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Die 1 zeigt
eine Schnittaufsicht auf eine Flash-Speicheranordnung in Virtual-Ground-Architektur,
die lokale Zwischenverbindungen zu oberseitigen Bitleitungen aufweist.
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Die 2 zeigt
eine Draufsicht auf das Bauelement gemäß der 1 einschließlich der
Anordnung der Bitleitungen.
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Die 3 zeigt
eine erfindungsgemäße Abwandlung
der Anordnung gemäß der 1.
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Die 4 zeigt
ein Diagramm mit Bitleitungen, das die Verbindung der Wortleitungen
und Bitleitungen zu den Speicherzellen im Schema wiedergibt.
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Die 5 zeigt
einen Querschnitt des Bauelementes quer zu den Bitleitungen längs einer
der Wortleitungen.
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Die 6 zeigt
einen Querschnitt des Bauelementes koplanar zu dem Querschnitt der 5 in einem
Bereich zwischen zwei Wortleitungen.
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Die 7 zeigt
das Schaltungsdiagramm der Anschlüsse der Speicherzellenanordnung
zu den Bitleitungen und Wortleitungen entsprechend der schematischen
Ansicht von 4.
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Die 8 zeigt
eine Aufsicht gemäß 4 für eine alternative
Ausführungsform.
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Die 1 zeigt
eine Draufsicht auf ein Schema eines Halbleiterspeichers gemäß dem angegebenen
Stand der Technik, in dem die Kanalbereiche quer zu der jeweiligen
Wortleitung ausgerichtet sind und die Bitleitungen über den
Wortleitungen angeordnet und elektrisch von den Wortleitungen isoliert sind.
Flache Grabenisolationen 1 repräsentieren eine Vielzahl von
Isolationsgräben,
die parallel im Abstand zueinander angeordnet sind und mit dielektrischem Material
gefüllt
sind, vorzugsweise mit einem Oxid des Halbleitermateriales. Die
Kanalbereiche der Speichertransistoren verlaufen parallel zu den
Isolationsgräben
unterhalb der Wortleitungen 2 und sind zwischen zwei benachbarten
flachen Grabenisolationen 1 angeordnet. Auf diese Weise
sind die Wortleitungen quer zu der longitudinalen Ausdehnung der Kanalbereiche
ausgerichtet. Elektrisch leitfähige
Zwischenverbindungen 6 befinden sich in Zwischenräumen zwischen
den Wortleitungen 2 und sind von den Wortleitungen durch
laterale Wortleitungsisolationen 3 und voneinander durch
dielektrisches Material, das in die Zwischenräume eingebracht ist, elektrisch
isoliert. Die lokalen Zwischenverbindungen sind an die Bitleitungen
angeschlossen, die über
den Wortleitungen angeordnet und elektrisch von den Wortleitungen
isoliert sind.
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Die
Source-/Drain-Bereiche der Speichertransistoren sind in jedem Fall
so vorhanden, dass sie seitlich an die Wortleitungen angrenzen.
Zueinander benachbarte Source-/Drain-Bereiche sind elektrisch leitfähig miteinander
verbunden in den Bereichen, die durch die Schraffuren in der 1 hervorgehoben
sind, wobei jeweils ein kurzer Abschnitt einer der flachen Grabenisolationen überbrückt wird.
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Entsprechend
einer aufeinanderfolgenden Nummerierung der Speichertransistoren
längs einer jeweiligen
Wortleitung verbinden die Zwischenverbindungen 6 auf einer
Seite der Wortleitungen jeweils einen Source-/Drain-Bereich eines
gemäß dieser Nummerierung
geradzahligen Speichertransistors mit einem Source-/Drain-Bereich
des nachfolgenden ungeradzahligen Speichertransistors und auf der
gegenüberliegenden
Seite dieser Wortleitung jeweils einen Source-/Drain-Bereich eines
ungeradzahligen Speichertransistors mit einem Source-/Drain-Bereich des nachfolgenden
geradzahligen Speichertransistors.
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Die 2 zeigt
eine Draufsicht auf diese Anordnung einschließlich der Bitleitungen 4,
die über den
Wortleitungen parallel zu den flachen Grabenisolationen angeordnet
sind. Die lokalen Zwischenverbindungen 6, die in den Bereichen,
die den schraffierten Bereichen von 1 entsprechen,
vorhanden sind, sind in der 2 jeweils
mit demselben Kleinbuchstaben bezeichnet. Die Bitleitungen 4 sind
elektrisch an die Zwischenverbindungen 6 angeschlossen.
Die Bitleitungskontakte 5 sind als verdeckte Konturen in
der 2 mit unterbrochenen Linien dargestellt und mit
einem Kreuz bezeichnet. Die Bitleitungskontakte 5 sind
außerdem
jeweils mit demjenigen Großbuchstaben
bezeichnet, der dem Kleinbuchstaben der zugehörigen Zwischenverbindung 6 entspricht.
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Man
erkennt in 2, dass die Bitleitungen 4 in
jedem Fall elektrisch an Zwischenverbindungen 6 angeschlossen
sind, die in der Richtung der Bitleitungen-aufeinanderfolgend in übernächsten Zwischenräumen zwischen
den Wortleitungen 2 angeordnet sind. Die Zwischenverbindungen 6 überbrücken eine
flache Grabenisolation 1 und verbinden jeweils einen Source-/Drain-Bereich mit einem
darauf folgenden Source-/Drain-Bereich in demselben Zwischenraum
zwischen den angrenzenden Wortleitungen. Die Zwischenverbindungen
sind elektrisch voneinander isoliert und bilden daher Abschnitte,
die voneinander durch dielektrisches Material getrennt sind.
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3 zeigt
eine Draufsicht auf einen Querschnitt des Bauelementes mit der Anordnung
der Transistorstrukturen und der Wortleitungen. Die Anordnung der
Wortleitung 2 mit den lateralen Wortleitungsisolationen 3 und
den lokalen Zwischenverbindungen, die durch Schraffuren hervorgehoben
sind, ist ähnlich
der bekannten Speicherzellenanordnung gemäß der 1, aber
der Abstand der aktiven Bereiche ist bei der erfindungsgemäßen Anordnung deutlich
größer, sodass
verbreiterte flache Grabenisolationen 7 zwischen den aktiven
Bereichen vorhanden sind. Dieses Ausführungsbeispiel ist besonders vorteilhaft,
weil es bereits dadurch erhalten werden kann, dass jeder zweite
aktive Bereich in einer periodischen Abfolge ausgelassen wird. Auf
diese Weise ist es möglich,
die Speicherzellenanordnung gemäß der 1 und
die Speicherzellenanordnung gemäß der 3 in
demselben Halbleiterbauelement zu integrieren, ohne den Periodenabstand
(pitch) der Bitleitungen wesentlich zu verändern. Falls die Bitleitungen
entsprechend der Anordnung der 2 angeordnet
und auf den lokalen Zwischenverbindungen kontaktiert sind, ergeben
die verbreiterten flachen Grabenisolationen 7 elektrische
An schlüsse
der Bitleitungen über
die lokalen Zwischenverbindungen an nur einen Source-/Drain-Bereich
eines Speicherzellentransistors, der über die entsprechende Wortleitung
adressiert wird. Das ist aus dem schematischen Diagramm der 4 ersichtlich.
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Die 4 zeigt
die Ansicht gemäß der 3,
wobei die Wortleitungen 2 mit Wi,
Wi+1, Wi+2 bezeichnet
sind. Die lokalen Zwischenverbindungen 6 sind in der 4 so
eingezeichnet, dass sie deutlich von den Wortleitungen abgesetzt
sind, um die elektrische Isolation zwischen den lokalen Zwischenverbindungen
und den Wortleitungen zu zeigen. Die aktiven Bereichen zwischen
den flachen Grabenisolationen weisen die Transistorstrukturen auf;
deren Kanäle
befinden sich unterhalb der Wortleitungen und sind mit dem Buchstaben
T markiert. Die Bitleitungen laufen quer über die Wortleitungen und sind nur
mit geraden Linien angedeutet, die die darunter liegende Struktur
in der Zeichnung der 4 nicht überdecken. In Wirklichkeit
sind die Bitleitungen als Leiterstreifen über den Wortleitungen ausgebildet und
von den Wortleitungen elektrisch isoliert. Wie man der 4 entnimmt,
sind die geradzahligen Bitleitungen B0,
B2 und B4 an lokale
Zwischenverbindungen 6 angeschlossen, die in jeweils übernächsten Zwischenräumen zwischen
benachbarten Wortleitungen vorhanden sind. Die ungeradzahligen Bitleitungen
B1, B3 und B5 sind mit den lokalen Zwischenverbindungen
in den übrigen
Zwischenräumen
zwischen den Wortleitungen verbunden. Da jede lokale Zwischenverbindung
einen Kontakt mit nur einem der Source-/Drain-Bereiche aufweist und die Source-/Drain-Bereiche
derselben Spalte abwechselnd mit den beiden benachbarten Bitleitungen
verbunden sind, sind zwei benachbarte Bitleitungen an genau eine
Speicherzelle einer ausgewählten
Zeile der Anordnung angeschlossen. Deshalb kann durch Adressieren
einer Wortleitung und zweier benachbarter Bitleitungen jede Zelle
dieser Anordnung individuell und eindeutig adressiert werden.
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Der
Querschnitt durch eine der Wortleitungen dieses Bauelementes ist
in der 5 dargestellt. Das Halbleitersubstrat 11 ist
mit einer dotierten Wanne 12 versehen, die die Grunddotierung
des Kanalbereiches der Speicherzellen bildet. Verbreiterte flache
Grabenisolationen 7 sind in dieser Wanne 12 angeordnet
und im Vergleich zu herkömmlichen
Anordnungen breiter ausgebildet. Die Gräben sind mit dielektrischem
Material gefüllt,
zum Beispiel mit einem Oxid des Halbleitermateriales. Ein Gate-Dielektrikum 8,
das eine Schichtfolge aus dielektrischen Materialien aufweisen kann,
die ein für
Charge-Trapping geeignetes Dielektrikum umfasst, ist auf der Halbleiteroberfläche aufgebracht.
Die Wortleitung ist vorzugsweise mit zumindest einer ersten Wortleitungsschicht 9,
zum Beispiel elektrisch leitfähig
dotiertem Polysilizium, und einer zweiten Wortleitungsschicht 10 aus
Metall oder einem Metallsilizid, die dafür vorgesehen ist, den Bahnwiderstand
zu verringern, ausgebildet. Eine Deckschicht 13 aus elektrisch
isolierendem Material bedeckt die Wortleitungsstacks und isoliert
die Bitleitungen 4 elektrisch von den Wortleitungen.
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Die 6 zeigt
einen anderen Querschnitt dieses Ausführungsbeispieles zwischen zwei
Wortleitungen, koplanar zu dem Querschnitt der 5. Ein
Vergleich von 5 mit 6 zeigt,
dass die flachen Grabenisolationen streifenförmig parallel zueinander mit
im Wesentlichen gleich bleibendem Querschnitt verlaufen. Zwischen
den Wortleitungen sind die lokalen Zwischenverbindungen 6 so
angeordnet, dass sie Abschnitte bilden, die voneinander elektrisch
isoliert sind. Die lokalen Zwischenverbindungen sind teilweise auf
dem Halbleitermaterial der Wanne 12 und teilweise auf den
erweiterten flachen Grabenisolationen 7 aufgebracht. Die
Bitleitungen 4 sind abwechselnd mit den lokalen Zwischenverbindungen 6 über Bitleitungsdurchkontaktierungen 14 verbunden.
Jede zweite Bitleitung ist mit einer der lokalen Zwischenverbindungen
in dem dargestellten Zwischenraum zwischen den beiden benachbarten Wortleitungen
verbunden. Die anderen Bitleitungen sind in diesem Querschnitt nur
durchlaufend; sie sind an lokale Zwischenverbindungen in Zwischenräumen zwischen
den Wortleitungen angeschlossen, die vor und hinter der Zeichenebene
folgen.
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Die 7 zeigt
das Schaltungsdiagramm der Ausführungsform
gemäß den 3 bis 6. Jeder
Zelltransistor ist zwischen zwei benachbarte Bitleitungen geschaltet
und kann über
eine der Wortleitungen adressiert werden. Wenn zum Beispiel die Wortleitung
Wk+1 ausgewählt wird, können die Transistoren der zweiten
Zeile in 7 jeweils über Paare von Bitleitungen
B0 und B1, B2 und B3 beziehungsweise
B4 und B5 adressiert
werden. Das heißt,
dass die Spalten von Speicherzellen elektrisch voneinander getrennt
sind und diese Speicherzellenanordnung es gestattet, einzelne Speicherzellen
individuell zu adressieren, insbesondere in einer NOR-Speicherarchitektur.
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Die 8 zeigt
ein anderes Ausführungsbeispiel,
das aktive Bereiche aufweist, die als gebogene oder abknickende
Streifen gebildet sind, die jeweils zwischen zwei Wortleitungen
ihre Richtung ändern. Auf
diese Weise kann die Breite der aktiven Bereiche vergrößert werden,
und ein größerer Lesestrom,
verbunden mit einer verbesserten Zugriffszeit, kann erreicht werden.
Die Bitleitungen sind auch hier vorzugsweise als geradlinige Streifen über den
lokalen Zwischenverbindungen ausgebildet. Die elektrischen Verbindungen
entsprechen dem vorhergehenden Ausführungsbeispiel, und das Schaltungsdiagramm der 7 gilt
auch für
die Ausführungsform
gemäß 8.
Dieses Halbleiterspeicherbauelement ermöglicht eine verbesserte Speicherbetriebsweise
aufgrund einer Architektur, die einfach mit einer Virtual-Ground-Architektur
integriert werden kann, die Bitleitungen aufweist, die über lokale
Zwischenverbindungen an die Source-/Drain-Bereiche angeschlossen
sind. Dieses Bauelement bietet ein größeres Programmierfenster von über 4 V
für eine
Speicherung mit großer
Lebensdauer. Da keine gemeinsamen Adressleitungen vorhanden sind,
ist eine Beeinflussung nicht ausgewählter Speicherzellen minimal,
und die Drainspannung ist auf Werte von weniger als 1 V reduziert.
Wenn die Speicherzellen als Charge-Trapping-Speicherzellen realisiert sind,
kann das Programmieren mittels heißer Elektronen aus dem Kanal (CHE)
und das Löschen
durch Injektion heißer
Löcher
erfolgen.
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- 1
- flache
Grabenisolation
- 2
- Wortleitung
- 3
- laterale
Wortleitungsisolation
- 4
- Bitleitung
- 5
- Bitleitungskontakt
- 6
- lokale
Zwischenverbindung
- 7
- verbreiterte
flache Grabenisolation
- 8
- Gate-Dielektrikum
- 9
- erste
Wortleitungsschicht
- 10
- zweite
Wortleitungsschicht
- 11
- Substrat
- 12
- Wanne
- 13
- Deckschicht
- 14
- Bitleitungsdurchkontaktierung
- T
- Kanalbereich