DE102004048238A1

DE102004048238A1 - Feldeffekttransistor mit geknicktem oder gebogenem Gatebereich

Info

Publication number: DE102004048238A1
Application number: DE102004048238A
Authority: DE
Inventors: Helmut Fischer
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2004-10-04
Filing date: 2004-10-04
Publication date: 2006-04-06
Anticipated expiration: 2024-10-05
Also published as: DE102004048238B4

Abstract

Ein Feldeffekttransistor weist in einem aktiven Bereich (11) einen Sourcebereich (51), einen Drainbereich (71) und einen Gatebereich (21) auf, wobei der Gatebereich (21) in dem aktiven Bereich (11) derart gebogen oder geknickt verläuft, dass der Drain- (71) und der Sourcebereich (51) unterschiedlich groß sind.

Description

Die vorliegende Erfindung bezieht sich allgemein auf Feldeffekttransistoren.
Aufgrund des wachsenden Kostendrucks und der Anforderung, immer mehr Schaltungsstrukturen auf einem einzigen Chip zu integrieren, werden in der Halbleiterindustrie die Chips in immer niedrigeren Strukturbreiten gefertigt. In den Chips mit geringeren Strukturbreiten werden aufgrund der geringeren Kanalabmessungen Feldeffekttransistoren, die für niedrigere Spannungspotentiale ausgelegt sind, eingesetzt.
Es zeigt sich jedoch, dass die Feldeffekttransistoren, die bei geringeren Spannungen geschaltet werden, empfindlicher sind gegenüber einer ionisierenden Wirkung einer Alpha- oder Gamma-Strahlung. Die Alpha- oder Gamma-Strahlung resultiert aus der kosmischen Strahlung oder auch einer Strahlung, die das Gehäuse eines Chips emittiert. Dabei kann die Strahlung sogar eine gespeicherte Information invertieren, so dass eine Fehlfunktion des Bausteins, auf dem der Feldeffekttransistor angeordnet ist, auftritt. Die Ursache der Fehlfunktion liegt in der ionisierenden Wirkung der Strahlung. Beispielsweise generiert ein Alpha- oder Gamma-Partikel Ladungsträger, welche die Potentiale der Drain- bzw. Sourcebereiche kurzzeitig stark ändern.

3 zeigt eine Draufsicht auf einen herkömmlichen Feldeffekttransistor gemäß dem Stand der Technik. Zu erkennen sind ein aktiver Bereich 11, eine Steuerelektrodenbahn 21, eine Sourceanschluss-Leiterbahn 31 und eine Drainanschluss-Leiterbahn 41. Außerdem sind ein Sourcebereich 51, der diejenige Hälfte des aktiven Bereichs 11 einnimmt, der nicht durch die Steuerelektrodenbahn abgedeckt ist, und der durch eine Sourcekontaktierung 61 mit der Sourceanschluss-Leiterbahn 31 elektrisch verbunden ist, sowie ein Drainbereich 71, der den verbleibenden nicht durch die Steuerelektrodebahn 21 abgedeckten Teil des aktiven Bereichs 11 einnimmt, und eine Drainkontaktierung 81, mit der die Drainanschluss-Leiterbahn 41 elektrisch verbunden ist, gezeigt.

Der aktive Bereich gliedert sich somit in den Sourcebereich 51, den Drainbereich 71 und einen sich entlang der Steuerelektrodenbahn 21 erstreckenden Gatebereich, der sich somit zwischen dem Sourcebereich 51 und dem Drainbereich 71 befindet, im wesentlichen die Ausdehnung der Steuerelektrodenbahn 21 besitzt und deshalb im folgenden auch manchmal mit dem Bezugszeichen 21 verknüpft wird.

Die Drainanschluss-Leiterbahn 41 sei exemplarisch an einem hier nicht gezeigten Versorgungsspannungsanschluss angeschlossen, während die Sourceanschluss-Leiterbahn 31 an ein Speicherelement angeschlossen sein soll, das in Abhängigkeit von einem Potential an der Sourceanschluss-Leiterbahn 31 eine Information speichert.

Ein dann über den Gatebereich 91 fließender Strom ist von einer Potentialdifferenz zwischen dem Sourcebereich 51 und dem Drainbereich 71 und einem Potential an dem Gatebereich 21 abhängig. Somit wird ein Potentialzustand an dem hier nicht gezeigten Speicherelement, mit dem der Sourcebereich 51 über die Sourceanschluss-Leiterbahn 31 elektrisch leitend verbunden ist, detektiert.

Bei dem hier gezeigten herkömmlichen Feldeffekttransistor handelt es sich um einen planaren Feldeffekttransistor, wobei bei dem planaren Feldeffekttransistor der Gatebereich im wesentlichen parallel zu der Oberfläche des Chips angeordnet ist.

Ein in den Sourcebereich 51 eindringendes Alpha- oder Gamma-Partikel kann in diesem Ladungsträger erzeugen, welche das Potential des Sourcebereichs 51 ändern. Dies führt somit einem Verfälschen einer Information über das Potential des hier nicht gezeigten Speicherelements, das über die Sourceanschluss-Leiterbahn 31 ausgelesen wird.

Ein in den Drainbereich 71 eindringendes Alpha- oder Gamma-Partikel führt zwar ebenfalls kurzzeitig zu einer Potentialänderung in dem Drainbereich 71, jedoch ist dieser über die Drainanschluss-Leiterbahn 41 mit der Versorgungsspannung verbunden, die diese Potentialänderung in relativ kurzer Zeit kompensiert. Ein Eindringen des Alpha- oder Gamma-Partikels in den Drainbereich 71 ist daher unkritischer als ein Eindringen des Alpha- oder Gamma-Partikels in den Sourcebereich 51.

Die oben beschriebene Potentialänderung infolge der ionisierenden Strahlung führt bei Fuse-Latches unter Umständen zu einem Kippen des Registers und damit zu einer Speicherung einer falschen Information. Dies kann dann eine Fehlfunktion des Bausteins nach sich ziehen. Dies ist besonders kritisch, wenn das Fuse-Latch in DRAMs eingesetzt wird, um dort eine Information über eine Adresse einer zu ersetzenden fehlerbehafteten Speicherzelle abzulegen. Da der Wert während des Betriebs des DRAM Speicherbausteins nicht mehr korrigiert wird, liefert das DRAM bei jedem Auslesezyklus ein falsches Bit.

Allerdings kann der Sourcebereich 51 in dem herkömmlichen Feldeffekttransistor in 3 nicht einfach verkleinert werden, da ja Parameter wie die Kanallänge d. h. die Breite des Gatebereichs 21 durch schaltungsbedingte Erfordernisse festgelegt, und die Abstände zwischen den einzelnen Anschluss-Leiterbahnen 31, 41 und den Bereichsgrenzen in 3 durch layout- bzw. prozessbedingte Parameter nach unten beschränkt sind.

Es besteht deshalb der Bedarf nach einem Feldeffekttransistor, bei dem eine Wahrscheinlichkeit, dass eine ionisierende Strahlung eine ungewollte Potentialänderung in einem Bereich hervorruft, reduziert ist und trotzdem die Parameterbedingungen eingehalten werden können, und der Flächenbedarf, wenn überhaupt, nur geringfügig vergrößert werden muß.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen Feldeffekttransistor zu schaffen, dessen Verhalten unempfindlicher ist gegenüber einer ionisierenden Strahlung.

Diese Aufgabe wird durch einen Feldeffekttransistor gemäß Anspruch 1 gelöst.

Die vorliegende Erfindung schafft einen Feldeffekttransistor mit einem aktiven Bereich, der einen Sourcebereich, einen Gatebereich und einen Drainbereich aufweist, wobei der Gatebereich in dem aktiven Bereich derart gebogen oder geknickt verläuft, dass der Drain- und der Sourcebereich unterschiedlich groß sind.

Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, dass ein Gatebereich in einem aktiven Bereich, d. h. lateral innerhalb des aktiven Bereichs bzw. aus einer Draufsicht auf den aktiven Bereich, so geknickt oder gebogen aufgeführt sein kann, dass ein Drain- oder ein Sourcebereich, der empfindlich ist gegen Potentialänderungen durch ionisierende Strahlung, in seiner Größe reduziert ist.

Das Ausführen des Gatebereichs, so dass dieser gebogen oder geknickt ist, und die damit einhergehende Reduktion der Größe des Source- oder Drainbereichs ermöglicht, den Source- oder Drainbereich unempfindlicher gegen die Auswirkungen der Potentialänderung durch eine ionisierende Strahlung zu machen. Derjenige der beiden Bereiche, also des Source- oder des Drainbereichs, der gerade empfindlicher ist in Bezug auf eine Potentialänderung, kann durch einen entsprechend geknickten oder gebogenen Gatebereich in seiner Größe so reduziert werden, dass die Anzahl der in dem Bereich auftreffenden Alpha- oder Gamma-Partikel reduziert ist. Damit ist auch die Wahrscheinlichkeit einer ungewollten kritischen Potentialänderung verringert.

Besonders vorteilhaft ist ein Einsatz eines gebogenen oder geknickten Gatebereichs in dem aktiven Bereich bei Feldeffekttransistoren, die in Registern eingesetzt werden, die über einen langen Zeitraum einen ausgelesenen Wert speichern sollen, und auf die häufig zugegriffen wird. Eine Potentialänderung, die durch die ionisierende Strahlung hervorgerufen wird, kann bei diesen Registern sogar zu einem Kippen eines Bits und damit zu einem dauerhaften Verfälschen des dort gespeicherten Zählwerts führen. Durch eine geeignete Ausführung des Gatebereichs in dem aktiven Bereich eines Feldeffekttransistors ist ein gegenüber Potentialänderungen empfindlicher Source- oder Drainbereich in seiner Größe reduziert. Diese oben angeführten Potentialänderungen werden dabei häufig durch die kosmische Strahlung oder durch die Strahlung des Chipgehäuses erzeugt.

Durch die geeignete Ausführung des Gatebereichs wird die Wahrscheinlichkeit, dass ein in dem kritischen Source- oder Drainbereich auftreffendes Gamma- oder Alpha-Partikel eine Ladungsänderung erzeugt, die zu einer Potentialänderung führt, vermindert. Dies verringert die Wahrscheinlichkeit einer ungewollten Änderungen eines Zustands eines Registers. Ein Feldeffekttransistor gemäß einem Ausführungsbeispiel der vorliegenden Erfindung kann somit auch die Zuverlässigkeit eines Fuselatches in einem DRAM-Baustein erhöhen. Dieses Fuselatch soll einen ausgelesenen Speicherwert über den gesamten Betriebszeitraum, nachdem eine Versorgungsspannung an einem DRAM-Baustein angelegt worden ist, speichern.

Gleichzeitig ermöglicht ein Feldeffekttransistor gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, diesen in geringeren Strukturbreiten zu fertigen, bei denen auch nur niedrigere Spannungspotentiale an Source- oder Drainbereich angelegt werden können. Die sonst kritische Empfindlichkeit gegen die durch eine ionisierende Strahlung hervorgerufene Potentialänderung ist durch den Feldeffekttransistor gemäß der vorliegenden Erfindung reduziert.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 eine Draufsicht auf einen Feldeffekttransistor gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
2A eine Schaltung, die einen Feldeffekttransistor gemäß einem Ausführungsbeispiel der vorliegenden Erfindung einsetzt;
2B Signalverläufe an den Eingängen der in 2A gezeigten Schaltung; und
3 eine Draufsicht auf einen herkömmlichen Feldeffekttransistor.
In der nachfolgenden Beschreibung der bevorzugten Ausführungsbeispiele werden gleiche oder gleich wirkende Elemente mit den gleichen Bezugszeichen versehen. Insbesondere werden Elemente, die zu denjenigen aus 3 gleich oder gleichwirkend sind, mit gleichen Bezugszeichen versehen, und die nachfolgende Beschreibung beschränkt sich somit auf die Darstellung der Unterschiede zu dem Aufbau nach 3.
1 zeigt einen Feldeffekttransistor gemäß der vorliegenden Erfindung. Der Gatebereich 21 bzw. die denselben definie rende Steuerleiterbahn untergliedert sich in einen ersten Gatebereich bzw. eine erste Steuerleiterbahn 21a und einen zweiten Gatebereich 21b bzw. eine zweite Steuerleiterbahn 21b. Wie aus 1 zu erkennen ist, sind der erste Gatebereich 21a und der zweite Gatebereich 21b senkrecht zueinander angeordnet. Der erste Gatebereich 21a ist dabei von dem zweiten Gatebereich 21b durch die Grenze 21c zwischen dem ersten und dem zweiten Gatebereich 21a, 21b unterteilt, wobei der erste und der zweite Gatebereich 21a, 21b in einer einzigen leitenden Schicht ausgeführt sind. Der Verlauf der Grenzlinien 21c ist willkürlich und könnte auch anders verlaufen. Insbesondere entspricht der Grenzlinie 21c kein physikalisches Merkmal, sondern die Gatebereiche 21a und 21b sind einstückig zueinander.
Der Feldeffekttransistor gemäß der vorliegenden Erfindung ist als planarer Feldeffekttransistor ausgeführt. Die Steuerelektrodenleiterbahn befindet sich oberhalb des Gatebereichs.
Der aktive Bereich 11 ist beispielsweise durch ein Fenster in einer Feldoxidmaske definiert und von Feldoxid umgeben. Die Steuerelektrodenleiterbahn 21 kann aus hochdotiertem Poly-Silizium bestehen, und von dem Gatebereich 21 durch ein Gateoxid getrennt sein, um sich oberhalb des Gatebereichs 21 zu erstrecken. Der Drainbereich 71 und der Sourcebereich 51 sind im Vergleich zu dem Gatebereich 21 beispielsweise höher dotierte Bereiche in einem Substrat, in dem der FET gebildet ist. Die Leiterbahnen 31 und 41 können entlang einer Ebene verlaufen, die oberhalb des aktiven Bereichs und oberhalb des aktiven Bereichs 11 liegt und kann beispielsweise aus Metall gebildet sein.
Der Sourcebereich 51 ist dabei in dem aktiven Bereich 11 in der Draufsicht links und oberhalb des Gatebereichs 21 angeordnet. Der Drainbereich 71 ist in dem aktiven Bereich 11 in der Draufsicht rechts und unterhalb des Gatebereichs 21 angeordnet.
Der leitende Gatebereich 21 ist durch eine Gate-Source-Grenzlinie 22 zu dem Sourcebereich 51 hin eingegrenzt, die sich durch die in dem aktiven Bereich 11 verlaufende Grenzlinie des Gatebereichs 21, die dem Sourcebereich 51 zugewandt ist, ergibt.
Analog gilt, dass der leitende Gatebereich 21 durch eine Gate-Drain-Grenzlinie 23 zu dem Drainbereich 71 hin abgegrenzt ist, die sich durch die in dem aktiven Bereich 11 verlaufende Grenzlinie des Gatebereichs 21, die dem Drainbereich 71 zugewandt ist, ergibt.
Durch die senkrechte Anordnung der Gatebereiche 21a, 21b, sind die Gate-Drain-Grenzlinie und die Gate-Source-Grenzlinie in ihren Längen unterschiedlich, wobei die Gate-Source-Grenzlinie kürzer ist als die Gate-Drain-Grenzlinie.
Durch die senkrechte Anordnung des ersten Gatebereichs 21a und des zweiten Gatebereichs 21b in dem aktiven Bereich 11 ist der Sourcebereich 51 in seiner Größe reduziert. Diese veränderte Größe des Sourcebereichs 51 führt zu einer reduzierten Wahrscheinlichkeit, dass eine auf den aktiven Bereich 11 auftreffende ionisierende Strahlung in dem Sourcebereich 51 eine Erzeugung von Ladungsträgern und damit eine Potentialänderung hervorruft. Hierdurch ist der in diesem Ausführungsbeispiel gezeigte Feldeffekttransistor unempfindlicher gegen die in dem aktiven Bereich 11 auftreffende ionisierende Strahlung.
Dies führt auch dazu, dass, wenn an der Sourceanschluss-Leiterbahn 31 ein Speicherelement angeschlossen ist, und dessen Informationsgehalt über ein Potential des Speicherelements ermittelt wird, dieses mit einer größeren Zuverlässigkeit ausgelesen werden kann, bzw. mit einer größeren Unempfindlichkeit gegen eine durch ionisierende Strahlung in dem Sourcebereich 51 hervorgerufene Potentialänderung. Die Wahr scheinlichkeit des Auftretens einer ungewollten Potentialänderung durch ein eindringendes Alpha- oder Gamma-Partikel in dem Sourcebereich 51 ist nämlich durch die Reduktion der Größe des Sourcebereichs 51 verringert.
An dieser Stelle sei auch noch darauf hingewiesen, dass der sich beim Anlegen eines Potentials an der Steuerelektrodenbahn 21 ausbildende Gatebereich durch die veränderte Anordnung des Sourcebereichs 51 gegenüber dem herkömmlichen Feldeffekttransistor in seiner Form verändert ist. Die Fläche des in dem aktiven Feld 11 unter der Steuerelektrodenbahn 21 liegenden Gatebereichs bleibt aber gegenüber dem in 3 gezeigten herkömmlichen Feldeffekttransistor im wesentlichen unverändert, ebenso wie in etwa auch die Kanallänge und Transistorweite.
Zur Erhöhung der Ausbeute funktionsfähiger DRAMs sind redundante Speicherzellen integriert, welche durch die Speicherung ihrer Adresse in sogenannten Fuses aktiv werden, d. h. defekte Zeilenspalten oder Einzelzellen ersetzen. Diese Speicherung geschieht nach dem Test einer DRAM-Zerstörung einzelner Fuses mittels eines Laserstrahls. Eine „geschossene" Fuse repräsentiert in diesem Fall beispielsweise eine logische 1, während eine ungeschossene Fuse eine 0 repräsentiert. Will man beispielsweise eine Zeile eines DRAMs ersetzen, so wird auf die beschriebene Weise die Adresse der Zeile in einer Reihe von Fuses permanent gespeichert, wobei ein Adressbit einer einzelnen Fuse zugeordnet ist.
Diese Adressspeicherung geschieht in sogenannten Fuselatches. Kurz nach dem Hochfahren des Chips und nur einmal zu diesem Zeitpunkt wird die Information jeder Fuse ausgelesen und im zur Fuse gehörenden Latch gespeichert. Es zeigt sich jedoch, dass Fuselatches empfindlich gegen Alpha- und Gamma-Strahlung sind.
Im Betrieb kann die Strahlung die in den Fuselatches gespeicherte Information invertieren, so dass eine Fehlfunktion des Bausteins auftritt. Die Ursache der Informationsveränderungen liegt in der ionisierenden Wirkung der Strahlung. Auf seinem Weg durch den Halbleiter generiert ein Alpha- oder Gamma-Partikel Ladungsträger, welche die Potentiale der Drain- bzw. Sourceknoten der Fuselatch-Transistoren kurzzeitig stark ändern, wodurch das Latch umkippen kann. Es wurden beispielsweise zusätzliche Kapazitäten an die empfindlichen Knoten geschaltet. Diese erhöhen jedoch den Flächenverbrauch.
2A zeigt eine derartige Fuselatchschaltung, die einen Feldeffekttransistor gemäß der vorliegenden Erfindung einsetzt. Zu erkennen sind Versorgungsspannungsanschlüsse 101 und Masseanschlüsse 111, ein Auslesetransistor 121, eine Fuse 131, ein Initialisierungstransistor 141, ein Initialisierungseingang 146 und ein Ausleseingang 151. Im weiteren Verlauf der Schaltungsstruktur ist eine Registeranordnung gezeigt, die einen Rückkopplungsinverter 161, einen Registertransistor 171, einen Ausgangstransistor 181, einen Schalttransistor 191, einen Ausgangsinverter 201 und einen Ausgangsanschluss 206 umfasst.
Der als n-MOS Transistor in diesem Ausführungsbeispiel ausgeführte Auslesetransistor 121 umfasst ein Auslesetransistorgate 121a, eine Auslesetransistordrain 121b und eine Auslesetransistorsource 121c. Der Initialisierungstransistor 141, hier ein p-MOS Feldeffekttransistor, weist ein Initialisierungstransistorgate 141a, eine Initialisierungstransistorsource 141b und eine Initialisierungstransistordrain 141c auf. Der Rückkopplungsinverter 161 umfasst einen Rückkopplungsinvertereingang 161a und einen Rückkopplungsinverterausgang 161b. Der p-MOS Registertransistor 171 gliedert sich in ein Registertransistorgate 171a, eine Registertransistorsource 171b und eine Registertransistordrain 171c. Der Ausgangstransistor 181, der hier ein n-MOS Feldeffekttransistor ist, umfasst eine Ausgangstransistorgate 181a, eine Ausgangstran sistorsource 181b, eine Ausgangstransistordrain 181c und eine Ausgangstransistorbulk 181d. Der Schalttransistor 191, ebenfalls hier als n-MOS-Feldeffekttransistor ausgeführt, umfasst ein Schalttransistorgate 191a, eine Schalttransistorsource 191b, eine Schalttransistordrain 191c und ein Schalttransistorbulk 191d. Der Ausgangsinverter 201 weist einen Ausgangsinvertereingang 201a und einen Ausgangsinverterausgang 201b auf.
Der Initialisierungseingang 146 ist mit dem Initialisierungstransistorgate 141a und dem Schalttransistorgate 191a elektrisch leitend verbunden. Der Ausleseeingang 151 ist an das Auslesetransistorgate 121a unmittelbar angeschlossen bzw. über eine Leiterbahn angeschlossen. Die Initialisierungstransistordrain 141c ist an die Auslesetransistordrain 121b unmittelbar angeschlossen sowie an den Rückkopplungsinvertereingang 161a. Die Auslesetransistorsource 121c ist über die Fuse 131 an den Masseanschluss 111 angeschlossen. Der Rückkopplungsinverterausgang 161b ist an das Registertransistorgate 171a und an das Ausgangstransistorgate 181a angeschlossen. Die Registertransistorsource 171b ist an den Versorgungsspannungsanschluss 101 angelegt, während die Registertransistordrain 171c mit der Ausgangstransistorsource 181b und dem Ausgangsinvertereungang 201 verbunden ist. Zugleich ist die Registertransistordrain 171c über eine Rückkopplungsschleife mit dem Rückkopplungsinvertereingang 161a verbunden. Die Ausgangstransistordrain 181c ist mit der Schalttransistordrain 191b verbunden. Die Schalttransistorsource 191c ist an den Masseanschluss 111 unmittelbar angeschlossen. Die Ausgangstransistorbulk 181d und die Schalttransistorbulk 191d sind mit dem Masseanschluss 111 verbunden. Der Ausgangsinverterausgang 201b ist mit dem Ausgangsanschluss 206 verbunden. Die Funktionalität der in 2A dargestellten Schaltungsanordnung wird noch später erläutert.
In 2B ist in einer Skizze oben ein Verlauf einer Spannung an dem Initialisierungseingang 146 und in einer Skizze unten ein Verlauf einer Spannung an dem Ausleseeingang 151 dargestellt. An den x-Achsen ist jeweils die Zeit angetragen, wobei die Zeitnullpunktachsen bewusst untereinander angeordnet sind, um die zeitlichen Abläufe in den Diagrammen gegenüber zu stellen. An den y-Achsen sind jeweilige Spannungsverläufe angetragen. Die Spannung an dem Initialisierungseingang 146 steigt dabei an einem Zeitpunkt t₁ von einem niedrigen bzw. logisch niedrigen Spannungsniveau U₁ über eine Initialisierungseingangsflanke 208 zu einem hohen bzw. logisch hohen Eingangsspannungsniveau U₂ an, das zu einem Zeitpunkt t₂ erreicht wird.
Eine Spannung an dem Ausleseeingang 151 steigt von einem niedrigen bzw. logisch niedrigen Spannungsniveau U₃ zu einem Zeitpunkt t₃ über einen Ausleseeingangsanstieg 211 zu einem hohen bzw. logisch hohen Spannungsniveau U₄ an, das zu einem Zeitpunkt t₄ erreicht wird. Zu einem Zeitpunkt t₅ beginnt die Spannung an dem Ausleseeingang 151 über den Ausleseeingangsabfall 221 von dem logisch hohen Spannungsniveau U₄ auf das logisch niedrige Spannungsniveau U₃ abzufallen, wobei das logisch niedrige Spannungsniveau U₃ zu einem Zeitpunkt t₆ erreicht ist.
Im Folgenden wird nun die Funktionsweise der in 2A dargestellten Schaltungsstruktur erläutert. Bis zu einem Zeitpunkt t₁ ist der Initialisierungstransistor 141 eingeschaltet, während der Auslesetransistor 121 ausgeschaltet ist. Somit liegt der Rückkopplungsinvertereingang 161a nach dem Anlegen einer Versorgungsspannung an der in 2A gezeigten Fuselatch stets auf einem logisch hohen Spannungssignal.
Zu einem Zeitpunkt t₁ steigt die Spannung an dem Initialisierungseingang 146 von logisch niedrig auf logisch hoch an, so dass der Initialisierungstransistor 141 ab dem Zeitpunkt t₂ sperrt. In dem Zeitraum zwischen dem Zeitpunkt t₂ und t₃ liegt an dem Auslesetransistorgate 121a eine logisch niedrige Spannung an, weshalb der Auslesetransistor 121 sperrt, so dass ein logisch hoher Spannungszustand an dem Invertereingang 161a erhalten bleibt.
An dem Inverterausgang 161b liegt deshalb in dem Zeitraum zwischen Zeitpunkt t₂ und t₃ ein logisch niedriges Signal an, weshalb der Registertransistor 171 in diesem Zeitraum leitet, während der Ausgangstransistor 181 sperrt, so dass an dem Ausgangsinvertereingang 201a, der ja über den leitenden Registertransistor 171 mit dem Versorgungsspannungsanschluss 101 verbunden ist, ein logisch hohes Signal anliegt.
Dieses logisch hohe Spannungssignal an dem Ausgangsinvertereingang 201a wird über die Rückkopplungsschleife an den Rückkopplungsinvertereingang 161a zurückgeführt, was zu einer Stabilisierung der Latch-Schaltung führt.
In dem Zeitraum von dem Zeitpunkt t₃ bis zu dem Zeitpunkt t₄ steigt die Spannung an dem Ausleseeingang 151 von logisch niedrig auf logisch hoch an, wobei nun in Abhängigkeit eines Zustands der Fuse 131 zwei verschiedene Schaltungsvorgänge in der in 2A gezeigten Fuselatch auftreten können.
A. Erster Vorgang, bei dem die Fuse 131 durchtrennt ist
Wenn die Fuse 131 durchtrennt ist, ist nach wie vor die Verbindung zwischen dem Rückkopplungsinvertereingang 161a und dem Masseanschluss 111 über den Auslesetransistor 121 unterbrochen. Die logischen Zustände der Spannungen an dem Rückkopplungsinvertereingang 161a, an dem Rückkopplungsinverterausgang 161b und an dem Ausgangsinvertereingang 201a entsprechen damit nach wie vor dem Zustand zwischen dem Zeitpunkt t₂ und t₃, als der Auslesetransistor 121 sperrte. An dem Ausgangsinverterausgang 201b bzw. an dem Ausgangsanschluss 206 liegt daher nach wie vor ein logisch niedriges Signal an. Dieses logisch niedrige Signal bleibt auch erhalten, wenn zwischen dem Zeitpunkt t₅ und dem Zeitpunkt t₆ über den Ausleseeingangsabfall 221 der Auslesetransistor 121 in einen sperrenden Zustand geschaltet wird. Somit liegt über dem gesamten Zeitraum ab dem Zeitpunkt t₄ bis zu Zeitpunkten nach dem Zeitpunkt t₆ stets ein logisch niedriges Signal an dem Ausgangsanschluss 206 an.
B. Schaltungsvorgänge, wenn die Fuse 131 leitend ist
Wenn die Fuse 131 nicht durch einen Laserstrahl bei einer Fertigung der in 2A gezeigten Fuselatch durchtrennt worden ist, so ist ab dem Zeitpunkt t₄, zu dem an dem Auslesetransistorgate 121a ein logisch hohes Signal anliegt, der Rückkopplungsinvertereingang 161a mit dem Masseanschluss 111 leitend verbunden. Daher kippt die Spannung an dem Rückkopplungsinvertereingang 161a von logisch hoch auf logisch niedrig. Daraufhin kippt das Signal an dem Rückkopplungsinverterausgang von logisch niedrig auf logisch hoch, woraufhin der Registertransistor 171 sperrt, während der Ausgangstransistor 181 leitet. An dem Ausgangstransistor 181 liegt nämlich dann an dem Ausgangstransistorgate 181a ein positives Potential gegenüber der Ausgangstransistorbulk 181d an.
Durch das logisch hohe Spannungssignal, das nach dem Zeitpunkt t₂ an dem Initialisierungseingang 146 und damit an dem Schalttransistorgate 191a anliegt, während die Schalttransitorbulk auf Masse gelegt ist, ist der Schalttransistor 191 auf elektrisch leitend geschaltet. Daher ist der Ausgangsinvertereingang 201a über den leitenden Ausgangstransistor 181 und den leitenden Schalttransistor 191 mit dem Masseanschluss 111 verbunden. Somit liegt ein logisch niedriges Signal an dem Ausgangsinvertereingang 201a an, welches über die Rückkopplungsschleife gleichzeitig auch an dem Rückkopplungsinvertereingang 161a anliegt. An dem Ausgangsinverterausgang 201b und an dem Ausgangsanschluss 206 liegt dann ein logisch hohes Signal an.
Selbst wenn in dem Zeitraum zwischen dem Zeitpunkt t₅ und dem Zeitpunkt t₆ der Auslesetransistor 121 von einem Wechsel der Spannung an dem Ausleseeingang 151 bzw. an der Auslesetransistorgate 121a von logisch hoch auf logisch niedrig geschaltet wird, so dass der Transistor 121 ab dem Zeitpunkt t₆ sperrt, bleibt der logische Zustand an dem Rückkopplungsinvertereingang 161a erhalten. Somit liegt auch in dem Zeitraum nach dem Zeitpunkt t₆ an dem Ausgangsanschluss 206 ein logisch hohes Signal an.
Wie in obigen Beispielen gezeigt ist, führt eine Änderung der Spannungen bzw. Potentiale an dem Rückkopplungsinvertereingang 161a, an dem Rückkopplungsinverterausgang 161b bzw. an dem Ausgangsinvertereingang 201a zum Kippen einer hier dargestellten Registerstruktur, was eine Änderung eines logischen Zustands an dem Ausgangsanschluss 206 nach sich zieht. Voraussetzung dafür ist, dass die Potentialänderung einen kritischen Schwellwert überschreitet und mehr als einen vorbestimmten Zeitraum auftritt. Dieses ist bei Potentialänderungen infolge eines in einen Source- oder Drainbereich eindringenden Alpha- oder Gamma-Partikels der ionisiernden Strahlung möglich.
Wie oben auch gezeigt ist, ist nach dem Zeitpunkt t₆ der Auslesetransistor 121 gesperrt, so dass eine ungewollte Potentialänderung an dem Rückkopplungsinvertereingang 161a, an dem Rückkopplungsinverterausgang 161b und an dem Ausgangsinvertereingang 201a bzw. an aktiven Knoten der Schaltungsstruktur zu einem irreversiblen Kippen der in 2A dargestellten Registerstruktur führen kann. Somit liefert bei der ungewollten Potentialänderung an einem der aktiven Knoten und einem damit einhergehenden Kippen der Registeranordnung diese Registeranordnung nach dem Zeitpunkt der ungewollten Potenti aländerung kontinuierlich einen falschen Wert an dem Ausgangsanschluss 206.
Wenn diese Schaltungsstruktur auf einem DRAM eingesetzt wird, um über den Zustand der Fuse 131, die einen durchtrennten bzw. nichtdurchtrennten Zustand einnehmen kann, ein Adressbit einer zu ersetzenden Speicherzelle abzulegen, so führt eine ungewollte Potentialänderung an einem der aktiven Knoten bei einem gleichzeitigen Kippen der Registeranordnung zu einem falschen Adressbit einer zu ersetzenden Speicherzelle. Dies zieht eine Fehlfunktion des Bausteins ab der ungewollten Potentialänderung an einem der aktiven Knoten nach sich.
In den praktischen Anwendungen der in 2A gezeigten Schaltungsanordnung bei DRAM-Speicherbausteinen treten diese ungewollten Potentialänderungen an den aktiven Knoten häufig dann auf, wenn durch Alpha- oder Gamma-Partikel in den Drain- bzw. Sourcebereichen der an den aktiven Knoten angeschlossenen Feldeffekttransistoren Ladungsträger erzeugt werden, welche zu einer ungewollten Potentialänderung in den Source- bzw. Drainbereichen führen.
Weil die aktiven Knoten 161a, 161b, 201a nicht unmittelbar bzw. über eine elektrische Leiterbahn an einem Masseanschluss 111 oder einem Versorgungsspannungsanschluss 101 angeschlossen sind, kann eine ungewollte Potentialänderung auch nicht sofort kompensiert werden. Da die aktiven Knoten 161a, 161b und 201a jeweils über einen Feldeffekttransistor mit einem Versorgungsspannungsanschluss 101 und einem Masseanschluss 111 verbunden sind, kann ein möglicher Ausgleichsvorgang nach einer ungewollten Potentialänderung nur verzögert über die Feldeffekttransistoren erfolgen. Daher sind die aktiven Knoten 161a, 161b, 201a besonders empfindlich gegen ungewollte Potentialänderungen infolge der durch Alpha- oder Gamma-Partikel in den Source- bzw. Drainbereich der anliegenden Feldeffekttransistoren erzeugten Ladungsträger.
Somit wird auch deutlich, dass eine Reduktion der Wahrscheinlichkeit, dass Alpha- oder Gamma-Partikel in die an den aktiven Knoten anliegenden Source- bzw. Drainbereiche der Feldeffekttransistoren eindringen, erforderlich ist, um die in 2A gezeigte Fuselatch gegen ein ungewolltes Kippen der Registeranordnung besser zu schützen. Da in der Schaltung jeweils nur einer der Drain- oder Sourcebereiche eines Feldeffekttransistors an den aktiven Knoten 161a, 161b, 201a anliegt, eignet sich der in 1 gezeigte Feldeffekttransistor gemäß einem Ausführungsbeispiel der vorliegenden Erfindung besonders gut für einen Einsatz in der gezeigten Fuselatchschaltung. In dem in 1 gezeigten Feldeffekttransistor gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ist nämlich exakt entweder der Sourcebereich 51 oder der Drainbereich 71 gegen die ionisierende Wirkung der Alpha- bzw. Gamma-Partikel durch eine Reduktion der Größe speziell geschützt.
In der obigen Fuselatchschaltung ist vorgeschlagen worden, die gefährdeten Transistoren in spezieller Form zu gestalten, so dass die Fläche der gefährdeten Drain- bzw. Sourceknoten minimal ist. Als Beispiel ist der in 1 gezeigte Feldeffekttransistor gemäß einem Ausführungsbeispiel der vorliegenden Erfindung nicht wie üblich gerade dargestellt bzw. mit einem geraden Gatebereich 21, sondern der Gatebereich 21 ist in einem 90°-Winkel zwischen dem ersten Gatebereich 21a und dem zweiten Gatebereich 21b ausgeführt. Dies führt dazu, dass die Fläche der innenliegenden Implantation minimal ist, während sich die Fläche der außenliegenden Implantation vergrößert. Letzteres spielt jedoch keine Rolle, da die außenliegende Implantation nicht mit einem aktiven Knoten des Latches verbunden ist, sondern mit der Versorgungsspannung. Durch die reduzierte Fläche der innenliegenden Implantation reduziert sich auch die Wahrscheinlichkeit eines Treffers durch ein Alpha- oder Gamma-Partikel.
Der Einsatz gewinkelter Transistoren verringert damit die Wahrscheinlichkeit für Alpha- und Gamma-Partikel-Treffer und erhöht mithin die Festigkeit des Fuselatches gegenüber Strahlung.
In obigen Ausführungsbeispielen sind die Gatebereiche 21a, 21b in dem Feldeffekttransistor gemäß der vorliegenden Erfindung senkrecht zueinander angeordnet. Alternativen sind jedoch beliebige Winkel zwischen den Gatebereichen 21a, 21b oder auch eine gebogene Anordnung des Gatebereichs 21, so dass der Sourcebereich 51 und der Drainbereich 71 unterschiedlich groß sind. Wichtig ist dabei jedoch, daß der Gatebereich lateral innerhalb des aktiven Bereichs bzw. auf einer Draufsicht auf den aktiven Bereich gebogen oder gekrümmt ist.
Der in dem Ausführungsbeispiel der vorliegenden Erfindung gezeigte Feldeffekttransistor wird in einer Fuselatch-Schaltung eingesetzt. Alternativen sind jedoch auch Schaltungen, die Knoten aufweisen, die kritisch sind in Bezug auf Potentialänderungen, wie beispielsweise Register in Zählern. In obigen Ausführungsbeispielen wird der Einsatz des Fuselatches mit einem Feldeffekttransistor gemäß einem Ausführungsbeispiel der vorliegenden Erfindung in DRAM-Speicherbausteinen erläutert. Alternativen sind aber auch weitere Speicherbausteine wie beispielsweise FLASH-Speicherbausteine.
In der oben dargestellten Fuselatchschaltung sind CMOS-Feldeffekttransistoren eingesetzt. Alternativen sind jedoch beliebige Feldeffekttransistoren.

11: aktiver Bereich
21: Gatebereich
21a: erster Gatebereich
21b: zweiter Gatebereich
21c: Grenze zwischen erstem und zweitem Gatebereich
22: Gate-Source-Grenzlinie
23: Gate-Drain-Grenzlinie
31: Sourceanschluss-Leiterbahn
41: Drainanschluss-Leiterbahn
51: Sourcebereich
61: Sourcekontaktierung
71: Drainbereich
81: Drainkontaktierung
91: Kanalbereich
101: Versorgungsspannungsanschluss
111: Masseanschluss
121: Auslesetransistor
121a: Auslesetransistorgate
121b: Auslesetransistordrain
121c: Auslesetransistorsource
131: Fuse
141: Initialisierungstransistor
141a: Initialisierungstransistorgate
141b: Initialisierungstransistorsource
141c: Initialisierungstransistordrain
146: Initialisierungseingang
151: Ausleseeingang
161: Rückkopplungsinverter
161a: Rückkopplungsinvertereingang
161b: Rückkopplungsinverterausgang
171: Registertransistor
171a: Registertransistorgate
171b: Registertransistorsource
171c: Registertransistordrain
181: Ausgangstransistor
181a: Ausgangstransistorgate
181b: Ausgangstransistordrain
181c: Ausgangstransistorsource
181d: Ausgangstransistorbulk
191: Schalttransistor
191a: Schalttransistorgate
191b: Schalttransistordrain
191c: Schalttransistorsource
191d: Schalttransistorbulk
201a: Ausgangsinvertereingang
201b: Ausgangsinverterausgang
206: Ausgangsanschluss
208: Initialisierungseingangsflanke
211: Ausleseeingangsanstieg
221: Ausleseeingangsabfall

Claims

Feldeffekttransistor mit einem aktiven Bereich (11), der einen Sourcebereich (51), einen Gatebereich (21) und einen Drainbereich (71) aufweist, wobei der Gatebereich (21) in dem aktiven Bereich (11) derart gebogen oder geknickt verläuft, dass der Drain- (71) und der Sourcebereich (51) unterschiedlich groß sind.
Feldeffekttransistor gemäß Anspruch 1, der auf einem Chip Planar angeordnet ist.
Feldeffekttransistor gemäß einem der Ansprüche 1 oder 2, bei dem sich der Gatebereich (21) entlang einer Steuerelektrodenleiterbahn erstreckt.
Feldeffekttransistor gemäß einem der Ansprüche 1 bis 3, bei dem der Sourcebereich (51) an eine Source-Leiterbahn (31) und der Drainbereich (71) an eine Drain-Leiterbahn (41) angeschlossen sind, wobei die Source- und die Drain-Leiterbahnen (31, 41) in dem aktiven Bereich (11) parallel zueinander angeordnet sind.
Feldeffekttransistor gemäß einem der Ansprüche 1 bis 4, bei dem der Gatebereich (21) in dem aktiven Bereich (11) zwei zueinander in vorbestimmten Toleranzen senkrechte Abschnitte (21a, 21b) aufweist.
Feldeffekttransistor gemäß einem der Ansprüche 1 bis 5, bei dem der Gatebereich (21) in dem aktiven Bereich (11) eine Gate-Source-Grenzlinie (22), die dem Sourcebereich (51) zugewandt ist, und eine Gate-Drain-Grenzlinie (23), die dem Drainbereich (71) zugewandt ist, aufweist, wobei sich die Gate-Source-Grenzlinie (22) und die Gate-Drain-Grenzlinie (23) in ihrer Länge unterscheiden.
Feldeffekttransistor gemäß einem der Ansprüche 1 bis 6, der zusammen mit einer Mehrzahl von Speicherzellen auf einem Chip angeordnet ist.
Feldeffekttransistor gemäß Anspruch 7, bei dem die Mehrzahl von Speicherzellen eine DRAM-Zelle umfasst.
Feldeffekttransistor gemäß einem der Ansprüche 1 bis 8, der mit einem Speicherelement (131) elektrisch leitend verbunden ist.
Feldeffekttransistor gemäß Anspruch 9, bei dem das Speicherelement (131) eine Information über eine Adresse umfasst.
Feldeffekttransistor gemäß einem der Ansprüche 9 oder 10, bei dem das Speicherelement eine Information über eine Adresse einer zu ersetzenden Speicherzelle umfasst.
Feldeffekttransistor gemäß einem der Ansprüche 9 bis 11, bei dem das Speicherelement (131) ein Fuse-Element (131) oder ein Anti-Fuse-Element ist.
Feldeffekttransistor gemäß Anspruch 12, der in einer Fuselatch-Schaltung angeordnet ist.
Feldeffekttransistor gemäß Anspruch 13, bei dem der kleinere des Drain- (71) oder Sourcebereichs (51) unmittelbar an einem aktiven Knoten (161a, 161b, 201a) des Fuselatches angeschlossen ist.
Feldeffekttransistor gemäß Anspruch 14, bei dem der kleinere des Drain- (71) oder des Sourcebereichs (51) unmittelbar an einem Rückkopplungsinvertereingang (161a) angeschlossen ist.
Feldeffekttransistor gemäß einem der Ansprüche 14 oder 15, bei dem der kleinere des Drain- (71) oder des Sourcebereichs (51) unmittelbar an einem Rückkopplungsinverterausgang (161b) angeschlossen ist.