DE102004011494A1

DE102004011494A1 - Verfahren zur Erfassung von Signalabtastwerten

Info

Publication number: DE102004011494A1
Application number: DE102004011494A
Authority: DE
Inventors: Peter Blakeborough Devauden Kenington; John Somercotes Bishop; Jonathan Paul Horfield Rogers; Antony James Wickwar Wotton-under-Edge Smithson
Original assignee: Andrew AG; Andrew LLC
Current assignee: Commscope Technologies AG; Commscope Technologies LLC
Priority date: 2003-03-11
Filing date: 2004-03-09
Publication date: 2005-02-03
Also published as: GB2400996A; GB0405417D0; US20040179587A1; GB2400996B; KR20040080353A; US7123890B2; CN1531213A

Abstract

Eine Abtastwerterfassungsvorrichtung zum Abtasten von ersten und zweiten Signalen in einer Signalverarbeitungsanordnung, wobei die Vorrichtung einen Abtaster, der Abschnitte der Wellenformen der ersten und zweiten Signale abtastet, einen Schalter für die wechselnde Verbindung des Abtasters mit einer Stelle in der Anordnung, wo das erste Signal abgetastet werden kann, und einen Zeitgeber umfasst, um den Betrieb des Schalters zeitlich so zu steuern, dass der Abtaster einen ersten Wellenformabschnitt des ersten Signals und einen zweiten Wellenformabschnitt des zweiten Signals erfasst, wobei das zweite Signal auf das erste Signal anspricht und die zeitliche Steuerung des Schalters dergestalt ist, dass die zweite Steuerung einen Teil umfasst, der in Antwort auf den ersten Abschnitt erzeugt wurde.

Description

GEBIET DER ERFINDUNG
Die Erfindung betrifft Verfahren zur Abtastung von Signalen, die in Signalverarbeitungsanordnungen auftreten. Zum Beispiel können von einer Signalverarbeitungsanordnung erhaltene Abtastwerte genutzt werden, um den Betrieb der Anordnung dahingehend zu beurteilen, eine Steuerung der Anordnung so auszuführen, dass für die Anordnung ein gewünschter Leistungsgrad erreicht wird.
Die Erfindung kann in einer Vielzahl von Signalverarbeitungsbereichen angewendet werden. Ein spezielles Gebiet, in dem die Erfindung verwendet werden kann, ist das einer Verstärkersteuerung in einer drahtlosen Kommunikationsumgebung.
BESCHREIBUNG DER ALLGEMEINEN TECHNIK
Ein Funkübertragungsgerät umfaßt üblicherweise einen Hochfrequenzleistungsverstärker (HFV), um die Leistung von zu übermittelnden Hochfrequenzsignalen (HF-Signale) zu verstärken. Der HFV übt einen mehr oder weniger großen Verzerrungseffekt auf die HF-Signale aus, die er verstärkt. Dieser Verzerrungseffekt muss für gewöhnlich gesteuert werden, um sicherzustellen, dass der Sender alle vorliegenden Hochfrequenz-Interferenz bereffenden Standards erfüllt. Dieser Verzerrungseffekt zeigt sich hauptsächlich in ein oder zwei Ausprägungen, nämlich einer AM-AM-Verzerrung und einer AM-PM-Verzerrung.
Eine AM-AM-Verzerrung tritt auf, wenn sich der Verstärkungsfaktor des HFV als Funktion der Amplitude des Eingangssignals ändert. Für gewöhnlich verringert sich der Verstärkungsfaktor, wenn die Amplitude des Eingangssignals größer wird. Dies wird als komprimierende Verstärkungsfaktorcharakteristik bezeichnet.
Eine AM-PM-Verzerrung betrifft den Fall, wenn die Phase des Ausgangssignals des HFV's sich als Funktion der Amplitude des Eingangssignals ändert. Das heißt, Amplitudenmodulation (AM) im Eingangssignal verursacht Phasenmodulation (PM) im Ausgangssignal.
Es ist üblich, Steuerungsschemata zu verwenden, die die von einem HFV erzeugte Verzerrung steuern. Zwei wichtige Verfahren zur Steuerung eines HFV sind das Vorverzerrungsverfahren und das Vorwärtskopplungsverfahren.
Beim Vorverzerrungsverfahren wird das Eingangssignal des HFV's einer gesteuerten Verzerrung ausgesetzt, die berechnet so wird, dass sie den Verzerrungseffekt des HFV's aufgehebt, so dass das Ausgangssignal des HFV's im wesentlichen unverzerrt bleibt.
Beim Vorwärtskopplungsverfahren wird für gewöhnlich das "Vorwärtskopplungs"-Signal, das aus dem Eingangssignal des HFV's abgeleitet wird, in das Ausgangssignal des HFV's injiziert, um die Verzerrung des Ausgangssignals zu korrigieren.
Sowohl für Vorverzerrungs- als auch für Vorwärtskopplungssysteme wurden verschiedene Steuerungsschemata vorgeschlagen, um die Genauigkeit der Verzerrungsbeseitigung zu verbessern. Jede Steigerung der Effektivität eines solchen Verzerrungssteuerschemata wird jedoch üblicherweise auch eine Erhöhung der Kosten mit sich bringen.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Im Folgenden werden lediglich als Beispiele einige Ausführungsformen der Erfindung, unter Bezugnahme auf die beigefügten Abbildungen beschrieben, von denen:
1 ein Blockdiagramm eines HF-Signal-Verarbeitungssystems in einer Basisstation eines Mobiltelefonnetzwerkes darstellt.
2 ein Blockdiagramm ist, das digitale Signalverarbeitungsoperationen in der digitalen Signalverarbeitungseinheit der Basisstation in 1 darstellt.
3 ein Blockdiagramm eines HF-Signal-Verarbeitungssystems in einer Basisstation eines Mobiltelefonnetzwerkes darstellt.
4 ein Blockdiagramm eines HF-Signal-Verarbeitungssystems in einer Basisstation eines Mobiltelefonnetzwerkes darstellt.
5 ein Blockdiagramm eines HF-Signal-Verarbeitungssystems in einer Basisstation eines Mobiltelefonnetzwerkes darstellt.
6 ein Blockdiagramm eines HF-Signal-Verarbeitungssystem in einer Basisstation eines Mobiltelefonnetzwerkes darstellt.
7 ein Blockdiagramm eines HF-Signal-Verarbeitungssystems in einer Basisstation eines Mobiltelefonnetzwerkes darstellt.
8 ein Blockdiagramm eines HF-Signal-Verarbeitungssystems in einer Basisstation eines Mobiltelefonnetzwerkes darstellt.
9 in Diagramm ist, welches Signalspuren darstellt, die von zwei unterschiedlichen Stellen einer Signalverarbeitungsanordnung in einer Basisstation eines Mobiltelefonnetzwerkes stammen.
10 ein Blockdiagramm eines HF-Signal-Verarbeitungssystems in einer Basisstation eines Mobiltelefonnetzwerkes darstellt.
11 ein Blockdiagramm eines HF-Signal-Verarbeitungssystems in einer Basisstation eines Mobiltelefonnetzwerkes darstellt.
12 ein Blockdiagramm eines HF-Signal-Verarbeitungssystems in einer Basisstation eines Mobiltelefonnetzwerkes darstellt.
13 ein Blockdiagramm eines HF-Signal-Verarbeitungssystems in einer Basisstation eines Mobiltelefonnetzwerkes darstellt.
14 ein Blockdiagramm eines HF-Signal-Verarbeitungssystems in einer Basisstation eines Mobiltelefonnetzwerkes darstellt.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Gemäß einem Aspekt stellt die Erfindung eine Vorrichtung bereit, um erste und zweite Signale in einer Signalverarbeitungsanordnung abzutasten, wobei die Vorrichtung einen Abtaster zum Abtasten von Abschnitten der Wellenformen der ersten und zweiten Signale, einen Schalter für die wechselnde Verbindung des Abtasters mit einer Stelle in der Anordnung, wo das erste Signal abgetastet werden kann, und einer Stelle in der Anordnung, wo das zweite Signal abgetastet werden kann, und einen Zeitgeber umfasst, um den Betrieb des Schalters zeitlich so zu steuern, dass der Abtaster einen ersten Wellenformabschnitt des ersten Signals und einen zweiten Wellenformabschnitt des zweiten Signals abtastet, wobei das zweite Signal auf das erste Signal anspricht und der Zeitgeber ausgelegt ist, eine Ausbreitungsverzögerung zwischen den Stellen zu verwenden, so dass der zweite Abschnitt zumindest einen Teil enthält, der in Antwort auf den ersten Abschnitt erzeugt wurde.
Die Erfindung stellt somit ein Verfahren bereit, um Abtastwerte aus einer Signalverarbeitungsanordnung in einer Art und Weise zu erfassen, die es ermöglicht, relativ genaue Informationen aus der Anordnung zu erhalten, ohne dabei auf relativ teure Technologie für die Implementierung des Abtasters zurückzugreifen.
Bei einigen Ausführungsformen ist der Zeitgeber ausgelegt, den Betrieb des Schalters zeitlich so zu steuern, dass der Abtaster die ersten und zweiten Abschnitte nacheinander abtastet. Bei anderen Ausführungsformen kann der Zeitgeber jedoch auch ausgelegt sein, die Verbindung des Schalters zwischen den ersten und zweiten Stellen so zu wechseln, dass der Abtaster die ersten und zweiten Abschnitte nicht nacheinander abtastet.
Einige Ausführungsformen beinhalten ein Verzögerungselement in der Signalverarbeitungsanordnung. Bei einigen Ausführungsformen wirkt das Verzögerungselement auf das erste Signal und bei anderen Ausführungsformen wirkt das Verzögerungselement auf das zweite Signal.
Bei einigen Ausführungsformen ist ein Controller ausgelegt, mit Hilfe der Abtastwerte der ersten und zweiten Abschnitte ein oder mehrere Steuersignale für die Steuerung des Betriebs der Anordnung zu erzeugen. Bei einer solchen Variante kann der Controller auch einen Speicher umfassen, um aus den Abtastwerten erhaltene Werte zu speichern, wobei der Controller ausgelegt sein kann, die Werte, die sich auf den ersten Abschnitt beziehen, mit den Werten, die sich auf den zweiten Abschnitt beziehen, zeitlich zu synchronisieren, um aus den Werten ein oder mehrere Steuersignale zur Anwendung auf die Signalverarbeitungsanordnung abzuleiten.
Bei einigen Ausführungsformen kann ein Controller genutzt werden, um von den Abtastwerten Werte eines Parameters abzuleiten, die Werte in Binärdateien zu allokieren und dann die Werte in den Binärdateien zu mitteln. Durch die Ermittlung solcher Durchschnittswerte von Binärdateien kann der Auswirkung von statistischen Fehlern, die sich im Laufe des Abtastprozesses des Abtasters ergeben, entgegengewirkt werden.
Bei einigen Ausführungsformen kann ein Controller genutzt werden, um von den Abtastwerten Werte eines Parameters abzuleiten, die Werte in Binärdateien zu allokieren und dann Idealwerte der Parameter für die Binärdateien zu nutzen, um die Inhalte der Binärdateien zu bewerten. Eine solche Bewertung kann auch beinhalten, dass der Idealwert einer bestimmten Binärdatei mit einem Mittelwert der der Binärdatei zugewiesenen Werte verglichen wird.
Bei einigen Ausführungsformen umfasst die Signalverarbeitungsanordnung erste und zweite Teile, um digitale bzw. analoge Signalverarbeitung durchzuführen. Die Anord nung umfasst auch mindestens erste und zweite Digital-Analog-Umsetzer, um Signale vom ersten Teil zum zweiten Teil zu übertragen. Innerhalb des ersten Teils wird das erste Signal so verarbeitet, dass ein Zwischensignal erzeugt wird, das über den ersten Digital-Analog-Umsetzer dem zweiten Teil zugeführt wird. Der zweite Digital-Analog-Umsetzer stellt das erste Signal dem Schalter bereit. Bei diesen Ausführungsformen besteht die Möglichkeit, den Schalter statt als Hochfrequenzbauteil (HF-Bauteil) als Zwischenfrequenzbauteil (ZF-Bauteil) zu implementieren. Bei einigen Varianten verzögert der erste Teil das erste Signal auf dem Weg zum zweiten Digital-Analog-Umsetzer digital. Bei einigen Ausführungsformen kann es auch notwendig sein, zwischen dem zweiten Digital-Analog-Umsetzer und dem Schalter einen Frequenzumsetzer vorzusehen.
Bei einigen Ausführungsformen ist ein Subtrahierer vorgesehen, der aus den ersten und zweiten Signalen ein Differenzsignal als drittes Eingangssignal für den Schalter zur wählbaren Zuführung zum Abtaster erzeugt. Das Differenzsignal kann zur Erzeugung von einem oder mehreren Steuersignalen genutzt werden, um den Betrieb der Signalverarbeitungsanordnung zu steuern.
Eine bevorzugte Anwendung der Erfindung ist die Überwachung der Leistung von Verstärkern, etwa bei den Hochfrequenzleistungsverstärkern in Funkübertragungsschaltungen. In diesem Fall können die ersten und zweiten Signale die Eingangs- bzw. Ausgangssignale des Verstärkers sein.
1 stellt eine Basisstation 10 eines Mobiltelefonnetzwerkes dar, obwohl die Zeichnung genauso gut ein Mobiltelefon darstellen könnte. In 1 sind nur die Teile der Basisstation 10 dargestellt, die unmittelbar am Steuerungsprozess beteiligt sind, HF-Signale zu verstärken, die von der Basisstation gesendet werden sollen. Zum Beispiel zeigt 1 keinen Empfänger zur Demodulation von HF-Signalen, die an die Basisstation gesendet wurden.
Wie in 1 gezeigt wird, umfasst die Basisstation 10 einen Hauptübertragungsweg (HÜW) und eine Vorverzerrungssteueranordnung. Der Hauptübertragungsweg umfasst einen Sender 12, zwei Verteiler 14 und 16, eine Verzögerungsleitung 18, einen Quadraturverteiler 19, zwei Multiplizierer 20 und 22, einen Kombinator 24, einen Hochfrequenzleistungsverstärker (HFV) 26 und eine Antenne 28. Die Vorverzerrungssteueranordnung umfasst einen Verteiler 30, einen Hochfrequenzschalter 32, einen Hüllkurvendetektor 34, einen Empfängeroszillator (LO) 36, einen Multiplizieren 38, einen Tiefpassfilter oder Bandpassfilter 40 und eine Digitalsignalverarbeitungseinheit (DVE) 42. Zwei Digital-Analog-Umsetzer (DAU) 44 und 46 ermöglichen es der DVE 42, Signale in den analogen Bereich zu senden, und zwei Analog-Digital-Umsetzer (ADU) 48 und 50 ermöglichen es der DVE 42, Signale aus dem analogen Bereich zu empfangen.
Der Sender 12 erzeugt ein HF-Signal, das von der Basisstation 10 gesendet wird. Das HF-Signal wird mit Informationen, wie etwa codierte, digitalisierte Sprache, moduliert. Im vorliegenden Beispiel wendet der Sender 12 ein CDMA-Verfahren an, um eine Gruppe von Spreed-Spectrum-Signalen zu erzeugen, die jeweils verschiedene Informationen übermitteln, welche addiert werden, um das HF-Ausgangssignal des Senders 12 zu erzeugen.
Das HF-Signal des Senders 12 durchläuft den Verteiler 14 und die Verzögerungsleitung 18 zum Quadraturverteiler 19. Zusammen bilden der Quadraturverteiler 19, die Multiplizierer 20 und 22 und der Kombinator 24 einen Vektormodulator, um Einstellungen am HF-Ausgangssignal des Senders 12 vorzunehmen. Vom Vektormodulator wird die modifizierte Version des HF-Ausgangssignals des Senders 12 dem HFV 26 zugeführt, wo das Signal verstärkt wird. Das vom HFV 26 erzeugte, verstärkte Signal durchläuft Splitter 16 und wird von der Antenne 28 gesendet.
Der HFV 26 neigt dazu, eine AM-AM- und AM-PM-Verzerrung in seinem Ausgangssignal zu erzeugen. Der Vektormodulator hat den Zweck, die Amplitude und Phase des Eingangssignals des HFV's 26 so anzupassen, dass jegliche AM-AM- und AM-PM-Verzerrung beseitigt wird, die der HFV 26 sonst in seinem Ausgangsignal erzeugen würde. Der Vektormodulator "vorverzerrt" also das Eingangssignal des HFV's 26, um dem Verzerrungseffekt des HFV's 26 entgegenzuwirken.
Um das Eingangssignal des HFV's 26 vorzuverzerren, löst der Vektormodulator zuerst das HFV-Eingangssignal in eine In-Phasen-Komponente (I) und eine Quadraturphasen-Komponente (Q) auf. Die I- und Q-Komponenten werden von den Multiplizierern 20 bzw. 22 modifiziert. Der Multiplizierer 20 modifiziert die I-Komponente, indem er sie mit einem von dem DAU 44 der DVE 42 erhaltenen I-Kanal-Korrektursignal multipliziert. Der Multiplizierer 22 modifiziert die Q-Komponente, indem er sie mit einem von dem DAU 46 der DVE 42 erhaltenen Q-Kanal-Korrektursignal multipliziert. Die modifizierten Versionen der I- und Q-Komponenten werden dann miteinander kombiniert, um eine vorverzerrte Version des HFV-Eingangssignals zu erzeugen. Das vorverzerrte Signal wird dann dem HFV 26 zugeführt, wo die Leistung des Signals verstärkt wird.
Arbeitet die Basisstation ordnungsgemäß, hebt die Vorverzerrung des Eingangssignals des HFV's 26 die Verzerrung auf, die ansonsten im Ausgangssignal des HFV's 26 auftreten würde.
Wie schon erwähnt, erzeugt die DVE 42 die I- und Q-Kanal-Korrektursignale, die verwendet werden, um das HFV-Eingangssignal im Vektormodulator vorzuverzerren. Die DVE 42 führt hauptsächlich zwei Prozesse aus, nämlich einen Prozess zur Erzeugung der Vorverzerrung und einen Korrekturprozess. Der Vorverzerrungsprozess erzeugt die I- und Q-Kanal-Korrektursignale und der Korrekturprozess sorgt dafür, dass der Vorverzerrungsprozess aufrechterhalten wird, so dass die Restverzerrung, die im HFV-Ausgangssignal auftritt, so gering wie möglich gehalten wird. Die DVE 42 umfasst einen Digitalsignalprozessor (DSP) und ein vom Anwender programmierbares Gate-Array (FPGA), welche sich die Aufgaben, die am Vorverzerrungsprozess und Korrekturprozess beteiligt sind, untereinander aufteilen. Die Zuordnung dieser Aufgaben zum DSP oder zum FPGA, kann je nach Implementierung variieren. Andere Möglichkeiten beinhalten auch den Einsatz von anwendungsspezifischen integrierten Schaltkreisen (ASIC) anstelle des FPGA's.
Die DVE 42 ist mit dem Hauptübertragungsweg über die Verteiler 14 und 16 verbünden, die Signale bereitstellen, die den Vorverzerrungsprozess und den Korrekturprozess steuern. Der Verteiler 14 lenkt eine Version des Senderausgangssignals vom Hauptübertragungsweg weg und führt es dem Verteiler 30 zu. Der Verteiler 16 lenkt eine Version des HFV-Ausgangssignals vom Hauptübertragungsweg weg und führt es einem Anschluss des HF-Schalters 32 zu. Der Verteiler 30 führt eine Version des Senderausgangssignals sowohl dem Hüllkurvendetektor 34 als auch einem Anschluss des HF-Schalters 32 zu. Der Hüllkurvendetektor 34 wertet die Hüllkurve der erhaltenen Version des Senderausgangssignals aus und gibt ein entsprechendes Signal, welches die ausgewertete Hüllkurve und deren Veränderungen angibt, an den ADU 50 zur Weiterverarbeitung in der DVE 42 aus.
Der HF-Schalter 32 erhält Versionen des Senderausgangssignals und des HFV-Ausgangssignals von den Verteilern 14 bzw. 16. Der Schalter 32 wird durch ein Signal der DVE 42 gesteuert, um dem Mischer 38 entweder die Version des Senderausgangssignals oder die Version des HFV-Ausgangssignals zuzuführen. Gemeinsam bilden der Mischer 38, der LO 36 und der Bandpassfilter (BPF) 40 einen Abwärtsumsetzer, um die Ausgangsfrequenz des Schalters 32 zu verringern. Der LO 36 erzeugt ein Signal mit einer Frequenz, die von der DVE 42 gesteuert wird. Das LO-Signal wird im Mischer 38 mit dem Ausgangssignal des Schalters 32 gemischt. Die Wirkung dieses Mischprozess besteht darin, im Ausgangssignal des Mischers 38 zwei Versionen des Ausgangssignals des Schalters 32 zu erzeugen, eine Version mit einer um die Frequenz des LO-Signals erhöhten Frequenz und die andere Version mit einer um die Frequenz des LO-Signals verringerten Frequenz. Der BPF 40 bewirkt, dass die Version mit erhöhter Frequenz eliminiert wird, wobei nur die Version des Schalterausgangssignals erhalten bleibt, deren Frequenz verringert oder abwärtsumgesetzt wurde. Die zur Verwendung in der DVE 42 abwärts umgesetzte Version des Schalterausgangssignals wird dann dem ADU 48 zugeführt. Die DVE 42 erhält folglich drei Eingangssignale: ein Signal über den ADU 50, welches die Hüllkurve des Senderausgangssignals angibt, und Versionen der Ausgangssignale des Senders 12 und des HFV's 26 über den ADU 48. Mit dem über den ADU 50 erhaltenen Signal wird der Vorverzerrungsprozess und mit den über den ADU 48 erhaltenen Signalen wird der Korrekturprozess gesteuert, um den Vorverzerrungsprozess aufrecht zu erhalten.
Ein Signal, das den Hauptübertragungsweg durchläuft, erfährt eine Ausbreitungsverzögerung, die hauptsächlich durch die Verteiler 14 und 16, die Verzögerungsleitung 18, den Vektormodulator und den HFV 26 verursacht wird. Deshalb besteht die Möglichkeit, den Schalter 32 so zu steuern, dass er den ADU 48 mit dem Verteiler 14 verbindet, um eine Stelle in der Wellenform des Signals abzutasten, welches den Hauptübertragungsweg durchläuft, und dann die Stellung des Schalters 32 so zu verändern, dass der ADU 48 rechtzeitig mit dem Verteiler 16 verbunden wird, um die gleiche Stelle in der Wellenform des Signals abzutasten, wenn es den HFV 26 verlässt. Dies wird in 9 veranschaulicht, wo zwei Wellenformen 82 und 84 dargestellt sind. Die Wellenform 82 ist ein Eingangssignal, das dem HFV 26 zugeführt wird, so wie es an einem der Eingänge des Schalters 32 festgestellt wird, welcher mit dem Verteiler 14 verbunden ist. Die Wellenform 84 stellt das Ausgangssignal dar, das der HFV in Antwort auf die Wellenform 82 erzeugt, so wie sie an einem der Eingänge des Schalters 32 festgestellt wird, welcher mit dem Verteiler 16 verbunden ist. Anhand von 9 wird deutlich, dass das Eintreffen der Wellenform 84 am Schalter 32 relativ zum Eintreffen der Wellenform 82 am Schalter 32 verzögert ist.
Diese Verzögerung ist der oben erwähnten Ausbreitungsverzögerung entlang des Hauptübertragungsweges zuzuschreiben. Damit der Schalter 32 beide Wellenformen 82 und 84 ausgeben kann, muss der Schaltprozess des Schalters 32 vom Verteiler 14 zum Verteiler 16 vor dem Eintreffen der Wellenform 84 am Verteiler 16 erfolgen. Das Intervall, während dessen diese Umschaltung stattfindet, ist in 9 dargestellt.
Bei einer Ausführungsform der Basisstation 10 wird für die Abtastung der HFV-Ausgangssignal-Restverzerrung nach Nyquist die minimale Abtastfrequenz des ADU's 48 auf etwa 150 MHz festgesetzt, die Ausbreitungsverzögerungen durch die Verzögerungsleitung 18 und den HFV 26 belaufen sich auf 500 bzw. 15 ns und die Zeitspanne, die die Umschaltung des Schalters 32 von einem Zustand zu einem Anderen und die daraus folgende Einstellung des Abwärtsumsetzers und des ADU's 48 in Anspruch nimmt, liegt bei etwa 50 ns. Das bedeutet, dass der ADU 48 Dutzende von Abtastwerten des Senderausgangssignals sammeln kann, wenn dieser mit dem Verteiler 14 verbunden ist, bevor der Schaltprozess des Schalters 32 begonnen werden muss , um den ADU 48 rechtzeitig mit dem Verteiler 16 zu verbinden, damit dieser einen Abtastwert des HFV-Ausgangssignals erhalten kann, der der gleichen Stelle in der Wellenform des Signals, das sich entlang des Hauptübertragungsweges ausbreitet, entspricht, wie der erste, vom Verteiler 14 erfasste Abtastwert.
Mit anderen Worten, der ADU 48 kann mit Hilfe des Schalters 32 eine Reihe von Abtastwerten des Senderausgangssignals ermitteln und dann eine Reihe von Abtastwerten des HFV-Ausgangssignals, wobei jeder Abtastwert einer Reihe einen entsprechenden Wert in der anderen Reihe hat, so dass die zwei Abtastwerte die gleiche Stelle der Wellenform des Signals betreffen, das den Hauptübertragungsweg durchläuft. Die zwei Abtastwerte, eines von dem HFV-Ausgangssignal und eines von dem Senderausgangssignal, die die gleiche Stelle in der Wellenform des den Hauptübertragungsweg durchlaufenden Signals betreffen, werden pseudo-gleichzeitiges Paar genannt. Bei einem solchen Paar werden der Abtastwert S_A aus dem HFV-Ausgangssignal und der Abtastwert S_T aus dem Senderausgangssignal so in Beziehung gesetzt, dass:
S_A = G₁.G₂.S_T, wobei G₁ ein Koeffizient ist, der die Wirkung des Vorverzerrers angibt, und G₂ die Verstärkung des HFV 26 ist. G₁ und G₂ können komplexe Zahlen sein, wobei impliziert wird, dass sie jeweils ihre Phase ändern können. Ganz allgemein, G₁ und G₂ sind nicht lineare Funktionen von Amplitude und Phase des Senderausgangssignals.
Die Genauigkeit der zeitlichen Synchronisation der Abtastwerte in einem pseudogleichzeitigen Paar kann verstärkt werden, indem man einen der Abtastwerte relativ zum Anderen in der DVE 42 verzögert oder die zeitliche Steuerung des Betriebs des Schalters 32 anpasst (was durch die DVE 42 erfolgt).
Der Prozess, die Hüllkurve des Senderausgangssignals bei 34 zu ermitteln, das Hüllkurvensignal durch den ADU 50 abzutasten, Werte in den Nachschlag-Tabellen LUT-I und LUT-Q auszusenden, die ausgelesenen Werte in analoge Werte für die I- und Q-Kanal-Korrektursignale in den DAU's 44 und 46 umzuwandeln und die analogen Werte den Multiplizierern 20 und 22 im Vektormodulator zuzuführen, benötigen natürlich bestimmte Zeit. Eine Funktion der Verzögerungsleitung 18 besteht darin, die Zeit auszugleichen, die die Signale brauchen, um den Verteiler 14, den Hüllkurvendetektor 34 und die DVE 42 zu durchlaufen, um die Multiplizierer 20 und 22 zu erreichen. Die Verzögerungsleitung 18 sorgt dafür, dass an jedem der Multiplizierer die Signale von dem Quadraturverteiler 19 und der DVE 42 zeitlich so synchronisiert werden, dass sie die gleiche Stelle in der Wellenform des Senderausgangssignals betreffen. Die DVE 42 wird jedoch in den meisten Fällen absichtlich eine digitale Verzögerung zwischen den von dem Verteiler 14 und 16 erhaltenen Signalen bewirken, um die Genauigkeit der zeitlichen Synchronisation der Signale in der DVE 42 zu erhöhen. Eine andere Hauptaufgabe der Verzögerungsleitung 18 ist die Vereinfachung der pseudo-gleichzeitigen Abtastung der Ausgangssignale des Senders und des HFV's durch den ADU 48.
Im Folgenden wird die Verarbeitung der über die ADV's 48 und 50 erhaltenen Signale durch die DVE 42 diskutiert.
Wie oben erwähnt, wird das digitale Hüllkurvensignal, das vom ADU 50 erzeugt wird, genutzt, um den Vorverzerrungsprozess zu steuern. Die FPGA-Komponente der DVE 42 beinhaltet eine I-Kanal-Nachschlagetabelle LUT-I und eine Q-Kanal-Nachschlagetabelle LUT-Q. LUT-I und LUT-Q werden vom digitalisierten Hüllkurvensignal adressiert. Jeder der Nachschlagetabellen LUT-I und LUT-Q ist ein Verzeichnis von Digitalwerten, die durch Werte des Adressierungssignals indiziert werden (welches das digitalisierte Hüllkurvensignal ist). Jeder Wert der Nachschlagetabellen wird einer Reihe von Werten des Hüllkurvensignals zugeordnet, so dass, wenn ein Abtastwert des Adressierungssignals einer der Nachschlagetabellen präsentiert wird, die Nachschlagetabelle den von ihr gespeicherten Wert, der dem Wert des Abtastwerts des Adressierungssignals zugeordnet ist, welches an die Nachschlagetabelle angelegt wurde, ausliest und ausgibt.
Daher erhalten LUT-I und LUT-Q jeweils einen Strom von digitalen Abtastwerten des Hüllkurvensignals und geben in Antwort einen Strom von Abtastwerten aus, welche die I- bzw. Q-Kanal-Korrektursignale bilden, welche über den DAU 44 bzw. 46 dem Vektormodulator zugeführt werden, um das Eingangssignal für den HFV 26 vorzuverzerren.
Im vorliegenden Beispiel sorgt das FPGA auch für die Quadratur-Demodulation der abwärts umgesetzten Signale, die die DVE 42 über den ADU 48 erreichen (wobei diese Demodulation in anderen Ausführungsformen auch vom DSP der DVE 42 ausgeführt werden kann). Dieser Quadratur-Demodulations-Prozess wandelt jeden Abtastwert, den der ADU 48 abgibt, in ein Quadratur-Doppel um, das I- und Q-Abtastwerte zu Verwendung von dem DSP in der DVE 42 umfasst.
Im Folgenden wird anhand von 2 die Verarbeitung der Quadratur-Doppel durch den DSP diskutiert.
Die DSP unterhält vier FIFO-Zwischenspeicher (Puffer) 51, 52, 54 und 56. Die Quadratur-Doppel D_T des Senderausgangssignals aus dem FPGA werden an die Zwischenspeicher 51 und 52 gesendet. Die Zwischenspeicher 51 und 52 speichern die I- bzw. Q-Daten von jedem Quadratur-Doppel, das sie erhalten. Die Quadratur-Doppel D_A des HFV-Ausgangssignals aus dem FPGA werden zu den Zwischenspeichern 54 und 56 gesendet. Die Zwischenspeicher 54 und 56 speichern die I- bzw. Q-Daten von jedem Quadratur-Doppel, das sie erhalten.
Die DVE 42 steuert den Schalter 32 so, dass Quadratur-Doppel in Zyklen in die Zwischenspeicher 51-56 geladen werden. Beim Start eines jeden Zyklus ist der Schalter 32 so eingestellt, dass der ADU 48 das Senderausgangssignal abtastet. Das FPGA erzeugt dann eine Reihe von Doppeln D_T aus den von dem ADU 48 erzeugten Abtastwert. Eine vorher bestimmte Anzahl N der ersten Doppel D_T wird verworfen, da diese sich auf Abtastwerte beziehen, die während der Einstellungsdauer des Systems ermittelt wurden, welche der Einstellung des Schalters 32 folgt, weil diese unzuverlässig sind. Die verbliebenen Doppel D_T der Reihe werden von den Zwischenspeichern 51 und 52 erfasst. Dann wird der Schalter so eingestellt, dass der ADU 48 die HFV-Ausgangssignale abtastet. Das FPGA beginnt daraufhin mit der Erzeugung einer Reihe von Doppeln D_A. Wieder werden die N ersten Doppel D_A aufgrund der Einstellungsdauer des Systems verworfen und die verbliebenen Doppel D_A der Reihe werden von den Zwischenspeichern 54 und 56 erfasst. Die Einstellung des Schalters aus dem Zustand, in dem der ADU 48 mit dem Verteiler 14 verbunden ist, in den Zustand, in dem die ADU 48 mit dem Verteiler 16 verbunden ist, erfolgt zeitlich so, dass das erste Doppel D_A, welches in dem Zyklus von den Zwischenspeichern 54 und 56 erfasst wird, pseudo-gleichzeitig mit dem ersten Doppel D_T ist, welches von den Zwischenspeichern 51 und 52 vorher im Zyklus erfasst wurde. Der Zyklus endet, wenn die Anzahl der Doppel Da die von den Zwischenspeichern 54 und 56 erfasst wurden, der Anzahl von Doppeln D_T entspricht, die im Zyklus vorher von den Zwischenspeichern 51 und 52 erfasst wurden.
Jede Iteration dieses Zyklus füllt die Zwischenspeicher 51-56. Der DSP verarbeitet die Inhalte der Zwischenspeicher, was im Folgenden anhand von 2 erklärt wird.
Die in den Zwischenspeichern 51-56 gespeicherten Wertereihen werden ersichtlich so synchronisiert, dass bei Prüfung einer beliebigen Position in der Wertereihe des Zwischenspeichers 51 und der gleichen Position in den in den Zwischenspeichern 52-56 gespeicherten Reihen die in den Zwischenspeichern 51 und 52 spezifizierten Werte ein Doppel D_T und die in den Zwischenspeichern 54 und 56 spezifizierten Werte ein Doppel D_A bilden, welches pseudo-gleichzeitig mit dem von den in den Zwischenspeichern 51 und 52 spezifizierten Werten spezifizierten Doppel ist.
Der DSP ruft einen In-Phasen-Wert I_T aus dem Kopf des Zwischenspeichers 51 ab, einen Quadratur-Phasen-Wert Q_T aus dem Kopf des Zwischenspeichers 52, einen In-Phasen-Wert I_A aus dem Kopf des Zwischenspeichers 54 und einen Quadratur-Phasen-Wert aus dem Kopf des Zwischenspeichers 56. Die Werte I_T und Q_T bilden ein Doppel des Senderausgangssignals und die Werte I_A und Q_A bilden ein pseudo-gleichzeitiges Doppel des HFV-Ausgangssignals. Der DSP hat somit ein Paar zweier pseudo-gleichzeitiger Doppel aus den Zwischenspeichern ausgelesen.
Mit diesen gewonnenen pseudo-gleichzeitigen Doppeln berechnet der DSP dann die Hüllkurven-Parameter P_T und zwei Korrektur-Parameter I_C und Q_C. Der I_C-Wert ist ein Korrektur-Faktor zur Anwendung auf den Wert in der Nachschlagetabelle LUT-I, welche durch den Wert des Adressierungssignals indiziert ist, welches dem berechneten P_T-Wert entspricht. Ebenso ist der Q_C-Wert ein Korrektur-Faktor zur Anwendung auf den Wert in LUT-Q, welcher dem berechneten P_T-Wert entspricht. Die Werte I_C, Q_C and P_T werden aus dem gewonnenen Doppelpaar mit der folgenden Gleichung berechnet: IC = (IT × IA) + (QT × QA) QC = (QT × IA) – (IT × QA) PT = (IT × IT) + (QT × QT)
Die berechneten Werte I_C und Q_C werden auf die Inhalte der Nachschlagetabelle LUT-I angewendet (auf eine später zu beschreibende Weise) und der DSP fährt dann fort, die Werte, die nun am Kopf des FIFO-Zwischenspeicher stehen, auszulesen, um das nächste Paar pseudo-gleichzeitiger Doppel zu ermitteln. Der DSP berechnet I_C-, Q_C- und P_T-Werte für das nächste Doppel und wendet die I_C- und Q_C-Werte auf die entsprechenden Nachschlagetabelle LUT-I-Einträge an, wie vom P_T-Wert spezifiziert. Der DSP verarbeitet jedes von den FIFO-Zwischenspeichern gespeicherte Doppel-Paar auf diese Weise. Um eine Iteration des Korrekturprozesses abzuschließen, werden die Zwischenspeicher mehrere Male aufgefüllt und die Inhalte wie oben beschrieben verarbeitet, um mehr I_C-, Q_C- und P_T-Werte zu erzeugen.
Das Verfahren, die I_C- und Q_C-Werte auf die Nachschlagetabelle LUT-I anzuwenden, wird nun beschrieben. Während seiner Verarbeitung der Inhalte der Zwischenspeicher wird der DSP üblicherweise viele Paare von I_C- und Q_C-Werten erzeugen und einige dieser Paare werden sich auf die gleichen Abschnitte des Adressierungssignals der Nachschlagetabellen beziehen. Das heißt, dass einige Nachschlagetabellenwerte durch die Anwendung einiger I_C- oder Q_C-Werte modifiziert werden. Die I_C- und Q_C-Werte werden so auf die Nachschlagetabellenwerte angewendet, dass die Wirkung einiger I_C- und Q_C-Werte dort ausgeglichen wird, wo sie auf den gleichen Nachschlagetabelleneintrag angewendet werden. Der DSP erreicht dies, indem er für jeden Nachschlagetabellen-Eintrag einen laufenden Mittelwert des Korrektur-Parameter-Werts ermittelt, der wiederum an den Nachschlagetabellen-Eintrag angewendet wird. Üblicherweise werden laufende Mittelwerte durch Worte (Words) dargestellt, die eine bestimmte Anzahl von Bits enthalten, die größer als die Bitanzahl der Abtastwerte ist, die vom ADU 48 erzeugt werden (die Gründe dafür werden in Kürze erklärt). Sobald alle I_C- und Q_C-Werte verarbeitet sind, werden die laufenden Mittelwerte zu ihren entsprechenden Nachschlagetabelleneinträgen addiert, um eine Iteration des Korrekturprozesses abzuschließen.
Wie genau die im HFV-Ausgangssignal auftretende Verzerrung unterdrückt werden kann, hängt von vielen Faktoren ab, unter anderem auch vom Grad der digitalen Auflösung der Abtastwerte, die der ADU 48 erzeugt. Unter der digitalen Auflösung des ADU's 48 versteht man die Anzahl der Bits, mit Hilfe derer der Wandler die von ihm erzeugten Abtastwerte darstellt. Im Allgemeinen gilt, dass eine Erhöhung der digitalen Auflösung des ADU 48 zu einer Verbesserung der Genauigkeit der erreichten Verzerrungsunterdrückung führt. Statistische Fehler im System, wie etwa durch ADU-Quantisierung verursacht, können dazu führen, dass die Genauigkeit der erlangten Verzerrungsunterdrückung hinter der Geforderten zurückbleibt, da der ADU 48 Abtastwerte erzeugt, die eine geringere Anzahl von Bits enthalten als tatsächlich erforderlich. Da im Nachschlagetabellen-Korrekturprozess laufende Mittelwerte benutzt werden, die eine höhere Anzahl von Bits enthalten, kann die Differenz zwischen der tatsächlichen und erforderlichen Anzahl von Bits, die bei den von dem ADU 48 erzeugten Abtastwerten verwendet werden, eliminiert werden. Dies ist gleichzusetzen mit einer Verminderung der technischen Anforderungen, die an den ADU 48 in Bezug auf einen vorgegebenen Grad Genauigkeit bei der erreichbaren Verzerrungsunterdrückung gestellt werden, was wiederum zu einer Reduzierung der Gesamtkosten des Systems führen kann.
Es wird angemerkt, dass die Abtastwerte der HFV- und Senderausgangssignale, die zur Korrektur der Nachschlagetabellenwerte genutzt werden, alle über den Weg 58 ermittelt werden, der sich zwischen dem Schalter 32 und dem ADU 48 erstreckt. Daher wird jeder Mechanismus, der Fehler in diesem Weg verursacht, sowohl die Abtastwerte des HFV-Ausgangssignals als auch die Abtastwerte des Senderausgangssignals insoweit beeinflussen, dass systematische, vom Weg 58 eingeführte Fehler, d.h. Fehler, die reproduzierbar sind, weitgehend aufgehoben werden. Wenn beispielsweise systematische vom Weg 58 verursachte Fehler zu einem pseudo-gleichzeitigen Doppel-Paar mit Werten D'_T und D'_A anstatt D_T und D_A führen, wird der DSP die zwei Korrekturparameter und den Hüllkurvenparameter anstelle von I_C, Q_C und P_T auf die Werte I'_C und Q'_C und P'_T festlegen. Die Werte I'_C und Q'_C werden jedoch auf die Nachschlagetabelle LUT-I und nicht auf die von Wert P_T spezifizierten Nachschlagetabellenwerte angewendet, was zur Folge hat, dass systematische vom Weg 58 eingeführte Fehler neutralisiert werden.
Einige weitere Ausführungsformen der Erfindung werden nun beschrieben.
Bei der oben unter Bezugnahme auf 1 und 2 beschriebenen Ausführungsform, wird ein laufender Mittelwert für jeden der I_C- und Q_C-Parameter für jeden der Nachschlagetabellenwerte ermittelt, so dass der Prozess der Mittelwertbildung die effektive Auflösung des ADU 48 verbessert. Diese Mittelwertbildung muss jedoch direkt auf die I_C- und Q_C-Werte angewendet werden. Zum Beispiel wird bei der vorangegangenen Ausführungsform, die anhand von 1 und 2 beschrieben wurde, ein laufender Mittelwert für I_C- und Q_C-Werte aus allen Nachschlagetabelleneinträgen ermittelt, um systematische Fehler zu bekämpfen und die effektive Auflösung des ADU 48 zu erhöhen. Bei anderen Ausführungsformen wird die Mittelwertbildung anstatt auf die I_C- und Q_C-Werte auf die pseudo-gleichzeitigen Paare angewendet was nun beschrieben ist.
Diese modifizierte Ausführungsform arbeitet ähnlich wie die anhand von 1 und 2 Beschriebene bis zu dem Punkt, an dem der DSP damit beginnt, die pseudogleichzeitigen Doppelpaare aus dem FIFO-Zwischenspeicher zu verarbeiten. Bei dieser modifizierten Ausführungsform unterhält der DSP eine Reihe von Binärdaten, von denen jede einen anderen Bereich des Parameters P_T betrifft. Jeder dieser Bereiche entspricht einem Entsprechenden der Bereiche des Adressierungssignals, welche wiederum den Einträgen in den Nachschlagetabellen entsprechen. Anders ausgedrückt, jede Binärdatei hat seine Entsprechung in einem Paar von Nachschlagetabelleneinträgen, jeweils eines in der LUT-I und eines in der LUT-Q. Der DSP berechnet einen P_T-Wert für jedes pseudo-gleichzeitige Doppelpaar, das er findet, und weist das Doppelpaar der Binärdatei zu, dessen Bereich den berechneten P_T-Wert enthält. Auf diese Weise kann der DSP alle Doppelpaare in den FIFO-Zwischenspeichern den P_T -Binärdateien zuweisen. Der DSP ermittelt laufende Mittelwerte der Inhalte jeder Binärdatei, indem er einen Mittelwert I_A, einen Mittelwert Q_A, einen Mittelwert I_T und einen Mittelwert Q_T für jede Binärdatei berechnet. Diese Mittelwerte werden zur Berechnung der Mittelwerte I_C und Q_C für jede Binärdatei herangezogen, und diese Korrekturwerte werden auf ihre entsprechenden Nachschlagetabellen-Einträge angewendet. Die Berechnung der Mittelwerte zur Vermeidung von statistischen Fehlern wird somit im Vergleich zu der oben anhand von 1 und 2 beschriebenen Ausführungsform an einer anderen Stelle des Korrekturprozesses durchgeführt.
3 zeigt eine weitere Ausführungsform, bei der die Verzögerung zwischen den Versionen der Sender- und HFV-Ausgangssignale, die an Schalter 32 gesandt werden, nun teilweise bei einer Zwischenfrequenz (ZF) implementiert ist und nicht bei einer im Hauptübertragungsweg verwendete HF-Trägerfrequenz.
Wie in 3 gezeigt, wurde die Verzögerungsleitung 18 aus 1 durch ein Verzögerungselement 18a ersetzt und durch ein weiteres Verzögerungselement 18b ergänzt. Die Version des HFV-Ausgangssignals, die vom Hauptübertragungsweg durch den Verteiler 16 abgelenkt wird, wird in einem Mischer 38a mit einem Signal von einem Empfängeroszillator 36a gemischt. Das Ausgangssignal des Mischers 38a enthält sowohl aufwärts umgesetzte als auch abwärts umgesetzte Versionen des HFV-Ausgangssignals. Das Ausgangssignal des Mischers 38a passiert dann das Verzögerungselement 18b und wird dem Schalter 32 zugeführt. Die Version des Senderausgangssignals, die vom Verteiler 30 abgeht, wird in Mischer 58 auch mit dem Ausgangssignal des Empfängeroszillators 36a gemischt. Das Ausgangssignal des Mischers 58, welches sowohl aufwärts umgesetzte als auch abwärts umgesetzte Versionen des Senderausgangssignals enthält, wird dem Schalter 32 zugeführt. Das Ausgangssignal des Schalters 32 wird durch den BPF 40a gefiltert und anschließend an dem ADU 48 angelegt.
Die Mischer 38a und 58 sind baulich gleich und nutzen beide den gleichen Empfängeroszillator. Deshalb wird bei der in 3 gezeigten Anordnung der Vorteil weitgehend bewahrt, die Abtastwerte der Sender- und des HFV-Ausgangssignale, die bei dem ADU 48 ankommen, in etwa denselben Fehlerquellen unterworfen sind.
Das Ausgangssignal des Schalters 32 enthält sowohl aufwärts umgesetzte als auch abwärts umgesetzte Versionen entweder des Sender- oder des HFV-Ausgangssignals. Der BPF 40a blockiert die aufwärts umgesetzten Versionen des Signals. Die abwärts umgesetzte Version des Signals, die den BPF 40a durchläuft, liegt bei der ZF. Aufgrund dieser Operation des BPF 40a, kontrolliert der ADU 48 nur die abwärts umgesetzten Versionen des Signals, das vom Mischer 38a zugeführt wird. Deshalb muss das Verzögerungselement 18b lediglich so ausgelegt sein, dass die auf die ZF abwärts umgesetzten Versionen des HFV-Ausgangssignals verarbeitet werden können, da die vom Mischer 38a erzeugte aufwärts umgesetzte Version des HFV-Ausgangssignals vom BPF 40a verworfen wurde. Dies erlaubt eine größere Flexibilität hinsichtlich der Auslegung des Verzögerungselements 18b, da nur dessen Vermögen, ZF-Signale zu verarbeiten von Interesse ist. Ansonsten ist das System in 3 fast identisch mit dem von 1.
In 1 operiert die Verzögerungsleitung 18 mit HF-Signalen, die den Hauptübertragungsweg durchlaufen. Bei der alternativen Ausführungsform von 4 wurde die Verzögerungsleitung 18 durch ein Verzögerungselement 18e ersetzt, das bei einer ZF arbeitet.
Das HF-Ausgangssignal des Senders 12 wird im Mischer 60 mit einem Signal von LO 36b gemischt. Das Ausgangssignal des Mischers 60 enthält also eine aufwärts umgesetzte und eine zu der ZF abwärts umgesetzte Version des Senderausgangssignals, wofür das Verzögerungselement 18c ausgelegt ist. Ein weiterer Mischer 62 ist am Ausgang des Vektormodulators im Hauptübertragungsweg installiert. Der Mischer 62 mischt das Ausgangssignal des Vektormodulators mit dem Ausgangssignal des LO 36b. Das Ausgangssignal des Mischers 62 enthält eine vom Mischer 60 abwärts umgesetzte und eine vom Mischer 62 aufwärts umgesetzte Version des Senderausgangssignals. Der BPF 64 sorgt dafür, dass nur diese Version des Senderausgangssignals dem HFV 26 zugeführt wird.
Da der BPF 64 alle Versionen des Senderausgangssignals bis auf jene verwirft, die vom Mischer 60 auf die ZF abwärts umgesetzt wurden, ist hinsichtlich der Beschaffenheit des Verzögerungselements 18e nur dessen Fähigkeit, Signale bei der ZF verarbeiten zu können, von Interesse, was zu einer größeren Flexibilität hinsichtlich der Auslegung und Implementierung des Verzögerungselements 18e führt. In 4 liegt der Vektormodulator zwischen den Mischern 60 and 62 in dem Hauptübertragungsweg. Es ist jedoch ebenso möglich, den Vektormodulator am Ausgang von Mischer 62 anzuordnen. Ansonsten ist das System in 4 fast identisch mit dem von 1 gezeigten.
5 zeigt eine weitere alternative Ausführungsform, in welcher die Verzögerungsleitung 18 von 1 durch zwei Verzögerungselemente 18d und 18e ersetzt wurde. Die Verzögerungselemente 18d und 18e liegen jeweils am Eingang und Ausgang des Verteilers 14 auf dem Hauptübertragungsweg. Ein zusätzlicher Verteiler 66 ist zwischen dem Sender 12 und dem Verzögerungselement 18d auf dem Hauptübertragungsweg installiert. Der Verteiler 66 lenkt eine Version des Senderausgangssignals weg vom Hauptübertragungsweg und führt es dem Schalter 32 zu. Daher ist in dem System von 5 der Verteiler 30 von 1 weggelassen.
Die Anordnung der Verzögerungselemente in 5 erleichtert den Einsatz eines Ober flächenwellen-Elementes (OFW-Element) als Verzögerungselement 18d. Da das Verzögerungselement 18d vor dem Verteiler 14 angeordnet ist, welcher die Hüllkurveninformation für das Senderausgangssignal an die DVE 42 weitergibt, sind die Anforderungen bzgl. Gruppenlaufzeitwelligkeit und Welligkeit von Amplitude- und Phase bei der Realisierung des Verzögerungselements 18d als OFW-Element wesentlich geringer. Das Verzögerungselement 18e kann als koaxiale Verzögerungsleitung realisiert sein. Die Auswirkungen der Gruppenlaufzeitwelligkeit auf den Korrekturprozess, während dessen die Nachschlagetabellenwerte angeglichen werden, können durch die Implementierung eines korrektiven Filterverfahren in der DVE 42 gemildert werden. Ansonsten ist das System von 5 fast identisch mit dem von 1.
6 zeigt eine weitere alternative Ausführungsform, in welcher die Verzögerungsleitung 18 aus 1 durch ein Verzögerungselement 18f ersetzt und durch ein weiteres Verzögerungselement 18g ergänzt ist. Das Verzögerungselement 18g operiert mit der Version des HFV-Ausgangssignals, die vom Verteiler 16 zum Schalter 32 gelenkt wird. Das Verzögerungselement 18g kann als OFW-Element implementiert sein, obwohl dieses über eine relativ hohe Leistungsfähigkeit verfügen muss, denn jeder Fehler des Verzögerungselements 18g (entweder systematische Fehler oder Fehler aufgrund der Nichtlinearität in der Antwort des Verzögerungselements) schlägt sich in der Version des HFV-Ausgangssignals nieder, das vom Schalter 32 abgetastet wird, jedoch nicht in der Version des Senderausgangssignals, die vom Schalter 32 abgetastet wird. Das heißt, Fehler, die vom Verzögerungselement ausgehen, werden durch den Vergleichsvorgang während des Prozesses zur Korrektur der Nachschlagetabellenwerte, welcher vom DSP innerhalb des DVE's 42 ausgeführt wird, nicht ausgeglichen. Ansonsten ist das System von 6 fast identisch mit dem von 1.
In 7 ist eine weitere Ausführungsform gezeigt. Die Ausführungsform in 7 unterscheidet sich von der von 1 hauptsächlich dadurch, dass eine bestimmte Funktionalität des Senders 12 von 1 in die DVE 42a integriert ist. Das System von 7 enthält auch eine Informationsquelle 66, die ein Basisbandsignal mit Informationen erzeugt (z.B. codierte Digitalsprache), welches von der Basisstation gesendet werden soll. Das Basisbandsignal wird der DVE 42a zugeführt, wo seine Hüllkurve festgestellt wird. Die Werte der Basisbandsignal-Hüllkurve werden zur Indizierung der Nachschlagetabellen LUT-I und LUT-Q verwendet, um die I- and Q-Kanal-Korrektursignale zur Anwendung auf dem Vektormodulator im Hauptübertragungsweg zu erzeugen. Die DVE 42a enthält auch einen DAU 68, um das Basisbandsignal in ein analoges Signal umzusetzen, welches an einen Frequenz-Aufwärtsumsetzer angelegt wird, der hier schematisch durch Mischer 70 und LO 72 dargestellt ist. Das Ausgabesignal des Aufwärtsumsetzers ist ein HF-Signal der gewünschten Übertragungsfrequenz und wird an dem Eingang des Verteilers 14 angelegt. Das HF-Ausgangssignal des Aufwärtsumsetzers entspricht dem Ausgangssignal des Senders 12 in 1. Ansonsten ist das in 7 gezeigte System fast identisch mit dem, welches anhand von 1 beschrieben wurde.
8 zeigt eine Abwandlung des Aufbaus von 7. In 7 wird das Basisbandsignal, welches von der Informationsquelle 66 erzeugt wird, aufwärts umgesetzt und dem Vektormodulator zugeführt. In 8 wird dem Vektormodulator ein Trägersignal zugeführt, das von einem Kanalsynthesizer 74 erzeugt wird, dessen Frequenz sich in der Mitte des gewünschten HF-Übertragungskanals befindet.
Die beiden Prozesse der Modulation des Basisbandsignals hin zum Ausgang des Kanal-Synthesizers und der Vorverzerrung des Eingangssignals für den HFV 26 werden im System von 8 miteinander kombiniert. Die Nachschlagetabellen in der DVE 42a werden von der Hüllkurve des Basisbandsignals adressiert, um Steuersignale zu erzeugen, die an die Multiplizierer 20 und 22 im Vektormodulator angelegt werden. Die Werte, die in den Nachschlagetabellen gespeichert sind, werden so berechnet, dass sie bei dem Vektormodulator die Informationen des Basisbandsignals mit einem geeigneten Maß an Vorverzerrung einführen.
Da die Informationen des Basisbandsignals und die Vorverzerrung dem Eingangssignal des HFV's 26 gleichzeitig zugeführt werden, ist es nicht möglich ein Signal aus dem zum HFV 26 führenden Übertragungsweg zur Verfügung zu stellen, welches man mit dem Ausgangssignal des HFV's 26 vergleichen könnte, um eine eventuelle Rest-Verzerrung im HFV-Ausgangssignal festzustellen. Bei den vorangegangenen Ausführungsformen konnten Fehler auf dem Übertragungsweg 80 zwischen dem Schalter 32 und der DVE 42a weitgehend außer Acht gelassen werden, da ein Vergleich von vom Schalter 32 erfasste Signale von dem Verteiler 14 und 16 stattfindet. Ein derartiger Vergleich kann beim System von 8 nicht stattfinden, da ein Signal des Übertragungsweges hin zu HFV 26 fehlt, das zu dem Vergleichsprozess herangezogen werden könnte.
Um dieses Problem zu lösen, wird dem Schalter 32 ein Referenzsignal von einer Referenzsignalquelle 76 zugeführt, anstelle eines Signals von dem Weg, der zu dem HFV 26 führt. Die DVE 42a kann den Schalter 32 so steuern, dass das Signal von der Referenzsignalquelle 76 zu der DVE 42a gesendet wird. Der DVE 42a werden die Charakteristiken des Signals bekannt gegeben, welches von der Referenzsignalquelle 76 erzeugt wird, und daher ist der DVE 42 in der Lage, die Fehler zu messen, die während der auf dem Weg vom Schalter 32 zu der DVE 42a durchgeführten Abwärtsumsetzung, Filte rung und Analog-Digital-Wandlung entstehen. Die DVE 42a kalibriert mit Hilfe dieser Fehlermessungen die Abtastwerte des HFV-Ausgangssignals, die sie über dem Schalter 32 erhält. Diese kalibrierten Abtastwerte können dann mit dem Basisbandsignal von der Informationsquelle 66 verglichen werden und jede auftretende Abweichung kann der Restverzerrung des HFV-Ausgangssignal zugeordnet werden. Ansonsten ist das System von 8 fast identisch mit dem, welches anhand von 1 beschrieben wurde.
10 zeigt eine Variante des Aufbaus von 1, in welcher der Abwärtsumsetzer, dargestellt durch Oszillator 36 und Mischer 38, weggelassen ist. Der ADU 48 ist hier so eingerichtet, dass er die Signale, die er vom Schalter 32 erhält, unterabtastet, um eine Abwärtsumsetzung dieser Signale anstelle des fehlenden Abwärtsumsetzers zu erreichen. Die niedrigere Abtastfrequenz des ADU 48 erlaubt auch das direkte Abtasten von Hauptübertragungswegssignalen mit relativ niedrigen Frequenzen, die keine Abwärtsumsetzung benötigen, bevor sie den ADU 48 erreichen. Ansonsten ist das System von 10 fast identisch mit dem, welches anhand von 1 beschrieben wurde.
Nun werden noch einige weitere Ausführungsformen anhand von 11 bis 14 beschrieben, die ähnlich der Ausführungsform in 7 sind. 11 bis 14 zeigen eine vollständige Senderlösung mit digitalem Eingang und HF-Ausgang. In 11 bis 14 auftretende Elemente, die in vorhergehenden Abbildungen gezeigt wurden, beziehen sich auf dieselben Bezugszeichen und werden nicht nochmals näher beschrieben.
In 11 wird das digitale Eingangssignal in Form eines Informationssignals, typischerweise ein kodiertes Sprachsignal, entweder der DVE 42 zugeführt oder darin erzeugt. Sobald alle für das Informationssignal notwendigen Digitalsignalverarbeitungsoperationen beendet sind, wird das Informationssignal über den DAU 86 dem analogen Bereich zugeführt. Das analoge Ausgangssignal des DAU's 86 durchläuft eine Frequenzaufwärtsumsetzung zu HF im Aufwärtsumsetzer 88 und wird dann einem Vektormodulator 90 zugeführt, wie zum Beispiel der von Verteiler 19, Multiplizierern 20 und 22 und Kombinator 24 in 1 abgebildete. Wie in 1 hat der Vektormodulator 90 hier die Aufgabe, das Ausgangssignal des Aufwärtsumsetzers 88 auf dem Weg zum HFV 92 vorzuverzerren. Die Eingangssteuersignale I_in und Q_in des Vektormodulators 90 werden von der DVE 42a auf der Grundlage eines Rückkopplungssignals erzeugt, was in Kürze beschrieben wird. Zwei Koppler 94 und 96 im Hauptübertragungsweg versorgen den Schalter 32 mit dem HF-Eingangssignal des HFV's 26 bzw. des verstärkten HF-Ausgangssignals des HFV's. Wie bei vorhergehenden Ausführungsformen tastet der ADU 48 abwechselnd die Wellenformen der Signale, die durch die Koppler 94 und 96 gehen, wie vom HF-Schalter 32 gesteuert und von der DVE 42a kontrolliert ab. Die Abschnitte der Wellenformen, die über den ADU 48 von der DVE 42a erfasst werden, werden dann, wie anhand von 1, 2 und 9 beschrieben, verarbeitet.
Damit der Schalter 32 eine pseudo-gleichzeitige Abtastung der Signale der Koppler 94 und 96 vornehmen kann, ist ein Oberflächenwellenelement (OFW-Element) 98 zwischen dem Koppler 94 und dem Schalter 32 vorgesehen, um am Schalter 32 eintreffende Signale vom Koppler 94 relativ zu Signalen am Koppler 96 eintreffende Signale zu verzögern. Das OFW-Element 98 führt eine Verzögerung ein, die ausreicht, damit der Schalter 32 einen Abschnitt der HFV-Ausgangswellenform abtasten kann, bevor er einen Abschnitt der HFV-Eingangswellenform abtastet, welche den abgetasteten Teil der HFV-Ausgangswellenform erzeugt. Durch den Einsatz des OFW-Elements 98 in dem Weg zwischen dem Koppler 94 und dem Schalter 32 kann das Verzögerungselement, das dem Koppler 14 in 1 folgt, weggelassen werden, was zum Ergebnis hat, dass der Hauptübertragungsweg keine Verluste mehr erleidet, die mit dem Verzögerungselement verbunden sind.
Ansonsten ist das System von 11 fast identisch mit dem von 7.
Die Ausführungsform von 12 arbeit ähnlich wie jene von 11 und nun werden nur die wichtigsten Unterschiede beschrieben. Der Hauptunterschied liegt darin, dass der Schalter 32a hier statt bei HF bei ZF arbeitet. Verschiedene andere Modifikationen wurden wie folgt an diesem System vorgenommen, um einen ZF-Schalter einsetzen zu können, wie nun diskutiert wird.
Da der Schalter 32a nun bei einer ZF arbeitet, besteht keine Veranlassung einen Abwärtsumsetzer zwischen dem Schalter und dem ADU 48 einzubinden. Um jedoch dem Schalter 32a ZF-Signale zuzuführen, ist ein Abwärtsumsetzer 100 notwendig, um das vom Koppler 96 erhaltene Signal von HF zu ZF abwärts umzuwandeln. Das andere Eingangssignal für den Schalter 32a wird bei ZF direkt von der DVE 42a zugeführt, was im Folgenden beschrieben wird.
Die DVE 42a ist so ausgelegt, dass sie eine Reihe von Operationen mit dem Informationssignal ausführt, welches übertragen werden soll. Die letzten zwei Operationen in dieser Reihe sind die digitale Vorverzerrung des Informationssignals (deshalb der Wegfall des Vektormodulators 90) und ein Entzerrungs-Filterungs-Prozess. Die DVE 42a führt nach Abschluss der digitalen Vorverzerrung und Entzerrung dem DAU 86a das Informationssignal zu, von wo aus sie das Signal, nun in analoger Form, zu dem Aufwärtsumsetzer 88 und dem HFV 26 ausbreitet. Der DAU 86a ist Teil eines Doppel-DAU- Moduls 102. Der andere DAU, 104, der im Modul 102 enthalten ist, wird von der DVE 42a mit einer zeitverzögerten Version des Informationssignals versorgt, welches den Zustand vor der digitalen Vorverzerrung und Entzerrung aufweist. Die Zeitverzögerung ist symbolisch bei 106 dargestellt. Die DVE 42a sendet über das Modul 102 ZF-Signale aus und daher das Signal vom DAU 104 direkt dem Schalter 32a zugeführt wird, ohne die Frequenz noch einmal umzusetzen. Die digitale Verzögerung 106 nimmt die Stelle des OFW-Elements 98 von 11 ein, wodurch die Anzahl der Komponenten noch einmal verringert werden kann.
Das System von 13 ist fast identisch mit dem von 12. Der Hauptunterschied liegt darin, dass der ZF-Schalter 32a hier mit einem zusätzlichen Eingangssignal versorgt wird, was in Kürze beschrieben wird. Ansonsten ist Betrieb des Systems von 13 fast gleich des Systems von 12.
Der Subtrahieren 108 hat die Aufgabe, ein Restverzerrungssignal zu erzeugen, indem er eine Reinversion des HFV-Eingangssignals vom HFV-Ausgangssignal subtrahiert. Natürlich müssen die zwei Signale denselben Verstärkungsgrad- oder -faktor besitzen, zeitlich synchronisiert sein und dieselbe Trägerfrequenz haben, damit die Subtraktion Gültigkeit hat. Das Restverzerrungssignal wird in der DVE 42a verarbeitet, um die Verzerrung zu korrigieren, die durch den Memory-Effekt des HFV's 26 verursacht wird. Mit dem Begriff "Memory-Effekt" soll die Tendenz eines HFV's beschrieben werden, ein verzerrtes Ausgabesignal zu erzeugen, das eher historischen, als aktuellen Werten der Parameter eines Eingangssignals zuzuordnen ist. Ein Verfahren, mit dem dieser Memory-Effekt-Verzerrung entgegengewirkt werden kann, ist in der Internationalen Patentanmeldung Nr. PCT/GB02/02767 der Andrew Corporation beschrieben.
Das neue Eingangssignal für den ZF-Schalter 32a wird von einem Subtrahieren 108 bereitgestellt. Das Eingangssignal zu dem Subtrahieren 108 sind das Ausgangssignal des DAU's 104 und das Signal des Kopplers 96. Das Ausgangssignal des DAU's 104 ist im Wesentlichen das Eingangssignal zu dem HFV 26 vor der Vorverzerrung und Aufwärtsumsetzung von ZF zu HF und das Signal des Kopplers 96 ist das HFV-Ausgangssignal. Der Subtrahierer 108 kann deshalb das Signal, das von dem DAU 104 zugeführt wird, von dem Signal subtrahieren, das vom Koppler 96 zugeführt wird, um die Restverzerrung zu messen, welche noch im Ausgangssignal des HFV's 26 übrig geblieben ist. Diese Subtraktion wird durch ein variables Dämpfungsglied 110 unterstützt, welches sicherstellen kann, dass die Signale, die einer solchen Subtraktion unterworfen werden, die gleiche Skalierung aufweisen.
Damit die Subtraktion erfolgreich durchgeführt werden kann, müssen die Signale, die beim Subtrahierer 108 eintreffen, zeitlich korrekt synchronisiert sein. Deshalb muss die Zeitverzögerung 106a, die mit der Version des Informationssignals operiert, welches dem DAU 104 zugeführt wird, in der Lage sein, zwischen zwei Verzögerungseinstellungen umzuschalten. Die erste Verzögerungseinstellung wird eingesetzt, wenn der ZF-Schalter 32a, wie bei vorherigen Ausführungsformen, für eine pseudo-gleichzeitige Abtastung verwendet wird, und die zweite Verzögerungseinstellung (mit einem erheblich kürzeren Verzögerungswert) wird eingesetzt, wenn es erforderlich ist, die am Subtrahierer 108 eintreffenden Signale zeitlich zu synchronisieren, um das Restverzerrungs-Signal zu erzeugen.
Die Ausführungsform in 14 ist fast identisch mit der von 13. Der Hauptunterschied liegt darin, dass der DAU 104, welcher bei ZF arbeitet, durch ein Paar DAUs 112 ersetzt ist, die so ausgelegt sind, dass sie mit Basisbandsignalen operieren. Entsprechend führt die DVE 42a das Informationssignal (in seiner Form ohne Vorverzerrung und Entzerrung) dem DAU 112 in Basisband-Quadratur-Format zu. Das analoge Quadratur-Basisbandsignal, das von Modul 112 erzeugt wird, wird dann einer Aufwärtsumsetzung zu ZF im Aufwärtswandler 114 unterzogen, bevor es dem Subtrahieren 108 und dem HF-Schalter 32a zugeführt wird. Ansonsten ist der Betrieb des Systems von 14 fast identisch mit dem von 13.

Claims

Vorrichtung zur Abtastung von ersten und zweiten Signalen in einer Signalverarbeitungsanordnung, wobei die Vorrichtung umfasst: einen Abtaster, der eingerichtet ist, Abschnitte der Wellenform sowohl der ersten als auch der zweiten Signale abzutasten; einen Schalter, der eingerichtet ist, abwechselnd eine Verbindung des Abtasters mit einer Stelle in der Anordnung, wo das erste Signal abgetastet werden kann, und mit einer Stelle in der Anordnung, wo das zweite Signal abgetastet werden kann herzustellen; einen Zeitgeber, der eingerichtet ist, den Betrieb des Schalters zeitlich so zu steuern, dass der Abtaster einen ersten Wellenformabschnitt des ersten Signals und einen zweiten Wellenformabschnitt des zweiten Signals abtastet, wobei das zweites Signal auf das erste Signal anspricht, und der Zeitgeber eingerichtet ist, eine Ausbreitungsverzögerung zwischen den Stellen zu verwenden, so dass der zweite Abschnitt zumindest einen Teil umfasst, der in Antwort auf den ersten Abschnitt erzeugt wurde.
Vorrichtung gemäß Anspruch 1, bei der der Zeitgeber eingerichtet ist, den Betrieb des Schalters zeitlich so zu steuern, dass der Abtaster die ersten und zweiten Abschnitte nacheinander abtastet.
Vorrichtung gemäß Anspruch 1, bei der der Zeitgeber eingerichtet ist, den Betrieb des Schalters zeitlich so zu steuern, dass der Abtaster zuerst den zweiten Abschnitt und dann den ersten Abschnitt abtastet.
Vorrichtung gemäß Anspruch 1, bei der die Anordnung ein Verzögerungselement enthält, welches eingerichtet ist, eines der ersten und zweiten Signale relativ zu dem Anderen zu verzögern.
Vorrichtung gemäß Anspruch 4, bei der das Verzögerungselement auf das erste Signal wirkt.
Vorrichtung gemäß Anspruch 4, bei der das Verzögerungselement auf das zweite Signal wirkt.
Vorrichtung gemäß Anspruch 1, ferner umfassend einen Controller, der eingerichtet ist, die Abtastwerte der ersten und zweiten Abschnitte zu verwenden, um ein oder mehrere Steuersignale zur Anwendung auf die Anordnung zu erzeugen, um den Betrieb der Anordnung zu steuern.
Vorrichtung gemäß Anspruch 7, bei der der Controller einen Speicher umfasst, der eingerichtet ist, aus den Abtastwerten erhaltene Werte zu speichern und der Controller eingerichtet ist, die Werte, die sich auf das erste Signal beziehen, mit den Werten, die sich auf das zweite Signal beziehen, zeitlich zu synchronisieren zur Vorbereitung, aus den Werten das eine oder die mehreren Kontrollsignale abzuleiten.
Vorrichtung gemäß Anspruch 7, bei der der Controller eingerichtet ist, aus den Abtastwerten Werte eines Parameters zu erhalten, die Werte in Binärdateien zu allokieren und die Werte in den Binärdateien zu mitteln.
Vorrichtung gemäß Anspruch 7, bei der der Controller eingerichtet ist, aus den Abtastwerten Werte eines Parameters zu ermitteln, die Werte in Binärdateien zu allokieren und Idealwerte des Parameters für die Binärdateien zu verwenden, um die Inhalte der Binärdateien zu bewerten.
Vorrichtung gemäß Anspruch 1, bei der die Anordnung erste und zweite Teile, in denen digitale bzw. analoge Signalverarbeitung stattfindet, und erste und zweite Digital-Analog-Umsetzer umfasst, wobei das erste Signal in dem ersten Teil verarbeitet wird, um ein Zwischensignal zu erzeugen, der erste Digital-Analog-Umsetzer das Zwischensignal dem zweiten Teil bereitstellt, und der zweite Digital-Analog-Umsetzer das erste Signal dem Schalter bereitstellt.
Vorrichtung gemäß Anspruch 11, bei der der erste Teil eingerichtet ist, eine digitale Verzögerung auf das erste Signal auf dem Weg zum zweiten Digital-Analog-Umsetzer auszuüben.
Vorrichtung gemäß Anspruch 11, ferner umfassend einen Frequenzumsetzer, der eingerichtet ist, die Frequenz des ersten Signals zwischen dem zweiten Digital-Analog-Umsetzer und dem Schalter hinsichtlich der Frequenz umzusetzen.
Vorrichtung gemäß Anspruch 11, bei der der Schalter ein ZF-Schalter ist.
Vorrichtung gemäß Anspruch 1, ferner umfassend einen Subtrahierer, der eingerichtet ist, aus den ersten und zweiten Signalen ein Differenzsignal als drittes Eingangssignal für den Schalter zur wählbaren Zuführung zu dem Abtaster zu erzeugen.
Vorrichtung gemäß Anspruch 7, bei der die Signalverarbeitungsanordnung einen Verstärker umfasst und mindestens eines des einen oder der mehreren Steuersignale dazu dient, den Grad der Verzerrung zu steuern, welche durch den Verstärker während seines Betriebs verursacht wird.
Vorrichtung gemäß Anspruch 16, bei der das erste Signal ein durch den Verstärker zu verstärkendes Signal und das zweite Signal das Ergebnis der Verstärkung des ersten Signals mittels des Verstärker ist.
Signalverarbeitungssystem, umfassend: eine Signalverarbeitungsanordnung, einen Abtaster, der eingerichtet ist, Abschnitte der Wellenformen von ersten und zweiten, in der Anordnung auftretenden Signalen abzutasten; einen Schalter, der eingerichtet ist, abwechselnd eine Verbindung des Abtasters mit einer Stelle in der Anordnung, wo das erste Signal abgetastet werden kann, und mit einer Stelle in der Anordnung, wo das zweites Signal abgetastet werden kann, herzustellen, und einen Zeitgeber, der eingerichtet ist, den Betrieb des Schalters zeitlich so zu steuern, dass der Abtaster einen Abschnitt der ersten Wellenform des ersten Signals und einen Abschnitt der zweiten Wellenform des zweiten Signals abtastet, und einen Controller, der eingerichtet ist, mit Hilfe der Abtastwerte der ersten und zweiten Abschnitte ein oder mehrere Steuersignale zur Anwendung bei der Anordnung zu erzeugen, um den Betrieb der Anordnung zu steuern, wobei das zweite Signal auf das erste Signal anspricht, und der Zeitgeber eingerichtet ist, eine Ausbreitungsverzögerung zwischen den Stellen zu verwenden, so dass der zweite Abschnitt zumindest einen Teil umfasst, der in Antwort auf den ersten Abschnitt erzeugt wurde.
System gemäß Anspruch 18, bei dem der Zeitgeber eingerichtet ist, den Betrieb des Schalters zeitlich so zu steuern, dass der Abtaster die ersten und zweiten Abschnitte nacheinander abtastet.
System gemäß Anspruch 18, bei dem der Zeitgeber eingerichtet ist, den Betrieb des genannten Schalters zeitlich so zu steuern, dass der Abtaster zuerst den zweiten Abschnitt und dann den ersten Abschnitt abtastet.
System gemäß Anspruch 18, ferner umfassend ein Verzögerungselement, das eingerichtet ist, eines der ersten und zweiten Signale relativ zu dem Anderen zu verzögern.
System gemäß Anspruch 21, bei dem das Verzögerungselement auf das erste Signal wirkt.
System gemäß Anspruch 21, bei dem das Verzögerungselement auf das zweite Signal wirkt.
System gemäß Anspruch 9, bei dem der Controller einen Speicher umfasst, der ausgelegt ist, aus den Abtastwerten abgeleitete Werte zu speichern, und der Controller eingerichtet ist, die Werte, die sich auf das erste Signal beziehen, mit den Werten, die sich auf das zweite Signal beziehen, zeitlich zu synchronisieren zur Vorbereitung, aus den Werten das eine oder die mehreren Steuersignale abzuleiten.
System gemäß Anspruch 18, bei dem der Controller eingerichtet ist, aus den Abtastwerten Werte eines Parameter zu erhalten, die Werte in Binärdateien zu allokieren und die Werte in den Binärdateien zu mitteln.
System gemäß Anspruch 18, bei dem der Controller eingerichtet ist, aus den Abtastwerten Werte eines Parameters zu erhalten, die Werte in Binärdateien zu allokieren und Idealwerte des Parameters für die Binärdateien zu verwenden, um die Inhalte der Binärdateien zu bewerten.
System gemäß Anspruch 18, bei dem die Anordnung erste und zweite Teile, in denen digitale bzw. analoge Signalverarbeitung stattfindet, und erste und zweite Digital-Analog-Umsetzer umfasst, wobei das erste Signal in dem ersten Teil erzeugt und in dem ersten Teil verarbeitet wird, um ein Zwischensignal zu erzeugen, der erste Digital-Analog-Umsetzer das Zwischensignal dem zweiten Teil bereitstellt, und der zweite Digital-Analog-Umsetzer das erste Signal dem Schalter bereitstellt.
System gemäß Anspruch 27, bei dem der erste Teil eingerichtet ist, eine digitale Verzögerung auf das erste Signal auf dem Weg zum zweiten Digital-Analog-Umsetzer auszuüben.
System gemäß Anspruch 27, ferner umfassend ein Frequenzumsetzer, der eingerichtet ist, das erste Signal zwischen dem zweiten Digital-Analog-Umsetzer und dem Schalter hinsichtlich der Frequenz umzusetzen.
System gemäß Anspruch 27, bei dem der Schalter ein ZF-Schalter ist.
System gemäß Anspruch 18, ferner umfassend ein Subtrahierer, der eingerichtet ist, aus den ersten und zweiten Signalen ein Differenzsignal als drittes Eingangssignal für den Schalter zur wählbaren Zuführung zum Abtaster zu erzeugen.
System gemäß Anspruch 18, bei dem die Signalverarbeitungsanordnung einen Verstärker umfasst und mindestens eines des einen oder der mehreren Steuersignale dazu dient, den Grad der Verzerrung zu steuern, welche durch den Verstärker während seines Betriebs verursacht wird.
System gemäß Anspruch 32, bei dem das erste Signal ein durch den Verstärker zu verstärkendes Signal ist und das zweite Signal das Ergebnis der Verstärkung des ersten Signals mittels des Verstärkers ist.