JP2003273659A - 歪補償増幅装置 - Google Patents
歪補償増幅装置Info
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Abstract
(57)【要約】
【課題】 小型且つ経済的な遅延手段を用いるプリディ
ストーション方式の歪補償増幅装置を提供することを目
的とする。 【解決手段】 プリディストーション方式を用いて増幅
による歪を補償する歪補償増幅装置であって、入力信号
を分配する分配器１と、表面弾性波素子を用いて分配器
１出力の一方を遅延させるＳＡＷ遅延回路１０１と、分
配器１出力のもう一方に基づいて歪を打ち消すための振
幅と位相の補正値を算出する補正回路２０１と、補正値
の遅延量をＳＡＷ遅延回路１０１出力の遅延量に合わせ
るアナログ遅延回路１０２，１０５ａ，１０５ｂ及びデ
ジタル遅延回路１０３，１０４ａ，１０４ｂと、補正値
に従ってＳＡＷ遅延回路１０１出力を補正するプリディ
ストーション回路３と、プリディストーション回路３出
力を増幅する主増幅器４を備えた。
ストーション方式の歪補償増幅装置を提供することを目
的とする。 【解決手段】 プリディストーション方式を用いて増幅
による歪を補償する歪補償増幅装置であって、入力信号
を分配する分配器１と、表面弾性波素子を用いて分配器
１出力の一方を遅延させるＳＡＷ遅延回路１０１と、分
配器１出力のもう一方に基づいて歪を打ち消すための振
幅と位相の補正値を算出する補正回路２０１と、補正値
の遅延量をＳＡＷ遅延回路１０１出力の遅延量に合わせ
るアナログ遅延回路１０２，１０５ａ，１０５ｂ及びデ
ジタル遅延回路１０３，１０４ａ，１０４ｂと、補正値
に従ってＳＡＷ遅延回路１０１出力を補正するプリディ
ストーション回路３と、プリディストーション回路３出
力を増幅する主増幅器４を備えた。
Description
【０００１】
【発明の属する技術分野】本発明は、増幅器が信号を増
幅する際に発生する歪を補償するプリディストーション
方式を用いた歪補償増幅装置に関するものである。
幅する際に発生する歪を補償するプリディストーション
方式を用いた歪補償増幅装置に関するものである。
【０００２】
【従来の技術】Ｗ（Wideband）−ＣＤＭＡ（Code Divis
ion Multiple Access）の信号やマルチキャリアの信号
等を用いる通信装置では、増幅器が信号を増幅する際に
発生する歪が問題となる。この問題を解決するために歪
補償増幅装置が用いられる。
ion Multiple Access）の信号やマルチキャリアの信号
等を用いる通信装置では、増幅器が信号を増幅する際に
発生する歪が問題となる。この問題を解決するために歪
補償増幅装置が用いられる。
【０００３】ここで、従来の歪補償増幅装置のうち、フ
ィードフォワード方式を用いた歪補償増幅装置について
図５を用いて説明する。図５に示すように、この歪補償
増幅装置は、分配器５１と主増幅器５２と遅延線５３と
減算器５４と歪増幅器５５と遅延線５６と減算器５７か
ら構成される。分配器５１と減算器５４と減算器５７
は、例えば方向性結合器で構成される。
ィードフォワード方式を用いた歪補償増幅装置について
図５を用いて説明する。図５に示すように、この歪補償
増幅装置は、分配器５１と主増幅器５２と遅延線５３と
減算器５４と歪増幅器５５と遅延線５６と減算器５７か
ら構成される。分配器５１と減算器５４と減算器５７
は、例えば方向性結合器で構成される。
【０００４】まず、入力信号は分配器５１で分配され
る。分配器５１の出力の一方は主増幅器５２で増幅さ
れ、減算器５４へ出力される。主増幅器５２の出力は、
主増幅器５２で入力信号を増幅する際に発生する歪成分
を含んでいる。分配器５１の出力のもう一方は、遅延線
５３を介して減算器５４へ出力される。減算器５４は、
主増幅器５２の出力から遅延線５３の出力を減算するこ
とにより歪成分を抽出し、歪増幅器５５へ出力するとと
もに、主増幅器５２出力を増幅信号として遅延線５６へ
出力する。歪増幅器５５は歪成分を増幅し、減算器５７
へ出力する。一方、増幅信号は、遅延線５６で遅延され
減算器５７へ出力される。減算器５７は、遅延線５６の
出力から歪増幅器５５の出力を減算することにより増幅
信号の歪成分を除去し、外部へ出力する。
る。分配器５１の出力の一方は主増幅器５２で増幅さ
れ、減算器５４へ出力される。主増幅器５２の出力は、
主増幅器５２で入力信号を増幅する際に発生する歪成分
を含んでいる。分配器５１の出力のもう一方は、遅延線
５３を介して減算器５４へ出力される。減算器５４は、
主増幅器５２の出力から遅延線５３の出力を減算するこ
とにより歪成分を抽出し、歪増幅器５５へ出力するとと
もに、主増幅器５２出力を増幅信号として遅延線５６へ
出力する。歪増幅器５５は歪成分を増幅し、減算器５７
へ出力する。一方、増幅信号は、遅延線５６で遅延され
減算器５７へ出力される。減算器５７は、遅延線５６の
出力から歪増幅器５５の出力を減算することにより増幅
信号の歪成分を除去し、外部へ出力する。
【０００５】しかしながら、上述したフィードフォワー
ド方式を用いた歪補償増幅装置では、主増幅器５２から
出力される増幅信号が減算器５４や遅延線５６や減算器
５７を通ることによって、損失が生じるため、装置に要
求される出力レベルに対して主増幅器５２の出力レベル
を増加させなければならなくなり、主増幅器５２の効率
が低下する。
ド方式を用いた歪補償増幅装置では、主増幅器５２から
出力される増幅信号が減算器５４や遅延線５６や減算器
５７を通ることによって、損失が生じるため、装置に要
求される出力レベルに対して主増幅器５２の出力レベル
を増加させなければならなくなり、主増幅器５２の効率
が低下する。
【０００６】上述したフィードフォワード方式を用いた
歪補償増幅装置の問題点を解決するための従来の歪補償
増幅装置として、プリディストーション方式を用いた歪
補償増幅装置がある。以下、プリディストーション方式
を用いた歪補償増幅装置の概略について図６を用いて説
明する。図６に示すように、この歪補償増幅装置は、プ
リディストーション（ＰＤ）回路６１と主増幅器６２か
ら構成される。
歪補償増幅装置の問題点を解決するための従来の歪補償
増幅装置として、プリディストーション方式を用いた歪
補償増幅装置がある。以下、プリディストーション方式
を用いた歪補償増幅装置の概略について図６を用いて説
明する。図６に示すように、この歪補償増幅装置は、プ
リディストーション（ＰＤ）回路６１と主増幅器６２か
ら構成される。
【０００７】プリディストーション回路６１は、主増幅
器６２で発生する歪に対して位相が１８０度異なり且つ
振幅が同一である歪を予歪として入力信号に与える。プ
リディストーション回路６１は、入力信号へ予歪を与え
て主増幅器６２へ出力する。結果として、プリディスト
ーション回路６１が与えた予歪と主増幅器６２で発生し
た歪とが打ち消し合い、主増幅器６２からは歪のない増
幅信号が出力される。このようにプリディストーション
方式を用いた歪補償増幅装置では、例えば主増幅器６２
の後段に回路が付加されないため増幅された信号の損失
がなく、高効率の増幅を実現することが可能である。
器６２で発生する歪に対して位相が１８０度異なり且つ
振幅が同一である歪を予歪として入力信号に与える。プ
リディストーション回路６１は、入力信号へ予歪を与え
て主増幅器６２へ出力する。結果として、プリディスト
ーション回路６１が与えた予歪と主増幅器６２で発生し
た歪とが打ち消し合い、主増幅器６２からは歪のない増
幅信号が出力される。このようにプリディストーション
方式を用いた歪補償増幅装置では、例えば主増幅器６２
の後段に回路が付加されないため増幅された信号の損失
がなく、高効率の増幅を実現することが可能である。
【０００８】しかしながら、プリディストーション方式
を用いた歪補償増幅装置において、プリディストーショ
ン回路６１で与えられる予歪と主増幅器６２で発生する
歪とは、信号の入力変動や歪の周波数特性に関して常に
一致していることが必要となる。
を用いた歪補償増幅装置において、プリディストーショ
ン回路６１で与えられる予歪と主増幅器６２で発生する
歪とは、信号の入力変動や歪の周波数特性に関して常に
一致していることが必要となる。
【０００９】ここで、増幅器の出力における歪について
説明する。増幅器の出力における歪には、ゲイン特性に
よる歪や位相特性による歪がある。図７（ａ）は、一般
的な増幅器における入力レベルに対するゲイン特性を示
す図である。ここで、横軸は増幅器の入力レベルを示
し、縦軸は増幅器のゲインを示す。図７（ａ）におい
て、Ｇ１は理想的なゲイン特性を示し、Ｇ２は増幅器の
ゲイン特性を示す。すなわち、プリディストーション回
路のゲイン特性と増幅器のゲイン特性Ｇ２とを合成した
結果が理想的なゲイン特性Ｇ１となるように、プリディ
ストーション回路を設定することが必要となる。
説明する。増幅器の出力における歪には、ゲイン特性に
よる歪や位相特性による歪がある。図７（ａ）は、一般
的な増幅器における入力レベルに対するゲイン特性を示
す図である。ここで、横軸は増幅器の入力レベルを示
し、縦軸は増幅器のゲインを示す。図７（ａ）におい
て、Ｇ１は理想的なゲイン特性を示し、Ｇ２は増幅器の
ゲイン特性を示す。すなわち、プリディストーション回
路のゲイン特性と増幅器のゲイン特性Ｇ２とを合成した
結果が理想的なゲイン特性Ｇ１となるように、プリディ
ストーション回路を設定することが必要となる。
【００１０】また、図７（ｂ）は、一般的な増幅器にお
ける入力レベルに対する位相特性を示す図である。ここ
で、横軸は増幅器の入力レベルを示し、縦軸は増幅器の
出力位相を示す。図７（ｂ）において、Ｐ１は理想的な
位相特性を示し、Ｐ２は増幅器の位相特性を示す。すな
わち、プリディストーション回路の位相特性と増幅器の
位相特性Ｐ２とを合成した結果が理想的な位相特性Ｐ１
となるように、プリディストーション回路を設定するこ
とが必要となる。
ける入力レベルに対する位相特性を示す図である。ここ
で、横軸は増幅器の入力レベルを示し、縦軸は増幅器の
出力位相を示す。図７（ｂ）において、Ｐ１は理想的な
位相特性を示し、Ｐ２は増幅器の位相特性を示す。すな
わち、プリディストーション回路の位相特性と増幅器の
位相特性Ｐ２とを合成した結果が理想的な位相特性Ｐ１
となるように、プリディストーション回路を設定するこ
とが必要となる。
【００１１】図７（ａ）や図７（ｂ）に示されるような
ゲイン特性や位相特性は非常に複雑なものであるため、
理想的な特性を実現して歪のない増幅信号を出力する歪
補償増幅装置を実現するにはプリディストーション回路
の特性が極めて複雑な関数型となり、アナログ方式や計
算による特性曲線の係数を求めることによる実現は現実
的に困難となる。
ゲイン特性や位相特性は非常に複雑なものであるため、
理想的な特性を実現して歪のない増幅信号を出力する歪
補償増幅装置を実現するにはプリディストーション回路
の特性が極めて複雑な関数型となり、アナログ方式や計
算による特性曲線の係数を求めることによる実現は現実
的に困難となる。
【００１２】そこで、プリディストーション方式を用い
た歪補償増幅装置の具体例として、図８に示すような装
置がある。以下、図８に示すプリディストーション方式
を用いた歪補償増幅装置について説明する。図８に示す
ように、この歪補償増幅装置は、分配器１と遅延回路２
と補正回路２００とプリディストーション回路３と主増
幅器４と分配器５と歪検知回路１１とテーブル更新回路
１２から構成される。ここでは、遅延手段として遅延回
路２を用いている。また、補正回路２００は、電力検出
器６とＡ／Ｄ変換器７と振幅補正テーブル８ａとＤ／Ａ
変換器９ａとＬＰＦ（Low Pass Filter）１０ａと位相
補正テーブル８ｂとＤ／Ａ変換器９ｂとＬＰＦ１０ｂか
ら構成される。プリディストーション回路３は、減衰器
３１と移相器３２から構成される。
た歪補償増幅装置の具体例として、図８に示すような装
置がある。以下、図８に示すプリディストーション方式
を用いた歪補償増幅装置について説明する。図８に示す
ように、この歪補償増幅装置は、分配器１と遅延回路２
と補正回路２００とプリディストーション回路３と主増
幅器４と分配器５と歪検知回路１１とテーブル更新回路
１２から構成される。ここでは、遅延手段として遅延回
路２を用いている。また、補正回路２００は、電力検出
器６とＡ／Ｄ変換器７と振幅補正テーブル８ａとＤ／Ａ
変換器９ａとＬＰＦ（Low Pass Filter）１０ａと位相
補正テーブル８ｂとＤ／Ａ変換器９ｂとＬＰＦ１０ｂか
ら構成される。プリディストーション回路３は、減衰器
３１と移相器３２から構成される。
【００１３】まず、入力信号は分配器１で分配され、分
配器１の出力の一方は遅延回路２へ出力され、分配器１
の出力のもう一方は補正回路２００へ出力される。
配器１の出力の一方は遅延回路２へ出力され、分配器１
の出力のもう一方は補正回路２００へ出力される。
【００１４】補正回路２００において、電力検出器６
は、例えば分配器１の出力の包絡線検波を行い、瞬時振
幅レベルを検出する。検出された瞬時振幅レベルは、Ａ
／Ｄ変換器７でアナログ信号からデジタル信号へ変換さ
れ、振幅補正テーブル８ａと位相補正テーブル８ｂへ出
力される。
は、例えば分配器１の出力の包絡線検波を行い、瞬時振
幅レベルを検出する。検出された瞬時振幅レベルは、Ａ
／Ｄ変換器７でアナログ信号からデジタル信号へ変換さ
れ、振幅補正テーブル８ａと位相補正テーブル８ｂへ出
力される。
【００１５】振幅補正テーブル８ａは、振幅を補正する
ための振幅補正データを瞬時振幅レベルに対応づけてメ
モリに記憶しており、メモリを参照することにより、入
力された瞬時振幅レベルに対応した振幅補正データを読
み出し、Ｄ／Ａ変換器９ａへ出力する。振幅補正データ
は、Ｄ／Ａ変換器９ａでデジタル信号からアナログ信号
へ変換され、ＬＰＦ１０ａで周波数領域における折り返
し成分が除去され、プリディストーション回路３におけ
る減衰器３１へ出力される。
ための振幅補正データを瞬時振幅レベルに対応づけてメ
モリに記憶しており、メモリを参照することにより、入
力された瞬時振幅レベルに対応した振幅補正データを読
み出し、Ｄ／Ａ変換器９ａへ出力する。振幅補正データ
は、Ｄ／Ａ変換器９ａでデジタル信号からアナログ信号
へ変換され、ＬＰＦ１０ａで周波数領域における折り返
し成分が除去され、プリディストーション回路３におけ
る減衰器３１へ出力される。
【００１６】同様に、位相補正テーブル８ｂは、位相を
補正するための位相補正データを瞬時振幅レベルに対応
づけてメモリに記憶しており、メモリを参照することに
より、入力された瞬時振幅レベルに対応した位相補正デ
ータを読み出し、Ｄ／Ａ変換器９ｂへ出力する。位相補
正データは、Ｄ／Ａ変換器９ｂでデジタル信号からアナ
ログ信号へ変換され、ＬＰＦ１０ａで周波数領域におけ
る折り返し成分が除去され、プリディストーション回路
３における移相器３２へ出力される。
補正するための位相補正データを瞬時振幅レベルに対応
づけてメモリに記憶しており、メモリを参照することに
より、入力された瞬時振幅レベルに対応した位相補正デ
ータを読み出し、Ｄ／Ａ変換器９ｂへ出力する。位相補
正データは、Ｄ／Ａ変換器９ｂでデジタル信号からアナ
ログ信号へ変換され、ＬＰＦ１０ａで周波数領域におけ
る折り返し成分が除去され、プリディストーション回路
３における移相器３２へ出力される。
【００１７】一方、遅延回路２は、補正回路２００が分
配器１の出力に与える遅延にあわせた遅延量を持ち、分
配器１の出力の一方をその遅延量だけ遅延してプリディ
ストーション回路３へ出力する。従って、遅延回路２の
出力と、補正回路２００の出力である振幅補正データと
位相補正データは、タイミングが同期してプリディスト
ーション回路３へ入力される。
配器１の出力に与える遅延にあわせた遅延量を持ち、分
配器１の出力の一方をその遅延量だけ遅延してプリディ
ストーション回路３へ出力する。従って、遅延回路２の
出力と、補正回路２００の出力である振幅補正データと
位相補正データは、タイミングが同期してプリディスト
ーション回路３へ入力される。
【００１８】プリディストーション回路３において、減
衰器３１は、振幅補正データに従う振幅歪を遅延回路２
の出力に与え、移相器３２へ出力する。移相器３２は、
位相補正データに従う位相歪を減衰器３１の出力に与
え、主増幅器４へ出力する。移相器３２の出力を増幅す
る際に主増幅器４で発生する振幅歪及び位相歪と、プリ
ディストーション回路３で与えられた振幅歪及び位相歪
とが打ち消し合い、主増幅器４からは歪のない増幅信号
が分配器５を介して外部へ出力される。
衰器３１は、振幅補正データに従う振幅歪を遅延回路２
の出力に与え、移相器３２へ出力する。移相器３２は、
位相補正データに従う位相歪を減衰器３１の出力に与
え、主増幅器４へ出力する。移相器３２の出力を増幅す
る際に主増幅器４で発生する振幅歪及び位相歪と、プリ
ディストーション回路３で与えられた振幅歪及び位相歪
とが打ち消し合い、主増幅器４からは歪のない増幅信号
が分配器５を介して外部へ出力される。
【００１９】減衰器３１で与えられる振幅歪や移相器３
２で与えられる位相歪は、図７（ａ）や図７（ｂ）で示
したように、主増幅器４のゲイン特性や位相特性が入力
レベルに応じて変化するのに対して、逆特性を与えるこ
とができるような振幅補正データ及び位相補正データが
振幅補正テーブル８ａと位相補正テーブル８ｂに設定さ
れており、これにより理想的な特性を実現し、歪のない
増幅信号を出力する歪補償増幅装置を実現することがで
きる。
２で与えられる位相歪は、図７（ａ）や図７（ｂ）で示
したように、主増幅器４のゲイン特性や位相特性が入力
レベルに応じて変化するのに対して、逆特性を与えるこ
とができるような振幅補正データ及び位相補正データが
振幅補正テーブル８ａと位相補正テーブル８ｂに設定さ
れており、これにより理想的な特性を実現し、歪のない
増幅信号を出力する歪補償増幅装置を実現することがで
きる。
【００２０】一方、分配器５で分配された増幅信号の一
部は歪検知回路１１へ出力される。歪検知回路１１は、
歪補償後の増幅信号の一部に含まれる残留歪成分を検出
し、テーブル更新回路１２へ出力する。テーブル更新回
路１２は、残留歪成分が例えば最小となるような振幅補
正データ及び位相補正データを計算し、その計算結果を
振幅補正テーブル８ａと位相補正テーブル８ｂへ出力す
る。次に、振幅補正テーブル８ａと位相補正テーブル８
ｂに記憶される振幅補正データ及び位相補正データは最
適値に書き換えられる。このようなフィードバック系を
用いて振幅補正データ及び位相補正データの更新を行う
ことにより、例えば温度変化や経年劣化の影響にかかわ
らず、有効に動作することが可能な歪補償増幅装置が実
現される。
部は歪検知回路１１へ出力される。歪検知回路１１は、
歪補償後の増幅信号の一部に含まれる残留歪成分を検出
し、テーブル更新回路１２へ出力する。テーブル更新回
路１２は、残留歪成分が例えば最小となるような振幅補
正データ及び位相補正データを計算し、その計算結果を
振幅補正テーブル８ａと位相補正テーブル８ｂへ出力す
る。次に、振幅補正テーブル８ａと位相補正テーブル８
ｂに記憶される振幅補正データ及び位相補正データは最
適値に書き換えられる。このようなフィードバック系を
用いて振幅補正データ及び位相補正データの更新を行う
ことにより、例えば温度変化や経年劣化の影響にかかわ
らず、有効に動作することが可能な歪補償増幅装置が実
現される。
【００２１】
【発明が解決しようとする課題】しかしながら、ここで
問題となるのは遅延手段の規模である。上述したように
遅延回路と補正回路のタイミングを同期させるために、
この遅延手段は補正回路の遅延にあわせた遅延量を持つ
ことが必要であり、その遅延量は通常約１００ｎｓｅｃ
となる。これをケーブルで実現しようとすると、約２０
ｍのケーブルで構成しなければならないため、歪補償増
幅装置が大型化または重量化する問題が生じる。また、
小型の汎用ディレイブロックを用いた場合、約１００ｎ
ｓｅｃの遅延量を得るには損失が５０ｄＢ〜１００ｄＢ
となってしまう。この損失を補うために増幅器の段数を
多くすると、消費電力の増加や装置の大型化等の問題が
生じる。
問題となるのは遅延手段の規模である。上述したように
遅延回路と補正回路のタイミングを同期させるために、
この遅延手段は補正回路の遅延にあわせた遅延量を持つ
ことが必要であり、その遅延量は通常約１００ｎｓｅｃ
となる。これをケーブルで実現しようとすると、約２０
ｍのケーブルで構成しなければならないため、歪補償増
幅装置が大型化または重量化する問題が生じる。また、
小型の汎用ディレイブロックを用いた場合、約１００ｎ
ｓｅｃの遅延量を得るには損失が５０ｄＢ〜１００ｄＢ
となってしまう。この損失を補うために増幅器の段数を
多くすると、消費電力の増加や装置の大型化等の問題が
生じる。
【００２２】本発明は上述した課題に鑑みてなされたも
のであり、小型且つ経済的な遅延手段を用いるプリディ
ストーション方式の歪補償増幅装置を提供することを目
的とする。
のであり、小型且つ経済的な遅延手段を用いるプリディ
ストーション方式の歪補償増幅装置を提供することを目
的とする。
【００２３】
【課題を解決するための手段】上述した目的を達成する
ために、本発明は、プリディストーション方式を用いて
増幅による歪を補償する歪補償増幅装置であって、入力
信号を分配する分配器と、表面弾性波素子を用いて前記
分配器出力の一方を遅延させる第１遅延手段と、前記分
配器出力のもう一方に基づいて前記歪を打ち消すための
振幅と位相の補正値を算出する補正値算出手段と、前記
補正値の出力を第１遅延手段による遅延量に対応させて
遅延させる第２遅延手段と、前記第２遅延手段により出
力される補正値に従って第１遅延手段の出力を補正する
プリディストーション回路とを備えたことを特徴とする
ものである。
ために、本発明は、プリディストーション方式を用いて
増幅による歪を補償する歪補償増幅装置であって、入力
信号を分配する分配器と、表面弾性波素子を用いて前記
分配器出力の一方を遅延させる第１遅延手段と、前記分
配器出力のもう一方に基づいて前記歪を打ち消すための
振幅と位相の補正値を算出する補正値算出手段と、前記
補正値の出力を第１遅延手段による遅延量に対応させて
遅延させる第２遅延手段と、前記第２遅延手段により出
力される補正値に従って第１遅延手段の出力を補正する
プリディストーション回路とを備えたことを特徴とする
ものである。
【００２４】このような構成によれば、プリディストー
ション方式の歪補償増幅装置における遅延手段として表
面弾性波素子を用いることにより、遅延手段としてケー
ブル等を用いる場合と比べて大きな損失劣化がない上
に、小型化及び軽量化を実現することができる。
ション方式の歪補償増幅装置における遅延手段として表
面弾性波素子を用いることにより、遅延手段としてケー
ブル等を用いる場合と比べて大きな損失劣化がない上
に、小型化及び軽量化を実現することができる。
【００２５】また、本発明に係る歪補償増幅装置におい
て、前記第２遅延手段は、アナログ遅延回路とデジタル
遅延回路との少なくともいずれか一方を用いて構成され
ることを特徴とするものである。
て、前記第２遅延手段は、アナログ遅延回路とデジタル
遅延回路との少なくともいずれか一方を用いて構成され
ることを特徴とするものである。
【００２６】このような構成によれば、アナログ遅延回
路は例えばＬＰＦ、デジタル遅延回路は例えばフリップ
フロップ回路のような簡単な回路で構成できる。
路は例えばＬＰＦ、デジタル遅延回路は例えばフリップ
フロップ回路のような簡単な回路で構成できる。
【００２７】なお、実施の形態においては、入力信号を
増幅する増幅部と、予め記憶された振幅補正値と位相補
正値を読み出して、前記増幅部で発生した歪成分を補償
するプリディストーション回路と、を有する歪補償増幅
装置において、前記入力信号を遅延させる第１の遅延手
段と、前記プリディストーション回路を制御するための
制御信号を遅延させる少なくとも１つ以上の遅延手段を
設け、前記第１の遅延手段が表面弾性波素子で構成され
ることを特徴とする歪補償増幅装置が開示されている。
増幅する増幅部と、予め記憶された振幅補正値と位相補
正値を読み出して、前記増幅部で発生した歪成分を補償
するプリディストーション回路と、を有する歪補償増幅
装置において、前記入力信号を遅延させる第１の遅延手
段と、前記プリディストーション回路を制御するための
制御信号を遅延させる少なくとも１つ以上の遅延手段を
設け、前記第１の遅延手段が表面弾性波素子で構成され
ることを特徴とする歪補償増幅装置が開示されている。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ説明する。実施の形態１．図１は実
施の形態１に係る歪補償増幅装置を示すブロック図であ
る。図１において、図８と同一符号は図８に示された対
象と同一又は相当物を示しており、ここでの説明を省略
する。本発明においては、遅延手段として従来の遅延回
路２の代わりに、遅延回路２と比べて損失が小さく遅延
量が大きいＳＡＷ（Surface Acoustic Wave：表面弾性
波）素子を用いたＳＡＷ遅延回路１０１を用いる。ＳＡ
Ｗ遅延回路１０１の損失は約２０ｄＢ程度に抑えられる
ので、ケーブルを２０ｍ〜３０ｍ使用した場合と比較し
ても大きな損失劣化がない。また、ＳＡＷ遅延回路１０
１は５ｍｍ×７ｍｍ程度の大きさで構成される。なお、
本実施の形態における第１遅延手段とはＳＡＷ遅延回路
１０１のことである。
て図面を参照しつつ説明する。実施の形態１．図１は実
施の形態１に係る歪補償増幅装置を示すブロック図であ
る。図１において、図８と同一符号は図８に示された対
象と同一又は相当物を示しており、ここでの説明を省略
する。本発明においては、遅延手段として従来の遅延回
路２の代わりに、遅延回路２と比べて損失が小さく遅延
量が大きいＳＡＷ（Surface Acoustic Wave：表面弾性
波）素子を用いたＳＡＷ遅延回路１０１を用いる。ＳＡ
Ｗ遅延回路１０１の損失は約２０ｄＢ程度に抑えられる
ので、ケーブルを２０ｍ〜３０ｍ使用した場合と比較し
ても大きな損失劣化がない。また、ＳＡＷ遅延回路１０
１は５ｍｍ×７ｍｍ程度の大きさで構成される。なお、
本実施の形態における第１遅延手段とはＳＡＷ遅延回路
１０１のことである。
【００２９】また、補正回路２００の代わりに補正回路
２０１を備える。補正回路２０１は、補正回路２００に
おける電力検出器６とＡ／Ｄ変換器７との間にアナログ
遅延回路１０２を備え、Ａ／Ｄ変換器７と振幅補正テー
ブル８ａ及び位相補正テーブル８ｂとの間にデジタル遅
延回路１０３を備え、振幅補正テーブル８ａとＤ／Ａ変
換器９ａとの間にデジタル遅延回路１０４ａを備え、位
相補正テーブル８ｂとＤ／Ａ変換器９ｂとの間にデジタ
ル遅延回路１０４ｂを備え、ＬＰＦ１０ａと減衰器３１
との間にアナログ遅延回路１０５ａを備え、ＬＰＦ１０
ｂと移相器３２との間にアナログ遅延回路１０５ｂを備
える。なお、本実施の形態における補正値算出手段とは
補正回路２０１により構成される。
２０１を備える。補正回路２０１は、補正回路２００に
おける電力検出器６とＡ／Ｄ変換器７との間にアナログ
遅延回路１０２を備え、Ａ／Ｄ変換器７と振幅補正テー
ブル８ａ及び位相補正テーブル８ｂとの間にデジタル遅
延回路１０３を備え、振幅補正テーブル８ａとＤ／Ａ変
換器９ａとの間にデジタル遅延回路１０４ａを備え、位
相補正テーブル８ｂとＤ／Ａ変換器９ｂとの間にデジタ
ル遅延回路１０４ｂを備え、ＬＰＦ１０ａと減衰器３１
との間にアナログ遅延回路１０５ａを備え、ＬＰＦ１０
ｂと移相器３２との間にアナログ遅延回路１０５ｂを備
える。なお、本実施の形態における補正値算出手段とは
補正回路２０１により構成される。
【００３０】以下、本発明の特徴であるＳＡＷ遅延回路
１０１と、ＳＡＷ遅延回路１０１の持つ遅延量に応じて
補正回路２０１に備えられるアナログ遅延回路１０２，
１０５ａ，１０５ｂとデジタル遅延回路１０３，１０４
ａ，１０４ｂについて詳細に説明する。
１０１と、ＳＡＷ遅延回路１０１の持つ遅延量に応じて
補正回路２０１に備えられるアナログ遅延回路１０２，
１０５ａ，１０５ｂとデジタル遅延回路１０３，１０４
ａ，１０４ｂについて詳細に説明する。
【００３１】従来の歪補償増幅装置における遅延回路２
の所用遅延量が通常１００ｎｓｅｃ程度であったのに対
して、本発明の歪補償増幅装置におけるＳＡＷ遅延回路
１０１は、少なくとも３００ｎｓｅｃ以上、通常約５０
０ｎｓｅｃ程度の遅延量を持つ遅延回路として構成され
る。そのため、補正回路２０１における遅延量を増やす
必要があり、補正回路２０１にアナログ遅延回路１０
２，１０５ａ，１０５ｂと、デジタル遅延回路１０３，
１０４ａ，１０４ｂを備える。
の所用遅延量が通常１００ｎｓｅｃ程度であったのに対
して、本発明の歪補償増幅装置におけるＳＡＷ遅延回路
１０１は、少なくとも３００ｎｓｅｃ以上、通常約５０
０ｎｓｅｃ程度の遅延量を持つ遅延回路として構成され
る。そのため、補正回路２０１における遅延量を増やす
必要があり、補正回路２０１にアナログ遅延回路１０
２，１０５ａ，１０５ｂと、デジタル遅延回路１０３，
１０４ａ，１０４ｂを備える。
【００３２】ここで、アナログ遅延回路１０２，１０５
ａ，１０５ｂはベースバンド信号の遅延回路であるの
で、例えば簡単なＬＰＦで構成することができる。ま
た、デジタル遅延回路１０３，１０４ａ，１０４ｂはデ
ジタル信号の遅延回路であるので、例えば簡単なフリッ
プフロップ回路で構成することができる。なお、アナロ
グ遅延回路１０５ａ，１０５ｂはそれぞれＤ／Ａ変換器
９ａと減衰器３１の間，Ｄ／Ａ変換器９ｂと移相器３２
の間に備えれば良く、必ずしもそれぞれＬＰＦ１０ａ，
１０ｂの出力側に備える必要はない。また、補正回路２
０１の遅延量とＳＡＷ遅延回路１０１の絶対平均遅延量
とが一致さえすれば、上述したアナログ遅延回路１０
２，１０５ａ，１０５ｂとデジタル遅延回路１０３，１
０４ａ，１０４ｂはその全てが必要ではなく、そのいず
れかを削除しても良い。
ａ，１０５ｂはベースバンド信号の遅延回路であるの
で、例えば簡単なＬＰＦで構成することができる。ま
た、デジタル遅延回路１０３，１０４ａ，１０４ｂはデ
ジタル信号の遅延回路であるので、例えば簡単なフリッ
プフロップ回路で構成することができる。なお、アナロ
グ遅延回路１０５ａ，１０５ｂはそれぞれＤ／Ａ変換器
９ａと減衰器３１の間，Ｄ／Ａ変換器９ｂと移相器３２
の間に備えれば良く、必ずしもそれぞれＬＰＦ１０ａ，
１０ｂの出力側に備える必要はない。また、補正回路２
０１の遅延量とＳＡＷ遅延回路１０１の絶対平均遅延量
とが一致さえすれば、上述したアナログ遅延回路１０
２，１０５ａ，１０５ｂとデジタル遅延回路１０３，１
０４ａ，１０４ｂはその全てが必要ではなく、そのいず
れかを削除しても良い。
【００３３】実施の形態２．図２は実施の形態２に係る
歪補償増幅装置を示すブロック図である。図２におい
て、図１と同一符号は図１に示された対象と同一又は相
当物を示しており、ここでの説明を省略する。本実施の
形態では、補正回路２０１の代わりに補正回路２０２を
備える。補正回路２０２は、補正回路２０１におけるア
ナログ遅延回路１０２，１０５ａ，１０５ｂを削除した
ものである。ここでは、デジタル遅延回路１０３，１０
４ａ，１０４ｂにより設定される補正回路２０２の遅延
量を、ＳＡＷ遅延回路１０１の遅延量に合わせることに
より、実施の形態１に示した歪補償増幅装置と同様の機
能を実現する。
歪補償増幅装置を示すブロック図である。図２におい
て、図１と同一符号は図１に示された対象と同一又は相
当物を示しており、ここでの説明を省略する。本実施の
形態では、補正回路２０１の代わりに補正回路２０２を
備える。補正回路２０２は、補正回路２０１におけるア
ナログ遅延回路１０２，１０５ａ，１０５ｂを削除した
ものである。ここでは、デジタル遅延回路１０３，１０
４ａ，１０４ｂにより設定される補正回路２０２の遅延
量を、ＳＡＷ遅延回路１０１の遅延量に合わせることに
より、実施の形態１に示した歪補償増幅装置と同様の機
能を実現する。
【００３４】実施の形態３．図３は実施の形態３に係る
歪補償増幅装置を示すブロック図である。図３におい
て、図１と同一符号は図１に示された対象と同一又は相
当物を示しており、ここでの説明を省略する。本実施の
形態では、補正回路２０１の代わりに補正回路２０３を
備える。補正回路２０３は、補正回路２０１におけるデ
ジタル遅延回路１０３，１０４ａ，１０４ｂを削除した
ものである。ここでは、アナログ遅延回路１０２，１０
５ａ，１０５ｂにより設定される補正回路２０３の遅延
量を、ＳＡＷ遅延回路１０１の遅延量に合わせることに
より、実施の形態１に示した歪補償増幅装置と同様の機
能を実現する。
歪補償増幅装置を示すブロック図である。図３におい
て、図１と同一符号は図１に示された対象と同一又は相
当物を示しており、ここでの説明を省略する。本実施の
形態では、補正回路２０１の代わりに補正回路２０３を
備える。補正回路２０３は、補正回路２０１におけるデ
ジタル遅延回路１０３，１０４ａ，１０４ｂを削除した
ものである。ここでは、アナログ遅延回路１０２，１０
５ａ，１０５ｂにより設定される補正回路２０３の遅延
量を、ＳＡＷ遅延回路１０１の遅延量に合わせることに
より、実施の形態１に示した歪補償増幅装置と同様の機
能を実現する。
【００３５】実施の形態４．図４は実施の形態４に係る
歪補償増幅装置を示すブロック図である。図４におい
て、図１と同一符号は図１に示された対象と同一又は相
当物を示しており、ここでの説明を省略する。本実施の
形態では、補正回路２０１の代わりに補正回路２０４を
備える。補正回路２０４は、補正回路２０１におけるア
ナログ遅延回路１０５ａ，１０５ｂとデジタル遅延回路
１０４ａ，１０４ｂを削除したものである。ここでは、
アナログ遅延回路１０２とデジタル遅延回路１０３によ
り設定される補正回路２０４の遅延量をＳＡＷ遅延回路
１０１の遅延量に合わせることにより、実施の形態１に
示した歪補償増幅装置と同様の機能を実現する。
歪補償増幅装置を示すブロック図である。図４におい
て、図１と同一符号は図１に示された対象と同一又は相
当物を示しており、ここでの説明を省略する。本実施の
形態では、補正回路２０１の代わりに補正回路２０４を
備える。補正回路２０４は、補正回路２０１におけるア
ナログ遅延回路１０５ａ，１０５ｂとデジタル遅延回路
１０４ａ，１０４ｂを削除したものである。ここでは、
アナログ遅延回路１０２とデジタル遅延回路１０３によ
り設定される補正回路２０４の遅延量をＳＡＷ遅延回路
１０１の遅延量に合わせることにより、実施の形態１に
示した歪補償増幅装置と同様の機能を実現する。
【００３６】
【発明の効果】以上に詳述したように本発明によれば、
プリディストーション方式の歪補償増幅装置における遅
延手段としてＳＡＷ遅延回路を用いることにより、遅延
手段としてケーブル等を用いる場合と比べて大きな損失
劣化がない上に、小型化及び軽量化を実現することがで
きる。また、ＳＡＷ遅延回路の持つ遅延量に応じて、補
正値算出手段に備えられるアナログ遅延回路は例えばＬ
ＰＦ、デジタル遅延回路は例えばフリップフロップ回路
のような簡単な回路で構成できる。
プリディストーション方式の歪補償増幅装置における遅
延手段としてＳＡＷ遅延回路を用いることにより、遅延
手段としてケーブル等を用いる場合と比べて大きな損失
劣化がない上に、小型化及び軽量化を実現することがで
きる。また、ＳＡＷ遅延回路の持つ遅延量に応じて、補
正値算出手段に備えられるアナログ遅延回路は例えばＬ
ＰＦ、デジタル遅延回路は例えばフリップフロップ回路
のような簡単な回路で構成できる。
【図１】実施の形態１に係る歪補償増幅装置を示すブロ
ック図である。
ック図である。
【図２】実施の形態２に係る歪補償増幅装置を示すブロ
ック図である。
ック図である。
【図３】実施の形態３に係る歪補償増幅装置を示すブロ
ック図である。
ック図である。
【図４】実施の形態４に係る歪補償増幅装置を示すブロ
ック図である。
ック図である。
【図５】フィードフォワード方式を用いた従来の歪補償
増幅装置を示すブロック図である。
増幅装置を示すブロック図である。
【図６】プリディストーション方式を用いた従来の歪補
償増幅装置の概略を示すブロック図である。
償増幅装置の概略を示すブロック図である。
【図７】一般的な増幅器における入力レベルに対するゲ
イン特性及び位相特性を示す図である。
イン特性及び位相特性を示す図である。
【図８】プリディストーション方式を用いた従来の歪補
償増幅装置の具体例を示すブロック図である。
償増幅装置の具体例を示すブロック図である。
１ 分配器、１０１ ＳＡＷ遅延回路、３ プリディス
トーション回路、３１減衰器、３２ 移相器、４ 主増
幅器、５ 分配器、６ 電力検出器、７ Ａ／Ｄ変換
器、８ａ 振幅補正テーブル、８ｂ 位相補正テーブ
ル、９ａ，９ｂＤ／Ａ変換器、１０ａ，１０ｂ ＬＰ
Ｆ、１１ 歪検知回路、１２ テーブル更新回路、２０
１，２０２，２０３，２０４ 補正回路、１０２，１０
５ａ，１０５ｂ アナログ遅延回路、１０３，１０４
ａ，１０４ｂ デジタル遅延回路。
トーション回路、３１減衰器、３２ 移相器、４ 主増
幅器、５ 分配器、６ 電力検出器、７ Ａ／Ｄ変換
器、８ａ 振幅補正テーブル、８ｂ 位相補正テーブ
ル、９ａ，９ｂＤ／Ａ変換器、１０ａ，１０ｂ ＬＰ
Ｆ、１１ 歪検知回路、１２ テーブル更新回路、２０
１，２０２，２０３，２０４ 補正回路、１０２，１０
５ａ，１０５ｂ アナログ遅延回路、１０３，１０４
ａ，１０４ｂ デジタル遅延回路。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ▲高▼田 壽雄
東京都中野区東中野三丁目14番20号 株式
会社日立国際電気内
(72)発明者 本江 直樹
東京都中野区東中野三丁目14番20号 株式
会社日立国際電気内
Ｆターム(参考） 5J090 AA01 CA87 CA92 FA00 FA20
GN03 HN23 KA00 KA15 KA16
KA34 KA42 MA20 SA13 TA01
TA02
5J500 AA01 AC87 AC92 AF00 AF20
AK00 AK15 AK16 AK34 AK42
AM20 AS13 AT01 AT02 NH23
Claims (2)
- 【請求項１】 プリディストーション方式を用いて増幅
による歪を補償する歪補償増幅装置であって、 入力信号を分配する分配器と、 表面弾性波素子を用いて前記分配器出力の一方を遅延さ
せる第１遅延手段と、 前記分配器出力のもう一方に基づいて前記歪を打ち消す
ための振幅と位相の補正値を算出する補正値算出手段
と、 前記補正値の出力を第１遅延手段による遅延量に対応さ
せて遅延させる第２遅延手段と、 前記第２遅延手段により出力される補正値に従って第１
遅延手段の出力を補正するプリディストーション回路
と、 を備えたことを特徴とする歪補償増幅装置。 - 【請求項２】 請求項１に記載の歪補償増幅装置におい
て、 前記第２遅延手段は、アナログ遅延回路とデジタル遅延
回路の少なくともいずれか一方を用いて構成されること
を特徴とする歪補償増幅装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002072055A JP2003273659A (ja) | 2002-03-15 | 2002-03-15 | 歪補償増幅装置 |
| US10/303,800 US6714073B2 (en) | 2002-03-15 | 2002-11-26 | Predistortion type distortion compensation amplification apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002072055A JP2003273659A (ja) | 2002-03-15 | 2002-03-15 | 歪補償増幅装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003273659A true JP2003273659A (ja) | 2003-09-26 |
Family
ID=28035150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002072055A Pending JP2003273659A (ja) | 2002-03-15 | 2002-03-15 | 歪補償増幅装置 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP2003273659A (ja) |
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| US6919764B2 (en) * | 2003-03-11 | 2005-07-19 | Andrew Corporation | Amplifier control system with statistical enhancement of resolution of digital control signals |
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| DE102007025328B4 (de) * | 2007-05-31 | 2021-03-04 | Osram Gmbh | Projektor und Verfahren zum Projizieren |
| DE102007025329A1 (de) * | 2007-05-31 | 2008-12-11 | Osram Gesellschaft mit beschränkter Haftung | Projektor |
| US7733177B1 (en) * | 2008-12-11 | 2010-06-08 | Texas Instruments Incorporated | Method and system for calculating the pre-inverse of a nonlinear system |
| US8737523B2 (en) * | 2009-06-04 | 2014-05-27 | Xilinx, Inc. | Apparatus and method for predictive over-drive detection |
| EP2582043A1 (en) | 2011-10-10 | 2013-04-17 | Astrium Limited | Control system for a power amplifier |
| US8837633B2 (en) | 2011-10-21 | 2014-09-16 | Xilinx, Inc. | Systems and methods for digital processing based on active signal channels of a communication system |
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|---|---|---|---|---|
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| US6498529B1 (en) * | 2001-06-08 | 2002-12-24 | Lucent Technologies Inc. | Method and apparatus for calculating the predistortion function from a power amplifier |
| US6600369B2 (en) * | 2001-12-07 | 2003-07-29 | Motorola, Inc. | Wideband linear amplifier with predistortion error correction |
-
2002
- 2002-03-15 JP JP2002072055A patent/JP2003273659A/ja active Pending
- 2002-11-26 US US10/303,800 patent/US6714073B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6714073B2 (en) | 2004-03-30 |
| US20030174019A1 (en) | 2003-09-18 |
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|---|---|---|---|
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