KR20040080353A - 신호 샘플 획득 장치 - Google Patents

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KR20040080353A
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앤드류 코포레이션
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Abstract

신호 처리 장치내의 제 1 및 2 신호를 샘플링하는 샘플 획득(acquisition) 장치가 제공된다. 상기 샘플 획득 장치는, 제 1 및 2 신호 쌍방의 파형부를 입수(capture)하는 샘플러, 상기 샘플러의 접속을, 상기 제 1 신호가 샘플될 수 있는 장치내의 한 지점과 상기 제 2 신호가 샘플될 수 있는 상기 장치내의 한 지점으로 교번(alternating)시키는 스위치 및, 상기 샘플러가 상기 제 1 신호의 제 1 파형부 및 상기 제 2 신호의 제 2 파형부를 입수하도록 상기 스위치의 동작을 타이밍하는 타이머를 포함하는데, 상기 제 2 신호는 상기 제 1 신호에 응답하고, 상기 스위치는 상기 제 2 파형부가 상기 제 1 파형부에 응답하여 발생되는 부분을 포함하도록 타이밍된다.

Description

신호 샘플 획득 장치{SIGNAL SAMPLE ACQUISITION TECHNIQUES}
본 발명은 신호 처리 장치내에서 발생하는 신호를 샘플링하는 기술에 관한 것이다. 예컨대, 신호 처리 장치로부터 입수된 샘플은, 상기 장치를 제어하여 상기 장치로부터 원하는 정도의 성능을 획득하기 위해 장치의 동작을 평가하는데 사용될 수 있다.
본 발명은 다양한 신호 처리 분야에 적용할 수 있다. 본 발명이 사용될 수 있는 특정 분야 중 하나는 무선 통신 설정 시의 증폭기 제어 분야이다.
무선 전송기는 통상적으로 전송될 무선 주파수(RF) 신호의 전력을 부스트(boost)하기 위한 무선 주파수 전력 증폭기(RFPA)를 포함한다. RFPA는 증폭하는 RF 신호에 다소 왜곡 효과를 발휘할 것이다. 이런 왜곡 효과는 보통 전송기가 RF 간섭에 관한 모든 일반적인 규격을 확실히 충족하도록 제어될 필요가 있다. 이 왜곡 효과는 보통 주로 1개 또는 2개의 특징, 즉 AM-AM 왜곡 및 AM-PM 왜곡의 형태로 나타난다.
AM-AM 왜곡은 RFPA의 이득이 입력 신호의 진폭의 함수로서 변할 시에 발생한다. 보통, 이득은 입력 신호의 진폭이 증가할 시에 감소한다. 이것은, 압축 이득 특징(compressive gain characteristic)이라 불리워진다.
AM-PM 왜곡은, RFPA의 출력 신호의 위상이 입력 신호의 진폭의 함수로서 변하는 경우이다. 즉, 입력 신호의 진폭 변조(AM)는 출력 신호의 위상 변조(PM)를 유발시킨다.
일반적으로, RFPA에 의해 발생되는 왜곡을 제어하는 제어 기구를 사용한다. RFPA를 제어하기 위한 2개의 주요 기술은 전치 보상(predistortion) 기술 및 피드포워드(feed-forward) 기술이다.
전치 보상 기술에서, RFPA로의 입력 신호는, RFPA의 왜곡 효과에 의해 삭제되어 RFPA의 출력 신호가 실질적으로 왜곡되지 않도록 계산되는 왜곡이 제어된다.
피드포워드 기술에서는, 보통 RFPA로의 입력 신호으로부터 유도된 "피드포워드" 신호가 RFPA의 출력 신호에 주입되어 출력 신호에 나타나는 왜곡을 보정한다.
왜곡 제거의 정밀도를 향상시키기 위한 노력으로 전치 보상 및 피드포워드 시스템에 대한 각종 제어 기구가 제안되었다. 그러나, 왜곡 제어 기구의 효율성의 증가로 보통 비용이 증가된다.
이하, 단지 예로서, 첨부한 도면을 참조로 본 발명의 다수의 실시예를 설명하기로 한다.
도 1은 이동 전화 네트워크의 기지국내의 RF 신호 처리 기구(scheme)의 블록도.
도 2는 도 1의 기지국의 디지털 처리 설비내의 디지털 신호 처리 동작을 설명한 블록도.
도 3은 이동 전화 네트워크의 기지국내의 RF 신호 처리 기구의 블록도.
도 4는 이동 전화 네트워크의 기지국내의 RF 신호 처리 기구의 블록도.
도 5는 이동 전화 네트워크의 기지국내의 RF 신호 처리 기구의 블록도.
도 6은 이동 전화 네트워크의 기지국내의 RF 신호 처리 기구의 블록도.
도 7은 이동 전화 네트워크의 기지국내의 RF 신호 처리 기구의 블록도.
도 8은 이동 전화 네트워크의 기지국내의 RF 신호 처리 기구의 블록도.
도 9는 이동 전화 네트워크의 기지국내의 신호 처리 기구에서 2개의 상이한 지점으로부터 획득된 신호 트레이스(trace)를 설명한 다이어그램.
도 10은 이동 전화 네트워크의 기지국내의 RF 신호 처리 기구의 블록도.
도 11은 이동 전화 네트워크의 기지국내의 RF 신호 처리 기구의 블록도.
도 12는 이동 전화 네트워크의 기지국내의 RF 신호 처리 기구의 블록도.
도 13은 이동 전화 네트워크의 기지국내의 RF 신호 처리 기구의 블록도.
도 14는 이동 전화 네트워크의 기지국내의 RF 신호 처리 기구의 블록도.
한 양태에 따르면, 본 발명은 신호 처리 장치내의 제 1 및 2 신호를 샘플링하는 장치를 제공한다. 상기 장치는, 제 1 및 2 신호 쌍방의 파형부를 샘플링하는 샘플러, 상기 샘플러의 접속을, 상기 제 1 신호가 샘플될 수 있는 장치내의 한 지점과 상기 제 2 신호가 샘플될 수 있는 상기 장치내의 한 지점으로 교번시키는 스위치 및, 상기 샘플러가 상기 제 1 신호의 제 1 파형부 및 상기 제 2 신호의 제 2 파형부를 샘플링하도록 상기 스위치의 동작을 타이밍하는 타이머를 포함하는데, 상기 제 2 신호는 상기 제 1 신호에 응답하고, 상기 타이머는, 상기 제 2 파형부가 적어도 상기 제 1 파형부에 응답하여 발생되는 부분을 포함하도록 상기 지점들 간의 전파 지연을 이용하기 위해 배치된다.
따라서, 본 발명은, 샘플러의 실시를 위한 비교적 값비싼 기술에 의지하지 않고, 비교적 정확한 정보가 신호 처리 장치로부터 획득되도록 샘플을 입수하는 기술을 제공한다.
어떤 실시예에서, 타이머는, 샘플러가 제 1 및 2 파형부를 연속적으로 샘플링하도록 스위치의 동작을 타이밍하기 위해 배치된다. 그러나, 다른 실시예에서, 타이머는, 샘플러가 제 1 및 2 파형부를 비연속적으로 샘플링하도록 제 1 및 2 지점 간에 스위치의 접속을 교번하기 위해 배치될 수 있다.
어떤 실시예에서, 지연 소자는 신호 처리 장치내에 포함된다. 어떤 실시예에서, 지연 소자는 제 1 신호에 의해 동작하고, 다른 실시예에서는 지연 소자가 제 2 신호에 의해 동작한다.
어떤 실시예에서, 제어기는, 제 1 및 2 파형부의 샘플을 이용하여 상기 장치의 동작을 제어하기 위한 하나 이상의 제어 신호를 발생시키도록 배치된다. 이와 같은 변형에서, 제어기는 샘플로부터 획득된 값을 저장하는 메모리를 포함할 수 있고, 제어기는, 제 1 파형부에 관계한 값을 제 2 파형부에 관계한 값과 시간 정렬(time-align)하여, 이들 값으로부터 신호 처리 장치에 사용하기 위한 하나 이상의 제어 신호를 유도하도록 배치될 수 있다.
어떤 실시예에서, 제어기는, 샘플로부터 파라미터의 값을 획득하여, 이들 값을 빈(bin)에 할당하여 빈내에서 값을 평균하는데 이용될 수 있다. 이런 식으로 빈 평균을 산출함으로써, 샘플러에 의해 실행되는 샘플링 프로세스에서 발생하는 랜덤 에러의 효과는 개선될 수 있다.
어떤 실시예에서, 제어기는, 샘플로부터 파라미터의 값을 획득하여, 이들 값을 빈(bin)에 할당하여 빈의 내용물(contents)을 평가하기 위해 빈에 대한 파라미터의 이상적인 값을 사용하는데 이용될 수 있다. 이와 같은 시나리오에서, 이러한 평가는 주어진 빈의 이상적인 값을 빈에 할당된 값의 평균과 비교하는 것을 포함할 수 있다.
어떤 실시예에서, 신호 처리 장치는 디지털 및 아날로그 신호 처리를 제각기 실행하는 제 1 및 2 부분을 포함한다. 이 장치는 또한 신호를 제 1 부분에서 제 2 부분으로 전달하기 위한 적어도 제 1 및 2 디지털-아날로그 변환기를 포함한다. 제 1 부분내에서는, 제 1 신호가 제 1 디지털-아날로그 변환기를 통해 제 1 부분에 제공되는 중간 신호를 발생시키기 위해 처리된다. 제 2 디지털-아날로그 변환기는 제 1 신호를 스위치에 제공한다. 이런 종류의 실시예에서는, 스위치를 RF 소자 보다는 IF 소자로서 실시할 수 있다. 어떤 변형에서, 제 1 부분은 제 1 신호로의 디지털 지연을 도중에 제 2 디지털-아날로그 변환기에 적용한다. 어떤 실시예에서는, 또한 제 2 디지털-아날로그 변환기와 스위치 사이에 주파수 변환기를 제공할 필요가 있을 수 있다.
어떤 실시예에서는, 샘플러에 선택적으로 사용하기 위한 스위치로의 제 3 입력으로서 제 1 및 2 신호로부터의 차 신호를 발생시키는 감산기가 제공된다. 이 차 신호는 신호 처리 장치의 동작을 제어하기 위한 하나 이상의 제어 신호를 발생시킬 시에 사용될 수 있다.
본 발명의 바람직한 응용 중의 하나는, 증폭기, 즉 무선 전송 회로의 RFPA의 성능을 모니터링하기 위한 것이다. 이와 같은 시나리오에서, 제 1 및 2 신호는 제각기 증폭기의 입력 및 출력 신호일 수 있다.
도 1은, 이동 전화를 잘 나타냈지만, 이동 전화 네트워크의 기지국(10)을 도시한 것이다. 도 1에서, 도시된 기지국(10)의 부분은, 단지 기지국으로부터 전송될 수 있는 RF 신호를 증폭하는 프로세스를 제어할 시에 포함되는 부분이다. 예컨대, 도 1은 기지국으로 전송된 RF 신호를 복조시키는 수신기를 도시하지 않는다.
도 1에 도시된 바와 같이, 기지국(10)은 주 전송 경로(MTP) 및 전치 보상 제어 기구를 포함한다. MTP는 전송기(12), 2개의 스플리터(14 및 16), 지연 라인(18), 직교 스플리터(19), 2개의 승산기(20 및 22), 결합기(24), RFPA(26) 및 안테나(28)를 포함한다. 전치 보상 제어 기구는 스플리터(30), RF 스위치(32), 포락선 검파기(34), 국부 발진기(LO)(36), 승산기(38), 저역 통과 또는 대역 통과 필터(40) 및 디지털 처리 설비(DPF)(42)를 포함한다. 2개의 디지털-아날로그 변환기(DAC)(44 및 46)는 DPF(42)가 신호를 아날로그 영역으로 전송하도록 하고, 2개의 아날로그-디지털 변환기(ADC)(48 및 50)는 DPF(42)가 신호를 아날로그 영역으로부터 수신하도록 한다.
전송기(12)는 기지국(10)으로부터 전송될 수 있는 RF 신호를 발생시킨다. 이 RF 신호는 엔코드된 디지털 음성과 같은 정보로 변조된다. 본 예에서, 전송기(12)는 코드 분할 다중 접속(CDMA) 기술을 이용하여 확산 스펙트럼 신호의 그룹을 생성시키며, 이 그룹의 각각은 전송기(12)의 RF 출력을 발생시키기 위해 서로 합산되는 상이한 정보를 전달한다.
전송기(12)로부터의 RF 신호는 스플리터(14) 및 지연 라인(18)을 통해 직교 스플리터(19)로 통과한다. 직교 스플리터(19), 승산기(20 및 22) 및 결합기(24)는 모두 합하여 전송기(12)로부터의 RF 출력 신호를 조절하기 위한 벡터 변조기를 구성한다. 벡터 변조기로부터, 전송기(12)의 RF 출력 신호의 변형된 버전(version)은 신호의 전력이 증폭되는 RFPA(26)으로 진행한다. 그 후, RFPA(26)에 의해 발생되는 증폭 신호는 스플리터(16)를 통과하여 안테나(28)로부터 전송된다.
RFPA(26)는 그의 출력 신호에 AM-AM 및 AM-PM 왜곡을 생성시키는 경향이 있다. 벡터 변조기의 목적은, RFPA(26)로의 입력 신호의 진폭 및 위상을 조정하여, RFPA(26)가 그의 출력 신호에서 발생하는 모든 AM-AM 및 AM-PM 왜곡을 제거하기 위한 것이다. 벡터 변조기는 RFPA(26)의 왜곡 효과를 없애기 위해 RFPA(26)로의 입력 신호를 "전치 보상"하기 위한 것이다.
RFPA(26)로의 입력 신호를 전치 보상하기 위해, 벡터 변조기는 먼저 RFPA 입력 신호를 동상(I) 성분 및 직교 위상(Q) 성분으로 분해한다. I 및 Q 성분은 제각기 승산기(20 및 22)에 의해 변형된다. 승산기(20)는 I 성분을 DPF(42)의 DAC(44)로부터 수신된 I 채널 보정 신호와 승산함으로써 변형시킨다. 승산기(22)는 Q 성분을 DPF(42)의 DAC(46)로부터 수신된 Q 채널 보정 신호와 승산함으로써 변형시킨다. 그 후, I 및 Q 성분의 변형된 버전은 RFPA 입력 신호의 전치 보상된 버전를 생성시키기 위해 결합된다. 그 후, 이런 전치 보상된 신호는 신호의 전력이 증폭되는 RFPA(26)에 공급된다.
기지국이 정확히 동작할 경우, RFPA(26)로의 입력 신호의 전치 보상은 RFPA(26)의 출력에서 나타나는 왜곡을 소거한다.
상술한 바와 같이, DPF(42)는 벡터 변조기에서 RFPA 입력 신호를 전치 보상하는데 사용되는 I 및 Q 채널 보정 신호를 발생시킨다. DPF(42)는 2개의 주 프로세스, 즉 전치 보상 생성 프로세스 및 보정 프로세스를 실행시킨다. 전치 보상 프로세스는 I 및 Q 채널 보정 신호를 발생시키고, 보정 프로세스는 전치 보상 생성 프로세스를 유지시킴으로써, RFPA 출력 신호에 나타나는 잔여 왜곡량이 가능한 적게 유지되도록 한다. DPF(42)는 디지털 신호 프로세서(DSP) 및 필드 프로그래머블 게이트 어레이(FPGA)를 포함하며, 이들은 그들 간의 전치 보상 생성 프로세스 및 보정 프로세스에 포함된 태스크(task)를 공유한다. DSP 또는 FPGA에 대한 이들 태스크의 할당은 한 실시에서 다른 실시로 변할 수 있다. 다른 가능성은 FPGA 대신에 응용 주문형 집적 회로(ASIC)를 사용하는 것이다.
DPF(42)는, 전치 보상 생성 프로세스 및 보정 프로세스를 실행시키는 신호를 제공하는 스플리터(14 및 16)에 의해 MTP에 링크된다. 스플리터(14)는 MTP로부터 전송기의 출력 신호의 버전을 전환하여 스플리터(30)에 공급한다. 스플리터(16)는 MTP로부터 RFPA의 출력 신호의 버전을 전환하여 RF 스위치(32)의 단자에 공급한다.스플리터(30)는 전송기의 출력 신호의 버전을 포락선 검파기(34) 및 RF 스위치(32)의 단자 양방에 공급한다. 포락선 검파기(34)는 전송기의 출력 신호의 버전의 포락선을 감지하며, 그것은 감지된 포락선 및 그의 변형을 나타내는 포락선 신호를 수신하여 DPF(42)내에 사용하기 위한 ADC(50)에 공급한다.
RF 스위치(32)는 스플리터(14 및 16)로부터 제각기 전송기의 출력 신호 및 RFPA의 출력 신호의 버전을 수신한다. 스위치(32)는, DPF(42)로부터의 신호에 의해 제어되어, 전송기의 출력 신호의 버전 또는 RFPA의 출력 신호의 버전을 혼합기(38)에 공급한다. 혼합기(38), LO(36) 및 대역 통과 필터(BPF)(40)는 통틀어 스위치(32)의 출력 주파수를 감소시키는 다운 컨버터(down-converter)를 형성한다. LO(36)는 DPF(42)에 의해 제어되는 주파수를 가진 신호를 발생시킨다. LO 신호는 혼합기(38)에서 스위치(32)의 출력과 혼합된다. 이런 혼합 프로세스의 효과는, 혼합기(38)의 출력에서, 스위치(32)의 출력 신호의 2개의 버전을 생성시킬 수 있으며, 이 2개의 버전 중 한 버전은 LO 신호의 주파수와 동일한 량만큼 주파수가 증가되고, 다른 버전은 LO 신호의 주파수와 동일한 량만큼 주파수가 감소된다. BPF(40)의 목적은, 주파수가 증가된 버전을 제거하고, 주파수가 감소되거나 다운-컨버트된 스위치 출력의 버전만을 남겨두기 위한 것이다. 그 후, 스위치 출력의 다운-컨버트된 버전은 DPF(42)에 사용하기 위한 ADC(48)에 공급된다.
그래서, DPF(42)는 3개의 입력 신호, 즉 ADC(50)를 통한 전송기의 출력 신호의 포락선을 나타내는 신호, 전송기(12)의 출력 신호의 버전 및, ADC(48)을 통한 RFPA(26)의 신호를 수신한다. ADC(50)를 통해 수신된 신호는 전치 보상 생성 프로세스를 실행시키는데 사용되고, ADC(48)을 통해 수신된 신호는 전치 보상 생성 프로세스를 유지하기 위한 보정 프로세스를 실행하는데 사용된다.
MTP를 따라 통과하는 신호는, 주로 스플리터(14 및 16), 지연 라인(18), 벡터 변조기 및 RFPA(26)에 의해 유발된 전파 지연을 경험할 것이다. 그래서, ADC(48)를 스플리터(14)에 접속하여 MTP를 따라 통과하는 신호의 파형의 한 지점을 샘플링하도록 스위치(32)를 제어한 후, ADC(48)를 시간에 맞게 스플리터(16)에 접속하여 신호가 RFPA(26)를 나갈 시에 파형의 동일한 지점을 샘플링하도록 스위치(32)의 상태를 변화시킬 수 있다. 이런 점을 설명하기 위해, 2개의 신호 파형(82 및 84)를 도시한 도 9를 고려한다. 파형(82)은, 스플리터(14)에 접속되는 스위치(32)의 입력 중 하나에서 검파되듯이, RFPA(26)에 공급되는 입력 신호이다. 파형(84)은, 스플리터(16)에 접속되는 스위치(32)의 입력 중 하나에서 검파되듯이, RFPA가 파형(82)에 응답하여 제공하는 출력이다. 도 9를 참조하면, 스위치(32)에서의 파형(84)의 도달은 스위치(32)에서의 파형(82)의 도달에 비해 명백히 지연될 것이다. 이런 지연은 MTP를 따라 상술한 전파 지연에 기인한다. 스위치(32)가 파형(82 및 84) 모두를 그의 출력으로 통과시키는 경우, 스위치(32)를 스플리터(14)에서 스플리터(16)으로의 접속을 변화시키는 프로세스는 스플리터(16)에서 파형(84)이 도달하기 전에 실행되어야 한다. 이런 변경(change-over)이 행해지는 구간은 도 9에 도시되어 있다.
기지국(10)을 실시할 시에, RFPA 출력 신호의 잔여 왜곡을 샘플링하는 나이키스트는 ADC(48)의 최소 샘플링율을 약 150 MHz로 설정하고, 지연 라인(18)을 통한 전파 지연 및, RFPA(26)를 통한 전파 지연은 제각기 500 ns 및 15 ns이며, 스위치(32)를 한 상태에서 다른 상태로 변경하여, 다운 컨버터 및 ADC(48)를 정착(settling)하는데 소요되는 시간은 약 50 ns이다. 이것은, ADC(48)가 스플리터(14)에 접속되면, 스위치(32)의 상태를 변경하는 프로세스가 ADC(48)를 스플리터(16)에 시간내에 접속시켜 MTP를 따라 이동하는 신호의 파형의 동일한 지점에 대응하는 RFPA 출력 신호의 샘플을 스플리터(14)를 통해 획득된 제 1 샘플로서 입수하도록 개시되기 전에, 전송기 출력의 수십개의 샘플이 ADC(48)에 의해 수집될 수 있음을 의미한다.
환언하면, ADC(48)는, 스위치(32)의 기능(agency)을 통해, 전송기의 출력 신호의 일련의 샘플 및 RFPA 출력 신호의 일련의 샘플을 입수할 수 있고, 한 일련의 샘플의 각 샘플은 다른 일련의 샘플의 대응하는 샘플을 가짐으로써, 2개의 샘플이 MTP를 따라 이동하는 신호의 파형의 동일한 지점에 관계하도록 한다. MTP를 따라 이동하는 신호의 파형의 동일한 지점에 관계하는 한 쌍의 샘플, 즉, RFPA 출력 신호로부터의 샘플 및 전송기 출력 신호로부터의 샘플은 의사 동시 쌍(pseudo-simultaneous pair)이라 지칭된다. 이와 같은 한 쌍에서, RFPA 출력으로부터의 샘플 SA및 전송기 출력 신호로부터의 샘플 ST은 SA= G1.G2.ST로 관계되는데, 여기서, G1은 전치 보상기의 효과를 나타내는 계수이고, G2는 RFPA(26)의 이득이다. G1및 G2은 양자 모두 각각 위상을 회전시킬 수 있다는 것을 의미하는 복소수일 수 있다. 일반적인 용어에서, G1및 G2은 전송기 출력 신호의 진폭 및 위상의 비선형 함수이다.
의사 동시 쌍내의 샘플의 시간 정렬의 정확도는, DPF(42)내에서 한 샘플을 다른 샘플에 비해 지연시키거나, (DPF(42)에 의해 행해지는) 스위치(32)의 동작의 타이밍을 조정함으로써 향상될 수 있다.
(34)에서 전송기 출력 신호의 포락선을 검파하고, ADC(50)에서 포락선 신호를 샘플링하고, 조사표 LUT-I 및 LUT-Q로부터 값을 검색하며, 검색된 값을 DAC(44 및 46)에서 I 및 Q 채널 보정 신호에 대해 아날로그 값으로 변환하며, 그리고 아날로그 값을 벡터 변조기내의 승산기(20 및 22)에 적용하는 프로세스는 분명히 유한량의 시간이 걸린다. 그것은, 신호가 스플리터(14)로부터 검파기(34) 및 DPF(42)를 통해 전파하여 승산기(20 및 22)에 도달하는데 걸리는 시간을 보상하는 지연 라인(18)의 기능 중 하나이다. 지연 라인(18)은, 각 승산기에서, 직교 스플리터(19) 및 DPF(42)로부터 도래하는 신호가 전송기의 출력 신호의 파형의 동일한 지점에 관계하도록 확실히 시간 정렬되게 한다. 그러나, 대부분의 경우에, DPF(42)는 스플리터(14 및 16)에서 수신하는 신호 간에 디지털 지연을 계획적으로 삽입하여, DPF(42)내의 이들 신호의 시간 정렬의 정확도를 향상시키도록 할 것이다. 지연 라인(18)의 다른 주 목적은 ADC(48)에 의해 전송기 및 RFPA 출력 신호의 의사 동시 샘플링을 용이하게 하는 것이다.
ADC(48 및 50)를 통해 수신된 신호 상에서 DPF(42)에 의해 실행되는 프로세싱에 대해 설명하기로 한다.
상술한 바와 같이, ADC(50)에 의해 발생되는 디지털 포락선 신호는 전치 보상 생성 프로세스를 실행하는데 사용된다. DPF(42)의 FPGA 성분은 I 채널 조사표 LUT-I 및 Q 채널 조사표 LUT-Q를 포함한다. LUT-I 및 LUT-Q는 디지털 포락선 신호에 의해 어드레스된다. 조사표 LUT-I 및 LUT-Q의 각각은 (디지털 포락선 신호인) 어드레싱 신호의 값에 의해 인덱스(index)되는 디지털 값의 표이다. 각 조사표의 값은 포락선 신호의 값의 범위와 관련됨으로써, 어드레싱 신호의 샘플이 조사표 중 하나에 제공될 시에, 조사표는 조사표에 제공된 어드레싱 신호의 샘플값과 관련된 값을 검색하여 방출할 것이다.
그래서, LUT-I 및 LUT-Q는, 제각기 포락선 신호의 디지털 샘플의 스트림을 수신하여, RFPA(26)로의 입력 신호를 전치 보상하기 위해, 제각기 DAC(44 및 46)를 통해 벡터 변조기에 인가되는 I 및 Q 채널 보정 신호를 형성하는 샘플의 스트림을 방출할 것이다.
본 예에서, FPGA는 또한 ADC(48)를 통해 DPF(42)에 도달하는 다운 컨버트된 신호를 직교 복조시킬 책임이 있다(이런 복조는 다른 실시예에서 DPF(42)의 DSP가 책임을 질 수 있음). 이 직교 복조 프로세스는 ADC(48)에 의해 방출된 각 샘플을 DPF(42)내의 DSP에 의해 사용하기 위한 I 및 Q 샘플을 포함하는 직교 더블릿(doublet)으로 변환시킨다.
직교 더블릿 상에서 DSP에 의해 실행되는 프로세싱은 도 2를 참조로 기술된다.
DSP는 4개의 선입 선출(FIFO) 버퍼(51,52,54 및 56)를 유지한다. FPGA로부터의 전송기 출력 신호의 직교 더블릿 DT은 버퍼(51 및 52)로 전송된다. 버퍼(51 및 52)는 제각기 수신하는 각 직교 더블릿의 I 및 Q 멤버를 저장한다. FPGA로부터의 RFPA 출력 신호의 직교 더블릿 DA은 버퍼(54 및 56)로 전송된다. 버퍼(54 및 56)는 제각기 수신하는 각 직교 더블릿의 I 및 Q 멤버를 저장한다.
DPF(42)는 스위치(32)를 동작시킴으로써, 직교 더블릿이 사이클내에서 버퍼(51-56)에 적재되도록 한다. 각 사이클이 개시할 시에, 스위치(32)는 ADC(48)가 전송기 출력 신호를 샘플링하도록 세트된다. 그 후, FPGA는 ADC(48)에 의해 생성된 샘플로부터 일련의 더블릿 DT을 생성시킨다. 가장 초기 더블릿 DT의 미리 정해진 수 N은, 스위치(32)의 세팅에 따른 시스템의 정착 시간 동안에 취해진 샘플에 관계할 시에 신뢰할 수 없기 때문에 버린다. 일련의 잔여 더블릿 DT은 버퍼(51 및 52)에 의해 획득된다. 그 후, 스위치는 ADC(48)가 RFPA 출력 신호를 샘플링하도록 세트된다. 그 후, FPGA는 일련의 더블릿 DA을 생성시키기 시작한다. 다시 말하면, 가장 초기 N 더블릿 DA은 시스템의 정착 시간으로 인해 버리고, 일련의 잔여 더블릿 DA은 버퍼(54 및 56)에 의해 획득된다. ADC(48)가 스플리터(14)에 접속되는 상태에서 ADC(48)가 스플리터(16)에 접속되는 상태로의 스위치의 조정은, 사이클내에서 버퍼(54 및 56)에 의해 획득되는 제 1 더블릿 DA이 사이클내에서 초기에 버퍼(51 및 52)에 의해 획득되는 제 1 더블릿 DT과 의사 동시성을 갖도록 타이밍된다. 이 사이클은, 버퍼(54 및 56)에 의해 획득된 더블릿 DA의 수가 사이클내에서 초기에 버퍼(51 및 52)에 의해 획득된 더블릿 DT의 수와 동일할 시에 종료한다.
이 사이클의 각각의 반복으로 버퍼(51-56)가 채워진다. DSP는 도 2를 참조로 설명되는 식으로 버퍼의 내용물(contents)을 처리한다.
버퍼(51-56)내에 유지된 값의 대기 행렬(queue)은, 버퍼(51)내의 값의 대기 행렬의 어떤 소정의 위치 및, 버퍼(52-56)내에 유지된 대기 행렬의 동일한 위치를 검사할 경우, 버퍼(51 및 52)내에 지정된 값이 더블릿 DT을 형성하고, 버퍼(54 및 56)내에 지정된 값이 버퍼(51 및 52)내에 지정된 값에 의해 지정된 더블릿과 의사 동시성인 더블릿 DA을 형성하도록 정렬되는 것을 알 수 있다.
DSP는, 버퍼(51)의 헤드로부터의 동상 값 IT, 버퍼(52)의 헤드로부터의 직교 위상 값 QT, 버퍼(54)의 헤드로부터의 동상 값 IA및, 버퍼(56)의 헤드로부터의 직교 위상 값 QA을 검색한다. 값 IT및 QT은 전송기 출력 신호의 더블릿을 구성하고,값 IA및 QA는 RFPA 출력 신호의 의사 동시 더블릿을 구성한다. 그래서, DSP는 버퍼로부터 한 쌍의 의사 동시 더블릿을 검색한다.
검색된 의사 동시 더블릿을 이용하여, DSP는 포락선 파라미터 PT의 값 및 2개의 보정 파라미터 IC및 QC의 값을 계산한다. IC값은, 계산된 PT값에 대응하는 어드레싱 신호의 값에 의해 인덱스되는 LUT-I의 값에 적용하는 보정 인수이다. 또한,QC값은, 계산된 PT값에 대응하는 LUT-Q의 값에 적용하는 보정 인수이다. IC, QC및 PT의 값은 아래 식을 이용하여 검색된 더블릿의 쌍으로부터 계산된다.
IC= (IT×IA) + (QT×QA)
QC= (QT×IA) - (IT×QA)
PT= (IT×IT) + (QT×QT)
IC및 QC의 계산된 값은 (후술하는 식으로) 조사표의 내용물에 적용되고, DSP는 의사 동시 더블릿의 다음 쌍을 획득하도록 FIFO 버퍼의 헤드에 있는 값을 검색하기 위해 진행한다. DSP는 다음 더블릿에 대한 IC,QC및 PT값을 계산하여, IC및 QC값을 PT값에 의해 지정되는 적절한 조사표 엔트리(entries)에 적용한다. DSP는 이런 식으로 FIFO 버퍼에 의해 유지된 각 더블릿 쌍을 처리한다. 보정 프로세스의 반복을 완료하기 위해, 버퍼는 몇번 다시 채워지고, 그들의 내용물은 상술한 바와 같이 처리되어 더욱 더 IC,QC및 PT값을 생성시키도록 한다.
IC및 QC값을 조사표에 적용하는 프로세스가 이제 기술된다. 버퍼의 내용물의 처리 동안, DSP는 통상적으로 많은 쌍의 IC및 QC값을 생성시키고, 이들 쌍의 몇몇은 조사표의 어드레싱 신호으 동일한 범위에 관계할 것이다. 즉, 조사표 값의 약간은 수개의 IC또는 QC값을 적용함으로써 수정될 것이다. IC및 QC값은, 동일한조사표 엔트리에 대해 적용되는 수개의 IC및 QC값의 효과를 평균하는 식으로 조사표 값에 적용된다. DSP는, 이러한 것을, 조사표 엔트리에 적용될 수 있는 보정 파라미터 값의 런닝 평균(running average)을 각 조사표 엔트리에 생성시킴으로써 달성시킨다. 통상적으로, 런닝 평균은, ADC(48)에 의해 생성되는 샘플의 비트의 수보다 큰 비트의 수를 포함하는 워드를 이용하여 나타낸다(이것에 대한 이유는 아래에 간략히 설명된다). IC및 QC값의 모두가 처리되면, 런닝 평균은 각각의 조사표 엔트리에 부가되어 보정 프로세스의 반복을 완료하도록 한다.
RFPA 출력 신호에서 나타나는 어떤 왜곡의 억제(suppression)의 정확도는 ADC(48)에 의해 생성되는 샘플의 디지털 분해능(resolution)을 포함하는 많은 요소에 의존한다. ADC(48)의 디지털 분해능은, 컨버터가 발생하는 각 샘플을 나타내는데 사용하는 비트의 수이다. 일반적으로, ADC(48)의 디지털 분해능의 증가로, 달성되는 왜곡 억제의 정확도가 개선될 것이다. 시스템내에 나타나는, 예컨대, ADC 양자화에 의해 유발된 랜덤 에러에 의해, ADC(48)가 실제 필요한 것보다 적은 비트의 수를 포함하는 샘플을 생성하기 때문에 달성된 왜곡 억제의 정확도가 요구한 만큼 미치지 못한다. 더욱 많은 비트의 수를 포함하는 런닝 평균의 조사표 보정 프로세스의 사용을 통해, ADC(48)에 의해 생성된 샘플에 사용되는 실제 비트의 수와 필요한 비트의 수 간의 차는 제거될 수 있다. 이것은, 달성된 왜곡 억제의 주어진 정확도를 위해 ADC(48)의 규격(specification)의 완화(relaxation)로 같게 하여, 시스템의 전체 비용을 절감할 수 있다.
조사표 값을 보정하는데 사용되는 RFPA 및 전송기 출력 신호의 샘플은 모두 스위치(32)와 ADC(48) 사이로 연장하는 통로(58)를 통해 획득되는 것을 알 수 있다. 그래서, 이 통로에서 에러를 생성시키는 어떤 메카니즘은, 통로(58)에 의해 발생되는 계통적 에러, 즉 본래 재생 가능한 에러가 주로 삭제되도록 RFPA 출력 신호의 샘플 및 전송기 출력 신호의 샘플 양방에 영향을 미칠 것이다. 예컨대, 통로(58)에 의해 유발된 계통적 에러는 의사 동시 더블릿 쌍이 DT및 DA대신에 값 D'T및 D'A을 가지도록 할 경우, DSP는 2개의 보정 파라미터 및 포락선 파라미터를 결정하여, IC, QC및 PT대신에 값 I'C, Q'C및 P'T을 가질 것이다. 그러나, 값 I'C및 Q'C은 값 PT에 의해 지정된 조사표 값 보다는 값 P'T에 의해 지정된 조사표 값에 적용되어, 결과적으로, 통로(58)에 의해 발생된 계통적 에러는 중화(neutralise)된다.
이제는 본 발명의 어떤 다른 실시예를 기술하기로 한다.
도 1 및 2를 참조로 전술된 실시예에서, 런닝 평균값이 각 조사표 값에 대한 각 IC및 QC파라미터에 대해 유도됨으로써, 평균 프로세스가 ADC(48)의 유효 분해능을 향상시키도록 한다. 그러나, 평균 프로세스는 IC및 QC값에 직접 적용될 필요가 없다. 예컨대, 도 1 및 2를 참조로 전술된 실시예에서, 런닝 평균은 모든 조사표 엔트리의 IC및 QC값에 대해 유도되어, 계통적 에러를 격퇴시켜 ADC(48)의 유효 분해능을 향상시키도록 한다. 다른 실시예에서, 평균은 후술하는 바와 같이 IC및 QC값 대신에 의사 동시 쌍에 적용된다.
변형된 실시예는, 대부분 DSP가 FIFO 버퍼 내에 유지된 의사 동시 더블릿 쌍을 활용하기 시작하는 지점까지 도 1 및 2와 관련하여 기술된 것과 동일한 방식으로 동작한다. 변형된 실시예에서, DSP는 일련의 빈(bin)을 유지하며, 이 빈의 각각은 파라미터 PT의 상이한 범위에 관계한다. 이들 범위의 각각은. 조사표 내의 엔트리에 대응하는 어드레싱 신호의 각각의 범위에 대응한다. 환언하면, 각 빈은 각 LUT-I 및 LUT-Q 내의 한쌍의 조사표 엔트리에 대응한다. DSP는, 더블릿 쌍을 검색하여 빈에 할당하는 각 의사 동시 더블릿 쌍에 대한 PT값을 계산하며, 이 빈의 범위는 계산된 PT값을 포함한다. 이렇게 하여, DSP는 FIFO 버퍼 내의 모든 더블릿 쌍을 PT빈에 할당할 수 있다. DSP는, 각 빈에 대한 평균 IA, 평균 QA, 평균 IT및 평균 QT를 계산함으로써 각 빈의 내용물의 런닝 평균을 유지한다. 그 후, 이들 평균값은 각 빈에 대한 평균 IC및 QC값을 계산하는데 사용되고, 보정값은 각각의 조사표 엔트리에 적용된다. 그래서, 랜덤 에러를 방지하기 위한 평균화는 도 1 및 2를 참조로 초기에 기술된 실시예와 비교되는 보정 프로세스에서의 상이한 지점에서 이루어진다.
도 3은, 스위치(32)로 전송되는 전송기 및 RFPA 출력 신호의 버전 간의 지연이 MTP에 사용된 RF 반송 주파수에서보다 중간 주파수(IF)에서 부분적으로 실시되는 다른 실시예를 도시한 것이다.
도 3에 도시된 바와 같이, 도 1의 지연 라인(18)은 지연 소자(18a)로 대체되고, 부가적인 지연(18b)로 보충된다. 스플리터(16)에 의해 MTP로부터 전환되는 RFPA 출력 신호의 버전은 혼합기(38a)에서 국부 발진기(36a)로부터의 신호와 혼합된다. 혼합기(38a)의 출력은 RFPA 출력 신호의 업 컨버트된 버전 및 다운 컨버트된 버전 양자 모두를 포함한다. 그 후, 혼합기(38a)의 출력은 지연 소자(18b)를 통과하여 스위치(32)에 공급된다. 스플리터(30)에 의해 이용 가능하게 되는 전송기 출력 신호의 버전은 또한 혼합기(58)에서 국부 발진기(36a)의 출력 신호와 혼합된다. 전송기 출력 신호의 업 컨버트된 버전 및 다운 컨버트된 버전 양자 모두를 포함하는 혼합기(58)의 출력은 스위치(32)에 인가된다. 스위치(32)의 출력은 BPF(40a)에 의해 필터되어 ADC(48)에 인가된다.
혼합기(38a 및 58)는 동일한 설계로 이루어지고, 양자 모두 동일한 국부 발진기를 사용한다. 그래서, 도 3에 도시된 설계는, ADC(48)에 도달하는 전송기 및 RFPA 출력 신호의 샘플이 실질적으로 동일한 에러원으로 되는 이점을 주로 보유하고 있다.
스위치(32)의 출력은 전송기 출력 신호 또는 RFPA 출력 신호의 업 컨버트된 버전 및 다운 컨버트된 버전 양방을 포함한다. BPF(40a)는 신호의 업 컨버트된 버전을 차단(block)한다. BPF(40a)를 통과하는 신호의 다운 컨버트된 버전은 IF에 있다. BPF(40a)의 동작으로 인해, ADC(48)만이 혼합기(38a)에 의해 공급되는 신호의 다운 컨버트된 버전을 모니터한다. 그래서, 혼합기(38a)에 의해 발생되는 RFPA 출력 신호의 업 컨버트된 버전이 BPF(40a)에 의해 버려지기 때문에, 지연 소자(18b)만이 IF로 다운 컨버트된 RFPA 출력 신호의 버전과 동작하도록 설계될 필요가 있다. 이것은, IF 신호를 처리할 능력만이 중요하므로 지연 소자(18b)의 설계를 더욱 유연하게 한다. 다른 점에서는 도 3의 시스템이 도 1의 시스템과 동일하다.
도 1에서, 지연 라인(18)은 MTP를 따라 이동하는 RF 신호에 의해 동작한다. 도 4의 선택적인 실시예에서, 지연 라인(18)은 IF로 동작하는 지연 소자(18c)로 대체된다.
전송기(12)의 RF 출력은 혼합기(60)에서 LO(36b)로부터의 신호와 혼합된다. 그래서, 혼합기(60)의 출력은 업 컨버트된 전송기 출력 신호의 버전 및, 지연 소자(18c)가 설계되는 IF로 다운 컨버트된 전송기 출력 신호의 버전을 포함한다. 다른 혼합기(62)는 벡터 변조기의 출력에서의 MTP내에 포함된다. 혼합기(62)는 벡터 변조기의 출력을 LO(36b)의 출력과 혼합한다. 혼합기(62)의 출력은 혼합기(60)에 의해 다운 컨버트되고, 혼합기(62)에 의해 업 컨버트된 전송기 출력 신호의 버전을 포함한다. BPF(64)는 전송기 출력 신호의 버전만이 RFPA(26)에 공급되도록 한다.
BPF(64)가, 혼합기(60)에 의해 IF로 다운 컨버트된 버전을 제외하고, 전송기 출력 신호의 모든 버전을 버리기 때문에, IF에서의 신호를 처리할 지연 소자(18c)의 능력만이 중요하여 지연 소자(18c)의 설계 및 실시를 더욱 유연하게 한다. 도 4에서, 벡터 변조기는 MTP내의 혼합기(60) 및 (62) 사이에 위치된다. 그러나, 혼합기(62)의 출력에 벡터 변조기를 위치시킬 수 있다. 다른 점에서는 도 4에 도시된 시스템이 도 1에 도시된 시스템과 동일하다.
도 5는, 도 1의 지연 라인(18)이 2개의 지연 소자(18d 및 18e)로 대체된 또다른 선택적인 실시예를 도시한 것이다. 지연 소자(18d 및 18e)는 제각기 스플리터(14)의 입력 및 출력에서의 MTP 내에 위치된다. 부가적인 스플리터(66)는 전송기(12)와 지연 소자(18d) 사이의 MTP 내에 포함된다. 스플리터(66)는 MTP로부터 전송기 출력 신호의 버전을 전환시켜 스위치(32)에 공급한다. 그래서, 도 5의 시스템은 도 1의 스플리터(30)를 생략한다.
도 5의 지연 소자의 배치는 지연 소자(18d)를 위한 SAW 소자의 사용을 용이하게 한다. 지연 소자(18d)가 전송기 출력 신호의 포락선 정보를 DPF(42)에 제공하는 스플리터(14) 앞에 위치되므로, SAW 소자로서 지연 소자(18d)의 실시를 위한 그룹 지연 리플(ripple) 규격과 진폭 및 위상 리플 규격은 상당히 완화된다. 지연 소자(18e)는 동축 지연 라인으로 실시될 수 있다. 조사표 값을 조정하기 위한 보정 프로세스에 의한 그룹 지연 리플의 임팩트(impact)는 DPF(42)내에서 보정 필터 기술을 실시함으로써 어드레스될 수 있다. 다른 점에서는 도 5의 시스템이 도 1의 시스템과 동일하다.
도 6은, 도 1의 지연 라인(18)이 지연 소자(18f)로 대체되고, 부가적인 지연 소자(18g)로 보충되는 또다른 선택적인 실시예를 도시한 것이다. 지연 소자(18g)는 스플리터(16)에 의해 스위치(32)로 전환되는 RFPA 출력 신호의 버전 상에서 동작한다. 지연 소자(18g)는, 지연 소자(18g)에 의해 발생되는 어떤 에러(이와 같은 에러는 계통적 에러 및/또는 지연 소자의 응답의 비선형성으로 인한 것임)가 스위치(32)에 의해 감지되는 RFPA 출력 신호의 버전에는 나타나지만, 스위치(32)에의해 감지되는 전송기 출력 신호의 버전에는 나타나지 않을 것이기 때문에 비교적 고 성능이 가능해야 하지만 SAW 소자를 이용하여 실시될 수 있다. 즉, 지연 소자(18g)로부터 발생하는 에러는 DPF(42)내의 DSP에 의해 실행되는 조사표 값을 보정하는 프로세스에 포함된 비교 단계에 의해 제거되지 않을 것이다. 다른 점에서는 도 6의 시스템이 도 1의 시스템과 동일하다.
또다른 실시예가 도 7에 도시되어 있다. 도 7의 실시예는, 도 1의 전송기(12)의 어떤 기능이 DPF(42a)와 통합되어 있다는 점에서 도 1의 실시예와 상이하다. 도 7의 시스템은 또한 기지국으로부터 전송될 수 있는 정보(예컨대, 엔코드된 디지털 음성)를 포함하는 기저대 신호를 발생시키는 정보원(66)을 포함한다. 기저대 신호는 포락선이 검파되는 DPF(42a)에 공급된다. 기저대 신호의 포락선의 값은, MTP내의 벡터 변조기에 인가하기 위한 I 및 Q 채널 보정 신호를 발생시키기 위해 조사표 LUT-I 및 LUT-Q를 인덱스하는데 사용된다. DPF(42a)는 또한, 기저대 신호를, 혼합기(70) 및 LO(72)에 의해 개략적으로 설명되는 주파수 업 컨버터에 인가되는 아날로그 신호로 변환시키는 DAC(68)를 포함한다. 업 컨버터의 출력은 원하는 전송 주파수에서의 RF 신호이고, 스플리터(14)의 입력에 인가된다. 업 컨버터의 RF 출력 신호는 도 1의 전송기의 출력 신호와 동등하다. 다른 점에서는 도 7에 도시된 시스템은 도 1을 참조로 기술된 것과 동일하다.
도 8은 도 7에 도시된 구조의 변형을 도시한 것이다. 도 7에서, 정보원(66)에 의해 발생된 기저대 신호는 업 컨버트되어 벡터 변조기에 공급된다. 도 8에서, 벡터 변조기에는, 주파수가 원하는 RF 전송 채널의 중심에 있는 반송파 신호를 출력하는 채널 합성기(74)에 의해 발생되는 반송파 신호가 공급된다.
기저대 신호를 채널 합성기의 출력상으로 변조하고, RFPA(26)으로의 입력을 전치 보상하는 프로세스는 도 8의 시스템에서 결합된다. DPF(42a)내의 조사표는, 벡터 변조기 내의 승산기(20 및 22)에 인가하기 위한 제어 신호를 발생시키도록 기저대 신호의 포락선에 의해 어드레스된다. 이 조사표내에 저장되는 값은, 벡터 변조기에서, 적절한 정도의 전치 보상을 가진 기저대 신호로부터의 정보를 도입하도록 계산된다.
기저대 신호 및 전치 보상으로부터의 정보가 동시에 RFPA(26)으로의 입력 신호에 도입되므로, RFPA 출력 신호의 잔여 왜곡을 나타내도록 RFPA(26)의 출력과 비교되는 RFPA(26)로 안내하는 경로로부터의 신호를 제공할 수 없다. 이전의 실시예에서, 스플리터(14 및 16)로부터 스위치(32)에 의해 획득되는 신호에 의해 실행되는 비교로, 스위치(32)에서 DPF(42a)로 경로(80)에서 발생하는 에러를 상당히 무시할 수 있다. 그러나, 이와 같은 비교는, 비교 프로세스에 기여하는 RFPA(26)로 안내하는 경로로부터의 신호의 부재 시에는, 도 8의 시스템에서 실행될 수 없다.
이런 문제를 해결하기 위하여, 스위치(32)는, RFPA(26)로 안내하는 경로로부터의 신호 대신에 기준 신호원(76)으로부터의 기준 신호를 수신한다. DPF(42a)는, 스위치(32)가 기준 신호원(76)으로부터의 신호를 DPF(42a)로 전송하도록 명령할 수 있다. DPF(42a)는, 기준 신호원(76)에 의해 발생된 신호의 특징을 알아, 스위치(32)로부터 DPF(42a)로 안내하는 경로에서 실행되는 다운 컨버전(down-conversion), 필터링 및 아날로그-디지털 변환 프로세스 시에 발생하는 에러를 측정할 수 있다. DPF(42a)는 이들 에러 측정을 이용하여, 스위치(32)를 통해 획득되는 RFPA 출력 신호의 샘플을 교정하도록 한다. 그 후, 교정된 샘플은 정보원(66)으로부터의 기저대 신호와 비교될 수 있고, 나타나는 어떤 불일치(discrepancies)는 RFPA 출력 신호의 잔여 왜곡에 기인할 수 있다. 다른 점에서는 도 8에 도시된 시스템은 도 1을 참조로 기술된 것과 동일하다.
도 10은 발진기(36) 및 혼합기(38)로 표시된 다운 컨버터가 생략된 도 1의 구조의 변형을 도시한 것이다. ADC(48)는, 생략된 다운 컨버터 대신에 신호의 다운 컨버전을 달성하기 위하여 스위치(32)로부터 수신하는 신호의 언더 샘플링(under-sampling)을 실행하도록 배치된다. ADC(48)의 저 샘플링율은 또한, ADC(48)에 도달하기 전에 다운 컨버전을 필요로 하지 않는 비교적 저주파 MTP 신호의 직접 샘플링을 허용한다. 다른 점에서는 도 10에 도시된 시스템은 도 1을 참조로 기술된 것과 동일하다.
도 7의 실시예와 관계된 어떤 부가적인 실시예는 도 11 내지 14를 참조로 기술될 것이다. 도 11 내지 14의 각각은 디지털 입력, RF 출력 완전 전송기 솔루션을 도시한 것이다. 도시된 도 11 내지 14에 나타낸 소자는 초기 도면에서와 동일한 참조 번호를 보유하여 더 이상 상세히 기술하지 않는다.
도 11에서, 정보 신호, 통상적으로 엔코드된 음성 신호 형의 디지털 입력은 DPU(42a)에 공급되거나 그 내에서 발생된다. 정보 신호에 의해 실행될 필요가 있는 어떤 디지털 신호 처리 동작이 완료하면, 정보 신호는 DAC(86)를 통해 아날로그 영역으로 전달된다. DAC(86)의 아날로그 출력은 업 컨버터(88)에서 RF로 주파수 업컨버전하여, 도 1의 스플리터(19), 승산기(20 및 22) 및 결합기(24)로 구성된 것과 같은 벡터 변조기(90)로 진행한다. 도 1에 도시된 바와 같이, 벡터 변조기(90)의 목적은 업 컨버터(88)의 출력을 도중에 RFPA(92)로 전치 보상하는 것이다. 벡터 변조기(90)의 제어 입력 I-in 및 Q-in은 간략히 기술되는 피드백 신호를 기초로 하여 DPU(42a)에 의해 생성된다. MTP 내의 2개의 커플러(94 및 96)는 제각기 스위치(32)에 RFPA(26)의 RF 입력 및 RFPA의 증폭된 RF 출력을 제공한다. 이전의 실시예에서와 같이, ADC(48)는, DPU(42a)의 제어 하에 RF 스위치(32)로 기술된 바와 같이, 커플러(94 및 96)를 통해 이동하는 신호의 파형을 선택적으로 샘플링한다. 그 후, ADC(48)을 통해 DPU(42a)에 의해 획득된 파형부는 도 1, 2 및 9를 참조로 기술된 식으로 처리된다.
스위치(32)가 커플러(94 및 96)으로부터의 신호의 의사 동시 샘플링되도록 하기 위하여, 표면 탄성파(SAW) 소자(98)는 커플러(94)와 스위치(32) 사이에 제공되어, 커플러(94)로부터 스위치(32)에 도달하는 신호를 커플러(96)로부터 도달하는 신호에 비해 지연시키도록 한다. SAW 소자(98)는, RFPA 출력 파형의 샘플된 부분을 생성시킨 RFPA 입력 파형의 길이를 샘플링하기 전에, 스위치(32)가 RFPA 출력 파형의 길이를 샘플링하도록 하기에 충분한 지연을 도입한다. 커플러(94)와 스위치(32) 사이의 경로내에 SAW 소자(98)를 사용함으로써, 도 7의 커플러(14)에 뒤따른 지연 소자가 생략되도록 하여, 결과적으로 MTP가 이 지연 소자와 관련된 손실을 더 이상 입지 않는다.
다른 점에서는 도 11의 실시예는 도 7의 실시예와 동일한 방식으로 기능을 한다.
도 12의 실시예는 도 11의 실시예와 동일한 방식으로 동작하며, 중요 차만이 기술된다. 주요 차는 스위치(32a)가 RF 보다는 IF에서 동작한다는 것이다. 후술되는 바와 같이, IF 스위치의 사용을 수용하기 위하여 시스템에서는 수개의 다른 수정이 행해진다.
이제, 스위치(32a)는 IF에서 동작하여, 스위치와 ADC(48) 사이에 다운 컨버터를 포함할 필요가 없다. 그러나, 스위치(32a)에 IF 신호를 제공하기 위하여서는, 커플러(96)로부터 획득된 신호를 RF에서 IF로 다운 컨버트하는 다운 컨버터(100)를 포함할 필요가 있다. 후술하는 바와 같이, 스위치(32a)로의 다른 입력은 DPU(42a)로부터 직접 IF에 제공된다.
DPU(42a)는 전송을 위해 예정된 정보 신호에 의해 일련의 동작을 실행하도록 배치된다. 이런 일련의 동작에서의 최종 2개의 동작은 정보 신호의 디지털 전치 보상(벡터 변조기(90)의 생략) 및 등화 필터링 프로세스이다. 디지털 전치 보상 및 등화가 완료되어 신호가 아날로그 포맷으로 업 컨버터(88) 및 RFPA(26)으로 이동한 후에, DPU(42a)는 정보 신호를 DAC(86a)에 공급한다. DAC(86a)는 트윈 DAC 모듈(102)의 부분이다. 모듈(102)내에 포함되는 다른 DAC(104)에는, 디지털 전치 보상 및 등화 전에 현 상태로 정보 신호의 시간 지연된 버전이 DPU(42a)에 의해 공급된다. 시간 지연은 (106)에서 상징적으로 나타낸다. DPU(42a)는 모듈(102)을 통해 IF 주파수 신호를 출력하여, DAC(104)로부터의 신호가 더 이상 주파수 변환없이스위치(32a)에 직접 공급될 수 있다. 디지털 지연(106)은 도 11의 SAW 소자(98)에 대신하여, 부품의 수를 더욱 감소시킬 수 있다.
도 13의 실시예는 주로 도 12의 실시예와 동일하다. 간략히 후술하는 바와 같이, 주요 차는 IF 스위치(32a)로의 여분 입력을 준비하는 것이다. 다른 점에서는 도 13의 시스템의 동작은 도 12의 것과 동일하다.
감산기(108)의 목적은, RFPA 출력 신호로부터 RFPA 입력 신호의 클린(clean) 버전을 감산함으로써 잔여 왜곡 신호를 생성시키기 위한 것이다. 물론, 2개의 신호는, 감산이 유효할 경우, 동일한 스케일(scale) 또는 이득을 가지며, 시간 정렬 상태에 있고, 동일한 반송 주파수에 있을 필요가 있다. 잔여 왜곡 신호는 DPU(42a)내에 사용되어, RFPA(26)의 메모리 효과에 의해 유발된 왜곡을 보정한다. 용어 "메모리 효과"는, RFPA가 입력 신호의 파라미터의 현재 값보다는 역사적인 값에 기인하는 왜곡 출력을 발생시키는 경향을 기술하는데 사용된다. 메모리 효과 왜곡을 없애는 기술은 앤드류사의 국제 특허 출원 번호 PCT/GB02/02767에 기술되어 있다.
감산기(108)에 의해 IF 스위치(32a)로의 새로운 입력이 제공된다. 감산기(108)로의 입력은 DAC(104)의 출력 및 커플러(96)로부터의 신호이다. 의 출력은 본래 전치 보상 및 IF에서 RF로의 업 컨버전하기 전의 RFPA(26)로의 입력 신호이며, 커플러(96)로부터의 신호는 RFPA 출력 신호이다. 그래서, 감산기(108)는 커플러(96)에 의해 공급된 신호에서 DAC(104)에 의해 공급된 신호를 감산하여, RFPA(26)의 출력에서 살아남은 잔여 왜곡을 측정한다. 이런 감산 프로세스는, 감산하는 신호가 동일한 스케일을 확실히 갖도록 조정될 수 있는 가변 감쇠기(110)에의해 도움을 받는다.
감산을 성공적으로 실행하기 위하여, 감산기(108)에 도달하는 신호는 정확히 시간 정렬되어야 한다. 그래서, DAC(104)에 공급되는 정보 신호의 버전에 의해 동작하는 시간 지연(106a)은 2개의 지연 설정 간에 스위칭할 수 있어야 한다. 제 1 지연 설정은, IF 스위치(32a)가 이전의 실시예에서와 같이 의사 동시 샘플링에 사용될 시에 이용되고, (더욱 짧은 지연값을 가진) 제 2 지연 설정은 잔여 왜곡 신호를 생성시키도록 감산기(108)에 도달하는 신호를 시간 정렬할 필요가 있을 시에 이용된다.
도 14의 실시예는 도 13의 실시예와 유사하다. 주요 포인트의 차는 IF에서 동작하는 DAC(104)가 기저대 신호로 동작하도록 설계되는 한 쌍의 DAC(112)로 대체되었다는 것이다. 따라서, DPU(42a)는 기저대 직교 포맷의 정보 신호(전치 보상 및 등화 전의 형)를 DAC(112)에 공급한다. 그 후, 모듈(112)에 의해 발생된 아날로그 직교 기저대 신호는 감산기(108) 및 IF 스위치(32a)에 공급되기 전에 업 컨버터(114)에서 IF로 업 컨버전된다. 다른 점에서는 도 14의 시스템은 도 13의 시스템과 동일한 방식으로 동작한다.
본 발명은, 샘플러의 실시를 위한 비교적 값비싼 기술에 의지하지 않고, 비교적 정확한 정보가 신호 처리 장치로부터 획득되도록 샘플을 입수하는 기술을 제공한다.

Claims (33)

  1. 신호 처리 장치내에서 제 1 및 2 신호를 샘플링하는 장치로서,
    상기 제 1 및 2 신호의 파형부를 샘플링하는 샘플러,
    상기 샘플러의 접속을, 상기 제 1 신호가 샘플될 수 있는 신호 처리 장치내의 한 지점과, 상기 제 2 신호가 샘플될 수 있는 상기 장치내의 한 지점으로 교번시키는 스위치 및,
    상기 샘플러가 상기 제 1 신호의 제 1 파형부 및 상기 제 2 신호의 제 2 파형부를 샘플링하게 하도록 상기 스위치의 동작을 타이밍하는 타이머를 포함하는데,
    상기 제 2 신호는 상기 제 1 신호에 응답하고,
    상기 타이머는, 상기 제 2 파형부가 적어도 상기 제 1 파형부에 응답하여 발생되는 부분을 포함하도록 상기 지점들 간의 전파 지연을 이용하기 위해 배치되는, 신호 샘플링 장치.
  2. 제 1 항에 있어서,
    상기 타이머는, 상기 샘플러가 상기 제 1 및 2 파형부를 연속적으로 샘플링하도록 상기 스위치의 동작을 타이밍하기 위해 배치되는 것을 특징으로 하는 신호 샘플링 장치.
  3. 제 1 항에 있어서,
    상기 타이머는, 상기 샘플러가 상기 제 2 파형부를 샘플링하고 나서 상기 제 1 파형부를 샘플링하도록 상기 스위치의 동작을 타이밍하기 위해 배치되는 것을 특징으로 하는 신호 샘플링 장치.
  4. 제 1 항에 있어서,
    상기 신호 처리 장치는 상기 제 1 및 2 신호 중 하나를 다른 것에 비해 지연시키는 지연부를 포함하는 것을 특징으로 하는 신호 샘플링 장치.
  5. 제 4 항에 있어서,
    상기 지연부는 상기 제 1 신호 상에서 동작하는 것을 특징으로 하는 신호 샘플링 장치.
  6. 제 4 항에 있어서,
    상기 지연부는 상기 제 2 신호 상에서 동작하는 것을 특징으로 하는 신호 샘플링 장치.
  7. 제 1 항에 있어서,
    상기 제 1 및 2 파형부의 샘플을 이용하여 상기 신호 처리 장치의 동작을 제어하기 위해 상기 장치에 인가하는 하나 이상의 제어 신호를 발생시키도록 배치되는 제어기를 더 포함하는 것을 특징으로 하는 신호 샘플링 장치.
  8. 제 7 항에 있어서,
    상기 제어기는 상기 샘플로부터 유도된 값을 저장하는 메모리를 포함하고,
    상기 제어기는 제 1 신호에 관계한 값을 상기 제 2 신호에 관계한 값과 시간 정렬하여, 상기 값으로부터 하나 이상의 제어 신호를 유도하기 위해 배치되는 것을 특징으로 하는 신호 샘플링 장치.
  9. 제 7 항에 있어서,
    상기 제어기는,
    상기 샘플로부터 파라미터의 값을 획득하고,
    상기 값을 빈(bin)에 할당하며,
    상기 빈내에서 상기 값을 평균하기 위해 배치되는 것을 특징으로 하는 신호 샘플링 장치.
  10. 제 7 항에 있어서,
    상기 제어기는,
    상기 샘플로부터 파라미터의 값을 획득하고,
    상기 값을 빈에 할당하며,
    상기 빈에 대한 상기 파라미터의 이상적인 값을 이용하여 상기 빈의 내용물을 평가하기 위해 배치되는 것을 특징으로 하는 신호 샘플링 장치.
  11. 제 1 항에 있어서,
    상기 신호 처리 장치는 디지털 및 아날로그 신호 처리를 제각기 실행하는 제 1 및 2 부분과, 제 1 및 2 디지털-아날로그 변환기를 포함하고, 상기 제 1 신호는 상기 제 1 부분내에서 처리되어 중간 신호를 발생시키며,
    상기 제 1 디지털-아날로그 변환기는 상기 중간 신호를 상기 제 2 부분에 제공하고,
    상기 제 2 디지털-아날로그 변환기는 상기 제 1 신호를 상기 스위치에 제공하는 것을 특징으로 하는 신호 샘플링 장치.
  12. 제 11 항에 있어서,
    상기 제 1 부분은 상기 제 1 신호에 대한 디지털 지연을 도중에 상기 제 2 디지털-아날로그 변환기에 적용하는 것을 특징으로 하는 신호 샘플링 장치.
  13. 제 11 항에 있어서,
    상기 제 2 디지털-아날로그 변환기와 상기 스위치 사이에서 상기 제 1 신호를 주파수 변환하는 주파수 변환기를 더 포함하는 것을 특징으로 하는 신호 샘플링 장치.
  14. 제 11 항에 있어서,
    상기 스위치는 IF 스위치인 것을 특징으로 하는 신호 샘플링 장치.
  15. 제 1 항에 있어서,
    상기 샘플러에 선택적으로 사용하기 위한 상기 스위치로의 제 3 입력으로서 상기 제 1 및 2 신호로부터의 차 신호를 발생시키는 감산기를 더 포함하는 것을 특징으로 하는 신호 샘플링 장치.
  16. 제 7 항에 있어서,
    상기 신호 처리 장치는 증폭기를 포함하고,
    상기 하나 이상의 제어 신호 중 적어도 하나는 동작 시에 상기 증폭기에 의해 유발된 왜곡량을 제어하기 위한 것임을 특징으로 하는 신호 샘플링 장치.
  17. 제 16 항에 있어서,
    상기 제 1 신호는 상기 증폭기에 의해 증폭되는 신호이고,
    상기 제 2 신호는 결과적으로 상기 증폭기를 이용하여 상기 제 1 신호를 증폭하는 것을 특징으로 하는 신호 샘플링 장치.
  18. 신호 처리 장치,
    상기 장치내에서 발생하는 제 1 및 2 신호의 파형부를 샘플링하는 샘플러,
    상기 샘플러의 접속을, 상기 제 1 신호가 샘플될 수 있는 상기 장치내의 한지점과, 상기 제 2 신호가 샘플될 수 있는 상기 장치내의 한 지점으로 교번시키는 스위치,
    상기 샘플러가 상기 제 1 신호의 제 1 파형부 및 상기 제 2 신호의 제 2 파형부를 샘플링하게 하도록 상기 스위치의 동작을 타이밍하는 타이머 및,
    상기 제 1 및 2 파형부의 샘플을 이용하여 상기 장치의 동작을 제어하기 위해 상기 장치에 인가하는 하나 이상의 제어 신호를 발생시키는 제어기를 포함하는데,
    상기 제 2 신호는 상기 제 1 신호에 응답하고,
    상기 타이머는, 상기 제 2 파형부가 상기 제 1 파형부에 응답하여 발생되는 적어도 부분을 포함하도록 상기 지점들 간의 전파 지연을 이용하기 위해 배치되는, 신호 처리 시스템.
  19. 제 18 항에 있어서,
    상기 타이머는, 상기 샘플러가 상기 제 1 및 2 파형부를 연속적으로 샘플링하도록 상기 스위치의 동작을 타이밍하기 위해 배치되는 것을 특징으로 하는 신호 처리 시스템.
  20. 제 18 항에 있어서,
    상기 타이머는, 상기 샘플러가 상기 제 2 파형부를 샘플링하고 나서 상기 제 1 파형부를 샘플링하도록 상기 스위치의 동작을 타이밍하기 위해 배치되는 것을 특징으로 하는 신호 처리 시스템.
  21. 제 18 항에 있어서,
    상기 제 1 및 2 신호 중 하나를 다른 것에 비해 지연시키는 지연부를 포함하는 것을 특징으로 하는 신호 처리 시스템.
  22. 제 21 항에 있어서,
    상기 지연부는 상기 제 1 신호 상에서 동작하는 것을 특징으로 하는 신호 처리 시스템.
  23. 제 21 항에 있어서,
    상기 지연부는 상기 제 2 신호 상에서 동작하는 것을 특징으로 하는 신호 처리 시스템.
  24. 제 9 항에 있어서,
    상기 제어기는 상기 샘플로부터 유도된 값을 저장하는 메모리를 포함하고,
    상기 제어기는 제 1 신호에 관계한 값을 상기 제 2 신호에 관계한 값과 시간 정렬하여, 상기 값으로부터 하나 이상의 제어 신호를 유도하기 위해 배치되는 것을 특징으로 하는 신호 처리 시스템.
  25. 제 18 항에 있어서,
    상기 제어기는,
    상기 샘플로부터 파라미터의 값을 획득하고,
    상기 값을 빈에 할당하며,
    상기 빈내에서 상기 값을 평균하기 위해 배치되는 것을 특징으로 하는 신호 처리 시스템.
  26. 제 18 항에 있어서,
    상기 제어기는,
    상기 샘플로부터 파라미터의 값을 획득하고,
    상기 값을 빈에 할당하며,
    상기 빈에 대한 상기 파라미터의 이상적인 값을 이용하여 상기 빈의 내용물을 평가하기 위해 배치되는 것을 특징으로 하는 신호 처리 시스템.
  27. 제 18 항에 있어서,
    상기 장치는 디지털 및 아날로그 신호 처리를 제각기 실행하는 제 1 및 2 부분과, 제 1 및 2 디지털-아날로그 변환기를 포함하고, 상기 제 1 신호는 상기 제 1 부분내에서 발생되고, 상기 제 1 부분내에서 처리되어 중간 신호를 발생시키며,
    상기 제 1 디지털-아날로그 변환기는 상기 중간 신호를 상기 제 2 부분에 제공하고,
    상기 제 2 디지털-아날로그 변환기는 상기 제 1 신호를 상기 스위치에 제공하는 것을 특징으로 하는 신호 처리 시스템.
  28. 제 27 항에 있어서,
    상기 제 1 부분은 상기 제 1 신호에 대한 디지털 지연을 도중에 상기 제 2 디지털-아날로그 변환기에 적용하는 것을 특징으로 하는 신호 처리 시스템.
  29. 제 27 항에 있어서,
    상기 제 2 디지털-아날로그 변환기와 상기 스위치 사이에서 상기 제 1 신호를 주파수 변환하는 주파수 변환기를 더 포함하는 것을 특징으로 하는 신호 처리 시스템.
  30. 제 27 항에 있어서,
    상기 스위치는 IF 스위치인 것을 특징으로 하는 신호 처리 시스템.
  31. 제 18 항에 있어서,
    상기 샘플러에 선택적으로 사용하기 위한 상기 스위치로의 제 3 입력으로서 상기 제 1 및 2 신호로부터의 차 신호를 발생시키는 감산기를 더 포함하는 것을 특징으로 하는 신호 처리 시스템.
  32. 제 18 항에 있어서,
    상기 신호 처리 장치는 증폭기를 포함하고,
    상기 하나 이상의 제어 신호 중 적어도 하나는 동작 시에 상기 증폭기에 의해 유발된 왜곡량을 제어하기 위한 것임을 특징으로 하는 신호 처리 시스템.
  33. 제 32 항에 있어서,
    상기 제 1 신호는 상기 증폭기에 의해 증폭되는 신호이고,
    상기 제 2 신호는 결과적으로 상기 증폭기를 이용하여 상기 제 1 신호를 증폭하는 것을 특징으로 하는 신호 처리 시스템.
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