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Die
vorliegende Erfindung betrifft eine Schaltungsanordnung zum Kompensieren
von Nichtlinearitäten
von zeitversetzt arbeitenden Analog-Digital-Wandlern, insbesondere
bei Wandlern deren Nichtlinearitäts-bestimmende
Bauelement bekannt sind.
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Felder
von parallel arbeitenden Analog-Digital-Wandlern bestehen aus mehreren
Analog-Digital-Wandlern, die parallel, jedoch mit einem gewissen zeitlichen
Versatz ein Analogsignal digitalisieren. Die einzelnen digitalen
Signale werden dann mittels eines Multiplexers wieder zusammengeführt, so
dass effektiv eine höhere
Abtastrate als die der einzelnen Analog-Digital-Wandler erreicht wird. Derartige Wandler-Arrays
oder Konverter-Arrays werden auch TIADCs (= Time Interleaved Analog
to Digital Converters) genannt.
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Im
einfachsten Fall eines TIADCs sind zwei Analog-Digital-Wandler parallel
geschaltet, tasten abwechselnd ein gemeinsames analoges Eingangssignal
ab und digitalisieren es. Dadurch erscheint die Abtast- bzw. Umsetzrate
des Gesamtsystems gegenüber
der Abtastrate der einzelnen Analog-Digital-Wandler verdoppelt.
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Im
allgemeineren Fall lässt
sich durch eine Erhöhung
der Anzahl der parallel arbeitenden Analog-Digital-Wandler bzw.
einer Erhöhung
der Anzahl der Kanäle,
bei N Analog-Digital-Wandlern
die effektive Abtastrate des Wandlerarrays auf das N-fache der Abtastrate
eines einzelnen Analog-Digital-Wandlers
erhöhen.
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Die 1 zeigt ein Wandler-Array
bzw. TIADC nach dem Stand der Technik. Es sind N Analog-Digital-Wandler
A/D1, A/D2, ... A/DN vorgesehen, die jeweils einen analogen Eingang
E1, E2, ... EN, einen digitalen Ausgangs A1, A2, ... AN und einen
Eingang C1, C2, ..., CN für
ein jeweiliges Taktsignal CLK1, CLK2, ..., CLKN aufweisen.
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An
die analogen Eingänge
E1, E2, ..., EN ist ein gemeinsames analoges Eingangssignal VIN
angelegt. Die Analog-Digital-Wandler
A/D1, A/D2, ..., A/DN liefern an ihren Ausgängen A1, A2, ..., AN jeweils
digitale Zwischensignale Z1, Z2, ..., ZN, die von einem nachgeschalteten
Multiplexer MUX als digitales Ausgangssignal ZD des TIADCs nacheinander durchgeschaltet
werden.
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Ein
Taktgenerator CLKG erzeugt ein globales Taktsignal CLK, welches
an eine Delay Locked Loop DLL geführt ist, daraus daraus einen
N-Phasentakt erzeugt, bzw. N-Taktsignale CLK1, CLK2, ..., CLKN,
die jeweils dieselbe Taktperiode T wie das globale Taktsignal CLK
aufweisen, jedoch jeweils um einen Zeitversatz von T/N = ΔT verzögert sind.
Diese Taktsignale CLK1, CLK2, ..., CLKN sind jeweils an die Takteingänge C1,
C2, ..., CN der einzelnen Analog-Digital-Wandler A/D1, A/D2, ...,
A/DN geführt.
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Bei
solchen Arrays besteht die Schwierigkeit, dass jede Art von Ungleichheit
der einzelnen Wandler untereinander zu Umsetzfehlern führt. Zum
Beispiel führen
unterschiedliche Offset-Werte der verschiedenen Analog-Digital-Wandler
zu störenden
Tönen bei
Frequenzen, die ganze Teile der Abtastfrequenz aufweisen. Auch unterschiedliche
Nichtlinearitäten
der Kanäle,
Unterschiede im Gain, Abweichen vom idealen Abtastzeitpunkt oder
eine unterschiedliche Bandbreite der Analog-Digital-Wandler führen zu unerwünschten
Störungen
im digitalen Ausgangssignal.
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Insbesondere
unterschiedliche Nichtlinearitätseigenschaften
der eingesetzten Analog-Digital-Wandler führen zu Ausgangssignalenergien
im Frequenzspektrum des Wandler-Arrays, die störend sind.
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In
der 2 ist beispielhaft
die Kennlinie eines 3-Bit-Analog-Digital-Wandlers
gezeigt. Bei einer Kennlinie bzw. Übertragungsfunktion eines Analog-Digital-Wandlers
wird das digitale Ausgangssignal Z über das analoge Eingangssignal
VIN, welches hier auf den Maximalpegel des analogen Eingangssignal
VINMAX normiert ist, aufgetragen. Ein idealer Wandler mit unendlich
hoher Auflösung
ergäbe
eine exakte winkelhalbierende IAD als Kennlinie. Eine ideale Kennlinie
eines idealen Analog-Digital-Wandlers mit endlicher Auflösung liefert
eine Treppenkurve I3BAD, wobei die Stufen alle dieselbe Breite und Höhe aufweisen.
Die gepunktete Linie entspricht einer Kennlinie eines 3-Bit-Analog-Digital-Wandlers, der
zwei Nichtlinearitäten
NL1, NL2 aufweist. Die integrale Nichtlinearität bzw. der Linearitätsfehler
ist ein Maß für die maximale
Abweichung der Wandlerkennlinie von der Winkelhalbierenden und wird
in der Regel in der Anzahl des niedrigstwertigen Bits angegeben.
Die Nichtlinearität
NL1 ist beispielsweise ein positiver Linearitätsfehler und die Nichtlinearität NL2 ein
negativer Nichtlinearitätsfehler.
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Um
Nichtlinearitäten
in Analog-Digital-Wandlern zu vermindern, jedoch nicht zu beheben,
sind Verfahren bekannt. Die 3A zeigt
beispielsweise ein Prinzipschaltbild eines Flash-Analog-Digital-Wandlers.
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Der
Wandler hat eine Mehrzahl von Komparatoren K1-K8, die jeweils einen
ersten Eingang EF1-EF8, einen zweiten Eingang DF1-DF8 und einen
Ausgang AF1-AF8 aufweisen. An die ersten Eingänge EF1-EF8 ist ein analoges
Eingangssignal VIN eingekoppelt.
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Es
ist eine Widerstandsleiter aus einer Mehrzahl von Widerständen R1-R8
vorgesehen, die zwischen einer ersten Referenzspannung VREF und
einer zweiten Referenzspannung bzw. Masse GND geschaltet sind. Zwischen
den Widerständen
sind Referenz potenziale U0-U7 abgreifbar, die jeweils an die zweiten
Eingänge
DF1-DF8 der Komparatoren K1-K8 geführt sind.
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Die
Komparatoren K1-K8 liefern Zwischensignale W1-W8, die an eine Dekodierer
DEK geführt sind.
Da die Komparatoren K1-K8 durch die Referenzspannung U0-U7 unterschiedliche
Schaltpotenziale bzw. Schaltschwellen aufweisen, bilden die Zwischensignale
W1-W8 das analoge Eingangssignal in ein digitales Signal im Thermometercode
ab. Dieser Thermometercode wird von dem Dekodierer DEK in einen
geeigneten digitalen Kode umgesetzt und als digitales Ausgangssignal
WD ausgegeben.
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Ein
entsprechender Analog-Digital-Wandler, wie er in 3A gezeichnet ist, weist in der Regel Nichtlinearitäten durch
nicht genau identisch ausgeführte
Komparatoren K1-K8 auf. Dies kann u.a. durch Schwankungen in den
Substrateigenschaften eines Halbleitersubstrates, auf dem der Wandler
gefertigt ist, bedingt sein. Dadurch können beispielsweise die Schaltschwellen
der Komparatoren nicht exakt äquidistant
sein und somit eine oder mehrere Nichtlinearitäten in der Übertragungskennlinie des Wandlers verursachen.
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In
der 3B ist eine mögliche Kompensierung
von Nichtlinearitäten
durch topologische Vertauschung der Widerstände in der Widerstandsleiter
beschrieben.
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Demgemäß sind die
Widerstände
der Widerstandsleiter derart verdrahtet, dass die über dem
ursprünglichen
Widerstand R1 abfallende Spannung bzw. das entsprechende Referenzpotenzial
U1 an den Komparator K2 geführt
ist.
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Die über dem
ursprünglichen
Widerstand R8 (hier als R2' bezeichnet)
abfallende Spannung U2 ist an den dritten Komparator K3 geschaltet.
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Die über dem
ursprünglichen
Widerstand R2 (hier als R3' bezeichnet)
abfallende Spannung U3 an den vierten Komparator K4 geschaltet.
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Die über dem
ursprünglichen
Widerstand R7 (hier als R4' bezeichnet)
abfallende Spannung U5 ist an den Komparator K5 geschaltet.
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Die über den
ursprünglichen
Widerstand R6 (hier als R6' bezeichnet)
abfallende Spannung U6 ist an den Komparator K7 geschaltet.
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Und
die über
den ursprünglichen
Widerstand R4 (hier als R7' bezeichnet)
abfallende Spannung U7 ist an den Komparator K8 geschaltet.
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Somit
entspricht der Widerstand R1 aus 3B dem
Widerstand R1 aus 3A,
der Widerstand R3' dem
Widerstand R2, der Widerstand R4' dem
Widerstand R7, der Widerstand R5' dem
Widerstand R3, der Widerstand R6' dem
Widerstand R6, der Widerstand R7' dem
Widerstand R4 und der Widerstand R8' dem Widerstand R5.
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Eine
derartige topologische Vertauschung nach dem Stand der Technik,
um Nichtlinearitäten auszugleichen
oder zu vermindern, ist jedoch sehr verdrahtungsaufwändig. Diese
zusätzliche
Verdrahtung verursacht zudem Parasitärkapazität, welche die maximale Taktfrequenz
des Flash-Wandlers stark einschränkt.
Eine derartige zusätzliche
Verdrahtung muss zudem für
jeden Analog-Digital-Wandler, der in einem Wandler-Array, wie er
in 1 beschrieben ist,
vorgehalten werden. Die Methode der topologischen Vertauschung ist
daher für
Analog-Digital-Wandler,
die zum Einsatz in TIADCs bzw. Wandler-Arrays vorgesehen sind, nachteilig.
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Es
ist daher eine Aufgabe der vorliegenden Erfindung, eine Schaltungsanordnung
zum Kompensieren von Nichtlinearitäten von zeitversetzt arbeitenden
Analog-Digital-Wandlern zu schaffen, die einen geringen Schaltungsaufwand
aufweist, und Fertigungstechnologie-unabhängig realisierbar ist.
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Erfindungsgemäß wird diese
Aufgabe durch eine Schaltungsanordnung mit den Merkmalen des Patentanspruchs
1 gelöst.
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Demgemäß ist eine
Schaltungsanordnung zum Kompensieren von Nichtlinearitäten von
zeitversetzt arbeitenden Analog-Digital-Wandlern
vorgesehen, die mindestens zwei jeweils zeitversetzt getaktete Analog-Digital-Wandler
aufweist, welche jeweils eine vorbestimmte nichtlineare Wandlerkennlinie
mit integralen Nichtlinearitäten
haben und welche ein an einem Eingang der Schaltungsanordnung anliegendes
analoges Eingangssignal entgegennehmen und dieses jeweils in ein
digitales Zwischensignal wandeln. Die erfindungsgemäße Schaltungsanordnung weist
ferner einen den Analog-Digital-Wandlern nachgeschaltet angeordneten
Multiplexer auf, der die digitalen Zwischensignale zum Erzeugen
eines digitalen Ausgangssignals der Schaltungsanordnung nacheinander
durchschaltet. Dabei ist mindestens eine der nichtlinearen Wandlerkennlinien
der verschiedenen Analog-Digital-Wandler so vorbestimmt, dass sich
nach dem Zusammenführen
der Zwischensignale im Multiplexer die integralen Nichtlinearitäten der
verschiedenen Analog-Digital-Wandler im Wesentlichen kompensieren.
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Die
der vorliegenden Erfindung zugrunde liegende Idee besteht darin,
dass das Zusammenwirken der einzelnen nichtlinearen Kennlinien der
jeweiligen Analog-Digital-Wandler ausgenutzt wird. Da nicht die
einzelnen eingesetzten Analog-Digital-Wandler verändert werden, um deren Nichtlinearitäten zu beheben,
sondern die vorhandenen integralen Nichtlinearitäten so genutzt werden, dass
sie sich im Mittel, also nach dem Zusammenführen aller Zwischensignale
zum digitalen Ausgangssignal kompensieren, ist die erfindungsgemäße Schaltanordnung besonders
einfach. Herkömmlicherweise
werden die im Array angeordneten Analog-Digital-Wandler möglichst
identisch ausgeführt.
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Erfindungsgemäß ist jedoch
eine komplementäre
Ausführung
bezüglich
der Linearitätsfehler vorgesehen.
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Gemäß einer
bevorzugten Ausführungsform sind
die nichtlinearen Wandlerkennlinien der Analog-Digital-Wandler so
vorbestimmt, dass zu jeder integralen Nichtlinearität eines
ersten Analog-Digital-Wandlers jeweils eine dazu komplementäre integrale
Nichtlinearität
des zweiten Analog-Digital-Wandlers vorbestimmt ist. Dies hat den
Vorteil, dass jeweils paarweise integrale Nichtlinearitäten bestimmt
sind, die sich praktisch gegenseitig kompensieren.
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Es
ist besonders bevorzugt, dass die nichtlinearen Wandlerkennlinien
der Analog-Digital-Wandler so vorbestimmt sind, dass eine durch
die Nichtlinearitäten
verursachte Ausgangssignalenergie in höhere Frequenzbereiche eines
Frequenzspektrums der Schaltungsanordnung verteilt ist. Durch die
Verteilung in hohe Frequenzbereiche werden die fehlerhaften Ausgangssignalenergien,
welche durch die Nichtlinearitäten
verursacht sind, in Frequenzbereiche verteilt, die für den Frequenzgang
der Schaltungsanordnung nicht wesentlich sind. Besonders bevorzugt
liegen diese höheren
Frequenzbereiche oberhalb der Nyquist-Frequenz der Analog-Digital-Wandler.
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In
einer besonders bevorzugten Ausführungsform
der erfindungsgemäßen Schaltungsanordnung
sind die verschiedenen Analog-Digital-Wandler jeweils auf demselben
Halbleitersubstrat angeordnet und weisen jeweils Nichtlinearitäts-bestimmende
Halbleiterbauelement auf. Diese Nichtlinearitäts-bestimmenden Halbleiterbauelemente
sind so auf dem Halbleitersubstrat angeordnet, dass sie in einer
durch einen technologieabhängigen
Gradienten vorgegebenen Richtung angeordnet sind. Vorzugsweise ist
dieser Gradient eine Schichtdickenschwankung oder eine Dotierungsschwankung.
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Dies
hat den Vorteil, dass die Nichtlinearitätseigenschaften der verschiedenen
Analog-Digital-Wandler von dem technologie abhängigen Gradienten abhängig sind
und so die Analog-Digital-Wandler
vorteilhafterweise so auf dem Halbleitersubstrat angeordnet sind,
dass die jeweiligen Nichtlinearitätsbestimmenden Halbleiterbauelemente
jeweilige nichtlineare Wandlerkennlinien erzeugen, so dass bei mindestens
zwei Analog-Digital-Wandlern ihre Wandlerkennlinien von einer idealen
Wandlerkennlinie komplementär
abweicht.
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In
einer bevorzugten Weiterbildung der erfindungsgemäßen Schaltungsanordnung
sind mehrere Analog-Digital-Wandler als Flash-Wandler ausgebildet.
Diese weisen jeweils eine Mehrzahl von Komparatoren mit jeweils
einem ersten Eingang, einem zweiten Eingang und einem Ausgang auf.
Die Flash-Wandler weisen jeweils einen Dekodierer auf, an den die
Ausgänge
der Komparatoren geschaltet sind und der jeweils eines der digitalen
Zwischensignale ausgibt. Dabei sind die ersten Eingänge der Komparatoren
an den Eingang der Schaltungsanordnung gekoppelt, und die zweiten
Eingänge
der Komparatoren sind jeweils an Referenzspannungen gekoppelt. Die
Referenzspannungen sind jeweils zwischen Widerständen einer jeweiligen Widerstandsleiter
abgreifbar. Die Nichtlinearitäts-bestimmenden Bauelemente
sind dabei die Komparatoren, und die einzelnen Flash-Wandler jeweils
um eine Spiegelachse, die senkrecht zu dem Gradienten verläuft, auf
dem Halbleitersubstrat angeordnet.
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Bei
der bevorzugten Weiterbildung der erfindungsgemäßen Schaltungsanordnung wird
in vorteilhafter Weise ausgenutzt, dass bei spiegelbildlicher Anordnung
von beispielsweise zwei Flash-Analog-Digital-Wandlern auch deren
Nichtlinearitäten
jeweils komplementär
zueinander sind. Dadurch kompensieren sich die integralen Nichtlinearitäten der verschiedenen
Flash-Wandler erfindungsgemäß.
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Weitere
vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind
Gegenstand der Unteransprüche
sowie der Beschreibung unter Bezugnahme auf die Figuren.
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Dabei
zeigt:
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1 ein
Analog-Digital-Wandler-Array nach dem Stand der Technik;
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2 Kennlinien
von 3-Bit-Analog-Digital-Wandlern;
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3A ein
Prinzipschaltbild eines Flash-Wandlers nach dem Stand der Technik;
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3B einen
Flash-Wandler mit topologisch vertauschten Widerständen;
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4 zwei
komplementäre
Kennlinien von Analog-Digital-Wandlern;
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5 eine
erfindungsgemäße Anordnung von
Analog-Digital-Wandlern
auf einem Halbleitersubstrat;
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6 ein
mehrstufiger Analog-Digital-Wandler nach der Erfindung; und
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Die 4 zeigt
zwei Wandlerkennlinien am Beispiel von 3-Bit-Analog-Digital-Wandlern, die jeweils
komplementäre,
integrale Nichtlinearitäten NL1,
NL2 aufweisen.
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Die
erste Kennlinie ist gepunktet gezeichnet, die zweite Kennlinie durchgezogen.
Eine mittlere Kennlinie, die aus Addition der beiden Kennlinien
und Division durch zwei erreicht würde, bildet eine ideale Treppenkurve
als Kennlinie ab.
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D.h.,
wenn zwei Analog-Digital-Wandler, von denen einer die gepunktete
Kennlinie aufweist und der zweite die durchgezogene Kennlinie aufweist,
in einem Array angeordnet sind und ab wechselnd ein gemeinsames analoges
Eingangssignal abtasten und wandeln, die Ausgangskennlinie des Wandler-Arrays
im Mitel keine Nichtlinearitäten
mehr aufweist. Sind die Kennlinien nicht exakt an der Winkelhalbierenden
gespiegelt, sondern weisen lediglich komplementäre Nichtlinearitäten auf,
die verschiedene Vorzeichen haben (positiver und negativer Linearitätsfehler)
ist die Linearität
eines erfindungsgemäßen Wandler-Array
zumindest verbessert.
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Nach
dem Stand der Technik werden Analog-Digital-Wandler, welche zum
Einsatz in einem Array vorgesehen sind, möglichst identisch gefertigt, d.h.
sie weisen auch dieselben Nichtlinearitäten auf. Erfindungsgemäß wird jedoch
gerade eine vorhandene Nichtlinearität ausgenutzt, indem ein komplementärer Analog-Digital-Wandler
bezüglich
der Linearitätsfehler
ebenfalls im Array vorgesehen ist. Da die Analog-Digital-Wandler
in der Regel Nichtlinearitäts-bestimmende
Bauelemente aufweisen, wie z.B. Komparatoren oder Widerstände, und
der jeweilige Analog-Digital-Wandler auf einem Halbleitersubstrat gefertigt
ist, können
komplementäre
Analog-Digital-Wandler bzw. Analog-Digital-Wandler mit komplementären Nichtlinearitäten durch
deren Anordnung auf dem Halbleitersubstrat geschaffen werden.
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Die 5 zeigt
eine erfindungsgemäße Anordnung
von Analog-Digital-Wandlern
auf einem Halbleitersubstrat.
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Ein
Halbleitersubstrat 1, auf dem die Analog-Digital-Wandler
bzw. das gesamte Array angeordnet ist, weist in der Regel Schwankungen
in Schichtdicken und/oder Dotierungen auf, die einem Gradienten 2 folgen.
Diese Gradienten sind durch Technologieungenauigkeiten bedingt.
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Auf
dem Halbleitersubstrat 1 sind zwei Analog-Digital-Wandler 3, 3' vorgesehen,
die jeweils Nichtlinearitäts-bestimmende
Bauelemente 4, 5, 6, 4', 5', 6' aufweisen.
Die beiden Analog-Digital-Wandler
sind so angeordnet, dass sie gegenüber einer Spiegelachse 7,
die senkrecht zu dem Gradienten 2 verläuft, liegen. Beispielsweise
können
die Nichtlinearitäts-bestimmenden Bauelemente
Komparatoren in einem Flash-Wandler sein. Falls der Gradient 2 linear verläuft, haben
die Nichtlinearitäts-bestimmenden Bauelement 4, 5, 6, 4', 5', 6' in den beiden
Analog-Digital-Wandlern 3, 3' jeweils genau den komplementären Effekt
auf die Nichtlinearität
des jeweiligen Wandlers 3, 3'. Auf ähnliche Weise lassen sich weitere Analog-Digital-Wandler
paarweise komplementär
gestalten.
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Die 6 zeigt
ein Blockschaltbild eines mehrstufigen Analog-Digital-Wandlers mit
erfindungsgemäßen komplementären Wandlern.
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Der
zweistufige Analog-Digital-Wandler 10 weist einen Eingang 11 zum
Einkoppeln eines analogen Eingangssignals VIN und einen digitalen
Ausgang 12 zur Ausgabe eines digitalen Ausgangssignals
ZD auf.
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Es
ist ein erster grober Analog-Digital-Wandler 13 vorgesehen,
der als Flash-Wandler ausgeführt ist
und entsprechende Komparatoren K aufweist. Der grobe Analog-Digital-Wandler 13 ist
an eine Widerstandskette 14 gekoppelt, die Referenzspannungen für die Komparatoren
K bereitstellt.
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Ferner
weist der mehrstufige Analog-Digital-Wandler 10 einen ersten
feinen Analog-Digital-Wandler 15 und einen zweiten feinen
Analog-Digital-Wandler 16 auf. Die beiden feinen Analog-Digital-Wandler 15, 16 sind
ebenfalls als Flash-Analog-Digital-Wandler
ausgeführt
und weisen demnach Komparatoren K auf. Die Komparatoren sind in
diesem Ausführungsbeispiel
die Nichtlinearitäts-bestimmenden
Bauelemente.
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Es
ist eine zweite Widerstandskette 17 vorgesehen, die an
die beiden feinen Analog-Digital-Wandler 15, 16 gekoppelt
ist und den entsprechenden Komparatoren K Referenzpotenziale bereitstellt.
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Das
analoge Eingangssignal VIN wird in einem Eingangstreiber 18 verstärkt und
als analoges Eingangssignal Z1 dem groben Analog-Digital-Wandler 13,
dem ersten feinen Analog-Digital-Wandler 15 und
dem zweiten feinen Analog-Digital-Wandler 16 zugeführt.
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Es
ist ein Taktgenerator 19 vorgesehen, der ein Taktsignal
CLK liefert, welches an eine Taktsteuereinheit 20 geführt ist.
Die Taktsteuereinheit 20 führt dem groben Analog-Digital-Wandler 13 das
Taktsignal CLK, dem ersten feinen Analog-Digital-Wandler 15 ein
Taktsignal CLK1 und dem zweiten feinen Analog-Digital-Wandler 16 ein
Taktsignal CLK2 zu. Dabei weist das zweite Taktsignal CLK2 die halbe
Taktfrequenz des Taktsignals CLK auf, und das erste Taktsignal CLK1
ist dem zweiten Taktsignal CLK2 komplementär bzw. invers.
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Das
digitale Ausgangssignal ZA des groben Analog-Digital-Wandlers 13 ist
an einen Zwischenspeicher 21 geführt, wird dort zwischengespeichert und
als zwischengespeichertes Signal Z3 einem Addierer zugeführt. Ferner
werden dem Addierer das erste Zwischensignal Z1 vom ersten feinen
Analog-Digital-Wandler 15 und
das zweite Zwischensignal Z2 vom zweiten feinen Analog-Digital-Wandler 16 zugeführt. Der
Addierer 21 addiert die drei Signale ZA, Z1, Z2 zum digitalen
Ausgangssignal ZD, welches an den Ausgang 12 geführt ist.
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Die
Nichtlinearitäts-bestimmenden
Bauelement sind bei den beiden feinen Analog-Digital-Wandlern 15, 16 jeweils
Komparatoren K. Erfindungsgemäß sind die
feinen Analog-Digital-Wandler 15, 16 beispielsweise
wie in 5 gezeigt angeordnet, um komplementäre Kennlinien
der beiden Analog-Digital-Wandler 15, 16 zu
schaffen.
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Der
grobe Analog-Digital-Wandler 13 liefert zunächst ein
grobes digitales Wandlerergebnis ZA, welches in dem Speicher 21 zwischengespeichert wird.
Die zwei Feinstufen bzw. feinen A nalog-Digital-Wandler 15, 16 sind
jeweils mit der halben Taktfrequenz aber komplementär getaktet.
Somit liefern sie abwechselnd ein feines Wandlungsergebnis bzw. das
erste und zweite digitale Zwischensignal Z1, Z2. Die beiden feinarbeitenden
Analog-Digital-Wandler 15, 16 kompensieren erfindungsgemäß ihre Nichtlinearitäten gegenseitig,
so dass die Kennlinie des zweistufigen Wandlers 10 insgesamt
höchst
linear ist.
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Bei
herkömmlichen
mehrstufigen Wandlern werden die feinen Analog-Digital-Wandler möglichst identisch
ausgeführt,
so dass auch im Ergebnis des entsprechenden gesamten mehrstufigen
Wandlers die Nichtlinearitäten
im digitalen Ausgangssignal bemerkbar sind.
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Obgleich
die vorliegende Erfindung vorstehend anhand bevorzugten Ausführungsform
beschrieben wurde, ist sie nicht darauf beschränkt, sondern auf vielfältige Art
und Weise modifizierbar.
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So
sei die Erfindung insbesondere nicht auf den in 6 beschriebenen
Aufbau eines zweistufigen Wandlers beschränkt, sondern kann auf eine Vielzahl
von Stufen und insbesondere die parallele Anordnung von vielen Analog-Digital-Wandlern,
die erfindungsgemäße Nichtlinearitäten aufweisen,
erweitert werden.
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Insbesondere
muss die räumliche
Anordnung von Analog-Digital-Wandlern
auf Halbleitersubstraten nicht notwendigerweise wie in 5 beschrieben
geschehen. Auch eine nicht parallele Anordnung der Nichtlinearitäts-bestimmenden
Bauelemente gegenüber
dem Gradienten ist möglich,
solange an einer zu dem Gradienten 2 senkrechten Spiegelachse
gespiegelt wird.
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Auch
wenn nichtlineare Gradienten vorliegen, lässt sich die erfindungsgemäße Idee
der komplementären
integralen Nichtlinearitäten
anwenden, wobei zumindest die Nichtlinearität ei nes Wandler-Arrays erheblich
niedriger ist als die Nichtlinearitäten der einzelnen eingesetzten
Analog-Digital-Wandler.
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Die
Erfindung bietet insbesondere den Vorteil, dass sie technologieunabhängig einsetzbar
ist. Die Erfindung erfordert keine zusätzliche Verschaltung oder Abwandlung
der Grundelemente von TIADCs bzw. Analog-Digital-Wandler-Arrays
und kann an vielen Typen von Analog-Digital-Wandlern, z.B. Parallelwandlern,
Kaskadenwandlern, Wandlern, die mit sukzessiver Approximation wandeln,
Wandlern, die nach dem Zählverfahren
arbeiten, etc. verwendet werden.
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Die
erfindungsgemäße Kompensation
von Nichtlinearitäten
in Arrays von zeitversetzt arbeitenden Analog-Digital-Wandlern führt zu erheblich
verbesserten Wandlerergebnissen.
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- A/D1-A/DN
- Analog-Digital-Wandler
- C1-CN
- Takteingang
- E1-EN
- analoger
Eingang
- A1-AN
- digitaler
Ausgang
- Z1-ZN
- digitales
Zwischensignal
- MUX
- Multiplexer
- ZD
- digitales
Ausgangssignal
- VIN
- analoges
Eingangssignal
- DLL
- delay-locked
loop
- CLKG
- Taktgenerator
- CLK
- Taktsignal
- CLK1-CLKN
- Taktsignal
- K1-K8
- Komparator
- K
- Komparator
- DEK
- Decodierer
- WD
- digitales
Ausgangssignal
- VREF
- Referenzpotenzial
- GND
- Referenzpotenzial/Masse
- U0-U8
- Referenzpotenzial
- W1-W8
- Digitalsignal
- AF1-AF8
- Komparatorausgang
- EF1-EF8
- Komparatoreingang
- DF1-DF8
- Komparatoreingang
- R1-R8
- Widerstand
- R1'-R8'
- Widerstand
- NL1,
NL2
- Nichtlinearität
- IRD
- ideale
Kennlinie
- I3BAD3Z
- ideales
Ausgangssignal
- 1
- Halbleitersubstrat
- 2
- Gradient
- 3,
3'
- Analog-Digital-Wandler
- 4,
5, 6, 4', 5', 6'
- Nichtlinearitäts-bestimmende Bauelemente
- 7
- Spiegelachse
- 10
- Zweistufenwandler
- 11
- Eingang
- 12
- Ausgang
- 13
- grober
Analog-Digital-Wandler
- 14
- Widerstandskette
- 15,
16
- feiner
Analog-Digital-Wandler
- 17
- Widerstandskette
- 18
- Eingangstreiber
- 19
- Taktgenerator
- 20
- Taktverteiler
- 21
- Zwischenspeicher
- 22
- Addierer
- ZA
- digitales
Ausgangssignal