DE102004005138A1

DE102004005138A1 - Verfahren zur Digital/Analog-Wandlung und entsprechende Digital/Analog-Wandlervorrichtung

Info

Publication number: DE102004005138A1
Application number: DE102004005138A
Authority: DE
Inventors: Martin Clara; Andreas Wiesbauer; Wolfgang Klatzer
Original assignee: Infineon Technologies AG
Current assignee: Intel Corp
Priority date: 2003-10-24
Filing date: 2004-02-02
Publication date: 2005-06-02
Anticipated expiration: 2024-02-03
Also published as: DE102004005138B4; DE102004005138B9

Abstract

Es wird ein Verfahren und eine Vorrichtung zur Digital/Analog-Wandlung vorgeschlagen, wobei zum verbesserten Einsatz eines "Dynamic Element Matching"-Algorithmus, insbesondere eines "Data Weighted Averaging"-Algorithmus, die Anzahl von vorhandenen Wandlerelementen größer als eine maximale Anzahl möglicher Eingangs- oder Steuercodes für die Wandlerelemente (7), das heißt größer als die Anzahl von Wandlerelementen, welche eigentlich für einen maximalen Wert des jeweils zu wandelnden Digitalworts erforderlich wäre, ist.

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Digital/Analog-Wandlung sowie eine entsprechend ausgestaltete Digital/Analog-Wandlervorrichtung. Insbesondere betrifft die vorliegende Erfindung ein Verfahren und eine Vorrichtung zur Digital/Analog-Wandlung mit „Dynamic Element Matching" (DEM).

ΣΔ-Modulatoren oder ΣΔ-Analog/Digital-Wandler werden zunehmend als Ersatz von herkömmlichen Analog/Digital-Wandlerarchitekturen in Anwendungen eingesetzt, wo eine Analog/Digital-Wandlung mit hoher Auflösung und gleichzeitig hoher Linearität gefordert ist. Die ΣΔ-Modulatoren eigene Linearität hat darüber hinaus zur Folge, dass ΣΔ-Modulatoren sehr gut für eine Realisierung in CMOS-Schaltungstechnik geeignet sind. Durch Multibit-Quantisierung kann darüber hinaus der dynamische Bereich des ΣΔ-Modulators vergrößert werden, wobei eine weitere Folge von Multibit-Quantisierung eine verbesserte Systemstabilität ist.

Im Rückkopplungspfad von ΣΔ-Modulatoren wird ein Digital/Analog-Wandler (D/A-Wandler) eingesetzt, für den eine hohe Linearität gefordert ist. Die Nichtlinearität von D/A-Wandlern kann in ΣΔ-Modulatoren beispielsweise durch eine digitale Selbstkalibrierung des ΣΔ-Modulators korrigiert werden, was jedoch eine erhöhte Komplexität des Schaltungsdesigns zur Folge hat. Ein weiterer Ansatz zur Verbesserung der Nichtlinearität von nicht idealen D/A-Wandlern ist der Einsatz von einem so genannten „Dynamic Element Matching"-Algorithmus.

7 zeigt ein vereinfachtes Blockschaltbild eines ΣΔ-Modulators bzw. ΣΔ-A/D-Wandlers mit „Dynamic Element Matching". Der in 7 gezeigte ΣΔ-Modulator dient zur Umset zung eines analogen und zeitkontinuierlichen Eingangssignals x(t) in ein entsprechendes digitales zeitdiskretes Ausgangssignal y[n]. Zu diesem Zweck umfasst der ΣΔ-Modulator einen Vorwärtspfad mit einem Integrierer 1 und einem Quantisierer 2, wobei es sich sowohl um einen Einbit-Quantisierer als auch um einen Multibit-Qantisierer handeln kann. Das von dem Quantisierer 2 quantisierte zeitdiskrete Ausgangssignal z[n] wird einem Tiefpassfilter 3 („Lowpass Filter", LP) zugeführt, an dessen Ausgang schließlich das gewünschte digitale Ausgangssignal y[n] bereitgestellt wird. Das Ausgangssignal des Quantisierers 2 ist darüber hinaus über einen Rückkopplungspfad mit einer D/A-Wandlervorrichtung 6 an den Eingang des ΣΔ-Modulators zurückgeführt, wobei das von der D/A-Wandlervorrichtung 6 erzeugte analoge Ausgangssignal z(t) wie in 7 gezeigt von dem analogen Eingangssignal x(t) subtrahiert wird, um das daraus resultierende Differenzsignal dem Integrierer 1 zuzuführen. Dabei wird davon ausgegangen, dass im Rückkopplungspfad keine ideale, das heißt keine vollständig lineare, D/A-Wandlung implementiert ist, das heißt die D/A-Wandlervorrichtung 6 umfasst einen nicht idealen D/A-Wandler 5. Zur Kompensation der Nichtlinearität dieses nicht linearen D/A-Wandlers 5 umfasst die D/A-Wandlervorrichtung 6 darüber hinaus eine Wandlerelement-Auswahllogik 4, welche durch Anwendung eines „Dynamic Element Matching"-Algorithmus die einzelnen D/A-Wandlerelemente des D/A-Wandlers 5 („Digital Analog Converter", DAC) derart ansteuert, dass sich die Wandlerfehler über mehrere Abtastvorgänge möglichst ausmitteln. Durch den Auswahlprozess der Wandlerelement-Auswahllogik 4 kann die Inband-Signalstörung aufgrund der Nichtlinearität des D/A-Wandlers 5 deutlich reduziert werden. Das Ziel von „Dynamic Element Matching" ist, Anpassungsfehler der einzelnen D/A-Pegel des nicht idealen D/A-Wandlers 5 derart auszumitteln, dass die nicht lineare Verzerrung in Breitbandrauschen umgesetzt wird, wo sie später herausgefiltert werden kann. Dies ist äquivalent zu einer Erhöhung der effektiven Auflösung nach dem Filtervorgang.

Bisher wurden als „Dynamic Element Matching"-Algorithmen verschiedene Ansätze vorgeschlagen. Gemäß einem ersten Ansatz wurde vorgeschlagen, die Wandlerelemente des D/A-Wandlers 5 in beliebiger bzw. willkürlicher Reihenfolge auszuwählen, das heißt die Auswahl der Wandlerelemente erfolgt nicht gemäß einem vorgegebenen Schema. Mit Hilfe dieses Ansatzes kann die Linearität verbessert werden, da aufgrund der Tatsache, dass die Verzerrung des nicht linearen D/A-Wandlers 5 gleichmäßig über das gesamte Frequenzspektrum verteilt wird, lediglich ein Teil des Rauschens ins Basisband fällt. Gemäß einem weiteren Ansatz, welcher auch als getaktete Mittelung („Clocked Averaging") bezeichnet wird, wird für die Auswahl der Wandlerelemente des nicht idealen D/A-Wandlers 5 ein Startindex verwendet, welcher mit dem Abtasttakt inkrementiert wird. Jedes Wandlerelement wird bei diesem Ansatz mit einer minimalen Rate verwendet, die dem Quotienten aus der Abtastfrequenz und der Gesamtanzahl der Wandlerelemente entspricht. Bei diesem Ansatz wird das Rauschen bei Mehrfachen dieser minimalen Rate konzentriert und ist ansonsten über die anderen Frequenzen nahezu gleichmäßig verteilt. Neben den zuvor beschriebenen Ansätzen wurde auch eine individuelle Pegelmittelung („Individual Level Averaging", ILA) vorgeschlagen, wobei bei diesem Ansatz im Gegensatz zu der getakteten Mittelung („Clocked Averaging", CLA) für jeden Wandlerpegel des D/A-Wandlers 5 ein individueller Startindex verwendet wird. Für jeden Wandlerpegel kann somit der dabei hervorgerufene Fehler nach mehreren wiederholten Anforderungen desselben Wandlerpegels ausgemittelt und somit auf nahezu Null reduziert werden.

Neben den zuvor beschriebenen Ansätzen für einen „Dynamic Element Matching"-Algorithmus wurde zur Verbesserung der Linearität von Multibit-ΣΔ-Modulatoren bzw. der darin verwendeten D/A-Wandler auch ein Ansatz vorgeschlagen, welcher auch als datengewichtete Mittelung („Data Weighted Averaging", DWA) bezeichnet wird. Gemäß diesem Ansatz werden sämtliche Wandlerelemente des D/A-Wandlers 5 mit der maximal möglichen Rate verwendet, wobei gleichzeitig gewährleistet wird, dass jedes Wandlerelement möglichst gleich oft verwendet wird. Dies wird dadurch realisiert, dass die Wandlerelemente für jeden Wandlervorgang sequenziell derart ausgewählt werden, dass jeweils mit dem nächsten verfügbaren unbenutzten Wandlerelement begonnen wird.

Dieses Prinzip soll nachfolgend beispielhaft anhand von 8A–8C erläutert werden, wobei davon ausgegangen wird, dass ein in ein entsprechendes analoges Ausgangssignal umzusetzendes Digitalwort einem 3Bit-D/A-Wandler 5 zugeführt wird, welcher eine Vielzahl von Wandlerelementen 7 umfasst, die bei dem dargestellten Beispiel in Form von Stromquellen dargestellt und in Parallelschaltung zwischen einen Eingangsanschluss, welcher mit einer positiven Versorgungsspannung VDD verbunden ist, und einen Ausgangsanschluss, welcher mit einer negativen Versorgungsspannung VSS oder Masse verbunden ist, geschaltet sind. Die Bitbreite des D/A-Wandlers 5 beträgt somit B = 3. Abhängig von dem Wert des zugeführten 3Bit-Digitalworts wird eine entsprechende Anzahl von Wandlerelementen 7 des D/A-Wandlers 5 aktiviert, das heißt durch Ansteuerung von entsprechend zugeordneten steuerbaren Schaltern zwischen dem Versorgungsspannungsanschluss VDD und dem Masseanschluss geschaltet, so dass von dem D/A-Wandler 5 ein analoges Ausgangssignal erzeugt wird, welches der Summe der von den einzelnen aktivierten Wandlerelementen 7 erzeugten Stromsignale entspricht. Für einen B-Bit-D/A-Wandler 5 ist demzufolge eine Gesamtzahl von N = 2^B–1 Wandlerelementen 7 erforderlich, um den gesamten Wertebereich des B-Bit-Digitalworts abzudecken. Bei dem dargestellten Beispiel beträgt somit N = 7.

Wie in 8 gezeigt ist, wird zunächst davon ausgegangen, dass dem D/A-Wandler 5 ein Digitalwort mit der Bitsequenz „011" zugeführt wird, was dem Dezimalwert „3" entspricht, so dass entsprechend gemäß 8A die ersten drei Wandlerelemente 7 des D/A-Wandlers 5 ausgewählt und aktiviert werden, während die anderen Wandlerelemente deaktiviert bleiben. In 8A ist die Belegung bzw. Aktivierung/Deaktivierung der einzelnen Wandlerelemente 7 des D/A-Wandlers 5 durch eine Reihe von Kästchen angedeutet, wobei jedem Wandlerelement 7 ein Kästchen zugeordnet ist. Ein dunkles Kästchen bedeutet, dass das entsprechende Wandlerelement aktiviert und ausgewählt wurde, während ein helles Kästchen bedeutet, dass das entsprechende Wandlerelement nicht ausgewählt wurde und demzufolge deaktiviert ist.

Gemäß 8B wird anschließend dem D/A-Wandler 5 ein Digitalwort mit der Bitfolge „001" entsprechend dem Dezimalwert „1" zugeführt, wobei aus 8B ersichtlich ist, dass entsprechend das nächste und zuvor unbenutzte Wandlerelement 7 des D/A-Wandlers 5 ausgewählt wird, während alle anderen Wandlerelemente deaktiviert werden.

Schließlich wird gemäß 8C davon ausgegangen, dass dem D/A-Wandler 5 ein Digitalwort mit der Bitfolge „101", was dem Dezimalwert „5" entspricht, zugeführt wird. Entsprechend werden die nächsten fünf zuvor unbenutzten Wandlerelemente 7 für den entsprechenden Wandlungsvorgang ausgewählt, wobei aufgrund der Tatsache, dass am Ende lediglich drei Wandlerelemente 7 noch zur Verfügung stehen, wieder zyklisch am Anfang der Wandlerelemente 7 begonnen wird, das heißt neben den drei letzten Wandlerelementen 7 werden auch die beiden ersten Wandlerelemente 7 des D/A-Wandlers 5 ausgewählt.

Aus der obigen Beschreibung ist ersichtlich, dass dieser Ansatz vollständig von der Datensequenz abhängt, woraus sich die Bezeichnung „Data Weighted Averaging" erklärt. Die mit diesem Ansatz verbundene Verwendung der einzelnen Wandlerelemente 7 mit der maximal möglichen Rate gewährleistet, dass eine rasche Ausmittelung der Fehler des D/A-Wandlers 5 erzielt werden kann, was zur Folge hat, dass entsprechend die durch die Nichtlinearität des D/A-Wandlers 5 hervorgerufenen Verzerrungen in dem Bereich hoher Frequenzen verschoben werden können, wo sie sich leicht ausfiltern lassen.

Zur ergänzenden Erläuterung des „Data Weighted Averaging"-Algorithmus ist in 9 für einen 3Bit-D/A-Wandler mit demzufolge sieben Wandlerelementen (das heißt B = 3, N = 7) eine Gegenüberstellung einer linearen Adressierung bzw. linearen Auswahl (vgl. 9A) mit einer Adressierung bzw. Auswahl gemäß dem „Data Weighted Averaging"-Algorithmus (vgl. 9B) dargestellt, wobei ähnlich zu 8 davon ausgegangen wird, dass die Digitalwörter in zeitlicher Folge von oben nach unten dem D/A-Wandler zugeführt werden. Für jedes zugeführte Digitalwort ist der entsprechende Dezimalwert, welcher einem Eingangs- bzw. Steuercode für die Wandlerelemente entspricht, dargestellt. Bei der linearen Adressierung werden die Wandlerelemente jeweils beginnend mit dem ersten Wandlerelement (entsprechend der linken Spalte von 9A) ausgewählt, während bei dem „Data Weighted Averaging"-Algorithmus die Wandlerelemente jeweils mit dem nächsten freien, das heißt zuvor unbenutzten, Wandlerelement ausgewählt werden.

Wird ein „Data Weighted Averaging"-Algorithmus oder irgendein anderer „Dynamic Element Matching"-Algorithmus in einer zeitkontinuierlichen Anwendung, beispielsweise in einem zeitkontinuierlichen und überabtastenden ΣΔ-Modulator mit „Switched Capacitor" (SC)-Technologie oder in einem stromsteuernden D/A-Wandler („Current-Steering DAC"), verwendet, so ruft jede Asymmetrie der Zustände der einzelnen Wandlerelemente eine nicht lineare Verzerrung hervor. Diese Asymmetrie kann beispielsweise eine unterschiedliche Anstiegs- oder Abfallzeit des jeweils geschalteten Stroms oder, falls der Strom des jeweiligen Wandlerelements von einem Ausgang zu einem anderen Ausgang wechselt, ein ungleicher Schaltfehler im Vergleich zu der entgegengesetzten Richtung sein. SC-Implementierungen besitzen hingegen nicht das Problem von datenabhängigen Störungen, da lediglich der eingeschwungene Endwert von Bedeutung ist.

Bei einem stromsteuernden D/A-Wandler mit N Wandlerelementen kann der Eingangs- bzw. Steuercode abhängig davon, wie viele der Wandlerelemente aktiv geschaltet werden sollen, zwischen 0 und N variieren. Ein Eingangscode mit dem Dezimalwert „0" bedeutet, dass keines der Wandlerelemente ausgewählt bzw. aktiviert wird und demzufolge kein Ausgangsstrom irgendeines Wandlerelements zu dem Ausgangssignal des D/A-Wandlers beiträgt, während ein Eingangscode von N bedeutet, dass sämtliche Wandlerelemente zu dem Ausgang des D/A-Wandlers durchgeschaltet werden.

Das Problem von Asymmetrien der zuvor beschriebenen Art soll nachfolgend näher anhand 10 erläutert werden, wobei in 10 eine Sinuswelle dargestellt ist, auf welche ein „Data Weighted Averaging"-Algorithmus für N = 7 angewendet wird. Dabei ist aus 10 ersichtlich, dass bezüglich der negativen Halbwelle bei einem Wechsel des Eingangscodes des entsprechenden D/A-Wandlers sämtliche Wandlerelemente, welche zuvor aktiviert waren, bei einem Übergang zu dem nachfolgenden Eingangscode ihren Zustand wechseln, während es bei einem Wechsel des Eingangscodes bezüglich der positiven Halbwelle Wandlerelemente gibt, die ihren Zustand nicht verändern. So gibt es beispielsweise bei einem Wechsel des Eingangscodes „5" zu dem Eingangscode „6" vier Wandlerelemente, nämlich die ersten vier Wandlerelemente des D/A-Wandlers, welche ihren aktivierten Zustand beibehalten. Noch größer wird die Anzahl der Wandlerelemente, welche ihren Zustand nicht verändern, bei einem Wechsel des Eingangscodes von „6" zu „7". Die mit dem Umschalten der Wandlerelemente verbundenen Asymmetrien oder die unterschiedlichen Anstiegs- und Abfallzeiten führen dazu, dass abhängig von dem jeweiligen Eingangscode ein Fehler in dem Ausgangssignal des D/A-Wandlers auftritt, was zu einer harmonischen Verzerrung (insbesondere geradzahliger Ordnung) führt.

Allgemein kann festgestellt werden, dass bei einem zeitkontinuierlichen D/A-Wandler, welcher mit einem „Dynamic Element Matching"-Algorithmus betrieben wird, jegliche Asymmetrien bei den Zustandswechseln der einzelnen Wandlerelemente in ei ne nicht lineare Verzerrung umgesetzt werden. Zum Unterdrücken dieses Fehlers bei einem Wechsel von einem Eingangscode zu einem anderen Eingangscode des D/A-Wandlers kann eine „Return-to-Zero"-Codierung implementiert werden, was jedoch einen kritischen Pfad zur Steuerung des Timings erfordert und darüber hinaus dazu führt, dass aufgrund der erforderlichen Totzeit die Energie der Ausgangspulse reduziert wird.

Der vorliegenden Erfindung liegt daher die Aufgabe zu Grunde, ein Verfahren zur Digital/Analog-Wandlung sowie eine entsprechend ausgestaltete Digital/Analog-Wandlervorrichtung bereitzustellen, womit die zuvor beschriebenen Probleme beseitigt werden können, das heißt auch bei Verwendung eines „Dynamic Element Matching"-Algorithmus, insbesondere eines „Data Weighted Averaging"-Algorithmus, nicht lineare Verzerrungen in dem durch die Digital/Analog-Wandlung erhaltenen analogen Ausgangssignal reduziert werden können.

Diese Aufgabe wird erfindungsgemäß durch ein Verfahren zur Digital/Analog-Wandlung mit den Merkmalen des Anspruches 1 bzw. eine Digital/Analog-Wandlervorrichtung mit den Merkmalen des Anspruches 21 gelöst. Die Unteransprüche definieren jeweils bevorzugte und vorteilhafte Ausführungsformen der vorliegenden Erfindung.

Erfindungsgemäß wird vorgeschlagen, das Problem der Asymmetrien bei einem Wechsel von einem Eingangscode zu einem neuen Eingangscode, insbesondere bei einer Implementierung eines „Digital Weighted Averaging"-Algorithmus, dadurch zu vermeiden, dass die entsprechende Digital/Analog-Wandlervorrichtung mit Redundanz ausgestattet wird, das heißt es wird eine Anzahl M von Wandlerelementen verwendet, welche größer als die maximale Anzahl von unterschiedlichen Eingangs- oder Steuercodes N > 0 ist. Dies bedeutet, dass die Anzahl M der verwendeten Wandlerelemente größer als die Anzahl N von Wandlerelementen ist, welche abhängig von der Bitbreite B des umzusetzenden Digitalworts bzw. der entsprechenden Digital/Analog- Wandlervorrichtung zur Umsetzung eines maximal möglichen Werts des Digitalworts erforderlich wäre.

Bei einer B-Bit Digital/Analog-Wandlervorrichtung werden herkömmlicherweise N = 2^B–1 Wandlerelemente benötigt, das heißt der Wert des zugeführten Eingangscodes kann zwischen 0 und N variieren. Werden M > N Wandlerelemente verwendet, beträgt die Redundanz R = M/N–1. Vorzugsweise wird im Rahmen der vorliegenden Erfindung vorgeschlagen, eine vollständige Redundanz mit R = 1, das heißt M = 2×N, einzusetzen, das heißt die Anzahl M der Wandlerelemente ist tatsächlich doppelt so groß als es herkömmlicherweise erforderlich wäre.

Durch die Verwendung von Redundanz kann der Übergangsfehler jedes einzelnen Wandlerelements an das entsprechende Wandlerelement selbst gekoppelt werden, das heißt für jeden Zustandswechsel dieses Wandlerelements wird stets derselbe Übergangsfehler zu dem Ausgangssignal der Digital/Analog-Wandlervorrichtung hinzuaddiert. Die Schaltfehler (oder die unterschiedlichen Anstiegs- und Abfallzeiten) können somit als eine statische Fehlanpassung behandelt werden, welche mit Hilfe eines „Dynamic Element Matching"-Algorithmus behoben werden können. Dies bedeutet, dass die Übergangsfehler zusammen mit dem statischen Fehlanpassungsfehler durch einen „Dynamic Element Matching"-Algorithmus in Breitbandrauschen umgesetzt und durch anschließende Filterung eliminiert werden können.

Wie beschrieben beträgt die Redundanz R vorzugsweise 1, das heißt M = 2×N. Abhängig von speziellen Implementierungen des bereits zuvor beschriebenen „Data Weighted Averaging"-Algorithmus kann jedoch auch eine Redundanz R > 1 erforderlich sein. Abhängig von dem jeweils implementierten „Dynamic Element Matching"-Algorithmus ist die Redundanz der verwendeten Wandlerelemente vorzugsweise derart zu wählen, dass für jede Eingangscodeveränderung der Zustandswechsel- bzw. Übergangsfehler jedes einzelnen Wandlerelements stets gleicherma ßen zu dem Ausgangssignal der Digital/Analog-Wandlervorrichtung hinzuaddiert wird, das heißt die Wandlerelemente werden abhängig von dem jeweiligen Eingangscode derart angesteuert und wahlweise aktiviert bzw. deaktiviert, dass für jede Eingangscodeänderung jedes zuvor aktive bzw. ausgewählte Wandlerelement seinen Zustand ändert.

Zur hardwareeffizienten und zuverlässigen Implementierung des zuvor beschriebenen Algorithmus können zwei miteinander verschaltete („interleaved") Digital/Analog-Wandlereinheiten verwendet werden, denen abwechselnd ein Steuercode zur Ansteuerung der entsprechenden Wandlerelemente abhängig von dem jeweils eingangsseitig anliegenden Digitalwort zugeführt wird. Die von den beiden Digital/Analog-Wandlereinheiten erzeugten Ausgangssignale werden ausgangsseitig kombiniert, insbesondere addiert, um das gewünschte Analogsignal zu erhalten. Diese Vorgehensweise ist äquivalent zu einer „Return-to-Zero"-Codierung.

Ein mit der zuvor beschriebenen Implementierung verbundener Vorteil besteht darin, dass zur Ansteuerung der einzelnen Digital/Analog-Wandlereinheiten lediglich zwei „Enable"-Bits benötigt werden, um gemeinsam die Wandlerelemente der jeweiligen Digital/Analog-Wandlereinheit entweder auf „Enable" = 1 oder „Enable" = 0 zu setzen.

Vorzugsweise wird auf jede dieser beiden Digital/Analog-Wandlereinheiten ein separater „Data Weighted Averaging"-Algorithmus zur Ansteuerung der entsprechenden Wandlerelemente abhängig von dem jeweiligen Steuercode angewendet, und die beiden Digital/Analog-Wandlereinheiten werden ebenfalls vorzugsweise mit einer identischen Taktfrequenz, jedoch mit einer Phasenverschiebung von einer halben Taktperiode betrieben.

Die beiden Digital/Analog-Wandlereinheiten können jeweils mit einer redundanten Anzahl von Wandlerelementen ausgestaltet sein, wobei für beide Digital/Analog-Wandlereinheiten die zuvor beschriebene Bedingung M/N–1>0 erfüllt ist. Grundsätzlich ist jedoch anzumerken, dass der zuvor beschriebene Vorteil auch erhalten wird, wenn keine redundante Anzahl von Wandlerelementen in den beiden Digital/Analog-Wandlereinheiten verwendet wird.

Zur Reduzierung eines möglichen Quantisierungsrauschens in dem von der zuvor genannten Implementierung gelieferten analogen Ausgangssignal kann die Digital/Analog-Wandlervorrichtung mit einer Kalibrierung versehen sein, welche zumindest auf ein Wandlerelement der beiden Digital/Analog-Wandlereinheiten zur Korrektur einer entsprechenden Fehlanpassung zwischen den beiden Digital/Analog-Wandlereinheiten einwirkt. Dies ist insbesondere dann einfach implementierbar, wenn die einzelnen Wandlerelemente der beiden Digital/Analog-Wandlereinheiten jeweils positive und negative Stromquellen umfassen, welche abhängig von dem jeweiligen Bit des entsprechenden Steuercodes geschaltet werden.

Die vorliegende Erfindung kann im Prinzip in jeder beliebigen Digital/Analog-Wandleranwendung eingesetzt werden, wobei dies insbesondere auch volldifferentielle Ausgestaltungen mitumfasst. Vorzugsweise eignet sich die vorliegende Erfindung zum Einsatz im Rückkopplungspfad von zeitkontinuierlichen ΣΔ-Modulatoren der in 7 dargestellten Art oder zum Einsatz in stromsteuernden Stand-Alone-Digital/Analog-Wandlern mit Überabtastung in Verbindung mit einer Transformation des Rauschens in einen Bereich hoher Frequenzen durch Anwendung jedes beliebigen „Dynamic Element Matching"-Algorithmus.

Die vorliegende Erfindung wird nachfolgend näher unter Bezugnahme auf die Zeichnung erläutert.
1A und 1B zeigen Darstellungen einer Digital/Analog-Wandlervorrichtung gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zur Verdeutlichung einer erfindungsgemäßen Ansteuerung von Wandlerelementen der Digital/Analog-Wandlervorrichtung abhängig von einem jeweiligen Eingangscode,
2 zeigt eine Darstellung zur Verdeutlichung der Ansteuerung der in 1 dargestellten Wandlerelemente abhängig von dem jeweiligen Eingangscode,
3 zeigt eine Darstellung einer Sinuswelle zur Verdeutlichung von Zustandswechseln bei den einzelnen Wandlerelementen bei Anwendung der vorliegenden Erfindung,
4 zeigt eine mögliche Implementierung einer Digital/Analog-Wandlervorrichtung der vorliegenden Erfindung,
5 zeigt eine schematische Darstellung zur Verdeutlichung der Kalibrierung der in 4 dargestellten Digital/Analog-Wandlervorrichtung,
6 zeigt eine Darstellung einer Sinuswelle zur Verdeutlichtung von Zustandswechseln einzelner Wandlerelemente von zwei in 4 und 5 dargestellten Digital/Analog-Wandlereinheiten,
7 zeigt ein vereinfachtes Blockschaltbild eines ΣΔ-Modulators, auf den die vorliegende Erfindung angewendet werden kann,
8A–8C zeigen Darstellungen einer Digital/Analog-Wandlervorrichtung gemäß dem Stand der Technik,
9A und 9B zeigen Darstellungen zum Vergleich einer linearen Ansteuerung von Wandlerelementen der in 8 gezeigten Digital/Analog-Wandlervorrichtung mit einer Ansteuerung gemäß einem „Data Weighted Averaging"-Algorithmus, und
10 zeigt eine Darstellung einer Sinuswelle zur Verdeutlichung von Zustandswechseln der Wandlerelemente der in 8 dargestellten Digital/Analog-Wandlervorrichtung.
In 1 ist ein beispielhafter Aufbau eines 3Bit-D/A-Wandlers 5, welcher wie in 7 gezeigt im Rückkopplungspfad eines ΣΔ-Modulators verwendet werden kann, dargestellt. Dabei umfasst der D/A-Wandler 5 eine Vielzahl von Wandlerelementen 7, welche wiederum in Form von steuerbaren Stromquellen angedeutet sind, die wahlweise über steuerbare Schalter ausgewählt, das heißt aktiviert, oder deaktiviert werden können. Die Wandlerelemente 7 sind wiederum zwischen einen Eingangsanschluss und einen Ausgangsanschluss parallel geschaltet, so dass sich das von dem D/A-Wandler 5 erzeugte Ausgangssignal jeweils aus der Summe der von den aktivierten Wandlerelementen 7 erzeugten Stromsignale zusammensetzt.
Die Anzahl M der Wandlerelemente 7 ist deutlich größer als diejenige Anzahl N von Wandlerelementen, welche abhängig von der gewählten Bitbreite maximal zur Umsetzung des jeweils zugeführten Digitalworts erforderlich wäre. Ein B-Bit-D/A-Wandler empfängt ein B-Bit-Digitalwort, dessen binäre Bitfolge einem dezimalen Wertebereich von 0...2^B–1 entspricht. Demzufolge benötigt ein B-Bit-D/A-Wandler maximal eine Anzahl N = 2^B–1 an Wandlerelementen 7. Bei dem dargestellten Beispiel ist B = 3, so dass gilt N = 7.
Bei dem dargestellten Beispiel ist die Anzahl M der tatsächlich vorgesehenen Wandlerelemente 7 zu M = 2×N = 14 gewählt.
Gemäß 1A wird davon ausgegangen, dass dem D/A-Wandler 5 als zu wandelndes 3Bit-Digitalwort die binäre Bitfolge „110" zugeführt wird, was dem Dezimalwert „6" entspricht, so dass eine dem D/A-Wandler 5 zugeordnete Wandlerelement-Auswahllogik, beispielsweise die in 7 gezeigte Wandlerelement-Auswahllogik 4, die einzelnen Wandlerelemente 7 des D/A-Wandlers derart ansteuert, dass insgesamt sechs dieser Wandlerelemente 7 aktiviert werden, während die anderen Wandlerelemente deaktiviert werden. Das entsprechende Aktivierungs-/Deaktivierungsschema ist oberhalb von 1 dargestellt, wobei wiederum aktivierte Wandlerelemente 7 durch dunkle Kästchen angedeutet sind.
Gemäß 1B wird darüber hinaus davon ausgegangen, dass ausgehend von dem in 1A gezeigten Zustand anschließend dem D/A-Wandler 5 als zu wandelndes 3Bit-Digitalwort die binäre Bitfolge „111" zugeführt wird, was somit einem dezimalen Eingangs- bzw. Steuercode von „7" entspricht. Gemäß dem „Data Weighted Averaging"-Algorithmus werden demzufolge diejenigen Wandlerelemente 7 des D/A-Wandlers 5 ausgewählt und aktiviert, welche zuvor nicht aktiviert waren, wobei die Wandlerelemente zyklisch ausgewählt werden, das heißt es werden die letzten vier Wandlerelemente 7 und die ersten drei Wandlerelemente 7 des D/A-Wandlers 5 zur Umsetzung des Digitalworts „111" aktiviert und ausgewählt.
Bei einem Vergleich der Darstellung von 1A mit der Darstellung von 1B wird deutlich, dass selbst bei einem Übergang des Eingangscodes von „6" zu „7" kein Wandlerelement 7 vorhanden ist, welches sowohl gemäß 1A als auch gemäß 1B aktiviert und ausgewählt ist. Jedes gemäß 1A aktive Wandlerelement 7 kann aufgrund der Redundanz der Wandlerelemente 7 bei dem Übergang zu 1B in einen deaktivierten Zustand wechseln, wobei dies insbesondere unabhängig von dem jeweiligen Eingangscode gilt. Für jedes einzelne Wandlerelement 7 wird somit bei jeder Veränderung des Eingangscodes stets derselbe Zustands- bzw. Übergangsfehler zu dem Ausgangssignal des D/A-Wandlers 5 hinzuaddiert.
In 2 ist nochmals für das in 1 dargestellte Beispiel eine Folge von mehreren zeitlich nacheinander zugeführten Eingangs- bzw. Steuercodes mit der sich jeweils daraus ergebenden Belegung für die einzelnen Wandlerelemente 7 des D/A-Wandlers 5 dargestellt (B = 3, N = 7, M = 14). Die durch das jeweils zu wandelnde Digitalwort bzw. den entsprechenden Eingangscode anzusteuernden Wandlerelemente sind in 2 in jeder Zeile wiederum entweder mit einem dunklen Kästchen (falls sie aktiviert werden) oder mit einem hellen Kästchen (falls sie deaktiviert werden) dargestellt. Für die gemäß dem jeweiligen Eingangscode angesteuerten Wandlerelemente ist grundsätzlich ein Zustandswechsel möglich („Enable" = 1), während für alle anderen Wandlerelemente des D/A-Wandlers 5 kein Zustandswechsel möglich sein soll („Enable" = 0). Die zweitgenannte Gruppe von Wandlerelementen 7 ist in 2 in jeder Zeile mit einem Kreuz markiert. Aus 2 ist ebenfalls ersichtlich, dass unabhängig von dem jeweils zugeführten Eingangscode keine zu einem Zeitpunkt t aktivierten Wandlerelemente 7 vorhanden sind, welche bei dem nachfolgend zugeführten Eingangscode, das heißt zu einem Zeitpunkt t+1, nicht ihren Zustand wechseln und weiterhin aktiviert sind.
3 verdeutlicht nochmals den zuvor anhand von 1 und 2 erläuterten „Data Weighted Averaging"-Algorithmus mit Redundanz, welcher somit als „Redundant Cell Data Weighted Averaging"-Algorithmus bezeichnet werden kann, anhand des Beispiels einer Sinuswelle ähnlich zu 10. Dabei ist für die negative Halbwelle der Sinuswelle beispielhaft der Übergang von dem Eingangscode „2" zu dem Eingangscode „3" und für die positive Halbwelle der Übergang von dem Eingangscode „6" zu dem Eingangscode „7" dargestellt. Die abhängig von dem jeweils zugeführten Eingangscode (entsprechend dem jeweils zu wandelnden Digitalwort) aktivierten Wandlerelemente sind wiederum mit einem dunklen Kästchen angedeutet, während die jeweils nicht zu aktivierenden Wandlerelemente mit einem hellen Kästchen angedeutet sind. Zudem ist in 3 auch ein „Enable"-Zeiger in Form eines Pfeils angedeutet, welcher jeweils den Beginn derjenigen Gruppe von Wandlerelementen bezeichnet, für die abhängig von dem jeweils zugeführten Digitalwort bzw. dem entsprechenden Eingangscode grundsätzlich eine Ansteuerung möglich sein soll, das heißt für die Wandlerelemente dieser Gruppe ist jeweils „Enable" = 1, während für alle anderen Wandlerelemente „Enable" = 0 gilt. Die letztgenannte Gruppe von Wandlerelementen ist wiederum in 3 mit einem Kreuz markiert.
Aus 3 ist zum einen ersichtlich, dass mit jeder Eingangscodeänderung der „Enable"-Zeiger auf das nächste freie, das heißt zuvor unbenutzte, Wandlerelement gesetzt wird. Darüber hinaus ist auch aus der Darstellung von 3 ersichtlich, dass im Gegensatz zu 10 selbst bei einem Wechsel des Eingangscodes von „6" zu „7" aufgrund der Redundanz der Wandlerelemente keine Wandlerelemente vorhanden sind, welche sowohl bei dem Eingangscode „6" als auch bei dem Eingangscode „7" aktiv, das heißt ausgewählt, sind.
Der zuvor anhand von 1–3 erläuterte Redundanzansatz kann grundsätzlich auf jeden beliebigen „Dynamic Element Matching"-Algorithmus und für jede beliebige Redundanz R = M/N–1>0 angewendet werden.
Des Weiteren ist die Erfindung insbesondere auch für volldifferentielle Ausgestaltungen anwendbar, wobei in diesem Fall bei „Enable" = 1 abhängig von dem Eingangscode für das jeweilige Wandlerelement entweder ein zugeordneter positiver oder ein zugeordneter negativer Ausgang aktiviert wird. Bei einer „Single-Ended"-Ausführung gemäß 1 unterscheidet sich hingegen das Ausgangssignal eines Wandlerelements für „Enable" = 0 (Kästchen mit Kreuz) nicht grundsätzlich von demjenigen bei Nichtaktivierung (helles Kästchen im Eingangscode).
In 4 ist ein mögliche hardwareeffiziente und stabile Implementierung des zuvor anhand von 1–3 erläuterten „Redundant Cell Data Weighted Averaging"-Algorithmus dargstellt.
Die in 4 dargestellte Digital/Analog-Wandlervorrichtung 6 umfasst zwei miteinander derart verschaltete Digi tal/Analog-Wandlereinheiten 5a, 5b (in 4 auch mit DAC1 und DAC2 bezeichnet), dass jeweils einer der beiden Digital/Analog-Wandlereinheiten 5a, 5b abwechselnd zu dem analogen Ausgangssignal z(t) beiträgt. Zu diesem Zweck wird das eingangsseitig anliegende zeitdiskrete digitale Eingangssignal z[n] von einem Abtaster 8 derart abgetastet, dass jeweils abwechselnd ein zu wandelndes Digitalwort der Digital/Analog-Wandlereinheit 5a bzw. der Digital/Analog-Wandlereinheit 5b zugeführt wird. Den beiden Digital/Analog-Wandlereinheiten 5a, 5b sind jeweils separate Wandlerelement-Auswahllogiken 4a, 4b zugeordnet, die abhängig von dem jeweils zugeführten Digitalwort einen Steuercode zur Ansteuerung der entsprechenden Wandlerelemente der jeweiligen Digital/Analog-Wandlereinheit 5a, 5b erzeugen. Jede der Wandlerelement-Auswahllogiken 4a, 4b kann unabhängig von der jeweils anderen Wandlerelement-Auswahllogik einen „Data Weighted Averaging"-Algorithmus, insbesondere einen „Redundant Cell Data Weighted Averaging"-Algorithmus der zuvor beschriebenen Art anwenden. Die einzelnen Digital/Analog-Wandlereinheiten 5a, 5b müssen jedoch nicht unbedingt eine redundante Anzahl von Wandlerelementen beinhalten. Vielmehr ist das in 4 dargestellte Konzept auch auf Digital/Analog-Wandlereinheiten ohne Redundanz anwendbar.
Die Abtastfrequenz des Abtasters 8 ist in 4 mit CLK bezeichnet. Nachdem von dem Abtaster 8 jeweils abwechselnd ein Digitalwort dem oberen und unteren Wandlerpfad zugeführt wird, müssen die Digital/Analog-Wandlereinheiten 5a, 5b nur jeweils jedes zweite Digitalwort des eingangsseitig anliegenden Digitalsignals verarbeiten. Daher ist eine Steuerung 9 vorgesehen, welche im Sinne eines Taktgenerators den beiden Digital/Analog-Wandlereinheiten 5a, 5b ein Taktsignal zuführt, dessen Frequenz der halben Abtastfrequenz des Abtasters 8 entspricht, wobei zwischen den Taktsignalen der beiden Digital/Analog-Wandlereinheiten 5a, 5b jedoch wie in 4 angedeutet eine Phasenverschiebung von T/2 besteht, wobei T die Taktperiode der beiden Taktsignale bezeichnet.
Die von den beiden Digital/Analog-Wandlereinheiten 5a, 5b erzeugten Ausgangssignale werden mit Hilfe eines Addierers 13 zu dem gewünschten analogen Ausgangssignal z(t) zusammengefasst. Der Betrieb der in 4 dargestellten Digital/Analog-Wandlervorrichtung ist äquivalent zu einer „Return-to-Zero"-Codierung, wobei nachfolgend die Funktionsweise näher anhand von 6 erläutert werden soll.
In 6 ist ähnlich zu 3 beispielhaft für die negative Halbwelle einer Sinuswelle der Übergang von dem Eingangscode „2" zu dem Eingangscode „1" sowie anschließend zu dem Eingangscode „2" und dem Eingangscode „3" dargestellt. Ebenso ist für die positive Halbwelle der Sinuswelle der Übergang von dem Eingangscode „6" zu dem Eingangscode „5" sowie wieder zu dem Eingangscode „6" und zu dem Eingangscode „7" dargestellt. Die abhängig von dem jeweils zugeführten Eingangscode (entsprechend dem jeweils zu wandelnden Digitalwort) aktivierten Wandlerelemente sind mit einem dunklen Kästchen angedeutet, während die jeweils nicht zu aktivierenden Wandlerelemente mit einem hellen Kästchen angedeutet sind. In der linken Spalte von 6 sind dabei jeweils die Wandlerelemente der ersten Digital/Analog-Wandlereinheit 5a und in der rechten Spalte die Wandlerelemente der zweiten Digital/Analog-Wandlereinheit 5b dargestellt. Für die den dunklen Kästchen und den hellen Kästchen entsprechenden Wandlerelemente gilt jeweils „Enable" = 1, während für die mit einem Kreuz markierten Wandlerelemente „Enable" = 0 gilt.
Aus 6 ist ersichtlich, wie von dem einen Eingangscode zu dem anderen Eingangscode zwischen der Digital/Analog-Wandlereinheit 5a und der Digital/Analog-Wandlereinheit 5b gewechselt wird, wobei jeweils die Wandlerelemente derjenigen Digital/Analog-Wandlereinheit, welche augenblicklich nicht zum analogen Ausgangssignal der Digital/Analog-Wandlervorrichtung beiträgt, durch „Enable" = 0 blockiert wird, so dass für die Wandlerelemente dieser Digital/Analog-Wandlereinheit kein Zustandswechsel möglich ist.
Ein Vorteil der in 4 dargestellten Implementierung ist, dass im Prinzip lediglich zwei „Enable"-Bits erforderlich sind, nämlich jeweils ein „Enable"-Bit für jede der beiden Digital/Analog-Wandlereinheiten 5a, 5b, da mit Hilfe dieses einzigen „Enable"-Bits jeweils sämtliche Wandlerelemente der jeweiligen Digital/Analog-Wandlereinheit 5a, 5b für einen Zustandswechsel blockiert oder freigegeben werden können, während bei der zuvor anhand von 1–3 erläuterten Ausführungsform im Prinzip für jedes einzelne Wandlerelement ein separates „Enable"-Bit, das heißt insgesamt 2^B–1 „Enable"-Bits, erforderlich ist.
Bei der in 4 dargestellten Digital/Analog-Wandlervorrichtung kann eine Fehlanpassung in der Summe der Wandlerelemente der beiden Digital/Analog-Wandlereinheiten 5a, 5b zu einer Erhöhung des Quantisierungsrauschens führen, obwohl durch die Summe von N Wandlerelementen eine um den Faktor sgrt(N) bessere Anpassung gegenüber einem einzelnen Wandlerelement erzielt werden kann. Ist dies jedoch nicht ausreichend, kann das Quantisierungsrauschen durch eine Kalibrierung der Digital/Analog-Wandlereinheiten 5a, 5b bzw. der darin enthaltenen Wandlerelementen reduziert werden.
Eine derartige Summen-Kalibrierung kann insbesondere dann effektiv durchgeführt werden, wenn die Digital/Analog-Wandlereinheiten 5a, 5b mit Wandlerelementen dualer Polarität aufgebaut sind, das heißt jedes Wandlerelement besteht aus einer positiven Stromquelle (PMOS) und einer negativen Stromquelle (NMOS), welche jeweils abhängig von dem entsprechenden Datenbit des anliegenden Steuercodes an den jeweils entgegengesetzten Ausgang durchgeschaltet wird. Der von der jeweiligen Digital/Analog-Wandlereinheit gelieferte gesamte positive Strom entspricht dabei der Summe der von den positiven Stromquellen gelieferten Ströme, während der gesamte negative Strom der Summe der von den negativen Stromquellen gelieferten Ströme entspricht.
Wird bei der in 4 dargestellten Digital/Analog-Wandlervorrichtung der gesamte positive bzw. negative Strom der Digital/Analog-Wandlereinheit 5a mit I_P1 bzw. I_N1 und der von der Digital/Analog-Wandlereinheit 5b gelieferte gesamte positive bzw. negative Strom mit I_P2 bzw. I_N2 bezeichnet, so gilt bei Gleichheit der von den Digital/Analog-Wandlereinheiten 5a und 5b gelieferten Gesamtströme I_P1 + I_N1 = I_P2 + I_N2 (der von einer Digital/Analog-Wandlereinheit gelieferte Gesamtstrom setzt sich aus der Summe des gesamten positiven Stroms und des gesamten negativen Stroms zusammen). Diese Bedingung kann beispielsweise erfüllt werden, wenn durch die Kalibrierung I_P1 = I_N2 und I_N1 = I_P2 eingestellt wird.
Dies kann beispielsweise dadurch erzielt werden, dass lediglich eine Stromquelle, das heißt ein Wandlerelement, in beiden Digital/Analog-Wandlereinheiten 5a, 5b getrimmt wird. Dies soll nachfolgend näher anhand 5 erläutert werden.
In 5 sind die beiden Digital/Analog-Wandlereinheiten 5a und 5b in jeweils zwei Blöcke aufgeteilt, wobei die Blöcke 5a-1 und 5b-1 jeweils die positiven Stromquellen 7a-1 bzw. 7b-1 der entsprechenden Wandlerelemente umfassen, während die Blöcke 5a-2 und 5b-2 jeweils die negativen Stromquellen 7a-2 bzw. 7b-2 der entsprechenden Stromquellen umfassen. Darüber hinaus ist in 5 die bereits in 4 gezeigte Steuerung 9 dargestellt, welche gemäß 5 die Funktion einer Kalibrierlogik übernimmt. Zur Kalibrierung kann bei Inbetriebnahme der Digital/Analog-Wandlervorrichtung zuerst ein Schalter 11 geschlossen und ein Schalter 12 geöffnet werden, so dass die Steuerung 9 mit Hilfe eines Komparators 10 durch entsprechendes Trimmen jeweils einer Stromquelle 7a-1 bzw. 7b-1 der beiden Blöcke 5a-1 bzw. 5b-1 derart auf die beiden Digital/Analog-Wandlereinheiten 5a, 5b einwirken kann, dass die Summe der von den positiven Stromquellen 7a-1 des Blocks 5a-1 gelieferten Ströme, das heißt der Strom I_P1, der Summe der von den negativen Stromquellen 7b-2 des Blocks 5b-2 gelieferten Ströme, das heißt dem Strom I_N2, entspricht. Dies ist möglich, da der Schalter 11 einerseits mit dem Block 5a-1 und andererseits mit dem Block 5b-2 verbunden ist. Anschließend wird der Schalter 11 geöffnet und der Schalter 12 geschlossen, so dass die Steuerung 9 durch Trimmen mindestens einer der Stromquellen 7a-1 und mindestens einer der Stromquellen 7b-1 erzielen kann, dass der von den positiven Stromquellen 7b-1 des Blocks 5b-1 gelieferte Strom, das heißt der Strom I_P2, dem von den negativen Stromquellen 7a-2 des Blocks 5a-2 gelieferten Strom, das heißt dem Strom I_N1, entspricht (der Schalter 12 ist wie in 5 gezeigt mit den Blöcken 5a-2 und 5b-1 verschaltet).
Ist die Fehlanpassung zwischen den Strömen I_P1 und I_N2 bzw. I_N1 und I_P2 zu groß, kann in den einzelnen Blöcken jeweils mehr als eine einstellbare Stromquelle verwendet werden.
Selbstverständlich sind auch andere Kalibrierverfahren denkbar, mit = deren Hilfe I_P1 + I_N1 = I_P2 + I_N2 erzielt werden kann.

Claims

Verfahren zur Digital/Analog-Wandlung, umfassend die Schritte a) Umsetzen eines in ein entsprechendes Analogsignal umzusetzenden Digitalworts in einen Steuercode für eine Anzahl von Wandlerelementen (7; 7a, 7b), wobei der Steuercode für jedes dieser Wandlerelemente (7; 7a, 7b) angibt, ob es aktiviert oder deaktiviert werden soll, b) Ansteuern der Wandlerelemente (7; 7a, 7b) gemäß dem Steuercode, wobei von jedem gemäß dem Steuercode aktivierten Wandlerelement (7; 7a, 7b) ein entsprechendes Ausgangssignal erzeugt wird, und c) Kombinieren der von den gemäß dem Steuercode aktivierten Wandlerelementen (7; 7a, 7b) erzeugten Ausgangssignale derart, dass das dem Digitalwort entsprechende Analogsignal erhalten wird, dadurch gekennzeichnet, dass die Anzahl M der Wandlerelemente (7; 7a, 7b) größer ist als eine Anzahl N von Wandlerelementen, welche zur Digital/Analog-Wandlung eines maximalen Werts des umzusetzenden Digitalworts erforderlich wäre.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass für ein Digitalwort mit einer Bitbreite von B gilt: N = 2^B–1 und M/N–1>0.
Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass gilt: M/N–1>1.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass gilt: M = 2×N.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass im Schritt b) die Wandlerelemente (7; 7a, 7b) gemäß dem jeweiligen Steuercode derart angesteuert werden, dass unabhängig von dem jeweiligen Steuercode für jedes einzelne Wandlerelement (7; 7a, 7b) stets ein gleicher Fehler des jeweiligen Wandlerelements (7; 7a, 7b) zu dem Ausgangssignal hinzugefügt wird.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass im Schritt b) die Ansteuerung der einzelnen Wandlerelemente (7; 7a, 7b) gemäß dem jeweils zugeführten Steuercode derart erfolgt, dass bei jeder Änderung des Steuercodes ein zuvor aktiviertes Wandlerelement (7; 7a, 7b) deaktiviert wird.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass im Schritt b) die einzelnen Wandlerelemente (7; 7a, 7b) in Abhängigkeit von dem jeweiligen Steuercode gemäß einem „Dynamic Element Matching"-Algorithmus angesteuert werden.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass im Schritt b) die einzelnen Wandlerelemente (7; 7a, 7b) abhängig von dem jeweiligen Steuercode gemäß einem „Data Weighted Averaging"-Algorithmus angesteuert werden.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass jedes Wandlerelement (7; 7a, 7b) Stromquellenmittel derart umfasst, dass das Analogsignal im Schritt c) durch Kombinieren von Ausgangsstromsignalen der in Abhängigkeit von dem jeweiligen Steuercode jeweils aktivierten Wandlerelemente (7; 7a, 7b) erhalten wird.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass im Schritt c) das Kombinieren der von den in Abhängigkeit von dem jeweiligen Steuercode jeweils aktivierten Wandlerelementen (7; 7a, 7b) erzeugten Ausgangssignale ein Addieren der Ausgangssignale der aktivierten Wandlerelemente (7; 7a, 7b) ist.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Wandlerelemente (7) auf eine erste Digital/Analog-Wandlereinheit (5a) und eine zweite Digital/Analog-Wandlereinheit (5b) aufgeteilt sind, dass im Schritt a) ein in das Analogsignal umzusetzendes Digitalsignal abwechselnd in einen ersten Steuercode für die Wandlerelemente (7a) der ersten Digital/Analog-Wandlereinheit (5a) und für die Wandlerelemente (7b) der zweiten Digital/Analog-Wandlereinheit (5b) umgesetzt wird, und dass im Schritt c) die von den Wandlerelementen (7a) der ersten Digital/Analog-Wandlereinheit (5a) und die von den Wandlerelementen (7b) der zweiten Digital/Analog-Wandlereinheit (5b) erzeugten Ausgangssignale miteinander kombiniert werden, um das entsprechende Analogsignal zu erhalten.
Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass die von den Wandlerelementen (7a) der ersten Digital/Analog-Wandlereinheit (5a) erzeugten Ausgangssignale mit den von den Wandlerelementen (7b) der zweiten Digital/Analog-Wandlereinheit (5b) erzeugten Ausgangssignalen addiert werden, um das Analogsignal zu erhalten.
Verfahren nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass abwechselnd für ein Digitalwort des Digitalsignals ein Steuercode für die Wandlerelemente (7a) der ersten Digital/Analog-Wandlereinheit (5a) und für ein nachfolgendes Di gitalwort ein Steuercode für die Wandlerelemente (7b) der zweiten Digital/Analog-Wandlereinheit (5b) erzeugt wird.
Verfahren nach einem der Ansprüche 11–13, dadurch gekennzeichnet, dass die erste Digital/Analog-Wandlereinheit (5a) und die zweite Digital/Analog-Wandlereinheit (5b) mit einer identischen Taktfrequenz, jedoch mit einer Phasenverschiebung von einer halben Taktperiode betrieben werden.
Verfahren nach einem der Ansprüche 11–14, dadurch gekennzeichnet, dass im Schritt b) die einzelnen Wandlerelemente (7a) der ersten Digital/Analog-Wandlereinheit (5a) und die einzelnen Wandlerelemente (7b) der zweiten Digital/Analog-Wandlereinheit (5b) in Abhängigkeit von dem jeweiligen Steuercode gemäß einem „Data Weighted Averaging"-Algorithmus angesteuert werden.
Verfahren nach einem der Ansprüche 11–15, dadurch gekennzeichnet, dass vor einer Digital/Analog-Wandlung die beiden Digital/Analog-Wandlereinheiten (5a, 5b) kalibriert werden, um eine Fehlanpassung zwischen den Ausgangssignalen der ersten und zweiten Digital/Analog-Wandlereinheiten (5a, 5b) zu korrigieren.
Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass die Kalibrierung durch Ansteuerung mindestens eines Wandlerelements (7a, 7b) der ersten Digital/Analog-Wandlereinheit (5a) oder der zweiten Digital/Analog-Wandlereinheit (5b) durchgeführt wird, dass die Wandlerelemente (7a, 7b) der ersten und zweiten Digital/Analog-Wandlereinheiten (5a, 5b) jeweils ein positives und ein negatives Stromquellenmittel umfassen, und dass die Kalibrierung derart durchgeführt wird, dass die Summe der Ausgangssignale der positiven Stromquellenmittel der ersten Digital/Analog-Wandlereinheit (5a) der Summe der Ausgangssignale der negativen Stromquellenmittel der zweiten Digital/Analog-Wandlereinheit (5b) und die Summe der Ausgangssignale der negativen Stromquellenmittel der ersten Digital/Analog-Wandlereinheit (5a) der Summe der Ausgangssignale der positiven Stromquellenmittel der zweiten Digital/Analog-Wandlereinheit (5b) entspricht.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Verfahren zur Digital/Analog-Wandlung in einem Rückkopplungspfad eines ΣΔ-Modulators angewendet wird.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Verfahren zur Digital/Analog-Wandlung in einem stromsteuernden Digital/Analog-Wandler mit Überabtastung angewendet wird.
Digital/Analog-Wandlervorrichtung, mit einer Anordnung (5; 5a, 5b) von einer Anzahl von Wandlerelementen (7; 7a, 7b), und mit Steuermitteln (4; 4a, 4b) zur Ansteuerung der Wandlerelemente (7; 7a, 7b) derart, dass sie abhängig von einem in ein entsprechendes Analogsignal umzusetzenden Digitalwort die Wandlerelemente (7; 7a, 7b) gemäß einem dem jeweiligen Digitalwort entsprechenden Steuercode ansteuern, wobei der Steuercode für jedes Wandlerelement (7; 7a, 7b) angibt, ob es aktiviert oder deaktiviert werden soll, wobei jedes gemäß dem Steuercode aktivierte Wandlerelement (7; 7a, 7b) ein entsprechendes Ausgangssignal erzeugt, so dass die Anordnung (5; 5a, 5b) der Wandlerelemente (7; 7a, 7b) durch Kombination der von den durch die Steuermittel (4; 4a, 4b) gemäß dem Steuercode aktivierten Wandlerelementen (7; 7a, 7b) erzeugten Ausgangssignale das dem Digitalwort entsprechende Analogsignal ausgibt, dadurch gekennzeichnet, dass die Anzahl M der Wandlerelemente (7; 7a, 7b) größer ist als eine Anzahl N von Wandlerelementen, welche für eine Digital/Analog-Wandlung eines maximalen Werts des umzusetzenden Digitalworts erforderlich wäre.
Digital/Analog-Wandlervorrichtung nach Anspruch 21, dadurch gekennzeichnet, dass die Digital/Analog-Wandlervorrichtung (6) zur Durchführung des Verfahrens nach einem der Ansprüche 1–20 ausgestaltet ist.
Digital/Analog-Wandlervorrichtung nach Anspruch 21 oder 22, dadurch gekennzeichnet, dass die Digital/Analog-Wandlervorrichtung differentiell ausgestaltet ist.
Digital/Analog-Wandlervorrichtung nach einem der Ansprüche 21–23, dadurch gekennzeichnet, dass die Digital/Analog-Wandlervorrichtung eine erste Digital/Analog-Wandlereinheit (5a) mit Wandlerelementen (7a) und eine zweite Digital/Analog-Wandlereinheit (5b) mit Wandlerelementen (7b) umfasst, dass die Steuermittel (4a, 4b) derart ausgestaltet sind, dass sie abhängig von einem in das Analogsignal umzusetzenden Digitalsignal abwechselnd einen Steuercode für die Wandlerelemente (7a) der ersten Digital/Analog-Wandlereinheit (5a) und die Wandlerelemente (7b) der zweiten Digital/Analog-Wandlereinheit (5b) erzeugen, und dass Kombinationsmittel (13) vorgesehen sind, um durch Kombination der Ausgangssignale der Wandlerelemente (7a) der ersten Digital/Analog-Wandlereinheit (5a) und der Wandlerelemen te (7b) der zweiten Digital/Analog-Wandlereinheit (5b) das Analogsignal zu erzeugen.
Digital/Analog-Wandlervorrichtung nach Anspruch 24, dadurch gekennzeichnet, dass die Kombinationsmittel (13) als Additionsmittel ausgestaltet sind.
Digital/Analog-Wandlervorrichtung nach Anspruch 24 oder 25, dadurch gekennzeichnet, dass Takterzeugungsmittel (9) zum Betreiben der ersten und zweiten Digital/Analog-Wandlereinheiten (5a, 5b) mit einer identischen Taktfrequenz, jedoch mit einer Phasenverschiebung von einer halben Taktperiode vorgesehen sind.
Digital/Analog-Wandlervorrichtung nach einem der Ansprüche 24–26, dadurch gekennzeichnet, dass die Steuermittel erste Steuermittel (4a) zur Ansteuerung der Wandlerelemente (7a) der ersten Digital/Analog-Wandlereinheit (5a) und zweite Steuermittel (4b) zur Ansteuerung der Wandlerelemente (7b) der zweiten Digital/Analog-Wandlereinheit (5b) umfassen, und dass Abtastmittel (8) zum Abtasten des in das Analogsignal umzusetzenden Digitalsignals derart vorgesehen sind, dass sie abwechselnd ein in das Analogsignal umzusetzendes Digitalwort den ersten Steuermitteln (4a) und den zweiten Steuermitteln (4b) zur Umsetzung in einen entsprechenden Steuercode zuführen.
Digital/Analog-Wandlervorrichtung nach Anspruch 27, dadurch gekennzeichnet, dass die ersten Steuermittel (4a) und die zweiten Steuermittel (4b) jeweils zur Ansteuerung der entsprechenden Wandlerelemente der ersten Digital/Analog-Wandlereinheit (5a) bzw. der zweiten Digital/Analog-Wandlereinheit (5b) gemäß einem „Data Weighted Averaging"-Algorithmus ausgestaltet sind.
Digital/Analog-Wandlervorrichtung nach einem der Ansprüche 24–28, dadurch gekennzeichnet, dass Kalibriermittel (9) zum Kalibrieren der Wandlerelemente (7a, 7b) der ersten und zweiten Digital/Analog-Wandlereinheiten (5a, 5b) vorgesehen sind.
Digital/Analog-Wandlervorrichtung nach Anspruch 29, dadurch gekennzeichnet, dass die Wandlerelemente (7a, 7b) der ersten und zweiten Digital/Analog-Wandlereinheiten (5a, 5b) jeweils positive und negative Stromquellenmittel umfassen, und dass die Kalibriermittel (9) derart ausgestaltet sind, dass sie mindestens ein positives Stromquellenmittel oder ein negatives Stromquellenmittel mindestens eines Wandlerelements (7a, 7b) der ersten Digital/Analog-Wandlereinheit (5a) oder der zweiten Digital/Analog-Wandlereinheit (5b) derart ansteuern, dass die Summe der Ausgangssignale der positiven Stromquellenmittel der ersten Digital/Analog-Wandlereinheit (5a) der Summe der Ausgangssignale der negativen Stromquellenmittel der zweiten Digital/Analog-Wandlereinheit (5b) und die Summe der Ausgangssignale der negativen Stromquellenmittel der ersten Digital/Analog-Wandlereinheit (5a) der Summe der Ausgangssignale der positiven Stromquellenmittel der zweiten Digital/Analog-Wandlereinheit (5b) entspricht.