DE10157458A1 - Automatische Abtastanschlussfeldzuweisung unter Verwendung einer I/O-Anschlussfeldarchitektur - Google Patents

Abstract

Eingangs- und Ausgangstestmultiplexer werden zu der Architektur eines Eingangs/Ausgangsanschlußfeldes hinzugefügt, um das Anschlußfeld zwischen einem Testmodus und dem normalen Betriebsmodus zu schalten. Bei einem Eingangsmultiplexer sind Eingänge mit einem Testeingangssignal und dem I/O-Anschlußfeldeingangssignal gekoppelt. Bei einem anderen Eingangsmultiplexer sind Eingänge mit einem Eingangsaktivierungssignal und einem Testeingangsaktivierungssignal gekoppelt. Ein Eingangsmodussignal wird verwendet, um unter diesen Eingängen abhängig von dem Modus der integrierten Schaltung zu schalten. Bei einem Ausgangsmultiplexer sind Eingänge mit einem Testausgangssignal und einem Ausgangssignal von der logischen Funktion des Kerns der integrierten Schaltung gekoppelt. Bei einem anderen Ausgangsmultiplexer sind Eingänge mit einem Ausgangsaktivierungssignal und einem Testausgangsaktivierungssignal gekoppelt. Ein Ausgangsmodussignal wird verwendet, um unter diesen Ausgangssignalen abhängig von dem Modus der integrierten Schaltung zu schalten.

Description

Die vorliegende Erfindung bezieht sich allgemein auf inte­ grierte Schaltungen. Insbesondere bezieht sich die vorlie­ gende Erfindung auf das Testen von integrierten Schaltun­ gen.

In der Vergangenheit wurde das Testen von integrierten Schaltungen hauptsächlich unter Verwendung einer in die Schaltung integrierten Testausrüstung durchgeführt. Jüngste Fortschritte in der VLSI-Technologie ermöglichen es nun, Mikroprozessoren und anwendungsspezifische integrierte Schaltungen (ASIC) in Gehäuse mit feinem Abstand (der An­ schlüsse) und einer hohen Transistoranzahl zu packen. Diese Vorrichtungen mit hoher Dichte stellen einzigartige Her­ stellungsherausforderungen dar, wie z. B. die Zugänglichkeit von Testpunkten und die hohen Kosten des Testens und der Testausrüstung.

Üblicherweise wird das Testen einer integrierten Schaltung unter Verwendung eines Verfahrens erzielt, das als automa­ tisiertes Testerzeugungsabtasttesten (ATG-Testen; ATG = automated test generation) bezeichnet wird. Das ATG ist eine Methodik, bei der alle "normalen" Speicherelemente (z. B. Flip-Flops) in einem Entwurf in einer Kette miteinander verbunden sind, und bei der die Kopf-/Endverbindungen zu Anschlußfeldern herausgeführt sind, so daß dieselben in Se­ rie geladen werden können, um den Zustand des Teils ohne weiteres zu initialisieren. Die Anschlußfeldeingänge sind aufgebaut und getaktet, als ob die integrierte Schaltung normal operieren würde. Die Zustände der internen Flip-Flops werden dann über ein Herausabtast-Verfahren wieder heraus abgetastet und mit dem verglichen, was erwartet wur­ de, um den Zustand der integrierten Schaltung zu bestimmen.

Eine weitere Form des Testens, die verwendet wird, nachdem die integrierte Schaltung auf eine Platine gelötet ist, wird als Randabtasttesten bezeichnet. Dieses Testen ermög­ licht über eine Softwaresteuerung eine Steuerbarkeit und Beobachtbarkeit der Randanschlußstifte einer mit einer Ver­ bindungstestzugriffsgruppe (JTAG; JTAG = Joint Test Access Group) kompatiblen Vorrichtung. Fig. 1 zeigt eine typische Struktur des Stands der Technik für Eingangs- und Ausgangs­ anschlußstifte einer JTAG-nachgebenden Vorrichtung.

Während Standardoperationen sind Randzellen (101 und 102) inaktiv und ermöglichen es, daß Daten von der Eingangslogik (105) oder der Ausgangslogik (110) normal durch die Vor­ richtung weitergeleitet werden. Während eines Testmodus werden alle Eingangssignale von den Speicherelementen (115 und 120) (üblicherweise D-Typ-Haupt/Neben-Flip-Flops) zur Analyse erfaßt, wobei alle Ausgangssignale voreingestellt werden, um kettenabwärts gelegene Vorrichtungen zu testen. Die Operation der Hineinabtastzellen (101 und 102) wird durch eine Teststeuerung und ein Instruktionsregister ge­ steuert.

Das Randabtasttesten wird erzielt, indem zuerst die Rand­ zellen der integrierten Schaltung in eine Abtastkette grup­ piert werden. Der Randabtasttest richtet Werte auf den An­ schlußfeldern der Vorrichtung, die getestet wird, ein. Ein Takt wird dann an die integrierte Schaltung angelegt, wobei zu diesem Zeitpunkt der Anschlußfeldzustand in die Randab­ tastkette erfaßt wird. Die Randabtastkette kann dann heraus abgetastet werden, um die erfaßten Zustände der Anschluß­ felder zu lesen, um eine ordnungsgemäße Antwort zu prüfen. Als nächstes richtet der Randabtasttest den Testzustand auf dem Anschlußfeld ein. Ein Takt wird dann an die integrierte Schaltung angelegt, um den Zustand in das Flip-Flop zu tak­ ten. Der Ausgang des Blocks der integrierten Schaltung wird dann auf die ordnungsgemäße Antwort geprüft.

Die meisten Entwerfer von integrierten Schaltungen verwen­ den das Randabtasttesten, wenn ein Zustand durch die Rand­ kette geändert wird, was nur den Zustand der Ausgangsan­ schlußfelder einrichtet (keine anderen internen Speicher­ elemente werden beeinflußt). Der Zustand der Anschlußfelder kann auch durch das JTAG-Randregister erfaßt und aus den JTAG-Anschlußstiften heraus abgetastet werden, um die Werte zu beobachten, die auf diesen Anschlußstiften getrieben werden.

Das Problem beim gegenwärtigen Zustand des Testens von in­ tegrierten Schaltungen besteht darin, daß die Entwerfer von integrierten Schaltungen vorher das Testen der integrierten Schaltung planen müssen, indem sie den Testschaltungsaufbau zu der elektronischen logischen Funktion hinzufügen. Dies erfordert wertvolle Entwurfszeit und erzeugt eine zusätzli­ che Verzögerung der Testlogik bei einigen kritischen Pfa­ den. Zusätzlich beschränken die gegenwärtigen Testarchitek­ tur und die -verfahren die Anzahl von möglichen Abtastpfa­ den. Es gibt folglich einen unvorhergesehenen Bedarf nach einem Verfahren und einer Vorrichtung zum Testen von kom­ plexen integrierten Schaltungen auf eine wirtschaftlichere und schnellere Weise, ohne Verzögerungen bei dem zeitlichen Abstimmen von kritischen Pfaden einzuführen.

Es ist die Aufgabe der vorliegenden Erfindung, eine inte­ grierte Schaltung, die eine Eingangs/Ausgangs- Anschlußfeldstruktur aufweist, mit verbesserten Charakteri­ stika sowie ein verbessertes Verfahren zum Testen einer in­ tegrierten Schaltung zu schaffen.

Diese Aufgabe wird durch eine integrierte Schaltung, die eine Eingangs/Ausgangs-Anschlußfeldstruktur aufweist, gemäß Anspruch 1, 6 oder 11 oder ein Verfahren zum Testen einer integrierten Schaltung gemäß Anspruch 17 gelöst.

Die vorliegende Erfindung umfaßt eine integrierte Schal­ tung, die sich aus Eingangs/Ausgangsanschlußfeldern zusam­ mensetzt, die eine zum Testen optimierte Architektur auf­ weisen. Die integrierte Schaltungslogik führt eine elektro­ nische Funktion durch, die durch das Testverfahren der vor­ liegenden Erfindung getestet werden muß.

Jedes Eingangs/Ausgangsanschlußfeld ist mit der integrier­ ten Schaltungslogik gekoppelt und liefert Ein­ gangs/Ausgangsverbindungen für die elektronischen Signale, die zu der integrierten Schaltungslogik gehen und von der­ selben erzeugt werden, während die elektronische Funktion durchgeführt wird. Die Eingangs/Ausgangsanschlußfelder set­ zen sich aus einer Multiplexvorrichtung zusammen, die mit einem Steuerungssignal gekoppelt ist. Das Steuerungssignal schaltet zwischen einer Mehrzahl von Signalen, die mit der Multiplexvorrichtung gekoppelt sind.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein vereinfachtes Blockdiagramm einer typischen Randabtaststruktur des Stands der Technik in ei­ ner integrierten Schaltung;

Fig. 2 ein Blockdiagramm eines Testanschlußfeldes der vorliegenden Erfindung, das Multiplexer enthält;

Fig. 3 ein Flußdiagramm des Testverfahrens der vorlie­ genden Erfindung; und

Fig. 4 eine integrierte Schaltung der vorliegenden Er­ findung gemäß dem Testanschlußfeld aus Fig. 2.

Die Eingangs/Ausgangsanschlußfelder (I/O-Anschlußfelder) der vorliegenden Erfindung setzen sich aus Multiplexern zu­ sammen, die die Zuweisung einer großen Anzahl von Abtast­ ketten ermöglichen, um die Testzeit durch das parallele Te­ sten der Abtastketten zu reduzieren. Die I/O-Anschlußfelder liefern auch die Fähigkeit, Abtastkettenzuweisungen später in dem Entwurfsverfahren für integrierte Schaltungen zu de­ finieren, so daß kein längeres Entwurfsverfahren für inte­ grierte Schaltungen erforderlich ist.

Fig. 2 stellt ein Blockdiagramm des I/O-Anschlußfeldes der vorliegenden Erfindung dar. Bei dem bevorzugten Ausfüh­ rungsbeispiel setzt sich jedes I/O-Anschlußfeld einer inte­ grierten Schaltung aus der Logik zusammen, die in Fig. 2 gezeigt ist. Andere Ausführungsbeispiele verwenden unter­ schiedliche Schaltungsaufbauten, um im wesentlichen die gleichen Ergebnisse zu liefern, die von den Multiplexern und einer anderen Logik der vorliegenden Erfindung geschaf­ fen werden. Bei einem weiteren Ausführungsbeispiel ist das I/O-Anschlußfeld aus Fig. 2 nur in einer beschränkten An­ zahl von Anschlußfeldern der integrierten Schaltung vorhan­ den, während die verbleibenden Anschlußfelder einen her­ kömmlichen Entwurf aufweisen.

Während das bevorzugte Ausführungsbeispiel der vorliegenden Erfindung Multiplexer verwendet, um die Schaltaufgabe zu erzielen, verwenden andere Ausführungsbeispiele andere ähn­ liche Vorrichtungen, um das gleiche Ziel zu erreichen. Ein Ausführungsbeispiel kann z. B. Schalter mit Steuerungsein­ gängen verwenden, die zwischen den Eingangssignalen schal­ ten.

Die I/O-Anschlußfeldlogik der vorliegenden Erfindung setzt sich aus zwei Multiplexern (201 und 202) für den Eingangs­ testmodus und zwei Multiplexern (203 und 204) für den Aus­ gangstestmodus zusammen. Jeder Multiplexer ist ein Dualein­ gangsmultiplexer. Die Signaleingänge des Multiplexers sind jeweils Y0 und Y1 bezeichnet. Der Steuerungseingang zum Auswählen unter den Signaleingängen ist A, während der Aus­ gang Q bezeichnet ist.

Wie in der Technik bekannt ist, wird der Y0-Eingang, wenn eine logische 0 auf dem Steuerungssignaleingang vorhanden ist, auf den Q-Ausgang geschaltet. Wenn eine logische 1 auf dem Steuerungssignaleingang vorhanden ist, wird der Y1-Eingang auf den Q-Ausgang geschaltet.

Bei der vorliegenden Erfindung weisen die Eingangs- (201 und 202) und die Ausgangs- (203 und 204) Multiplexer Akti­ vierungssignale auf, die miteinander verbunden sind. In diesem Fall wird jeder Y0-Eingang für die Ausgangsmultiple­ xer (203 und 204) auf den Ausgang seines jeweiligen Multi­ plexers geschaltet, wenn das Auswahlsignal eine logische 0 ist. Zusätzlich wird jeder Y1-Eingang für die Ausgangsmul­ tiplexer (203 und 204) auf den Ausgang seines jeweiligen Multiplexers geschaltet, wenn das Auswahlsignal eine logi­ sche 1 ist. Dasselbe trifft auf die Eingangsmultiplexer (201 und 202) zu.

Die Eingangsmultiplexer der vorliegenden Erfindung sind ferner in einen Eingangssignalmultiplexer (201) und einen Eingangssignalaktivierungsmultiplexer (202) unterteilt. Bei dem Eingangssignalmultiplexer (201) ist das Testeingangssi­ gnal (TEST I) mit dem Y1-Eingang gekoppelt, wobei der Ein­ gang von dem I/O-Anschlußfeld (235) mit dem Y0-Eingang ge­ koppelt ist. Der I/O-Anschlußfeldeingang ist durch eine zu­ sätzliche Logik, die im folgenden besprochen wird, gekop­ pelt. Der Ausgang des Eingangssignalmultiplexers (201) ist das Signal (I), das zu dem Kern der integrierten Schaltung geht, um mit der Funktion der integrierten Schaltung in Wechselwirkung zu stehen.

Das Testeingangssignal (TEST I) ist der Testwert, der in das Anschlußfeld eingegeben wird. Dieser Wert wird verwen­ det, um den Eingangsdatenpfad zu umgehen, wenn sich die vor­ liegende Erfindung in dem Testabtastmodus befindet. Das be­ vorzugte Ausführungsbeispiel des Verfahrens der vorliegen­ den Erfindung macht es erforderlich, daß in dem Abtastmodus alle I/O-Anschlußfelder Ausgänge sind, um Abtasttestabstim­ mungsprobleme während des "Geschwindigkeits"-Abtasttestens zu vermeiden. Das "Geschwindigkeits"-Abtasttesten ist eine Methodik, bei der der Zustand in das Teil abgetastet wird, das Teil zweimal bei seiner Nennfrequenz getaktet wird und der Zustand wieder heraus abgetastet wird. Zu diesem Zeit­ punkt müssen alle I/O-Anschlußfelder aus zumindest zwei Gründen Eingänge sein.

Erstens weist die Testausrüstung oft eine größere Kapazi­ tivlast auf als ein Produkt, wodurch die Ausgänge verlang­ samt werden. Zweitens sind viele der Anschlußfelder sowohl Eingang als auch Ausgang, so daß die Daten langsam heraus­ getrieben werden und dann wieder durch den Eingangspfad nach innen gebracht werden. Dies verstößt sehr wahrschein­ lich gegen die zeitliche Abstimmung. Die Anschlußfelder sind darauf beschränkt, nur Eingänge zu sein, um die aus­ gangsbezogenen Verzögerungsverstöße zu vermeiden.

Der Eingangssignalaktivierungsmultiplexer (202) weist ein Eingangsaktivierungssignal (IEN) als den Eingang auf, der mit dem Y0-Eingang gekoppelt ist, wobei das Testeingangsak­ tivierungssignal (TEST IEN) mit dem Y1-Eingang des Multi­ plexers (202) gekoppelt ist. Der Ausgang dieses Multiple­ xers (202) ist mit dem Eingang eines logischen ODER-Gatters (215) gekoppelt. Der andere Eingang des ODER-Gatters (215) ist mit dem I/O-Anschlußfeld (235) gekoppelt, dass das ex­ terne Eingangssignal empfängt. Das I/O-Anschlußfeld (235) ist der Ort, an dem die Bonddrähte mit dem Kern der inte­ grierten Schaltung und den Anschlußstiften des Gehäuses der integrierten Schaltung verbunden sind.

Das Eingangsaktivierungssignal (IEN) ist ein normales An­ schlußfeldsignal, das verwendet wird, um das Eingangssignal von dem I/O-Anschlußfeld (235) auszuwählen. Das Eingangsak­ tivierungssignal (IEN) ermöglicht es, daß sich der Ausgang des ODER-Gatters (215) ändert, wodurch das Eingangssignal des I/O-Anschlußfeldes (235) weitergeleitet werden darf, wenn dasselbe aktiv niedrig ist. Wenn das Eingangsaktivie­ rungssignal (IEN) in einem logisch hohen Zustand (hoch) ist, ist der Ausgang des ODER-Gatters (215) unabhängig da­ von, was der Zustand des Eingangssignals des I/O-Anschlußfeldes (235) ist, hoch. Wenn ein Anschlußfeld, das die Multiplexer der vorliegenden Erfindung enthält, nur als Ausgang verwendet wird, wäre das Eingangsaktivierungssignal (IEN) an einen logisch hohen Zustand gebunden, um zu ver­ hindern, daß sich das Eingangssignal (I) ändert.

Das Testeingangsaktivierungssignal (TEST IEN) weist eine ähnliche Funktion auf wie das Eingangsaktivierungssignal (IEN). Das Testeingangsaktivierungssignal (TEST IEN) wird während des Testmodus verwendet, um das Testsignal zu akti­ vieren, das an den anderen Eingang des ODER-Gatters (215) angelegt wird. Dieses Signal ist aktiv in einem logisch niedrigen Zustand (niedrig) und bei dem bevorzugten Ausfüh­ rungsbeispiel an den logisch niedrigen Zustand gebunden. Deshalb ist, wann immer der Eingangssignalaktivierungsmul­ tiplexer (202) das Testeingangsaktivierungssignal (TEST IEN) auswählt, der Aktivierungseingang des ODER-Gatters (215) an den logisch niedrigen Zustand gebunden, um es dem Testwert zu ermöglichen, weitergeleitet zu werden.

Der Multiplexersteuerungseingang der Eingangsmultiplexer (201 und 202) ist mit einem Eingangsmodussteuerungssignal (IN MODE) gekoppelt. Dieses Signal bestimmt, wie ein I/O-Anschlußfeld (235) die Funktion während des Testmodus än­ dert. Dieses Signal wird verwendet, ob das bestimmte An­ schlußfeld während des Testmodus für einen Hineinabtasttest oder einen Herausabtasttest verwendet wird oder nicht.

Auf eine ähnliche Weise sind die Ausgangsmultiplexer (203 und 204) aus Fig. 2 ferner in einen Ausgangssignalmultiple­ xer (203) und einen Ausgangssignalaktivierungsmultiplexer (204) unterteilt. Der Y0-Eingang des Ausgangssignalmulti­ plexers (203) ist mit dem Ausgangssignal (0) gekoppelt, wo­ bei der Kern der integrierten Schaltung versucht, dieses Signal zu dem I/O-Anschlußfeld (235) zu treiben. Wenn sich der Puffer (220), der mit dem Ausgang des Multiplexers (203) gekoppelt ist, in dem niederohmigen Modus befindet, ist das Ausgangssignal (0) mit dem I/O-Anschlußfeld (235) und von dort aus mit der Außenwelt gekoppelt. Das Steue­ rungssignal des Puffers (220) wird im folgenden erklärt.

Der Y1-Eingang des Ausgangssignalmultiplexers (203) ist mit einem Testausgangssignal (TEST 0) gekoppelt. Dieses Signal ist die Testversion des Ausgangssignals (0). Wenn das I/O-Anschlußfeld (235) in dem Testmodus verwendet wird, wird der Abtastausgang mit dem Testausgangssignal (TEST 0) ge­ koppelt.

Der Ausgangssignalaktivierungsmultiplexer (204) steuert den hochohmigen Modus des Puffers (220). Der Ausgang des Multi­ plexers (204) ist mit dem Puffersteuerungseingang gekop­ pelt, der aktiv niedrig ist. Deshalb ist, wann immer der Ausgang des Ausgangssignalaktivierungsmultiplexers (204) niedrig ist, der Puffer (220) in einem niederohmigen Modus, wobei es ermöglicht wird, daß das Signal an dem Eingang des Puffers durch den Puffer (220) weitergeleitet wird. Wenn der Steuerungseingang hoch ist, ist der Ausgang des Puffers (220) in dem hochohmigen Zustand und wird von dem I/O-Anschlußfeld (235) entfernt.

Der Y0-Eingang des Ausgangssignalaktivierungsmultiplexers (204) ist mit einem Ausgangsaktivierungssignal (OEN) gekop­ pelt. Das Ausgangsaktivierungssignal (OEN) bestimmt die An­ schlußfeldrichtung in dem Normalmodus (Eingang oder Aus­ gang). Dieses Signal ist aktiv niedrig.

Der Y1-Eingang des Ausgangssignalaktivierungsmultiplexers (204) ist mit einem Testausgangsaktivierungssignal (TEST OEN) gekoppelt. Das Testausgangsaktivierungssignal (TEST OEN) ist das Testmodusäquivalent des Ausgangsaktivierungs­ signals (OEN). Dieses Signal ist ebenfalls aktiv niedrig.

Der Steuerungseingang für die Ausgangsmultiplexer (203 und 204) ist mit einem Ausgangsmodussignal (OUT MODE) gekop­ pelt. Dieses Signal (OUT MODE) bestimmt, welche Werte den Ausgangspfad in dem Testmodus steuern. Der Ausgangspfad kann entweder durch eine Kombination von O/OEN oder TEST O/TEST OEN abhängig von dem Zustand des Ausgangsmodussi­ gnals (OUT MODE) gesteuert werden.

Bei dem bevorzugten Ausführungsbeispiel werden zwei Transi­ storen (225 und 230) als Hochzieh-/Herunterzieh- Vorrichtungen (Pull-Up/Pull-Down-Vorrichtungen) verwendet. Diese Transistoren (225 und 230) liefern eine feste logi­ sche 1 oder einen 0-Pegel, wenn das Anschlußfeld von nichts getrieben wird. Bei einem anderen Ausführungsbeispiel wer­ den die Hochzieh-/Herunterzieh-Widerstände anstelle der Transistoren verwendet. Diese Transistoren (225 und 230) werden durch ihre jeweiligen Hochzieh- (PUEN) und Herunter­ zieh- (PDE) Signale aktiviert. Das Hochziehsignal (PUEN) ist aktiv niedrig, während das Herunterziehsignal (PDE) ak­ tiv hoch ist.

Die PUEN- und PDE-Signale werden durch den Kern der inte­ grierten Schaltung erzeugt und sind entwurfsabhängig. Eini­ ge Entwürfe könnten diese Eingänge binden, daß sie immer aus sind, oder daß einer immer an ist, oder könnten diese unter bestimmten Umständen an/ausschalten. Wenn ein Benut­ zer die JTAG verwendet, muß dieselbe diese Signale während des JTAG-Modus auch steuern, um die Operation zu verifizie­ ren. Bei einem Ausführungsbeispiel wird ein Multiplexer in dem Kern verwendet, der zwischen einem Normalmodus und dem JTAG-Modus auswählt. Die meisten Anschlußfeldinstanzierun­ gen bei einem Entwurf verwenden kein schwaches Ziehen. An­ schlußfelder, die dieselben sehr oft aufweisen, sind Rück­ setzungen und Modusauswahleingänge.

Wenn das I/O-Anschlußfeld (235) aus Fig. 2 in dem Hineinab­ tast-Testmodus operiert, wird ein Hineinabtast-Teststatussignal (SCAN IN) erzeugt, indem das IN-MODE-Signal logisch einer UND-Operation (210) mit dem Ausgang des ODER-Gatters (215) unterzogen wird. Wenn das IN-MODE-Signal ein logisches Hoch ist, wählt es die Y1-Eingänge der Eingangsmultiplexer (201 und 202) aus, an denen bei dem be­ vorzugten Ausführungsbeispiel ein logisches Tief anliegt. Deshalb wird das ODER-Gatter (215) unabhängig davon auf Ausgang eingestellt, was sich auf dem I/O-Anschlußfeld (235) befindet. Das Signal wird gemeinsam mit dem IN-MODE-Signal in das UND-Gatter (210) eingegeben. Das UND-Gatter (210) bewahrt auch das Hineinabtast-Teststatussignal vor einem Umschalten, und dadurch vor dem Ziehen einer übermä­ ßigen Leistung während des Normalmodus der Operation der integrierten Schaltung.

Das Hineinabtast-Teststatussignal wird in den Kern der in­ tegrierten Schaltung eingegeben. Dieses Signal informiert die elektronische Funktion, die von dem Kern durchgeführt wird, daß sich die integrierte Schaltung in dem Abtasttest­ modus und nicht in dem Normalmodus befindet.

Fig. 3 zeigt ein Flußdiagramm des Hineinabtast-Testverfahrens der vorliegenden Erfindung. Die Anzahl von erwünschten Abtastketten wird bestimmt (Schritt 301). Das Auswählen der Anzahl von Flip-Flops in einer Abtastkette wird durchgeführt, indem die Anzahl von Flip-Flops in einem Entwurf durch die Anzahl von verfügbaren Ein­ gangs/Ausgangsanschlußstiften geteilt wird. Wenn ein Ent­ wurf z. B. 15.000 Flip-Flops und 200 Signalanschlußstifte aufweist, von denen 190 verwendet werden können (10 Signal­ anschlußstifte sind Rücksetzungen, Moduseingänge und Tak­ te), beträgt die Länge der Abtastkette 15.000/(190/2) oder 158 Flip-Flops. Bei dem bevorzugten Ausführungsbeispiel be­ findet sich eine Abtastkette in dem Bereich von 200 bis 500 Flip-Flops. Die Anzahl von Flip-Flops in einer Kette wird aus einer Anzahl von Gründen auf einem Minimum gehalten.

Erstens dauert es, je mehr Flip-Flops in einer Abtastkette sind, desto länger, diese in Serie zu laden, weshalb aus diesem Grund die Testzeit um so länger wird. Eine längere Testzeit erhöht die Kosten des Betriebs. Je mehr Abtastket­ ten es jedoch gibt, desto mehr Hineinabtast- und Herausab­ tastanschlußfelder werden benötigt, um dieselben zu laden. Die vorliegende Erfindung ermöglicht die Verwendung von so vielen Anschlußfeldern zum Hineinabtasten/Herausabtasten wie möglich.

Ein zweiter Grund dafür, die Anzahl von Flip-Flops in einer Abtastkette zu reduzieren, beruht auf der Testerspeicher­ größe. Wenn ein Abtasttest erzeugt wird, der in einem Ent­ wurf 15.000 Flip-Flops und eine einzelne Abtastkette auf­ weist, werden 600.15.000 Vektoren benötigt (unter Annahme von üblicherweise 600 Testvektoren). Dies würde die Spei­ cherkapazität der meisten Tester überschreiten. Mit 50 Ab­ tastketten jedoch wird diese Zahl auf 50.000 bis 180.000 Testvektoren reduziert.

Die Anzahl von Flip-Flops, die in dem Entwurf der inte­ grierten Schaltung vorhanden sind, wird dann durch die An­ zahl von Abtastketten geteilt (Schritt 305), um die Länge jeder Abtastkette zu bestimmen. Basierend auf der Flip-Flop-Plazierung in dem integrierten Schaltungschip verbin­ det ein Abtastverbindungswerkzeug die Flip-Flops, um die angeforderten Abtastketten zu erzeugen (Schritt 310).

Das Abtastverbindungswerkzeug ist eine computergesteuerte Testvorrichtung, die die Entwurfsdaten von dem Führgerät verwendet, um die Plazierung aller Speicherelemente (Flip-Flops) in einem Entwurf zu bestimmen. Das Werkzeug verwen­ det diese Informationen dann, um sie mit dem kürzesten Ver­ drahtungspfad in Serie zu verdrahten (nicht um die Füh­ rungszeit zu minimieren, sondern um den Verdrahtungsbereich zu minimieren und zu bewirken, daß die integrierte Schal­ tung aufgrund der kürzeren Verdrahtungen in dem Abtastmodus schneller operiert). Wenn eine Abtastkette gefüllt ist, bricht das Werkzeug die Kette ab, nimmt das nächste Flip-Flop und beginnt, eine weitere Kette mit dem kürzesten Pfad zu bilden. Dies wird fortgesetzt, bis alle Flip-Flops auf­ gebraucht wurden. Dieses Werkzeug ist beim Stand der Tech­ nik des Testens von integrierten Schaltungen bekannt und wird deshalb nicht weiter erläutert.

Die I/O-Anschlußfelder, die verfügbar sind, um sowohl zur Hineinabtast- als auch zur Herausabtastfunktionalität ver­ wendet zu werden, werden bestimmt (Schritt 315). Diese An­ schlußfelder werden auf einer Plazierungsbasis bestimmt. Anders ausgedrückt weist eine integrierte Schaltung manch­ mal große innere Blockierungen gegenüber einem Verdrahten in der Form von IP-Blöcken (z. B. RAM, ROM, CPU und andere Hardwaremakros) auf. Manchmal ermöglichen diese eine Draht­ führung über dieselben. Wenn einige der Anschlußfelder der integrierten Schaltung große Blockierungen gegenüber einer Führung (Routing) über eine lange Distanz aufweisen, ist es schwierig, Drähte zu denselben zu bringen. Die Abtastmulti­ plexanschlußfelder der vorliegenden Erfindung erfordern ei­ ne große Anzahl von Drähten, so daß diese Typen von An­ schlußfeldern hier unerwünscht wären. Sie könnten von der Liste von verfügbaren Abtastanschlußfeldern gestrichen wer­ den, so daß es der Führeinrichtung (Router) leichter fallen würde, dieselben zu führen.

Ein weiteres Beispiel dessen, wie die Plazierung bewirkt wird, wäre, wenn die integrierte Schaltung ziemlich groß wäre und z. B. nur zwei Abtastketten aufweisen würde. Hier­ bei wird angenommen, daß bei dem Abtastverbindungswerkzeug das Flip-Flop an dem Kopf der ersten Abtastkette in der oberen linken Ecke wäre, und das letzte Flip-Flop in der ersten Kette in der Mitte der rechten Seite enden würde. Es würde basierend auf dieser Plazierung einen Sinn ergeben, wenn das Werkzeug ein Anschlußfeld in der oberen linken Ecke auswählen würde, um das Hineinabtastanschlußfeld zu sein, und ein Anschlußfeld in der Mitte der rechten Seite, um ein Herausabtastanschlußfeld zu sein. Dies würde die Verdrahtung minimieren, die benötigt wird, um zu der Kette zu gelangen. Wenn das Hineinabtastanschlußfeld zufällig ausgewählt wurde, um in der unteren rechten Ecke zu sein, müßte die Führeinrichtung von der unteren rechten Ecke zu dem ersten Flip-Flop, das sich in der oberen linken Ecke befindet, verdrahten. Dies ist ineffizient und langsam.

Deshalb ist es besser, über ein Werkzeug zu verfügen, das sich den Abtastverbindungsausgang ansieht, prüft, wo die verschiedenen Köpfe und Enden der Abtastketten in dem Chip plaziert sind, und die verfügbaren Anschlußfelder intelli­ gent zuweist, um Hineinabtastungen und Herausabtastungen zu sein. Dies würde basierend darauf geschehen, wo sich die­ selben befinden.

Die verfügbaren Hineinabtast- und Herausabtast-I/O-Anschlußfelder sind mit dem Anfang und Ende der oben be­ stimmten Verbindungsabtastkette verbunden (Schritt 320). Ebenfalls zu diesem Zeitpunkt führt das Abtastverbindungs­ werkzeug die geeigneten Brüche und Verbindungen durch, um die I/O-Anschlußfelder in Hineinabtast- bzw. Herausabta­ stanschlußfelder umzuwandeln (Schritt 325).

Die Verbindungen, die im Schritt 325 durchgeführt werden, werden nun beschrieben: Die Signale 0 und OEN des Kerns der integrierten Schaltung sind mit der Verbindungstest­ zugriffsgruppenrandzelle (JTAG-Randzelle) verbunden. Die JTAG-Randzellenausgänge, die normalerweise während des Nor­ malmodus zu dem Ausgang (O) des Anschlußfeldes geführt wer­ den, werden mit dem TEST-O-Signal gekoppelt. Die JTAG-Randzellenausgänge, die normalerweise zu dem OEN-Signal des Anschlußfeldes geführt werden, gehen während des Testmodus zu TEST OEN. Ein JTAG-Modussignal muß logisch einer ODER-Operation mit einem existierenden Signal, dass das OUT-MADE-Signal treibt, unterzogen werden.

Für die Eingangssignale kann eine Nur-Lese-JTAG-Eingangszelle mit entweder dem Anschlußfeld I oder SCAN-IN-Signalen verbunden sein. Wenn das Eingangssignal mit dem SCAN-IN-Signal verbunden ist, muß ein JTAG-Modussignal lo­ gisch einer ODER-Operation mit einem existierenden Signal, dass das IN-MODE-Signal treibt, unterzogen werden.

Eine JTAG-Eingangszelle, die nicht NUR-Lesen ist, ist mit ihrem Anschlußfeldeingang an SCAN IN gekoppelt, wobei ihr Ausgang, der normalerweise den Kern treibt, mit dem TEST-I-Signal verbunden ist. Zusätzlich muß ein JTAG-Modussignal logisch einer ODER-Operation mit einem existierenden Si­ gnal, dass das IN-MODE-Signal treibt, unterzogen werden. Bei dem bevorzugten Ausführungsbeispiel des oben beschrie­ benen Verfahrens werden die Hineinabtast- und Herausab­ tastzuweisungen manuell durchgeführt. Die ausgewählten I/O-Anschlußfelder werden in eine Textdatei eingegeben, wobei die Verbindungen dann durch das Abtastverbindungswerkzeug durchgeführt werden. Bei einem anderen Ausführungsbeispiel bestimmt das Abtastverbindungswerkzeug die verschiedenen Abtastketten, verbindet dieselben und weist Anschlußfelder automatisch ohne die manuell erzeugte Textdatei zu, um Hin­ einabtastungen und Herausabtastungen zu sein.

Um die Multiplexer der I/O-Anschlußfelder der vorliegenden Erfindung zu manipulieren, führt der Entwerfer der inte­ grierten Schaltung eine Vorgabeverbindung durch, die alle Anschlußfelder verfügbar für das Abtastwerkzeug macht. Bei dem bevorzugten Ausführungsbeispiel ist SCAN IN mit TEST I verbunden, wobei IN MODE mit den Kernsignalen (ATG TEST MODE & (SPE/~SPD)) verbunden ist, wobei OUT MODE mit (ATG TEST MODE & (SPE/SPD)) verbunden ist, wobei TEST IEN an ei­ nen logisch niedrigen Zustand gebunden ist, und wobei TEST O/TEST OEN an einen logisch hohen Zustand gebunden ist.

Wenn ein Anschlußfeld ausgewählt ist, um ein Hineinabtast­ anschlußfeld zu sein, würde das Werkzeug das SCAN-IN-Tor des Anschlußfeldes mit dem Kopf der Abtastkette verbinden. Wenn das Anschlußfeld ausgewählt ist, um ein Herausabta­ stanschlußfeld zu sein, verbindet das Werkzeug das Ende ei­ ner Abtastkette mit TEST O. TEST OEN würde sich von "1" auf ~SPE ändern (ein internes Chipsignal). TEST IEN ändert sich von "0" auf "1". Während die Testmultiplexer eine Anzahl von Vorgabeverbindungen erfordern, die von dem Entwerfer der integrierten Schaltung hergestellt werden müssen, sind sie für fast alle Anschlußfelder (mit Ausnahme von CLK, Mo­ den, Rücksetzungen und Abtaststeuerungssignalen) gleich.

Fig. 4 zeigt die I/O-Anschlußfeldarchitektur der vorliegen­ den Erfindung, die in einem Entwurf einer integrierten Schaltung enthalten ist. Der Anschlußfeldring (401) umgibt den Kern der integrierten Schaltung (405). Der Anschluß­ feldring (401) setzt sich aus einer großen Anzahl von I/O-Anschlußfeldern gemäß Fig. 2 zusammen. Die Menge der An­ schlußfelder in dem Anschlußfeldring (401) wird durch die Komplexität der integrierten Schaltung und die Menge von Eingängen und Ausgängen bestimmt, die von der Funktion der integrierten Schaltung erforderlich sind.

Die Bonddrähte (415) von dem Kern der integrierten Schal­ tung (405) sind von der Kernfunktion (405) zu jedem geeig­ neten Anschlußfeld auf dem Anschlußfeldring (401) verdrah­ tet. Es gibt auch Bonddrähte (410) von dem Anschlußfeldring zu den einzelnen Anschlußstiften des Gehäuses der inte­ grierten Schaltung (nicht gezeigt). Das Bonden dieser Dräh­ te und die Struktur der integrierten Schaltung sind in der Technik bekannt und werden deshalb nicht weiter erläutert. Zusammenfassend liefert die I/O-Anschlußfeldarchitektur der vorliegenden Erfindung viele Vorteile gegenüber dem Stand der Technik. Für eine integrierte Nur-Abtast-Schaltung be­ steht der Vorteil darin, daß die Hineinabtast-/Heraus­ abtast-Anschlußfeldidentifikationsarbeit bis zum En­ de des Chipentwurfs aufgeschoben werden kann, so daß der Entwerfer sich darum nicht kümmern muß. Ein Abstimmen wird nicht beeinflußt, wenn Abtastanschlußfelder definiert wer­ den, wobei der Verkäufer von integrierten Schaltungen die Testzeit unter Verwendung einer großen Anzahl von Abtastan­ schlußfeldern minimieren kann, wohingegen der Entwerfer sich nicht mit einer derartigen Arbeit beschäftigen möchte.

Für eine integrierte Schaltung mit nur JTAG ist die I/O- Anschlußfeldarchitektur der vorliegenden Erfindung dahinge­ hend nützlich, daß die JTAG eingesetzt werden kann, ohne die Abstimmung des kritischen Pfades für den normalen Einsatzmodus der integrierten Schaltung zu beeinflussen. Die JTAG-Randabtasteinfügung wird oft von einem Werkzeug des Verkäufers durchgeführt, muß jedoch später von dem Kun­ den verifiziert werden.

Für eine integrierte Schaltung mit sowohl Abtastung als auch JTAG verwenden sowohl die Abtast- als auch die JTAG-Funktionalität den Testmoduspfad der Multiplexanschlußfel­ der, um die oben beschriebenen Vorteile zu erzielen. All diese Vorteile sparen Zeit und Geld für den Entwerfer der integrierten Schaltung.

Claims (20)

1. Integrierte Schaltung (405), die eine zum Testen opti­ mierte Eingangs/Ausgangsanschlußfeldarchitektur auf­ weist, wobei die integrierte Schaltung folgende Merk­ male aufweist:
eine integrierte Logik, die eine elektronische Funkti­ on durchführt; und
eine Mehrzahl von Eingangs/Ausgangsanschlußfeldern (235), die mit der integrierten Logik gekoppelt sind, und die Eingangs/Ausgangsverbindungen für elektroni­ sche Signale liefern, die zu der integrierten Logik, die die elektronische Funktion durchführt, gehen und von derselben erzeugt werden, wobei zumindest eines der Eingangs/Ausgangsanschlußfelder eine Multiplexvor­ richtung (201-204) aufweist, die mit einem Steue­ rungssignal gekoppelt ist, das zwischen einer Mehrzahl von Signalen, die mit der Multiplexvorrichtung gekop­ pelt sind, schaltet.

2. Integrierte Schaltung (405) gemäß Anspruch 1, bei der die Multiplexvorrichtung (201-204) einen Multiplexer aufweist, bei dem zumindest ein Steuerungseingang zum Auswählen eines ersten Signals aus einer Mehrzahl von Eingangssignalen, dem es erlaubt wird, einen Ausgang des Multiplexers zu verlassen, mit dem Steuerungssi­ gnal gekoppelt ist.

3. Integrierte Schaltung (405) gemäß Anspruch 1 oder 2, bei der die Multiplexvorrichtung (201-204) einen Schalter aufweist, der Steuerungseingänge aufweist, die zum Auswählen eines ersten Eingangssignals aus ei­ ner Mehrzahl von Signaleingängen, dem es erlaubt wird, einen Ausgang des Schalters zu verlassen, mit dem Steuerungssignal gekoppelt sind.

4. Integrierte Schaltung (405) gemäß einem der Ansprüche 1 bis 3, die ferner eine Schnittstellenlogik zum Kop­ peln der Multiplexvorrichtung (201-204) mit dem Ein­ gangs/Ausgangsanschlußfeld (235) aufweist, wobei die Schnittstellenlogik die Fähigkeit aufweist, anspre­ chend auf das Steuerungssignal zwischen einem Testmo­ dus und einem Normalmodus auszuwählen.

5. Integrierte Schaltung (405) gemäß einem der Ansprüche 1 bis 4, bei der das Steuerungssignal ein Testaktivie­ rungssignal ist, das die Mehrzahl von Ein­ gangs/Ausgangsfeldern (235) zwischen einem Normalmodus und einem Testmodus schaltet.

6. Integrierte Schaltung (405), die eine Ein­ gangs/Ausgangsanschlußfeldtestarchitektur aufweist, die eine Testmodusfunktion und eine Normalmodusfunkti­ on liefert, wobei die integrierte Schaltung folgende Merkmale aufweist:
eine integrierte Logik, die eine elektronische Funkti­ on durchführt; und
eine Mehrzahl von Eingangs/Ausgangsanschlußfeldern (235), die mit der integrierten Logik gekoppelt sind, wobei die Eingangs/Ausgangsanschlußfelder einen Test­ modus-Eingangs/Ausgangspfad für Testsignale aufweisen, die zu der integrierten Logik, die die elektronische Funktion durchführt, gehen und von derselben erzeugt werden, wobei der Testmodus-Eingangs/Ausgangspfad fol­ gende Merkmale aufweist:
eine Mehrzahl von Multiplexern (201, 202), die mit einem Eingangssteuerungssignal gekoppelt sind, das die Funktion der Mehrzahl von Eingangs­ multiplexern bestimmt; und
eine Mehrzahl von Ausgangsmultiplexern (203, 204), die mit einem Ausgangssteuerungssignal ge­ koppelt sind, das die Funktion der Mehrzahl von Ausgangsmultiplexern bestimmt.

7. Integrierte Schaltung (405) gemäß Anspruch 6, bei der die Mehrzahl von Eingangsmultiplexern (201, 202) zwei Eingangsmultiplexer aufweist, wobei jeder derselben zwei Eingänge, einen Ausgang und einen Steuerungsein­ gang aufweist, der mit dem Eingangssteuerungssignal gekoppelt ist.

8. Integrierte Schaltung (405) gemäß Anspruch 7, bei der die Mehrzahl von Ausgangsmultiplexern (203, 204) zwei Ausgangsmultiplexer aufweist, wobei jeder derselben zwei Eingänge, einen Ausgang und einen Steuerungsein­ gang aufweist, der mit dem Ausgangssteuerungssignal gekoppelt ist.

9. Integrierte Schaltung (405) gemäß Anspruch 7 oder 8, bei der das Eingangssteuerungssignal zwischen einem Testeingangswert und einem Eingang von einem Anschluß­ feld, das mit einem ersten (201) der beiden Eingangs­ multiplexer gekoppelt ist, auswählt, wobei das Ein­ gangssteuerungssignal zusätzlich zwischen einem Ein­ gangsaktivierungssignal und einem Testeingangsaktivie­ rungssignal auf einem zweiten (202) der beiden Ein­ gangsmultiplexer auswählt.

10. Integrierte Schaltung (405) gemäß Anspruch 8 oder 9, bei der das Ausgangssteuerungssignal zwischen einem Ausgangssignal und einem Testausgangssignal auf einem ersten (203) der beiden Ausgangsmultiplexer auswählt, wobei das Ausgangssteuerungssignal zusätzlich zwischen einem Ausgangsaktivierungssignal und einem Testaus­ gangsaktivierungssignal auf dem zweiten (204) der bei­ den Ausgangsmultiplexer auswählt.

11. Integrierte Schaltung (405), die eine Ein­ gangs/Ausgangsanschlußfeldtestarchitektur aufweist, um eine Testfunktionalität zu schaffen, ohne einen Nor­ malmoduspfad zu beeinflussen, wobei die integrierte Schaltung folgende Merkmale aufweist:
eine integrierte Logik zum Durchführen einer elektro­ nischen Funktion; und
eine Mehrzahl von Eingangs/Ausgangsanschlußfeldern (235), die mit der integrierten Logik gekoppelt sind, wobei die Eingangs/Ausgangsanschlußfelder eine Testar­ chitektur aufweisen, die eine Testfunktion und eine Normalmodusfunktion aufweist, wobei die Testarchitek­ tur folgende Merkmale aufweist:
einen ersten (201) und einen zweiten (202) Ein­ gangsmultiplexer, wobei bei dem ersten Multiple­ xer ein erster Eingang mit einem Testwert gekop­ pelt ist, der in die elektronische Funktion ein­ gegeben werden soll, und ein zweiter Eingang mit einem Eingangssignal der elektronischen Funktion gekoppelt ist, wobei bei dem zweiten Multiplexer (202) ein erster Eingang mit einem Testaktivie­ rungssignal gekoppelt ist, und ein zweiter Ein­ gang mit einem Aktivierungssignal für das Ein­ gangssignal der elektronischen Funktion gekoppelt ist, und wobei die Auswahl von Signalen, die von dem ersten und dem zweiten Eingangsmultiplexer ausgegeben werden, ansprechend auf ein erstes Mo­ dussteuerungssignal erfolgt; und
einen ersten (203) und einen zweiten (204) Aus­ gangsmultiplexer, wobei bei dem ersten Multiple­ xer ein erster Eingang mit einem Ausgangssignal der elektronischen Funktion gekoppelt ist, und ein zweiter Eingang mit einem Testausgangssignal gekoppelt ist, wobei bei dem zweiten Multiplexer ein erster Eingang mit einem Testausgangsaktivie­ rungssignal gekoppelt ist, und ein zweiter Ein­ gang mit einem Ausgangsaktivierungssignal für das Ausgangssignal der elektronischen Funktion gekop­ pelt ist, und wobei die Auswahl von Signalen, die von dem ersten und dem zweiten Ausgangsmultiple­ xer ausgegeben werden, ansprechend auf ein zwei­ tes Modussteuerungssignal erfolgt.

12. Integrierte Schaltung gemäß Anspruch 11, bei der das Eingangssignal der elektronischen Funktion logisch ei­ ner ODER-Operation (215) mit entweder dem Eingangsak­ tivierungssignal oder dem Testaktivierungssignal un­ terzogen wird, wobei die Auswahl des Eingangsaktivie­ rungssignals oder des Testaktivierungssignals anspre­ chend auf das erste Modussteuerungssignal erfolgt.

13. Integrierte Schaltung gemäß Anspruch 11 oder 12, bei der entweder das Ausgangssignal der elektronischen Funktion oder das Testausgangssignal ansprechend auf das zweite Modussteuerungssignal mit einem Puffer (220) gekoppelt ist, der einen hochohmigen Modus auf­ weist, der durch einen Steuerungseingang des hochohmi­ gen Modus gesteuert wird.

14. Integrierte Schaltung gemäß Anspruch 13, bei der das Steuerungssignal des hochohmigen Modus ansprechend auf das zweite Modussteuerungssignal mit entweder dem Testausgangsaktivierungssignal oder dem Ausgangsakti­ vierungssignal für das Ausgangssignal der elektroni­ schen Funktion gekoppelt ist.

15. Integrierte Schaltung gemäß Anspruch 13 oder 14, bei der ein Ausgang des Puffers (220) mit einem Ein­ gangs/Ausgangsanschlußfeld der Mehrzahl von Ein­ gangs/Ausgangsanschlußfeldern (235) gekoppelt ist.

16. Integrierte Schaltung (405) gemäß einem der Ansprüche 11 bis 15, die ferner eine Vorrichtung umfaßt, um ein Testmodusanzeigesignal aus der logischen Kombination des Testwerts und des ersten Modussteuerungssignals zu erzeugen.

17. Verfahren zum Testen einer integrierten Schaltung (405), die eine Mehrzahl von Ein­ gangs/Ausgangsanschlußfeldern (235) aufweist, die eine Testmodusfunktion und eine Normalmodusfunktion aufwei­ sen, wobei das Verfahren folgende Schritte aufweist:
Auswählen eines Eingangsmodussteuerungssignals zwi­ schen Eingängen eines Eingangsmultiplexers, wobei ein erster Multiplexereingang mit einem Testwert gekoppelt ist und ein zweiter Multiplexereingang mit einem Ein­ gangssignal der elektronischen Funktion von einem Ein­ gangs/Ausgangsanschlußfeld (235) gekoppelt ist; und
Auswählen eines Ausgangsmodussteuerungssignals zwi­ schen Eingängen eines Ausgangsmultiplexers, wobei ein erster Multiplexereingang mit einem Ausgangstestsignal gekoppelt ist und ein zweiter Multiplexereingang mit einem Ausgangssignal der elektronischen Funktion ge­ koppelt ist.

18. Verfahren gemäß Anspruch 17, das ferner den Schritt aufweist, bei dem das Eingangsmodussteuerungssignal zwischen einem Testmoduseingangsaktivierungssignal, das mit einem ersten Eingang eines Eingangstestakti­ vierungsmultiplexers gekoppelt ist, und einem Aktivie­ rungssignal für das Eingangssignal der elektronischen Funktion, das mit einem zweiten Eingang des Eingangs­ testaktivierungsmultiplexers gekoppelt ist, auswählt.

19. Verfahren gemäß Anspruch 17 oder 18, das ferner den Schritt aufweist, bei dem das Ausgangsmodussteuerungs­ signal zwischen einem Testmodusausgangsaktivierungssi­ gnal, das mit einem ersten Ausgang eines Ausgangstest­ aktivierungsmultiplexers gekoppelt ist, und einem Ak­ tivierungssignal für das Ausgangssignal der elektroni­ schen Funktion, das mit einem zweiten Eingang des Aus­ gangstestaktivierungsmultiplexers gekoppelt ist, aus­ wählt.

20. Verfahren gemäß einem der Ansprüche 17 bis 19, das ferner den Schritt des Erzeugens eines Testmodusanzei­ gesignals aus der logischen Kombination des Testwerts und des Eingangsmodussteuerungssignals umfaßt.