DE10116510A1 - Ultradünnfilm-Kapselung - Google Patents

Ultradünnfilm-Kapselung

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DE10116510A1
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chip carrier
chip
polymer film
encapsulation
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Wen Lo Shieh
Ning Huang
Yung Cheng Chuang
Hui Pin Chen
Hua Wen Chang
Chuang Ming Chang
Feng Chang Tu
Fu Yu Huang
Hsuan Jui Chang
Chia Chieh Hu
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Orient Semiconductor Electronics Ltd
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Abstract

Die Erfindung bezieht sich auf eine Ultradünnfilm-Kapselung und insbesondere auf eine Kapselung, die einen Polymerfilm oder eine Polyimid-(PI)-Schicht verwendet, um den Chipträger (oder das Substrat) (1) auszubilden, und die Entwicklungseigenschaften eines ultradünnen und hochdichten Polymerfilm- oder PI-Chipträgers in einer Kapselung verwendet, so daß die Dicke der gesamten Kapselung deutlich reduziert wird.

Description

Die Erfindung bezieht sich auf eine Ultradünnfilm-Kapselung.
Der neueste Trend von Filmkapselungen ist darauf gerichtet, leichte, dünne, kurze und kleine Kapselungen (Gehäuse) zu schaffen. Um die obigen Funk­ tionen und Aufgäben zu erfüllen, muß die Layoutdichte des Halbleiters ver­ bessert werden, um die Größe des Chips zu reduzieren, wobei der Träger, der die Chips hält, einen hochdichten Beinabstand und eine ultradünne Eigen­ schaft aufweisen muß, so daß ein wirklich dünnes, leichtes, kurzes und kleines Kapselungsmodul erhalten werden kann.
Bei herkömmlichen ultradünnen Kapselungstechniken, wie z. B. der Mikro­ leiterrahmen-Kapselungstechnik, wie in Fig. 1a gezeigt, ist der untere Ab­ schnitt des Leiterrahmens 12' mit einem wärmebeständigen Band 11' verklebt und der Leiterrahmen 12' mit dem Chip 13' verklebt, wobei das Draht-Bon­ dingverfahren verwendet wird, um den Draht 14' mit dem Bondingkeil 15' des Leiterrahmens 12' elektrisch zu verbinden, so daß die den Chip 13' tragende Struktur den Leiterrahmen 12' nutzt. Der Leiterrahmen 12' ist eine dünne Platte, die aus einer Eisen-Nickel-Legierung oder einer Kupferlegierung ge­ fertigt ist, wobei Chemikalien im Ätzprozeß verwendet werden, um die uner­ wünschten Abschnitte zu erodieren. Aufgrund der Einschränkungen der Dicke des Leiterrahmens 12' und der minimalen Dicke einer Bonding-Verbindung, die nach dem Zerteilen vom Leiterrahmen 12' ausgebildet wird, sowie des Zwischenraums zwischen jeder Bonding-Verbindung können keine sehr dün­ nen Chips erhalten werden. Wenn die Dicke des Chips 13' des Leiterrahmens 12' und die Höhe des Drahtes 14' für die elektrische Verbindung zusammen mit der Dicke des Kapselungsmaterials 16' (Vergußmittel) zum Schutz der verschiedenen Komponenten betrachtet werden, kann die Dicke des gesamten Kapselungsmoduls nicht reduziert werden. Selbst wenn daher die Entwicklung von Chips diese sehr klein und dünn macht, kann der Nachteil des Leiterrah­ mens 12' nicht beseitigt werden. Nachdem wie in den Fig. 1b und 2 gezeigt das Kapselungsmaterial 16' eingefüllt worden ist, wird es in ein einzelnes Kapselungsstück mit einem flachen Boden zerlegt, wobei dies jedoch das Problem des Bonding der PCB (gedruckte Leiterplatte) mit dem Kapselungs­ stück und der Haftung des Lots mit sich bringt.
Es ist daher die Aufgabe der Erfindung, die obenerwähnten Nachteile des Standes der Technik zu beseitigen und eine verbesserte Ultradünnfilm-Kap­ selung zu schaffen, bei der die Gesamtdicke der Kapselung effektiv reduziert ist und bei der die Elektrode am unteren Abschnitt des einzelnen Kapselungs­ stücks hervorsteht, so daß sie geeignet für eine Klebeoperation verwendet werden kann, wobei der Lot-Bondingpunkt der PCB für eine Lötfunktion verwendet wird.
Diese Aufgabe wird erfindungsgemäß gelöst durch eine Ultradünnfilm-Kap­ selung nach Anspruch 1. Die abhängigen Ansprüche sind auf bevorzugte Aus­ führungsformen gerichtet.
Weitere Merkmale und Vorteile der Erfindung werden deutlich beim Lesen der folgenden Beschreibung bevorzugter Ausführungsformen, die auf die Zeichnungen Bezug nimmt; es zeigen:
Fig. 1a die bereits erwähnte Schnittansicht einer Ultradünnfilm-Kapselung des Standes der Technik;
Fig. 1b die bereits erwähnte Schnittansicht eines einzelnen Kapselungs­ chips einer Ultradünnfilm-Kapselung des Standes der Technik;
Fig. 2 die bereits erwähnte schematische Ansicht des Leiterrahmens der Ultradünnfilm-Kapselungstechnik des Standes der Technik;
Fig. 3a eine Schnittansicht des Bonding des Polymerfilmchipträgers (oder Substrats) oder PI-Chipträgers (oder Substrats) mit dem Chip ge­ mäß der Erfindung;
Fig. 3b eine schematische Ansicht des Lotverbindungspunktes der PCB und des Einzelkapselungschips gemäß der Erfindung;
Fig. 4 eine schematische Ansicht einer Trägeroberfläche des Polymerfilm- Chipträgers (oder Substrats) oder PI-Chipträgers (oder Substrats) mit dem Chip gemäß der Erfindung;
Fig. 5 eine weitere bevorzugte Ausführungsform der Erfindung;
Fig. 6 ein Chip-Bondingverfahren der bevorzugten Ausführungsform gemäß der Erfindung; und
Fig. 7 ein Chip-Bondingverfahren einer weiteren bevorzugten Ausführungsform gemäß der Erfindung.
Wie in den Fig. 3a, 3b und 4 gezeigt, umfaßt eine Ultradünnfilm-Kapselung einen Polymerfilm oder eine Polyimid-(PI)-Schicht, um den Chipträger zu bilden, wobei die Beinposition für das Bonding mit dem Chip in Form einer Aussparung ausgebildet ist, so daß ein Ende des Drahtes des Bonding-Chips in die ausgesparte Beinposition eingeführt wird, um die Bonding-Dicke zwischen dem Polymerflim- oder PI-Chipträger (oder Substrat) und dem Chip mittels der Kapselungstechnik zu reduzieren.
Gemäß der Erfindung wird der Polymerfilm oder die PI-Schicht 11 als Poly­ merfilm-Chipträger (oder Substrat) oder PI-Chipträger (oder Substrat) 1 und mit einem Matrixmodus zum Tragen der Chips 2 verwendet, wobei mittels der Substratherstellungstechnik (chemisches Ätzen oder Laserherstellungsverfah­ ren) der PI-Chipträger 1 in Form eines sehr dünnen Films ausgeführt wird, und wobei die E/A-Beinposition 12 eine ausgesparte Form aufweist. Der Chip 2 wird mittels Klebstoff 3 auf den Polymerflim- oder PI-Chipträger (oder das Substrat) geklebt.
Am elektrischen Anschlußabschnitt wird die Draht-Bondingtechnik verwen­ det, um ein Ende des Drahtes 21 auf dem Chip 2 zu befestigen, wobei das andere Ende in die Metallanschlußfläche 13 innerhalb der ausgesparten Bein­ position 12 eingeführt wird, die auf dem Polymerflim- oder PI-Chipträger (oder Substrat) 1 vorgesehen ist. Anschließend wird das Kapselungsmaterial 4 eingebracht, um den Chip 2 und den Draht 21 zu schützen. Schließlich wird ein einzelnes Chipkapselungsstück, das den Chip 2 enthält, zerlegt, um eine Kapselungseinheit zu bilden.
Wie in Fig. 5 gezeigt, ist auf dem Polymerfilm-Chipträger (oder Substrat) oder PI-Chipträger (oder Substrat) entsprechend der Rückseitenposition des Chips 2 eine Metallplatte 14 aufgeklebt, die effektiv die Wärmeableitung des Chips 2 verbessert.
Gemäß der Erfindung kann die elektrische Verbindungstechnik des Chips mit dem Polymerfilm-Chipträger (oder Substrat) oder PI-Chipträger (oder Sub­ strat) ein Chip-Bondingverfahren sein, wie in Fig. 6 gezeigt, in der das Chip- Bondingverfahren gemäß der Erfindung gezeigt ist. Der Polymerfilm-Chipträ­ ger (oder Substrat) oder PI-Chipträger (oder Substrat) 1a ist mit einer ausge­ sparten Beinposition 12a für das Bonding des Chips 2a versehen, wobei der Chip 2a umgedreht wird, so daß die E/A-Erhebung 21a des Chips 2a mit der Metallanschlußfläche 13a der Beinposition 12a des Polymer-Dünnchipträgers (oder Substrats) oder PI-Chipträgers (oder Substrats) 1a verbunden wird. An dem Bonding-Spalt zwischen dem Chip 2a und dem Polymerfilm-Chipträger (oder Substrat) 1a wird Klebstoff 3a eingefüllt, um die Verklebung zu erhöhen und einer Dispersionsbeanspruchung entgegenzuwirken.
Wie in Fig. 7 gezeigt, ist eine Metallanschlußfläche 14a am Polymerfilm- Chipträger (oder Substrat) oder PI-Chipträger (oder Substrat) 1a entsprechend der Rückseite des Chips 2a vorgesehen, um somit die Wärmeableitung des Chips 2a effektiv zu erhöhen.
Gemäß der Erfindung wird ein Polymerfilm oder eine PI-(Polyimid)-Schicht verwendet, um einen Chipträger herzustellen. Somit kann der Polymer-Dünn­ chipträger (oder Substrat) oder PI-Chipträger (oder Substrat) in einem sehr dünnen Film hergestellt werden, wobei die Bonding-Beinposition des Chip­ drahtes (oder die Chiperhebung) in einer ausgesparten Form ausgebildet wird, wobei die Höhe der Draht-Bonding-Verbindung ebenfalls reduziert ist. Wenn die Chip-Bondingtechnik verwendet wird, kann die Dicke reduziert werden und gleichzeitig die Kapselungsfläche reduziert werden, wobei ein ultrafeines oder ultradünnes Kapselungsmodul hergestellt werden kann.
Gemäß der Erfindung steht die Elektrode (Metallanschlußfläche) an der Un­ terseite eines einzelnen Kapselungsstücks, das den Chip enthält, hervor. Dies erleichtert die Lötausrichtung des Kapselungsgranulats auf das Lot 6 auf der PCB, wobei hierdurch eine bessere Haftwirkung erzielt und somit der Her­ stellungsprozeß verbessert wird.

Claims (4)

1. Ultradünnfilm-Kapselung, dadurch gekennzeichnet, daß
ein Polymerfilm-Chipträger (oder Substrat) oder Polyimid-(PI)-Chipträ­ ger (oder Substrat) (1) verwendet wird, wobei die Beinposition (12) für die Chip-Bonding-Verbindung eine ausgesparte Form aufweist, um die Dicke nach dem Bonding zu reduzieren, und wobei der Polymerfilm-Chipträger (Substrat) oder PI-Chipträger (oder Substrat) (1) in Form eines dünnen Films mittels einer Herstellungstechnik ausgeführt wird (chemisches Ätzen oder Laserherstellungsverfahren),
die E/A-Beinposition (12) eine ausgesparte Form aufweist und der Chip (2) auf den Polymerfilm-Chipträger (oder Substrat) oder PI-Chipträger (oder Substrat) (1) geklebt ist und ein Kapselungsmaterial (4) eingebracht ist;
mittels eines Zerlegungsschritts ein einzelnes Kapselungsstück, das den Chip (2) enthält, zerschnitten wird, wobei der Polymerfilm-Chipträger (oder Substrat) oder PI-Chipträger (oder Substrat) (1) und der Chip (2) an einem Ende eines Drahtes (21) verlötet werden, wobei das andere Ende an einer Metallanschlußfläche (13) innerhalb der Beinposition (12) montiert wird, welche auf dem Polymerfilm-Chipträger (oder Substrat) oder PI-Chipträger (oder Substrat) (1) ausgespart ist, und
die Elektrode der Metallanschlußfläche (13) von der Rückseite des Poly­ merfilm-Chipträgers (oder Substrats) oder PI-Chipträgers (oder Substrats) (1) hervorsteht.
2. Ultradünnfilm-Kapselung nach Anspruch 1, dadurch gekennzeichnet, daß eine Metallplatte (14) auf dem Polymerfilm-Chipträger (oder Substrat) oder PI-Chipträger (oder Substrat) (1) entsprechend der Rückseite der Chippo­ sition vorgesehen ist.
3. Ultradünnfilm-Kapselung nach Anspruch 1, dadurch gekennzeichnet, daß das elektrische Bonding des Chips (2) mit dem Polymerfilm-Chipträger (oder Substrat) oder PI-Chipträger (oder Substrat) (1) ein Chip-Bondingver­ fahren ist, bei dem die E/A-Erhebung (21a) des Chips (2) und die Metallan­ schlußfläche (13a) der Beinposition (12a) des Polymerfilm-Chipträgers (oder Substrats) oder PI-Chipträgers (oder Substrats) (1) verbunden werden.
4. Ultradünnfilm-Kapselung nach Anspruch 3, dadurch gekennzeichnet, daß eine Metallplatte (14a) am Polymerfilm-Chipträger (oder Substrat) oder PI-Chipträger (oder Substrat) (1) entsprechend der Rückseite der Chipposition vorgesehen ist.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10336171B3 (de) * 2003-08-07 2005-02-10 Technische Universität Braunschweig Carolo-Wilhelmina Multichip-Schaltungsmodul und Verfahren zur Herstellung hierzu

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6453625B2 (ja) * 2014-11-27 2019-01-16 新光電気工業株式会社 配線基板及びその製造方法と電子部品装置
CN108831839B (zh) * 2018-06-22 2020-03-24 苏州震坤科技有限公司 一种去除半导体塑封制程中所产生毛边的方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2584235B1 (fr) * 1985-06-26 1988-04-22 Bull Sa Procede de montage d'un circuit integre sur un support, dispositif en resultant et son application a une carte a microcircuits electroniques
JPH0226797A (ja) * 1988-07-18 1990-01-29 Ibiden Co Ltd Icカード用モジュール及びその製造方法
JP2661196B2 (ja) * 1988-10-21 1997-10-08 松下電器産業株式会社 集積回路装置とその製造方法およびそれを用いたicカード
JPH034543A (ja) * 1989-05-31 1991-01-10 Ricoh Co Ltd 半導体装置
FR2673041A1 (fr) * 1991-02-19 1992-08-21 Gemplus Card Int Procede de fabrication de micromodules de circuit integre et micromodule correspondant.

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10336171B3 (de) * 2003-08-07 2005-02-10 Technische Universität Braunschweig Carolo-Wilhelmina Multichip-Schaltungsmodul und Verfahren zur Herstellung hierzu
US7358604B2 (en) 2003-08-07 2008-04-15 Technische Universitat Braunschweig Carolo-Wilhelmina Multichip circuit module and method for the production thereof

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