DE10115491B4 - Verfahren zum Prüfen eines vom Gehäuse befreiten Chips - Google Patents
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Abstract
Verfahren
zum Prüfen
eines vom Gehäuse
befreiten Chips (13) unter Verwendung von Prüfnadeln (21) auf einer vollständig automatisierten
Prüfmaschine,
wobei eine Prüfplatte
(10) vorgesehen ist, die eine erste Seite (10a), die auf einer Prüfeinspannplatte
(20) aufgesetzt ist, eine zweite Seite (10b), die zumindest einen
Hohlraum (12) aufweist, und ein Loch (14), das durch den Hohlraum
(12) und die erste Seite (10a) hindurchgeht, aufweist, mit den Schritten
Einsetzen des vom Gehäuse
befreiten Chips (13) in den zumindest einen Hohlraum (12), Festhalten
des Chips (13) durch die Saugwirkung der Prüfeinspannplatte (20) durch
das Loch (14), so dass der Chip (13) durch die Prüfnadeln
(21) geprüft
werden kann, wobei das Verfahren mit einem Chip durchgeführt wird,
dessen Dicke größer als
die Tiefe des Hohlraums ist, der sich auf der zweiten Seite der
Prüfplatte
befindet.
Description
- Die vorliegende Erfindung betrifft allgemein ein Verfahren, mit dem ein vom Gehäuse befreiter Chip dadurch geprüft und untersucht werden kann, daß Prüfnadeln bei einer vollständig automatisierten Prüfmaschine verwendet werden.
- Die Patentschrift
US 5523586 offenbart eine Vorrichtung zur Durchführung eines Einlauftests (burn-in) für noch nicht verpackte Chips, die einen Chipbehälter und Klemmeinrichtungen sowie eine Aussparung zum Aufnehmen von Chips umfasst. Ein in der Aussparung befindlicher Chip wird mithilfe eines Ansauglochs zeitweilig in der Aussparung, die größer als der Chip ist, gehalten. - Bei der Halbleiterherstellung werden die Chips zusammen mit einem Wafer getestet und repariert, und auf der Ebene von Chips für den Gehäusezusammenbau aufgeteilt. Für die in ein Gehäuse eingebauten Chips wird ihre Funktionsfähigkeit nicht so garantiert, wie dies auf dem Waferniveau der Fall war. Daher ist es immer erforderlich, diese ausgefallenen Bauteile weiter hinten bei der Herstellung zu untersuchen, um die Testabdeckung weiter vorn auf dem Waferniveau zu verbessern oder zu erhöhen, damit Ausbeuteverluste später im Herstellungsvorgang verringert werden.
- Die Patentschrift
US 6024526 offenbart eine Vorrichtung zum Anordnen und Testen von Halbleiterelementen, wie insbesondere verpackten Chips und Wafern, die Positioniereinrichtungen wie Vakuumplatten umfassen, welche Tabletts, in denen sich die zu testenden verpackten Halbleiterelemente befinden, durch Unterdruck ansaugen. - Momentan besteht eine Art und Weise der Untersuchung eines eingekapselten Chips in der Industrie darin, den mit einem Gehäuse versehenen Chip wieder freizulegen, dann den nackten Chip zu entnehmen, und den nackten Chip im Labor unter einem Mikroskop zu untersuchen.
- Die herkömmliche Vorgehensweise weist jedoch einige Nachteile auf, nämlich folgende:
- (1) Es ist schwierig, die Anschlußflächen auf dem nackten Chip exakt unter dem Mikroskop im Labor zu prüfen, so daß Ungenauigkeiten hervorgerufen werden.
- (2) Ohne automatische Prüfung auf dem Chip stellt das Aufsetzen der mehreren zehn Prüfnadeln ordnungsgemäß auf die kleinen Anschlußflächen des Chips immer eine schwierige und zeitaufwendige Aufgabe dar.
- (3) Es ist erforderlich, zusätzliche Instrumente im Labor vorzubereiten, was die Kosten erhöht.
- (4) Sobald das Bauteil nicht mehr durch das Gehäuse geschützt ist, wird es anfällig und kann einfach beschädigt werden, wenn eine Prüfung von Hand im Labor erfolgt.
- Zur Lösung des Problems beruht eine Vorgehensweise darin, Versuche vorzunehmen. Der nackte Chip wird auf den Wafer aufgesetzt, und dann wird der Test mit der vollständig automatisierten Prüfmaschine bei den Vorgängen weiter vorn oder beim Mikroskop im Labor durchgeführt. Allerdings ist es schwierig, die Ebenheit auf diese Weise zu kontrollieren. Beim Test des Chips durch die vollständig automatisierte Prüfmaschine bei dem Prozeß am vorderen Ende oder durch das Mikroskop im Labor ist es nämlich nicht einfach, den Brennpunkt einer Linse einzustellen, so daß Ungenauigkeiten auftreten. Wenn es erforderlich ist, den Chip herauszuziehen, um einen weiteren Test durchzuführen, so ist diese Vorgehensweise nicht geeignet, da der Vorgang des Herausziehens leicht dazu führen kann, daß der Chip zerstört wird.
- Es stellt sich die mit der vorliegenden Erfindung zu lösende Aufgabe, ein Verfahren bereitzustellen, das gegenüber dem Stand der Technik eine verbesserte effizientere Prüfung eines von einem Gehäuse befreiten Chips ermöglicht.
- Ein Vorteil der vorliegenden Erfindung besteht in der Bereitstellung eines Verfahrens, das einen vom Gehäuse befreiten Chip prüfen und untersuchen kann, unter Verwendung von Prüfnadeln auf einer vollständig automatisierten Prüfmaschine. Einerseits verringert die vorliegende Erfindung die Wahrscheinlichkeit für das Zerstören eines Chips durch Prüfen von Hand. Andererseits führt die vorliegende Erfindung den Test auf der vollständig automatisierten Prüfmaschine durch, und führt eine exakte und wirksame Untersuchung durch.
- Weiterhin ist es einfach, wenn der Test beendet ist, den Chip aus der verwendeten Einrichtung zu entnehmen, um einen weiteren Test durchzuführen.
- Um diese Vorteile zu erreichen, stellt die vorliegende Erfindung ein Verfahren zur Verfügung, welches das Prüfen und die Untersuchung eines vom Gehäuse befreiten Chips gestattet, unter Verwendung von Prüfnadeln, auf einer vollständig automatisierten Prüfmaschine. Die in dem Verfahren verwendete Einrichtung weist eine Prüfplatte auf, die eine erste Seite aufweist, die auf einer Prüfeinspannplatte aufgesetzt wird, und eine zweite Seite aufweist, die mit zumindest einem Hohlraum versehen ist, in welchen der Chip eingesetzt werden kann. Weiterhin weist die Prüfplatte ein Loch auf, das durch den Hohlraum und die erste Seite hindurchgeht, damit der Chip durch die Saugwirkung der Prüfeinspannplatte durch das Loch festgehalten werden kann. Dann wird der Chip durch die Prüfnadeln geprüft.
- Die Erfindung wird nachstehend anhand zeichnerisch dargestellter Ausführungsbeispiele der in dem erfindungsgemäßen Verfahren verwendeten Vorrichtung näher erläutert, aus welchen weitere Vorteile und Merkmale hervorgehen. Es zeigt:
-
1 eine schematische Ansicht einer in dem Verfahren gemäß der Erfindung verwendeten Einrichtung; und -
2 eine Schnittansicht einer Ausführungsform der in dem Verfahren gemäß der Erfindung verwendeten Einrichtung vorliegenden Erfindung. - Nunmehr wird Bezug auf die
1 und2 genommen. Die vorliegende Erfindung betrifft ein Verfahren das eine Einrichtung verwendet. Die Einrichtung wird dazu verwendet, einen vom Gehäuse befreiten Chip13 anzuordnen. Die Einrichtung wird zur Untersuchung durch Prüfnadeln21 auf einer vollständig automatisierten Prüfmaschine eingesetzt. Die Einrichtung umfaßt: eine Prüfplatte10 , die eine erste Seite10a aufweist, die auf einer Prüfeinspannplatte20 aufgesetzt wird, und eine zweite Seite10b aufweist, die mit zumindest einem Hohlraum12 versehen ist, in welchen der Chip13 eingesetzt werden kann. Weiterhin weist die Prüfplatte10 ein Loch14 auf, das durch den Hohlraum12 und die erste Seite10a hindurchgeht, um den Chip13 durch die Saugwirkung der Prüfeinspannplatte20 durch das Loch14 festzuhalten. Dann prüfen die Prüfnadeln21 den Chip13 . Die Tiefe des Hohlraums der sich auf der zweiten Seite der Prüfplatte befindet, ist geringer als die Dicke des Chips. - Nunmehr wird auf die
1 und2 Bezug genommen. Bei dieser Ausführungsform ist die Prüfplatte10 mit dem Chip13 auf der Prüfeinspannplatte20 der vollständig automatisierten Prüfmaschine vorgesehen. Dann wird der Chip13 über das Loch14 durch Unterdruck festgehalten und fixiert. Dann kann die vollständig automatisierte Prüfmaschine mit Hilfe der Ausrichtungsmarkierungen11 in1 die Position der Prüfplatte10 und des Chips13 feststellen, damit die Prüfnadeln21 exakt auf den Chip13 für die Prüfung zielen. - In diesem Zusammenhang wird darauf hingewiesen, daß die Größe des Hohlraums
12 der Prüfplatte10 verschiedene Abmessungen aufweisen kann, in Anpassung an den Chip13 , der geprüft werden soll. Darüber hinaus können auch mehrere Hohlräume12 bei der Prüfplatte10 vorgesehen sein. Unabhängig davon, wie viele Chips13 sich im Hohlraum der Prüfplatte10 befinden, können sämtliche Chips in derselben, vollständig automatisierten Prüfmaschine getestet werden. Hierdurch werden die Unzuträglichkeiten beim Stand der Technik wesentlich abgemildert. - Die vorliegende Erfindung vermindert wesentlich die Schwierigkeiten, die beim Stand der Technik aufgetreten sind, und verbessert darüber hinaus die Genauigkeit und Verläßlichkeit der Untersuchung, erhöht den Wirkungsgrad, und spart erhebliche Kosten ein. Die vorliegende Erfindung ist daher fortschrittlich und praktisch.
Claims (1)
- Verfahren zum Prüfen eines vom Gehäuse befreiten Chips (
13 ) unter Verwendung von Prüfnadeln (21 ) auf einer vollständig automatisierten Prüfmaschine, wobei eine Prüfplatte (10 ) vorgesehen ist, die eine erste Seite (10a ), die auf einer Prüfeinspannplatte (20 ) aufgesetzt ist, eine zweite Seite (10b ), die zumindest einen Hohlraum (12 ) aufweist, und ein Loch (14 ), das durch den Hohlraum (12 ) und die erste Seite (10a ) hindurchgeht, aufweist, mit den Schritten Einsetzen des vom Gehäuse befreiten Chips (13 ) in den zumindest einen Hohlraum (12 ), Festhalten des Chips (13 ) durch die Saugwirkung der Prüfeinspannplatte (20 ) durch das Loch (14 ), so dass der Chip (13 ) durch die Prüfnadeln (21 ) geprüft werden kann, wobei das Verfahren mit einem Chip durchgeführt wird, dessen Dicke größer als die Tiefe des Hohlraums ist, der sich auf der zweiten Seite der Prüfplatte befindet.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001017156A JP2002243796A (ja) | 2001-01-25 | 2001-01-25 | 封止材除去されたチップのテスト治具 |
TW090102664A TW465005B (en) | 2001-01-25 | 2001-02-07 | Testing tool of de-capsulated chip |
DE10115491A DE10115491B4 (de) | 2001-01-25 | 2001-03-29 | Verfahren zum Prüfen eines vom Gehäuse befreiten Chips |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001017156A JP2002243796A (ja) | 2001-01-25 | 2001-01-25 | 封止材除去されたチップのテスト治具 |
TW090102664A TW465005B (en) | 2001-01-25 | 2001-02-07 | Testing tool of de-capsulated chip |
DE10115491A DE10115491B4 (de) | 2001-01-25 | 2001-03-29 | Verfahren zum Prüfen eines vom Gehäuse befreiten Chips |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10115491A1 DE10115491A1 (de) | 2002-10-10 |
DE10115491B4 true DE10115491B4 (de) | 2007-02-08 |
Family
ID=27214372
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10115491A Expired - Fee Related DE10115491B4 (de) | 2001-01-25 | 2001-03-29 | Verfahren zum Prüfen eines vom Gehäuse befreiten Chips |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP2002243796A (de) |
DE (1) | DE10115491B4 (de) |
TW (1) | TW465005B (de) |
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- 2001-01-25 JP JP2001017156A patent/JP2002243796A/ja active Pending
- 2001-02-07 TW TW090102664A patent/TW465005B/zh active
- 2001-03-29 DE DE10115491A patent/DE10115491B4/de not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
JP2002243796A (ja) | 2002-08-28 |
TW465005B (en) | 2001-11-21 |
DE10115491A1 (de) | 2002-10-10 |
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