DE10115491A1 - Einrichtung zum Prüfen eines vom Gehäuse befreiten Chips - Google Patents

Einrichtung zum Prüfen eines vom Gehäuse befreiten Chips

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Abstract

Die vorliegende Erfindung stellt eine Einrichtung zur Verfügung, die einen vom Gehäuse befreiten Chip mit Prüfnadeln einer Prüfeinspannplatte auf einer vollständig automatisierten Prüfmaschine prüfen und untersuchen kann. Die Einrichtung weist eine Prüfplatte auf, die mit einer ersten Seite versehen ist, die auf die Prüfeinspannplatte aufgesetzt wird und eine zweite Seite aufweist, die mit zumindest einem Hohlraum versehen ist, in welchem der Chip angeordnet werden kann. Weiterhin weist die Prüfplatte ein Loch auf, das durch den Hohlraum und die erste Seite hindurchgeht, um den Chip durch die Saugwirkung der Prüfeinspannplatte durch das Loch festzuhalten. Dann wird der Chip durch die Prüfnadeln geprüft.

Description

Die vorliegende Erfindung betrifft allgemein eine Einrichtung, die einen vom Gehäuse befreiten Chip dadurch prüfen und untersuchen kann, daß Prüfnadeln einer Prüfspannplatte bei einer vollständig automatisierten Prüfmaschine verwendet werden.
Bei der Halbleiterherstellung werden die Chips zusammen mit einem Wafer getestet und repariert, und auf der Ebene von Chips für den Gehäusezusammenbau aufgeteilt. Für die in ein Gehäuse eingebauten Chips wird ihre Funktionsfähigkeit nicht so garantiert, wie dies auf dem Waferniveau der Fall war. Daher ist es immer erforderlich, diese ausgefallenen Bauteile weiter hinten bei der Herstellung zu untersuchen, um die Testabdeckung weiter vorn auf dem Waferniveau zu verbessern oder zu erhöhen, damit Ausbeuteverluste später im Herstellungsvorgang verringert werden.
Momentan besteht die Art und Weise der Untersuchung eines eingekapselten Chips in der Industrie darin, den mit einem Gehäuse versehenen Chip wieder freizulegen, dann den nackten Chip zu entnehmen, und den nackten Chip im Labor unter einem Mikroskop zu untersuchen.
Die herkömmliche Vorgehensweise weist jedoch einige Nachteile auf, nämlich folgende:
  • 1. Es ist schwierig, die Anschlußflächen auf dem nackten Chip exakt unter dem Mikroskop im Labor zu prüfen, so daß Ungenauigkeiten hervorgerufen werden.
  • 2. Ohne automatische Prüfung auf dem Chip stellt das Aufsetzen der mehreren zehn Prüfnadeln ordnungsgemäß auf die kleinen Anschlußflächen des Chips immer eine schwierige und zeitaufwendige Aufgabe dar.
  • 3. Es ist erforderlich, zusätzliche Instrumente im Labor vorzubereiten, was die Kosten erhöht.
  • 4. Sobald das Bauteil nicht mehr durch das Gehäuse geschützt ist, wird es anfällig und kann einfach beschädigt werden, wenn eine Prüfung von Hand im Labor erfolgt.
Zur Lösung des Problems beruht eine Vorgehensweise darin, Versuche vorzunehmen. Der nackte Chip wird auf den Wafer aufgesetzt, und dann wird der Test mit der vollständig automatisierten Prüfmaschine bei den Vorgängen weiter vorn oder beim Mikroskop im Labor durchgeführt. Allerdings ist es schwierig, die Ebenheit auf diese Weise zu kontrollieren. Beim Test des Chips durch die vollständig automatisierte Prüfmaschine bei dem Prozeß am vorderen Ende oder durch das Mikroskop im Labor ist es nämlich nicht einfach, den Brennpunkt einer Linse einzustellen, so daß Ungenauigkeiten auftreten. Wenn es erforderlich ist, den Chip herauszuziehen, um einen weiteren Test durchzuführen, so ist diese Vorgehensweise nicht geeignet, da der Vorgang des Herausziehens leicht dazu führen kann, daß der Chip zerstört wird.
Ein Vorteil der vorliegenden Erfindung besteht in der Bereitstellung einer Einrichtung, die einen vom Gehäuse befreiten Chip prüfen und untersuchen kann, unter Verwendung von Prüfnadeln einer Prüfeinspannplatte auf einer vollständig automatisierten Prüfmaschine. Einerseits verringert die vorliegende Erfindung die Wahrscheinlichkeit für das Zerstören eines Chips durch Prüfen von Hand. Andererseits führt die vorliegende Erfindung den Test auf der vollständig automatisierten Prüfmaschine durch, und führt eine exakte und wirksame Untersuchung durch. Weiterhin ist es einfach, wenn der Test beendet ist, den Chip aus der Einrichtung gemäß der vorliegenden Erfindung zu entnehmen, um einen weiteren Test durchzuführen.
Um diese Vorteile zu erreichen, stellt die vorliegende Erfindung eine Einrichtung zur Verfügung, welche das Prüfen und die Untersuchung eines vom Gehäuse befreiten Chips gestattet, unter Verwendung von Prüfnadeln einer Prüfeinspannplatte auf einer vollständig automatisierten Prüfmaschine. Die Einrichtung weist eine Prüfplatte auf, die eine erste Seite aufweist, die auf die Prüfeinspannplatte aufgesetzt wird, und eine zweite Seite aufweist, die mit zumindest einem Hohlraum versehen ist, in welchen der Chip eingesetzt werden kann. Weiterhin weist die Prüfplatte ein Loch auf, das durch den Hohlraum und die erste Seite hindurchgeht, damit der Chip durch die Saugwirkung der Prüfeinspannplatte durch das Loch festgehalten werden kann. Dann wird der Chip durch die Prüfnadeln geprüft.
Die Erfindung wird nachstehend anhand zeichnerisch dargestellter Ausführungsbeispiele näher erläutert, aus welchen weitere Vorteile und Merkmale hervorgehen. Es zeigt:
Fig. 1 eine schematische Ansicht einer Einrichtung gemäß der vorliegenden Erfindung; und
Fig. 2 eine Schnittansicht einer Ausführungsform der vorliegenden Erfindung.
Nunmehr wird Bezug auf die Fig. 1 und 2 genommen. Die vorliegende Erfindung betrifft eine Einrichtung. Die Einrichtung wird dazu verwendet, einen vom Gehäuse befreiten Chip 13 anzuordnen. Die Einrichtung wird zur Untersuchung, durch Prüfnadeln 21 einer Prüfeinspannplatte 20, auf einer vollständig automatisierten Prüfmaschine eingesetzt. Die Einrichtung umfaßt: eine Prüfplatte 10, die eine erste Seite 10a aufweist, die auf die Prüfeinspannplatte 20 aufgesetzt wird, und eine zweite Seite 10b aufweist, die mit zumindest einem Hohlraum 12 versehen ist, in welchen der Chip 13 eingesetzt werden kann. Weiterhin weist die Prüfplatte 10 ein Loch 14 auf, das durch den Hohlraum 12 und die erste Seite 10a hindurchgeht, um den Chip 13 durch die Saugwirkung der Prüfeinspannplatte 20 durch das Loch 14 festzuhalten. Dann prüfen die Prüfnadeln 21 den Chip 13. Die Tiefe des Hohlraums der sich auf der zweiten Seite der Prüfplatte befindet, ist geringer als die Dicke des Chips.
Nunmehr wird auf die Fig. 1 und 2 Bezug genommen. Bei dieser Ausführungsform ist die Prüfplatte 10 mit dem Chip 13 auf der Prüfeinspannplatte 20 der vollständig automatisierten Prüfmaschine vorgesehen, beispielsweise bei dem Modell UF-2000 des Herstellers TSK oder dem Modell P8 des Herstellers TEL. Dann wird der Chip 13 über das Loch 14 durch Unterdruck festgehalten und fixiert. Dann kann die vollständig automatisierte Prüfmaschine mit Hilfe der Ausrichtungsmarkierungen 11 in Fig. 1 die Position der Prüfplatte 10 und des Chips 13 feststellen, damit die Prüfnadeln 21 exakt auf den Chip 13 für die Prüfung zielen.
In diesem Zusammenhang wird darauf hingewiesen, daß die Größe des Hohlraums 12 der Prüfplatte 10 verschiedene Abmessungen aufweisen kann, in Anpassung an den Chip 13, der geprüft werden soll. Darüber hinaus können auch mehrere Hohlräume 12 bei der Prüfplatte 10 vorgesehen sein. Unabhängig davon, wie viele Chips 13 sich im Hohlraum der Prüfplatte 10 befinden, können sämtliche Chips die erfindungsgemäße Einrichtung benutzen, damit sie in derselben, vollständig automatisierten Prüfmaschine getestet werden. Hierdurch werden die Unzuträglichkeiten beim Stand der Technik wesentlich abgemildert.
Die vorliegende Erfindung vermindert wesentlich die Schwierigkeiten, die beim Stand der Technik aufgetreten sind, und verbessert darüber hinaus die Genauigkeit und Verläßlichkeit der Untersuchung, erhöht den Wirkungsgrad, und spart erhebliche Kosten ein. Die vorliegende Erfindung ist daher fortschrittlich und praktisch.
Weiterhin wird darauf hingewiesen, daß zwar die Erfindung anhand von Beispielen und auf der Grundlage der bevorzugten Ausführungsform erläutert wurde, sie jedoch nicht hierauf beschränkt ist. Ganz im Gegensatz sollen sämtliche Modifikationen und entsprechenden Anordnungen abgedeckt sein, wie sie Fachleuten auf diesem Gebiet auffallen werden. Wesen und Umfang der vorliegenden Erfindung ergeben sich aus der Gesamtheit der vorliegenden Anmeldeunterlagen und sollen von den beigefügten Patentansprüchen umfaßt sein.

Claims (5)

1. Einrichtung zum Anordnen eines vom Gehäuse befreiten Chips, der durch Prüfnadeln einer Prüfeinspannplatte auf einer vollständig automatisierten Prüfmaschine getestet werden soll, wobei vorgesehen sind:
eine Prüfplatte, die eine erste Seite aufweist, die auf die Prüfeinspannplatte aufgesetzt ist, und eine zweite Seite aufweist, die zumindest einen Hohlraum aufweist, in welchen der Chip eingesetzt werden kann, wobei die Prüfplatte ein Loch aufweist, das durch den Hohlraum und die erste Seite hindurchgeht, um den Chip durch die Saugwirkung der Prüfeinspannplatte durch das Loch festzuhalten, so daß dann der Chip durch die Prüfnadeln geprüft werden kann.
2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Prüfplatte zumindest ein Ausrichtungsmarkierungsgerät aufweist, um die Position der Prüfplatte und des Chips zu bestimmen.
3. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß das Ausrichtungsmarkierungsgerät eine der folgenden Einrichtungen ist: V-Kerbe, ebener Rand, Linie, Rille oder Loch.
4. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Material der Prüfplatte Edelstahl, Glas, Quarz, ein Siliziumwafer oder Kunststoff ist.
5. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Tiefe des Hohlraums, der sich auf der zweiten Seite der Prüfplatte befindet, geringer ist als die Dicke des Chips.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0600604A1 (de) * 1992-10-30 1994-06-08 Texas Instruments Incorporated Apparat und Verfahren zum Chiptest und Einbrennen
US5523586A (en) * 1993-09-20 1996-06-04 Kabushiki Kaisha Toshiba Burn-in socket used in a burn-in test for semiconductor chips
JPH08195422A (ja) * 1995-01-17 1996-07-30 Sankyo Seiki Mfg Co Ltd ベアチップ導通検査装置
US5742169A (en) * 1996-02-20 1998-04-21 Micron Technology, Inc. Apparatus for testing interconnects for semiconductor dice
JP2000003984A (ja) * 1998-06-15 2000-01-07 Nec Corp ベアチップキャリアとこれを用いたベアチップの検査方法
US6024526A (en) * 1995-10-20 2000-02-15 Aesop, Inc. Integrated prober, handler and tester for semiconductor components

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0600604A1 (de) * 1992-10-30 1994-06-08 Texas Instruments Incorporated Apparat und Verfahren zum Chiptest und Einbrennen
US5523586A (en) * 1993-09-20 1996-06-04 Kabushiki Kaisha Toshiba Burn-in socket used in a burn-in test for semiconductor chips
JPH08195422A (ja) * 1995-01-17 1996-07-30 Sankyo Seiki Mfg Co Ltd ベアチップ導通検査装置
US6024526A (en) * 1995-10-20 2000-02-15 Aesop, Inc. Integrated prober, handler and tester for semiconductor components
US5742169A (en) * 1996-02-20 1998-04-21 Micron Technology, Inc. Apparatus for testing interconnects for semiconductor dice
JP2000003984A (ja) * 1998-06-15 2000-01-07 Nec Corp ベアチップキャリアとこれを用いたベアチップの検査方法

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