DE10111989A1 - Verfahren zur Verringerung plasmainduzierter Aufladung - Google Patents
Verfahren zur Verringerung plasmainduzierter AufladungInfo
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Abstract
Die Erfindung betrifft ein Verfahren zur Verringerung plasmainduzierter Aufladung in einer Halbleiterschaltung mit einem Trägermaterial (1), einer elektrisch leitenden Schicht (2), einer Hilfsschicht (3), einer Isolierschicht (4) und einer Maskenschicht (5), wobei unter Verwendung eines plasmaunterstützten trockenchemischen Ätzvorgangs bis zu einer Mindestdicke (Dmin) der Isolierschicht (4) und zwei nachfolgenden nasschemischen Ätzverfahren zur Entfernung der Rest-Isolierschicht (R) ein Anschlussbereich (BP) ohne Auftreten von plasmainduzierter Aufladung zuverlässig ausgebildet werden kann.
Description
Die vorliegende Erfindung bezieht sich auf ein Verfahren zur
Verringerung plasmainduzierter Aufladung und insbesondere auf
ein Verfahren zur Verringerung plasmainduzierter Aufladung
bei der Herstellung von Anschlussbereichen in einer Halblei
terschaltung mit nichtflüchtigen Speicherzellen.
In der Halbleiterfertigung werden Bauelemente wie beispiels
weise Transistoren oder nichtflüchtige Halbleiterspeicherzel
len (EEPROM, EPROM, . . .) auf einem Wafer bzw. einem Halblei
tersubstrat ausgebildet, welches üblicherweise aus Silizium
besteht. Eine Vielzahl von Schichten werden daraufhin auf dem
Halbleitersubstrat abgeschieden und durch selektives Entfer
nen strukturiert, wodurch gewünschte Bauelemente realisiert
werden.
Zum Entfernen bzw. Strukturieren der verschiedenen Schichten
in diesem Schichtstapel werden üblicherweise auch hochdichte
Plasma-Ätzverfahren verwendet, da diese vorteilhafterweise
verbesserte Ätzraten und eine äußerst hohe Genauigkeit auf
weisen. Nachteilig bei derartigen plasma-aktivierten Struktu
rierungsprozessen ist jedoch die Tatsache, dass kritische
Schaltelemente bzw. Bauelemente geschädigt werden können.
Dieses allgemein bekannte Phänomen wird als plasmainduzierte
Aufladung bzw. sogenanntes "plasma induced charging" bezeich
net.
Neben dünnen Gate-Oxiden sind insbesondere nichtflüchtige
Speicherzellen wie z. B. EPROM, EEPROM usw. besonders anfällig
gegen derartige Aufladungs-Einflüsse. Bei Versuchen konnte
nachgewiesen werden, dass insbesondere der sogenannte plas
maunterstützte TV-Ätz-Standardprozess (terminal via) zum Aus
bilden der Anschlussbereiche (bond pads) bzw. der dazugehöri
gen Öffnungen bzw. Vias zu hohen Aufladungen insbesondere in
nichtflüchtigen Speicherzellen führt und eine Verschlechte
rung der Ladungshalteeigenschaften zur Folge hat. Die verrin
gerten Ladungshalteeigenschaften ergeben sich insbesondere
auf Grund des sogenannten "silc" (stress induced leakage cur
rent). Da jedoch die Qualität der elektrischen Eigenschaften
von Bauelementen und insbesondere die Ladungshalteeigenschaf
ten von nichtflüchtigen Speicherzellen einen wesentlichen
Einfluss auf die Vermarktung von jeweiligen Halbleiterschal
tungen haben, müssen derartige Phänomene möglichst verhindert
werden.
Üblicherweise wurde diese plasmainduzierte Aufladung vernach
lässigt, wobei davon ausgegangen wurde, dass beispielsweise
die Schutzschaltungen an den Anschlussbereichen bzw. "bond
pads" eine Beeinflussung empfindlicher Strukturen unterbin
den.
Aus der Druckschrift WO 98/27581 ist ferner ein Verfahren zur
Verringerung plasmainduzierter Aufladung bekannt, bei dem in
einem ersten Verfahrensschritt ein sogenanntes hochdichtes
Plasma zum Entfernen jeweiliger Schichten verwendet wird,
während in einem nachfolgenden Reinigungsätzprozess ein Plas
ma mit geringer Dichte zum Entfernen der restlichen Schicht
verwendet wird. Auf diese Weise kann ein üblicherweise auf
tretender Stromfluss, der zu Zerstörungen von beispielsweise
Gate-Oxiden führen kann, wesentlich verringert werden.
Insbesondere im Bereich der nichtflüchtigen Halbleiterspei
cherschaltungen bzw. Schaltungen mit sehr empfindlichen
Strukturen ist dieses Verfahren jedoch nicht ausreichend.
Der Erfindung liegt daher die Aufgabe zu Grunde, ein Verfah
ren zur Verringerung plasmainduzierter Aufladung in einer
Halbleiterschaltung zu schaffen, wodurch man verbesserte e
lektrische Eigenschaften jeweiliger Bauelemente erhält.
Erfindungsgemäß wird diese Aufgabe durch die Maßnahmen des
Patentanspruchs 1 gelöst.
Insbesondere durch die Verwendung einer neuen Ätzsequenz be
stehend aus einem plasmaunterstützten trockenchemischen Ent
fernen, einem anschließenden ersten nasschemischen Entfernen
und einem weiteren abschließendem zweiten nasschemischen Ent
fernen kann insbesondere bei der Herstellung von Anschlussbe
reichen für nichtflüchtige Halbleiterspeicherzellen eine we
sentliche Verringerung der schädlichen plasmainduzierten Auf
ladung realisiert werden.
Vorzugsweise wird das plasmaunterstützte trockenchemische Ät
zen für eine vorbestimmte Zeit bis zu einer Mindestdicke
durchgeführt. In gleicher Weise kann jedoch auch eine Mehr
schichtstruktur als Isolierschicht verwendet werden, wobei
eine Endpunkterkennung zur Realisierung der Mindestdicke mit
tels einer der Schichten durchgeführt wird.
Alternativ kann bei der Mehrschichtstruktur auch eine Reali
sierung der Mindestdicke durch geeignete Auswahl einer Selek
tivität eines Ätzmittels zu einer der Schichten durchgeführt
werden, wodurch sich eine Ätzstoppschicht ergibt. Eine zur
Verhinderung eines Entladestroms notwendige Mindestdicke der
Isolierschicht kann somit für jeweilige Standardprozesse be
sonders einfach und kostengünstig hergestellt werden.
Vorzugsweise werden beim ersten nasschemischen Entfernen der
artige Ätzmittel verwendet, dass eine jeweilige Ätzrate für
die in der Mehrschichtstruktur vorhandenen Schichten im We
sentlichen gleich sind. Auf diese Weise können unerwünschte
Unterätzungen zuverlässig verhindert werden und man erhält
weiterhin eine sehr genaue Strukturierung.
Für das zweite nasschemische Entfernen der Hilfsschicht wird
vorzugsweise eine heiße wässrige Lösung mit hoher Konzentra
tion von Wasserstoffsuperoxid verwendet, wodurch nicht nur
eine zuverlässige Entfernung der Hilfsschicht erfolgt, son
dern darüber hinaus ein signifikanter Abtrag der darunter
liegenden elektrisch leitenden Schicht durchgeführt wird, der
insbesondere bei der Herstellung von Anschlussbereichen bzw.
sogenannten "bond pads" eine verbesserte Haftfähigkeit für
die Anschluss- bzw. Bonddrähte ermöglicht.
In den weiteren Unteransprüchen sind weitere vorteilhafte
Ausgestaltungen der Erfindung bezeichnet.
Die Erfindung wird nachstehend anhand von Ausführungsbeispie
len unter Bezugnahme auf die Zeichnung näher beschrieben.
Es zeigen:
Fig. 1A bis 1C vereinfachte Schnittansichten zur Veran
schaulichung wesentlicher Verfahrensschritte gemäß einem ers
ten Ausführungsbeispiel; und
Fig. 2A bis 2C vereinfachte Schnittansichten zur Veran
schaulichung wesentlicher Verfahrensschritte gemäß einem
zweiten Ausführungsbeispiel.
Fig. 1A bis 1C zeigen vereinfachte Schnittansichten zur
Veranschaulichung wesentlicher Verfahrensschritte zur Verrin
gerung plasmainduzierter Aufladung bei der Herstellung eines
Anschlussbereichs BP in einer Halbleiterschaltung.
Gemäß Fig. 1A befindet sich auf einem Trägermaterial 1, wel
ches vorzugsweise ein Silizium-Halbleitersubstrat aufweist,
eine elektrisch leitende Schicht 2, eine Hilfsschicht 3, eine
Isolierschicht 4 und eine Maskenschicht 5.
An Stelle eines Si-Substrats kann für das Trägermaterial 1
auch ein anderes Material und insbesondere ein weiterer
Schichtstapel verwendet werden. Die elektrisch leitende
Schicht 2 besteht gemäß Fig. 1A beispielsweise aus einer ca.
600 nm dicken Aluminiumschicht und stellt z. B. eine Verdrah
tungsschicht für einen auszubildenden Anschlussbereich bzw.
ein sogenanntes "bond pad" BP dar. Derartige Anschlussberei
che besitzen eine Größe von ca. 100 × 100 Mikrometern und
sind bei Verwendung von Plasma-Ätzprozessen besonders emp
findlich für eine plasmainduzierte Aufladung. Selbstverständ
lich können für die elektrisch leitende Schicht 2 auch andere
Materialien, insbesondere jedoch metallische Materialien ver
wendet werden.
An der Oberfläche der elektrisch leitenden Schicht 2 befindet
sich üblicherweise eine Hilfsschicht 3, die beispielsweise
als Anti-Reflexionsschicht zur Verbesserung eines fotolitho
grafischen Prozesses verwendet wird. Die Hilfsschicht 3 kann
jedoch auch als Barrierenschicht zur Realisierung einer Dif
fusionsbarriere zu anderen Schichten bzw. Halbleiterbereichen
eingesetzt werden. Schließlich kann die Hilfsschicht 3 auch
als Elektromigrationsschicht ausgebildet werden, wodurch ins
besondere bei sehr hohen Stromdichten auftretende sogenannte
Elektromigrationen mit ihrem dazugehörigen Materialtransport
verhindert werden können.
Insbesondere bei Verwendung einer TiN-Schicht als derartige
Hilfsschicht 3 erhält man eine elektrisch leitende Elektro
migrationsschicht, die auch bei sehr hohen Stromdichten das
Auftreten von Unterbrechungen bzw. Kurzschlüssen von Leiter
bahnen zuverlässig verhindert und darüber hinaus als Anti
reflexions- und Diffusionsbarrierenschicht verwendet werden
kann. Nachteilig ist jedoch bei Verwendung einer derartigen
TiN-Schicht als Hilfsschicht 3 die außerordentlich hohe Re
sistenz gegenüber Ätzprozessen und insbesondere plasmaun
terstützten Trockenätzprozessen, wodurch sich lange Ätzzeiten
ergeben. Die TiN-Schicht 3 besitzt üblicherweise eine Dicke
von ca. 50 nm.
Die Isolierschicht 4 besteht beispielsweise aus einer mindes
tens 700 nm dicken Silanoxid-, Oxinitrid- (SixOyNz), oder Nit
ridschicht (Si3N4). Bei Verwendung alternativer Substratmate
rialien können selbstverständlich auch entsprechend andere
Isolierschichten verwendet werden. Die Isolierschicht 4 wird
auch als letzte Passivierungsschicht bzw. sogenannte final
passivation (FP) bezeichnet.
Zur Strukturierung des Schichtstapels wird gemäß Fig. 1A ei
ne Lackmaske als Maskenschicht 5 ausgebildet und fotolitho
grafisch strukturiert. Anschließend wird unter Verwendung der
strukturierten Maskenschicht 5 mittels eines plasmaunter
stützten Trockenätzprozesses an den nicht mit Lack bedeckten
Stellen bis zu einer Mindestdicke Dmin die Isolierschicht 4
vorzugsweise anisotrop entfernt.
Die verbleibende bzw. restliche Isolierschicht R der Isolier
schicht 4 besitzt hierbei eine Mindestdicke von beispielswei
se Dmin = 40 nm. Damit eine Schädigung insbesondere von emp
findlichen Bauelementen bzw. Strukturen durch das Plasma aus
geschlossen werden kann, darf diese Mindestdicke Dmin der
restlichen Isolierschicht R nicht unterschritten werden. An
derenfalls würde beispielsweise bei nichtflüchtigen Halblei
terspeicherzellen durch eine derartige Aufladung ein stress
induzierter Leckstrom (SILC, stress induced leakage current)
insbesondere im Bereich der Tunneloxide auftreten, der die
Ladungshalteeigenschaften derartiger Speicherzellen wesent
lich beeinträchtigen würde.
Andererseits muss für einen nachfolgenden ersten Nassätz
schritt eine maximale Dicke sowie eine Dickenschwankung be
grenzt werden, da nur eine geringe Selektivität des nachfol
genden ersten Nassätzprozesses zu erreichen ist. Gemäß Fig.
1A wird diese Mindestdicke Dmin durch einen plasmaunterstütz
ten Trockenätzprozess realisiert, der für eine vorbestimmte
Zeit durchgeführt wird, wobei eine jeweilige Ätzrate der Iso
lierschicht 4 in Betracht gezogen werden.
Gemäß Fig. 1B wird in einem nachfolgenden ersten Nassätzpro
zess die restliche Isolierschicht R nasschemisch bis zu der
Hilfsschicht 3 wiederum unter Verwendung der Maskenschicht 5
entfernt. Vorzugsweise wird hierbei ein HF-haltiges Ätzmittel
verwendet und insbesondere mittels einer HFEG-Lösung, die mit
Ethylenglykol gepuffert ist, bis auf die TiN-Hilfsschicht 3
geätzt. Die TiN-Schicht 3 ist in dieser Ätzchemie etwa 10 Mi
nuten beständig, woraus sich eine maximal zulässige Dicken
schwankung bei vorgegebener Überätzzeit bestimmen lässt.
Gemäß Fig. 1C wird in einem nachfolgenden Verfahrensschritt
zunächst die Maskenschicht 5 entfernt, wobei vorzugsweise ein
Lackstrippen der Fotoresist-Maske 5 erfolgt. Anschließend er
folgt ein zweites nasschemisches Entfernen der Hilfsschicht 3
bzw. der TiN-Schicht unter Verwendung der Isolierschicht 4
als Hartmaske. Vorzugsweise wird die Hilfsschicht 3 durch ei
ne heiße, wässrige Lösung mit hoher Konzentration von Wasser
stoffsuperoxid entfernt, wodurch nicht nur die Hilfsschicht
bzw. TiN-Schicht zuverlässig entfernt werden kann, sondern
darüber hinaus ein signifikanter Abtrag der darunter liegen
den elektrisch leitenden Schicht 2 erfolgt, die vorzugsweise
aus Aluminium besteht.
Auf diese Weise erhält man einen Anschlussbereich bzw. ein
"bond pad" BP, welches eine besonders hohe Oberflächenquali
tät aufweist und somit ein Bonden mit verbesserter Haftfähig
keit ermöglicht. Ferner sind empfindliche Strukturen bzw.
Bauelemente wie z. B. Gate-Oxide von Transistoren oder Tunnel-
Oxide von nichtflüchtigen Speicherzellen zuverlässig vor ei
ner Beschädigung auf Grund von plasmainduzierter Aufladung
geschützt, da bei der eigentlichen Kontaktierung keine plas
maunterstützten Ätzprozesse durchgeführt werden
Fig. 2A bis 2C zeigen vereinfachte Schnittansichten zur
Veranschaulichung wesentlicher Verfahrensschritte gemäß einem
zweiten Ausführungsbeispiel, wobei gleiche Bezugszeichen
gleiche oder entsprechende Schichten bezeichnen und auf eine
detaillierte Beschreibung nachfolgend verzichtet wird.
Gemäß Fig. 2A besteht der zu ätzende Schichtstapel wiederum
aus einem Trägermaterial 1, einer elektrisch leitenden
Schicht 2, einer Hilfsschicht 3, einer Isolierschicht 4 und
einer Maskenschicht 5, wobei jedoch nunmehr die Isolier
schicht 4 als eine Mehrschichtstruktur mit einer ersten Iso
lierschicht 4a und einer zweiten Isolierschicht 4b ausgebil
det wird. Vorzugsweise besteht die erste Isolierschicht 4a
aus einer Oxidschicht (SiO2) mit einer Dicke von ca. 20 bis
50 nm und die zweite Isolierschicht 4b aus einer Oxinitrid
schicht (SixOyNz) und/oder einer Nitridschicht (Si3N4) mit ei
ner Dicke von ca. 700 bis 1500 nm. Grundsätzlich kann jedoch
auch eine andere Mehrschichtstruktur mit einer Vielzahl von
Isolierschichten als letzte Passivierungsschicht bzw. final
passivation (FP) verwendet werden.
Gemäß Fig. 2A wird wiederum unter Verwendung der Masken
schicht 5 ein plasmaunterstütztes Trockenätzverfahren zum
Entfernen der Isolierschicht 4 bis zu einer Mindestdicke Dmin
durchgeführt, wobei durch die Steuerung des Verhältnisses
zwischen Oxid und Nitrid (Oxinitrid) bzw. des Verhältnisses
zwischen der ersten und zweiten Isolierschicht 4a und 4b wäh
rend einer vorhergehenden Abscheidung ein geeignetes End
punktsignal für die Ätzung gewonnen werden kann. Genauer ge
sagt wird hierbei die Mindestdicke Dmin über die erste Iso
lierschicht 4a festgelegt, wobei bei Erreichen dieser ersten
Isolierschicht während des Plasma-Ätzverfahrens die frei ge
setzten Stoffe erfasst und zum Beenden des Ätzverfahrens ver
wendet werden können. Gleichzeitig kann durch die Steuerung
des Verhältnisses zwischen der ersten und zweiten Isolier
schicht eine Verringerung der Dickenschwankungen durch jeweilige
Ätzratenselektivitäten erreicht werden, wodurch man eine
präzise Strukturierung erhält.
Alternativ zur vorstehend beschriebenen Endpunkterkennung zur
Realisierung der Mindestdicke Dmin kann die erste Isolier
schicht 4a auch als Ätzstoppschicht verwendet werden, wobei
durch geeignete Auswahl einer Selektivität des Ätzmittels im
plasmaunterstützten Ätzverfahren wiederum eine Mindestdicke
Dmin der restlichen Isolierschicht R hochgenau eingestellt
werden kann und somit eine Schädigung von empfindlichen
Strukturen in der Halbleiterschaltung auf Grund von plasmain
duzierter Aufladung zuverlässig verhindert wird.
Gemäß Fig. 2b wird wie beim ersten Ausführungsbeispiel wie
derum mittels eines ersten nasschemischen Verfahrens die
restliche Isolierschicht R bzw. die Reste der ersten Isolier
schicht 4a nasschemisch entfernt und die Hilfsschicht 3 frei
gelegt. Die Nasschemie wird dabei so eingestellt, dass die
Ätzraten für die verschiedenen Oxid-, Oxinitrid- und/oder
Nitridverhältnisse in etwa gleich groß sind, wodurch man eine
präzise Strukturierung erhält. Wiederum ist die TiN-Schicht 3
in dieser Ätzchemie etwa 10 Minuten beständig, woraus sich
die maximal zulässigen Dickenschwankungen bei vorgegebener
Überätzzeit bestimmen lassen. Auf Grund der verwendeten Mehr
fachstruktur kann daher insbesondere eine erhöhte Genauigkeit
bei der Realisierung der Mindestdicke Dmin erreicht werden
und der Prozess an einen jeweiligen Standardprozess angepasst
werden.
Gemäß Fig. 2C wird in gleicher Weise wie beim ersten Ausfüh
rungsbeispiel gemäß Fig. 1C nach Entfernen der Maskenschicht
5 wiederum ein zweites nasschemisches Entfernen der Hilfs
schicht 3 unter Verwendung der ersten und zweiten Isolier
schichten 4a und 4b als Maske durchgeführt, wobei wiederum
vorzugsweise eine heiße wässrige Lösung mit hoher Konzentra
tion von Wasserstoffsuperoxid verwendet wird. Wiederum erhält
man nicht nur eine vollständige Entfernung der für das Bonden
störenden Hilfsschicht 3, sondern auch einen signifikanten
Abtrag der elektrisch leitenden Al-Schicht 2, wodurch man ei
ne verbesserte Haftfähigkeit für die Anschlussbereiche BP in
der Halbleiterschaltung erhält.
Die Erfindung wurde vorstehend anhand von vorbestimmten
Schichtmaterialien beschrieben. Sie ist jedoch nicht darauf
beschränkt und umfasst in gleicher Weise alternative Schicht
materialien und dazugehörige Ätzmittel.
In gleicher Weise ist die vorliegende Erfindung nicht auf das
Freilegen von Anschlussbereichen BP beschränkt, sondern um
fasst in gleicher Weise alle Strukturierungsschritte, bei de
nen entsprechende Schichtstapel und Ätzverfahren zur Anwen
dung kommen.
1
Trägermaterial
2
elektrisch leitende Schicht
3
Hilfsschicht
4
Isolierschicht
4
a erste Isolierschicht
4
b zweite Isolierschicht
5
Maskenschicht
Dmin Mindestdicke
R restliche Isolierschicht
BP Anschlussbereich
Dmin Mindestdicke
R restliche Isolierschicht
BP Anschlussbereich
Claims (16)
1. Verfahren zur Verringerung plasmainduzierter Aufladung
in einer Halbleiterschaltung mit einem Trägermaterial (1),
einer elektrisch leitenden Schicht (2), einer Hilfsschicht
(3), einer Isolierschicht (4) und einer Maskenschicht (5) mit
den Schritten:
- a) plasmaunterstütztes trockenchemisches Entfernen der Iso lierschicht (4) bis zu einer Mindestdicke (Dmin) unter Ver wendung der Maskenschicht (5);
- b) erstes nasschemisches Entfernen der restlichen Isolier schicht (R) bis zur Hilfsschicht (3) unter Verwendung der Maskenschicht (5);
- c) Entfernen der Maskenschicht (5); und
- d) zweites nasschemisches Entfernen der Hilfsschicht (3) unter Verwendung der Isolierschicht (4) als Maske.
2. Verfahren nach Patentanspruch 1,
dadurch gekennzeichnet, dass in Schritt
a) eine vorbestimmte Zeit für das Entfernen zur Realisierung
der Mindestdicke (Dmin) eingestellt ist.
3. Verfahren nach Patentanspruch 1,
dadurch gekennzeichnet, dass die Iso
lierschicht (4) zumindest eine erste und zweite Isolier
schicht (4a, 4b) aufweist und in Schritt a) eine Endpunkter
kennung zur Realisierung der Mindestdicke (Dmin) mittels der
ersten Isolierschicht (4a) durchgeführt wird.
4. Verfahren nach Patentanspruch 1 oder 3,
dadurch gekennzeichnet, dass die Iso
lierschicht (4) zumindest eine erste und zweite Isolier
schicht (4a, 4b) aufweist und in Schritt a) eine Realisierung
der Mindestdicke (Dmin) durch Auswahl einer geeigneten Selek
tivität eines Ätzmittels zur ersten Isolierschicht (4a) er
folgt.
5. Verfahren nach einem der Patentansprüche 1 bis 4,
dadurch gekennzeichnet, dass in Schritt
b) ein HF-haltiges Ätzmittel verwendet wird.
6. Verfahren nach einem der Patentansprüche 3 bis 5,
dadurch gekennzeichnet, dass in Schritt
b) jeweilige Ätzraten für die zumindest eine erste und zweite
Isolierschicht (4a, 4b) im Wesentlichen gleich sind.
7. Verfahren nach einem der Patentansprüche 1 bis 6,
dadurch gekennzeichnet, dass in Schritt
b) eine mit Ethylenglykol gepufferte HFEG-Lösung als Ätzmit
tel verwendet wird.
8. Verfahren nach einem der Patentansprüche 1 bis 7,
dadurch gekennzeichnet, dass die Iso
lierschicht (4) eine Oxidschicht als erste Isolierschicht
(4a) und eine Oxinitrid- oder Nitridschicht als zweite Iso
lierschicht (4b) aufweist.
9. Verfahren nach einem der Patentansprüche 1 bis 8,
dadurch gekennzeichnet, dass in Schritt
c) ein Lackstrippen durchgeführt wird.
10. Verfahren nach einem der Patentansprüche 1 bis 9,
dadurch gekennzeichnet, dass in Schritt
b) eine heiße, wässrige Lösung mit hoher Konzentration von
Wasserstoffsuperoxid verwendet wird.
11. Verfahren nach einem der Patentansprüche 1 bis 10,
dadurch gekennzeichnet, dass in Schritt
d) eine Antireflexions-, Diffusionsbarrieren- und/oder Elekt
romigrationsschicht (3) entfernt wird.
12. Verfahren nach einem der Patentansprüche 1 bis 11,
dadurch gekennzeichnet, dass in Schritt
d) eine TiN-Schicht (3) entfernt wird.
13. Verfahren nach einem der Patentansprüche 1 bis 12,
dadurch gekennzeichnet, dass in Schritt
d) ferner ein teilweises Entfernen der elektrisch leitenden
Schicht (2) erfolgt.
14. Verfahren nach einem der Patentansprüche 1 bis 13,
dadurch gekennzeichnet, dass als elekt
risch leitende Schicht (2) eine Al-Schicht verwendet wird.
15. Verfahren nach einem der Patentansprüche 1 bis 14,
dadurch gekennzeichnet, dass die Iso
lierschicht (4) eine letzte Passivierungsschicht darstellt.
16. Verfahren nach einem der Patentansprüche 1 bis 15,
dadurch gekennzeichnet, dass damit An
schlussbereiche (BP) der Halbleiterschaltung ausgebildet wer
den.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10111989A DE10111989C2 (de) | 2001-03-13 | 2001-03-13 | Verfahren zur Herstellung von Strukturen in einer Halbleiterschaltung, wobei eine Verringerung plasmainduzierter Aufladung eintritt |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10111989A DE10111989C2 (de) | 2001-03-13 | 2001-03-13 | Verfahren zur Herstellung von Strukturen in einer Halbleiterschaltung, wobei eine Verringerung plasmainduzierter Aufladung eintritt |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10111989A1 true DE10111989A1 (de) | 2002-10-02 |
DE10111989C2 DE10111989C2 (de) | 2003-11-06 |
Family
ID=7677247
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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DE10111989A Expired - Fee Related DE10111989C2 (de) | 2001-03-13 | 2001-03-13 | Verfahren zur Herstellung von Strukturen in einer Halbleiterschaltung, wobei eine Verringerung plasmainduzierter Aufladung eintritt |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE10111989C2 (de) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998027581A1 (en) * | 1996-12-18 | 1998-06-25 | Lam Research Corporation | Methods for reducing plasma-induced charging damage |
US5883001A (en) * | 1994-11-07 | 1999-03-16 | Macronix International Co., Ltd. | Integrated circuit passivation process and structure |
EP1069604A2 (de) * | 1999-07-15 | 2001-01-17 | SEZ Semiconductor-Equipment Zubehör für die Halbleiterfertigung AG | Verfahren zum Ätzen von Schichten auf einem Halbleitersubstrat |
-
2001
- 2001-03-13 DE DE10111989A patent/DE10111989C2/de not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5883001A (en) * | 1994-11-07 | 1999-03-16 | Macronix International Co., Ltd. | Integrated circuit passivation process and structure |
WO1998027581A1 (en) * | 1996-12-18 | 1998-06-25 | Lam Research Corporation | Methods for reducing plasma-induced charging damage |
EP1069604A2 (de) * | 1999-07-15 | 2001-01-17 | SEZ Semiconductor-Equipment Zubehör für die Halbleiterfertigung AG | Verfahren zum Ätzen von Schichten auf einem Halbleitersubstrat |
Also Published As
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DE10111989C2 (de) | 2003-11-06 |
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