DE10105255A1 - Vorrichtung und Verfahren zur Abtastratenumsetzung - Google Patents
Vorrichtung und Verfahren zur AbtastratenumsetzungInfo
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Abstract
Ein Resampler dient zur Umsetzung einer digitalen Eingangsfolge mit einer Eingangsabtastrate in eine digitale Ausgangssignalfolge mit einer Ausgangsabtastrate (f¶out¶). Eine Schätzeinrichtung schätzt das Abtastraten-Verhältnis zwischen der Eingangsabtastrate und der Ausgangsabtastrate (f¶out¶) und die Soll-Phase der Ausgangssignalfolge in Beobachtungsintervallen, deren Beobachtungslänge (N) veränderbar ist, ab. Eine Regeleinrichtung vergleicht die Ist-Phase der Ausgangssignalfolge mit der Soll-Phase und erzeugt in Abhängigkeit von dem abgeschätzten Abtastraten-Verhältnis und der Abweichung der Ist-Phase von der Soll-Phase ein Steuersignal (R¶TC,k¶). Ein Interpolator interpoliert die Eingangssignalfolge zur Erzeugung der Ausgangssignalfolge an Abtastzeitpunkten, deren zeitliche Position durch das Steuersignal (R¶TC,k¶) vorgegeben ist.
Description
Die Erfindung betrifft eine Vorrichtung zur Umsetzung einer
digitalen Eingangssignalfolge mit einer Eingangsabtastrate
in eine digitale Ausgangssignalfolge mit einer
Ausgangsabtastrate, die sich von der Eingangsabtastrate
unterscheidet. Eine solche Vorrichtung wird im allgemeinen
als Resampler bezeichnet. Die Erfindung betrifft ferner ein
entsprechendes Verfahren.
Ein solcher Resampler ist beispielsweise aus der
EP 0 665 546 A2 bekannt. Bei einem Resampler muß zunächst
das Verhältnis der Eingangsabtastrate zu der
Ausgangsabtastrate erfaßt werden. Dies erfolgt bei der
vorstehend genannten Druckschrift durch eine Torzeitmessung.
In einem Interpolator werden die Abtastwerte zu den durch
die Ausgangsabtastrate vorgegebenen Ausgangsabtast
zeitpunkten aus den Abtastwerten der Eingangssignalfolge
interpoliert. Der Interpolator wird dabei durch das
detektierte Abtastraten-Verhältnis gesteuert. Da die
Erfassung des Abtastraten-Verhältnisses Meßungenauigkeiten
unterworfen ist, erfolgt im Fall des Down-Sampling am
Ausgang des Interpolators und im Fall des Up-Sampling am
Eingang des Interpolators eine Pufferung in einem
Pufferspeicher, beispielsweise einem FIFO. Dabei wird das
integrale Verhalten des FIFO-Speichers ausgenutzt. In der
EP 0 665 546 A1 wird vorgeschlagen, das den Interpolator
ansteuernde Abtastraten-Verhältnis in Abhängigkeit von dem
Füllstand des Pufferspeichers zu regeln.
Die in der EP 0 665 546 A2 vorgeschlagene Regelung des
Abtastraten-Verhältnisses (Ratio) in Abhängigkeit vom
Füllstand des Pufferspeichers hat den Nachteil, daß bei
einer Änderung des Füllstands des Pufferspeichers sich die
Gruppenlaufzeit des digitalen Signals durch den Resampler
ändert. Bei der Anwendung z. B. in der Mobilfunktechnik sind
größere Füllstandsänderungen des Pufferspeichers von (z. B.
+/-1), d. h. eine Änderung um eine Speichereinheit, nicht
tolerierbar, da diese zu Laufzeitschwenkungen des Signals
durch den Resampler führen. Bei der in der EP 0 665 546 A1
vorgeschlagenen Füllstandskontroller des Pufferspeichers
werden Abweichungen des Taktratenverhältnisses relativ spät
erkannt, wenn bereits eine relativ große Verstimmung des
Ratio stattgefunden hat. Dies führt aufgrund falscher
Abtastzeitpunkte zu größeren Interpolationsfehlern.
Ein Resampler mit Phasenschätzung aber ohne
Beobachtungsintervalle mit variabler Beobachtungslänge ist
aus der nachveröffentlichten DE 101 02 166 A1 bekannt.
Der Erfindung liegt die Aufgabe zugrunde, eine Vorrichtung
(Resampler) und ein Verfahren (Resampling-Verfahren) zur
Umsetzung einer digitalen Eingangssignalfolge mit einer
Eingangsabtastrate in eine digitale Ausgangssignalfolge mit
einer Ausgangsabtastrate zu schaffen, welche bzw. welches
mit hoher Genauigkeit arbeitet und mit einer kurzen
Aquisitionszeit auskommt.
Die Aufgabe wird bezüglich der Vorrichtung durch die
Merkmale des Anspruchs 1 und bezüglich des Verfahrens durch
die Merkmale des Anspruchs 11 gelöst. Die Unteransprüche
enthalten vorteilhafte Weiterbildungen der Vorrichtung bzw.
des Verfahrens.
Der Erfindung liegt die Erkenntnis zugrunde, daß die
Genauigkeit bei der Ansteuerung des Interpolators bzw. der
Festlegung der Abtastzeitpunkte der Ausgangssignalfolge
erheblich erhöht werden kann, wenn die Regelung nicht nur
auf der Grundlage einer Abschätzung des Abtastraten-
Verhältnisses zwischen der Eingangsabtastrate und der
Ausgangsabtastrate sondern gleichzeitig auf der Grundlage
einer Abschätzung der Phasenlage mit Beobachtungsintervallen
variabler Länge erfolgt. Durch die erfindungsgemäße
phasenkohärente Regelung wird bereits eine Abweichung des
Abtastraten-Verhältnisses erfaßt, bevor diese Abweichung so
groß ist, daß sie in dem Pufferspeicher (FIFO) zu einer
Erhöhung bzw. Verminderung des Speicherstands führt. Eine
mit der Speicherstandsänderung verbundene große Änderung der
Gruppenlaufzeit durch den Resampler wird somit vermieden und
die Interpolationsgenauigkeit des Interpolators wird erhöht.
Bei Inbetriebnahme können die Beobachtungsintervalle relativ
kurz gehalten werden, um eine kurze Aquisitionszeit zu
erreichen. Durch spätere schrittweise Erhöhung der
Beobachtungslänge kann die Genauigkeit erhöht werden.
Ein Ausführungsbeispiel des erfindungsgemäßen Resamplers und
des erfindungsgemäßen Resampling-Verfahrens wird nachfolgend
unter Bezugnahme auf die Zeichnung näher beschrieben. In der
Zeichnung zeigen:
Fig. 1 eine schematische Darstellung eines Resamplers
Fig. 2 ein Blockschaltbild eines erfindungsgemäßen
Resamplers
Fig. 3 ein Blockschaltbild eines detaillierten
Ausschnitts des erfindungsgemäßen Resamplers zur
Ermittlung des Abtastraten-Verhältnisses und der
Phasenlage;
Fig. 4 ein Blockschaltbild der Zeitsteuerung des
erfindungsgemäßen Resamplers;
Fig. 5 ein Blockschaltbild einer Regeleinrichtung des
erfindungsgemäßen Resamplers;
Fig. 6 eine detailliertere Darstellung des Reglers der in
Fig. 5 dargestellten Regeleinrichtung;
Fig. 7 ein Diagramm zur Erläuterung der Arbeitsweise der
in Fig. 5 dargestellten Regeleinrichtung;
Fig. 8 ein Diagramm zur Erläuterung der Arbeitsweise der
in Fig. 4 dargestellten Zeitsteuerung;
Fig. 9A ein Diagramm zur Erläuterung der Verdoppelung der
Beobachtungslänge;
Fig. 9B ein Diagramm zur Erläuterung der Halbierung der
Beobachtungslänge und
Fig. 10 ein Diagramm zur Erläuterung des Zusammenhangs
zwischen Beobachtungslänge und Genauigkeit.
Fig. 1 zeigt das der Erfindung zugrundeliegende Grundprinzip
eines Resamplers 1. An den Resampler 1 ist eine mit dem Takt
fin arbeitende erste digitale Signalverarbeitung 2 und eine
mit dem Takt fout arbeitende zweite digitale
Signalverarbeitung 3 angeschlossen. Die erste digitale
Signalverarbeitung 2 erzeugt digitale Abtastwerte,
beispielsweise mit einer Breite von 24 Bit, die dem
Resampler 1 zugeführt werden. Ferner wird dem Resampler
(Abtastraten-Umsetzer) der Takt Vin.fin der ersten digitalen
Signalverarbeitung 2 und der Takt Vout.fout der zweiten
digitalen Signalverarbeitung 3 zugeführt. Vin und Vout sind
ganzzahlige Vielfache und können bevorzugt gleich eins sein.
Die Takte fin und fout sind im allgemeinen asynchron und
stehen in einem beliebigen, im allgemeinen nicht
ganzzahligen Verhältnis zueinander. Der Resampler 1 hat die
Aufgabe, die digitalen Abtastwerte der mit dem Takt fin
arbeitenden ersten digitalen Signalverarbeitung 2 in
digitale Abtastwerte der mit dem Takt fout arbeitenden
zweiten digitalen Signalverarbeitung 3 umzusetzen. Für den
Fall, daß fout kleiner als fin ist, handelt es sich um Down-
Sampling. Für den Fall, daß fout größer als fin ist, handelt
es sich um Up-Sampling.
Fig. 2 zeigt ein Ausführungsbeispiel eines erfindungsgemäßen
Resamplers 1. Dargestellt ist der Fall des Down-Samplings.
Ein erster Block 4 des Resamplers 1 arbeitet mit dem
Eingangstakt fin, während ein zweiter Block 5 des Resamplers
1 mit dem Ausgangstakt fout arbeitet. Die dem Resampler 1
zugeführte digitale Eingangssignalfolge Sin wird mit dem
Takt fin einem Interpolator 7 zugeführt. In dem Interpolator
7 erfolgt eine Interpolation zur Erzeugung der Abtastwerte
der Ausgangssignalfolge Sout zu den der Ausgangsabtastrate
fout entsprechenden Abtastzeitpunkten. Dies ist in Fig. 8
veranschaulicht. Die Abtastwerte A zu den Abtastzeitpunkten
t1, t3, . . . t10 entsprechend der Eingangssignalfolge Sin,
während die Abtastwerte A zu den Abtastzeitpunkten t'1,
t'2, . . . t'6 der Ausgangssignalfolge Sout entsprechen.
Dem Interpolator 7 ist im dargestellten Fall des Down-
Samplings ein Pufferspeicher 6 nachgeschaltet, der im
Ausführungsbeispiel als FIFO (first-in-first-out) ausgeführt
ist. Der Pufferspeicher 6 dient insbesondere während einer
Einschwingphase der Pufferung der von dem Interpolator 7
erzeugten Abtastwerte, die am Ausgang des Pufferspeichers 6
mit dem Takt fout abgenommen werden. Es ist das Ziel der
vorliegenden Erfindung, den Füllstand des Pufferspeichers 6
exakt konstant zu lassen und Füllstandschwankungen des
Pufferspeichers 6 zu vermeiden. Die Regelung des
Interpolators 7 erfolgt deshalb nicht wie beim Stand der
Technik auf der Grundlage einer Füllstandsdetektion des
Pufferspeichers 6, da eine solche Regelung erst eingreifen
kann, wenn sich der Füllstand des Pufferspeichers 6 um
mindestens 1 geändert hat. Die erfindungsgemäße Regelung
basiert vielmehr neben einer Schätzung des Abtastraten-
Verhältnisses R = fin/fout auf einer zusätzlichen Schätzung
der Phasenlage Φ der Ausgangsabtastrate fout in Bezug auf
die Eingangsabtastrate fin.
Die Eingangsabtastrate fin wird zur Erfassung des
Abtastraten-Verhältnisses (Ratio) R einem Zähler 8
zugeführt, dessen Ausgang mit der Ausgangsabtastrate fout an
einem Abtastelement 9 abgetastet wird. Das so erzeugte
Signal durchläuft im Ausgangsbeispiel ein Cascaded-
Integrate-Comb-Filter (CIC-Filter) 1. Ordnung 10. Diesem
CIC-Filter 10 ist ein Schätzer 11 zur Abschätzung des
Abtastraten-Verhältnisses R und der Phasenlage Φ
nachgeschaltet. Der Schätzer 11 wertet jeweils N Abtastwerte
aus und erzeugt jeweils am Ende eines solchen
Beobachtungsintervalls mit der Beobachtungslänge N einen
Schätzwert Rk für das Abtastraten-Verhältnis fin/fout und für
die Phase Φk der Phasenlage des Ausgangstakts fout. Diese
Schätzwerte werden einer Regeleinrichtung 12 zugeführt, die
daraus ein Steuersignal RTC,k erzeugt. Dieses Steuersignal
RTC,k wird einer Zeitsteuerung 13 zugeführt, die ein
Zeitversatz-Signal Offset, welches die Abtastzeitpunkte t'1,
t'2, . . . t'6 der Ausgangssignalfolge Sout in Bezug auf die
Abtastzeitpunkte t1, t2, . . . t10 der Eingangssignalfolge Sin
kennzeichnet, und ein Indikator-Signal E erzeugt, welches
kennzeichnet, ob in einem bestimmten Abtastintervall der
Eingangssignalfolge Sin ein Abtastzeitpunkt der
Ausgangssignalfolge Sout liegt oder nicht. Erfindungsgemäß
ist die Beobachtungslänge N der Beobachtungsintervalle
variabel.
Im folgenden werden die einzelnen Elemente des in Fig. 2
dargestellten erfindungsgemäßen Resamplers 1 im Detail
beschrieben.
Fig. 3 zeigt ein Blockschaltbild der Elemente zur Gewinnung
des Abtastraten-Verhältnisses (Ratio) R, des CIC-Filters 10
sowie des Schätzers 11.
Im in Fig. 2 dargestellten Fall des Down-Samplings wird die
Eingangsabtastrate fin dem Zähler 8 zugeführt, der als Ein-
oder Zweiflankenzähler ausgebildet sein kann. Die Zählwerte
des Zählers 8 werden einem Gray-Codierer 14 zugeführt, der
eine Gray-Codierung der Zählwerte durchführt. Eine Gray-
Codierung hat bekannterweise die Eigenschaft, daß sich beim
Inkrementieren bzw. Dekrementieren nur jeweils ein Bit
ändert. Der Fehler bei der nachfolgenden Abtastung mit der
Ausgangsabtastrate fout in dem Abtastelement 9 beträgt
deshalb maximal 1 Bit. Die Gray-Codierung wird in dem
nachfolgenden Gray-Decodierer 15 wieder rückgängig gemacht.
Der Gray-Codierer 14 und der Gray-Decodierer 15 sind
optional und können auch entfallen. Das Abtastraten-
Verhältnis (Ratio) kann auch in anderer Weise als mit einer
Zähler-Abtastung ermittelt werden. Beim Up-Sampling sind die
Funktionen von fin und fout zu vertauschen.
Das Ausgangssignal des Gray-Decodierers 15 wird im
dargestellten Ausführungsbeispiel einem CIC-Filter 1.
Ordnung 10 zugeführt. In einer aus einem Addierer 16 und
einem Verzögerungselement 17 bestehenden ersten Stufe werden
die Abtastwerte kontinuierlich aufaddiert. In einem
Abtastkonverter 18 wird die Abtastrate im
Ausführungsbeispiel um den Faktor 6 abgesenkt, d. h. es wird
nur jeder N/6-te Wert des Ausgangs des Addierers 16 zur
Weiterverarbeitung ausgewählt und N/6-1 Werte werden
dazwischen ausgelassen. In einer aus einem Subtrahierer 19
und einem Verzögerungselement 28 bestehenden zweiten Stufe
wird von dem Endwert eines Blocks der Länge N/6 jeweils der
Anfangswert subtrahiert, d. h. die Werte am Ausgang des CIC-
Filters 10 repräsentieren die blockweise Summe von jeweils
N/6 Abtastwerten. Diese blockweisen Summenwerte werden dem
Schätzer 11 zugeführt. Die variable Beobachtungslänge
N stellt die Länge des Beobachtungsintervalls des Schätzers
11 dar.
Der Schätzer 11 besteht aus einer Kette von mehreren
Verzögerungselementen 20, 21, 22, 23 und 24. Ausgewählte
Anfangs- Zwischen- und Endwerte dieser Verzögerungskette
20-24 werden Addierern 25, 26 und 27 zur Berechnung der
Schätzwerte für das Abtastraten-Verhältnis und weiteren
Addierern 28, 29 und 30 zur Berechnung der Schätzwerte für
die Phase zugeführt. In Multiplizierern 31 und 32 erfolgt
eine geeignete Normierung mit dem Normierungsfaktor 9/2N2
für das Abtastratenverhältnis und 3/2N für die Phase, bevor
in jeweils einem Abtastkonverter 33 bzw. 34 eine Reduzierung
der Abtastrate um den verbleibenden Wert 6 erfolgt, so daß
am Ausgang des Schätzers 11 nach jeweils einem
Beobachtungsintervall bestehend aus N Eingangswerten ein
Schätzwert Rk für das Abtastraten-Verhältnis (Ratio) und ein
auf 2π normierter Schätzwert für die Phase Φk/2π zur
Verfügung steht.
Die genaue Funktionsweise des in Fig. 3 dargestellten
Schätzers ist in der Patentanmeldung DE 100 39 666 A1 der
gleichen Anmelderin und des gleichen Erfinders im Detail
beschrieben. Der Inhalt dieser Patentanmeldung
DE 100 39 666 A1 wird in die hier vorliegende
Patentanmeldung im vollen Umfang einbezogen.
Nachfolgend wird die Variation der Beobachtungslänge N der
Beobachtungsintervalle beschrieben. Der Resampler 1 ist über
ein DSP-Interface 70 mit einem digitalen Signalprozessor DSP
verbunden. Das DSP-Interface 70 steht mit einem ersten
Register 71 und einem zweiten Register 72 in Verbindung. Aus
dem Inhalt reg1 des ersten Registers 71 ergibt sich die
aktuelle Beobachtungslänge N. In dem dargestellten
Ausführungsbeispiel ist der Registerinhalt reg1 die
Zweierpotenz, die die Beobachtungslänge N ergibt. Also gilt
N = 3.2x+1 mit x = reg1. Die Abbildung des Registerinhalts reg1
auf die aktuelle Beobachtungslänge N erfolgt in einem
Exponentenbilder 73.
Die Beobachtungslänge N kann im Ausführungsbeispiel
schrittweise entweder verdoppelt oder halbiert werden. Wenn
der digitale Signalprozessor DSP einen Befehl zur mehrfachen
Verdoppelung der aktuellen Beobachtungslänge N aussendet, so
wird in das zweite Register 72 ein positiver Registerinhalt
reg2 eingetragen. Sendet der digitale Signalprozessor DSP
einen Befehl zur mehrfachen Halbierung der aktuellen
Beobachtungslänge N, so wird in das zweite Register 72 ein
negativer Inhalt reg2 eingetragen. Der Inhalt reg2 des
zweiten Registers 72 gibt an, wie oft die aktuelle
Beobachtungslänge N verdoppelt bzw. halbiert werden soll.
Die Beobachtungslänge wird für jeweils sechs Blöcke der
Länge N/6 konstant gehalten, so daß die Register der
Verzögerungselemente 20-24 Inhalte haben, die zu einer
einheitlichen Beobachtungslänge N gehören. Nach sechs
Blöcken der Länge N/6 kann die Beobachtungslänge entweder
verdoppelt oder halbiert werden. Bei einer Verdoppelung wird
der Inhalt reg1 des ersten Registers 71 inkrementiert und
der Inhalt reg2 des zweiten Registers 72 dekrementiert. Bei
einer Halbierung wird der Inhalt reg1 des ersten Registers
71 dekrementiert und der Inhalt reg2 des zweiten Registers
71 inkrementiert.
Aus der so erzeugten Beobachtungslänge N werden das
Tastverhältnis N/6 für den Abtastkonverter 18 und die
Normierungsfaktoren 9/2N2 bzw. 3/2N für die Muliplizierer 31
und 32, die auch als Bit-Shifter ausgebildet sein können,
gewonnen. Ferner wird von der Beobachtungslängen-Steuerung
74 auf einer Steuerleitung 75 ein Steuersignal CN erzeugt.
Das Steuersignal CN markiert denjenigen Schätzwert für das
Abtastraten-Verhältnis Rk bzw. denjenigen Schätzwert der
normierten Phase Φk/2π, welcher den letzten Schätzwert
darstellt, der mit der alten Beobachtungslänge ermittelt
wurde. Im dargestellten Ausführungsbeispiel ist das
Steuersignal CN gleich 0, wenn die Beobachtungslänge N
gleich bleibt, gleich 1, wenn die Beobachtungslänge N sich
verdoppelt und gleich -1, wenn sich die Beobachtungslänge N
halbiert. Die Beobachtunglängen-Steuerung 74 ist über die
Steuerleitung 75 mit der weiter unten anhand von Fig. 5 im
Detail noch zu beschreibenden Regeleinrichtung 12 verbunden.
Das Steuersignal CN wird einer Umschalteinrichtung 80
zugeführt. An den Eingängen der Umschalteinrichtung
(Multiplexer MUX) 80 liegen die Eingangswert 2,1/2 und 1 an.
Ist das Steuersignal CN = 1, so wird der Ausgang der
Umschalteinrichtung 80 mit dem Wert 2 beaufschlagt; ist das
Steuersignal CN = -1 so wird der Ausgang der
Umschalteinrichtung 80 mit dem Wert 1/2 beaufschlagt und ist
das Steuersignal CN = 0, so wird der Ausgang der
Umschalteinrichtung 80 mit dem Wert 1 beaufschlagt. Der
Ausgang der Umschalteinrichtung 80 ist mit einem
Multiplizierer 81 verbunden. Der andere Eingang des
Multiplizierers 81 steht mit dem Ausgang eines Registers 82
in Verbindung. In das Register 82 wird bei Inbetriebnahme
des Resamplers 1 ein Startwert für die Beobachtungslänge
eingeschrieben. Bei jedem Takt der Schaltung wird der Inhalt
des Registers 82 ausgetauscht, indem der Wert am Eingang des
Registers übernommen wird. Solange das Steuersignal CN = 0 ist
und somit keine Änderung der Beobachtungslänge vorliegt, ist
der Ausgang der Umschalteinrichtung 80 1 und somit wird der
Startwert Nalt der Beobachtungslänge nicht verändert. Soll
eine Verdoppelung der Beobachtungslänge vorgenommen werden,
so wird das Steuersignal CN = 2 und der Wert Nneu am Ausgang
des Multiplizierers 81 ist doppelt so groß wie der
vorhergehende Wert Nalt für die Beobachtungslänge. Der neue
Wert für die Beobachtungslänge Nneu steht am Eingang des
Registers 82 zur Verfügung, während der alte Wert der
Beobachtungslänge Nalt am Ausgang des Registers 82 zur
Verfügung steht und zur Berechnung der Normierungsfaktoren
9/(2.N2) und 3/(2.N) verwendet werden kann. Die Werte Nneu und
Nalt werden an weitere Schaltungskomponenten, beispielsweise
die in Fig. 5 dargestellte Regeleinrichtung 12 zusammen mit
dem Steuersignal CN übergeben. Das Steuersignal CN wird auch
der in Fig. 4 dargestellten Zeitsteuerung 13 übergeben.
Fig. 4 zeigt ein Blockschaltbild der Zeitsteuerung 13. Die
Regeleinrichtung 12 erzeugt aus den Schätzwerten des
Abtastraten-Verhältnisses Rk und den Schätzwerten der Phase
Φk in einer anhand von Fig. 5 noch näher zu beschreibenden
Weise ein Steuersignal RTC,k, das der Zeitsteuerung 13
zugeführt wird. In einem Addierer 35 wird das Steuersignal
RTC,k um 1 vermindert. Es ist die Aufgabe der Zeitsteuerung
13 dem Interpolator 7 ein Zeitversatz-Signal (Offset) zu
übermitteln, welches die Abtastzeitpunkte t'1, t'2, . . . t'6
der Ausgangssignalfolge Sout in Bezug auf die
Abtastzeitpunkte t1, t2 . . . t10 der Eingangssignalfolge Sin
kennzeichnet. Dabei ist die Abtastperiode der
Eingangssignalfolge Sin im Ausführungsbeispiel auf 1
normiert. Bei einer anderen Normierung wäre anstatt 1 die
entsprechende Normierungsgröße zu subtrahieren. Ferner wird
von der Steuerung 13 ein Indikator-Signal E erzeugt, welches
dem Interpolator 7 anzeigt, ob in der nächstfolgenden
Abtastperiode der Eingangssignalfolge Sin ein
Abtastzeitpunkt der Ausgangssignalfolge Sout liegt.
Der Ausgang des Addierers 35 ist mit einer
Umschalteinrichtung (Multiplexer MUX) 36 verbunden. Wenn die
Umschalteinrichtung 36 an ihrem Schalteingang 41 eine
logische "1" empfängt, so verbindet sie ihren Ausgang mit
dem Addierer 35. Andernfalls ist ihr Ausgang mit dem anderen
Eingang verbunden, an welchem kontinuierlich der Wert -1
anliegt. Der Ausgang der Umschalteinrichtung 36 ist mit
einem Addierer 37 verbunden. Der Ausgang des Addierers 37
steht mit einem Verzögerungselement 38 in Verbindung, das
die digitalen Werte jeweils um eine Abtastperiode tTC0(n),
z. B. t2 - t1, der Eingangssignalfolge Sin verschiebt. Der
Ausgang des Verzögerungselements 38 ist mit dem zweiten
Eingang des Addierers 37 und mit einem Detektor 39
verbunden. Der Detektor 39 stellt fest, ob der aktuelle
Ausgangswert des Verzögerungselements 38 größer oder kleiner
als 1 ist. Ist der aktuelle Ausgangswert des
Verzögerungselements 38 kleiner als 1 so erzeugt der
Detektor 39 an seinem Ausgang 40 eine logische "1",
andernfalls eine logische "0". Ist also der aktuelle
Ausgangswert des Verzögerungselements 38 (Register) kleiner
als 1, so wird der Eingang des Addierers 37 mit dem Wert
RTC,k - 1 beaufschlagt, andernfalls wird der Eingang des
Addierers 37 über das Umschaltelement 36 mit dem Wert -1
beaufschlagt. Die Ausgangswerte des Verzögerungselements 38
bilden das Zeitversatz-Signal Offset, während die
Ausgangswerte des Detektors 39 das Indikatorsignal E bilden.
Die Funktionsweise der in Fig. 4 dargestellten Zeitsteuerung
13 und des Interpolators 7 wird nachfolgend unter Bezugnahme
auf Fig. 8 erläutert. In Fig. 8 ist ein Signal der Amplitude
A dargestellt, das entsprechend der Eingangssignalfolge Sin
zu den Abtastzeiten t1, t2, t3, t4, t5, t6, t7, t8, t9 und t10
abgetastet wird. Nach dem Resampling in dem Resampler 1 wird
das Signal zu den Abtastzeitpunkten t'1, t'2, t'3, t'4, t'5
und t'6 abgetastet. Die zeitliche Position der
Abtastzeitpunkte t'1, t'2, . . . t'6 der Ausgangssignalfolge Sout
in Bezug auf die Abtastzeitpunkte t1, t2, . . . t10 der
Eingangssignalfolge Sin wird dem Interpolator 7 durch die
Zeitsteuerung 13 mittels des Zeitversatz-Signals Offset und
des Indikator-Signals E angezeigt.
Im in Fig. 8 dargestellten Beispiel wird davon ausgegangen,
daß das Steuersignal RTC,k = 5/3 ist. Das Steuersignal RTC,k
ist im wesentlichen das Abtastraten-Verhältnis R = fin/fout,
das jedoch auf der Grundlage der Phasenschätzung in einer
anhand der Fig. 5 bis 7 noch näher zu beschreibenden
Weise erfindungsgemäß geregelt wird. Es wird ferner davon
ausgegangen, daß der Startwert in dem Verzögerungselement
(Register) 38 für das Zeitversatz-Signal Offset = 2/3
beträgt. Da 2/3 < 1 ist, ist das Indikator-Signal E = 1. Für
den Interpolator 7 bedeutet dies, daß zu einem
Abtastzeitpunkt t'1, welcher um 2/3 der Abtastperiode der
Eingangssignalfolge Sin nach dem Abtastzeitpunkt t1 liegt,
ein Abtastwert der Ausgangssignalfolge Sout durch
Interpolation erzeugt werden muß.
Die Umschalteinrichtung 36 verbindet den Eingang des
Addierers 37 mit dem Addierer 35, so daß zu dem
Registerstand des Verzögerungselements (Register) 38 der
Wert RTC,k - 1 = 2/3 addiert wird und am Ausgang des
Verzögerungselements (Register) 38 nun der Wert Offset = 4/3
erscheint. Da gilt 4/3 < 1, ist der Ausgang des Detektors 39
nun "0" und der Interpolator 7 führt aufgrund dieses
Zustands des Indikator-Signals E = 0 zwischen t2 und t3
keine Interpolation durch. Im nachfolgenden Takt wird des
Eingang des Addierers 37 aufgrund des logischen Zustands "0"
des Ausgangs des Detektors 39 mit -1 beaufschlagt und das
Signal Offset am Ausgang des Verzögerungselements (Register)
38 wird Offset = 1/3. Da gilt 1/3 < 1 wird das Indikator-
Signal E = 1. Der Interpolator 7 führt somit eine
Interpolation an einer um 1/3 der Abtastperiode der
Eingangssignalfolge Sin verschobenen Position nach dem
Zeitpunkt t3, also an der Position t2' in Fig. 8, zur
Erzeugung des nächsten Werts der Ausgangssignalfolge Sout
durch.
Im nächsten Takt wird der Addierer 37 wieder mit dem Wert
RTC,k - 1 = 2/3 beaufschlagt, so daß der Ausgang des
Verzögerungselements (Registers) des Wert 3/3 = 1 annimmt.
Der Ausgang des Detektors 39 ist somit "0" und es gilt für
das Indikator-Signal E = 0, so daß zwischen den Zeitpunkten
t4 und t5 keine Interpolation erfolgt. Im nächsten Takt wird
der Eingang des Addierers 37 mit -1 beaufschlagt und der
Ausgang des Verzögerungselements (Registers) 38 wird zu 0.
Da das Indikator-Signal E durch den Detektor 39 auf "1"
gesetzt wird, erfolgt somit die nächste Interpolation zum
Zeitpunkt t'3 = t5. Die Reihe läßt sich wie in Fig. 8
angegeben fortsetzen. In der Zeitsteuerung 13 werden die
Steuersignale RTC,k
bei CN = 0 zur Erzeugung von N/Vout Ausgangswerten,
bei CN = 1 zur Erzeugung von Nneu/Vout + Nneu/(2m.Vout) Ausgangswerten und
bei CN = -1 zur Erzeugung von Nneu/Vout - Nalt/(2m.Vout) Ausgangwerten benutzt.
bei CN = 0 zur Erzeugung von N/Vout Ausgangswerten,
bei CN = 1 zur Erzeugung von Nneu/Vout + Nneu/(2m.Vout) Ausgangswerten und
bei CN = -1 zur Erzeugung von Nneu/Vout - Nalt/(2m.Vout) Ausgangwerten benutzt.
Nachfolgend wird der Aufbau und die Funktion eines
Ausführungsbeispiels der Regeleinrichtung 12 anhand der
Fig. 5 bis 7 näher beschrieben.
Fig. 5 zeigt ein Ausführungsbeispiel der Regeleinrichtung
12. Der Regeleinrichtung 12 wird nach jedem
Beobachtungsintervall ein Schätzwert für das Abtastraten-
Verhältnis Rk und ein auf 2π normierter Schätzwert für die
Phase Φk/2π zugeführt. Der Index k indiziert die
Beobachtungsintervalle, die in Fig. 7 veranschaulicht sind.
Bei dem in Fig. 7 dargestellten Beispiel bestehen die
Beobachtungsintervalle jeweils aus sechs Abtastwerten im
Takt fout der Ausgangssignalfolge Sout. Bei dem in Fig. 3
dargestellten Ausführungsbeispiel der Schätzeinrichtung 11
erfolgt die Schätzung jeweils in der Mitte jedes
Beobachtungsintervalls. Für die Regelung wird jedoch ein
Schätzwert zu Beginn des nächsten Beobachtungsintervalls
benötigt. Deshalb ist zu dem Schätzwert Φk/2π ein
Phasenversatz von (Nalt/2).Rk zu addieren, was in Fig. 7 in
der mittleren Zeile veranschaulicht ist. Nalt steht im Falle
einer sich ändernden Beobachtungslänge N für die
Beobachtungslänge vor der Änderung, währen Nneu für die
Beobachtungslänge nach der Änderung steht.
Im in Fig. 5 dargestellten Ausführungsbeispiel wird ein
zusätzlicher Phasenversatz von (Nalt/m).Rk addiert, wobei m
beispielsweise m = 12 betragen kann. Dieser zusätzliche
Versatz dient dazu, auch im Fall der größtmöglichen zu
erwartenden Reglerabweichung sicherzustellen, daß die
resultierende Soll-Phase ΦSoll,k nicht vor dem Beginn des
nächsten Beobachtungsintervalls liegt. Die vorstehend
beschriebene Phasenverschiebung ist im dargestellten
Ausführungsbeispiel durch einen Multiplizierer 50, der bei
geeineter Wahl der Phasenverschiebung auch als eine Bit-
Schiebe-Operation (Bit Shifter) realisiert werden kann, und
einen Addierer 51 ausgebildet.
Die auf 2π normierte Phase ΦSoll,k/2π wird zu Beginn des
nächsten Beobachtungsintervalls mit der auf 2π normierten
Ist-Phase ΦIst,k/2π verglichen. Die Abweichung ΔΦk/2π wird
in einem Substrahierer 52 ermittelt und einem Regler 53
zugeführt. Dem Regler 53 werden ferner die Schätzwerte für
das Abtastraten-Verhältnis Rk zugeführt. Der Regler 53
arbeitet so, daß das am Ausgang des Reglers 53 gebildete
Steuersignal RTC,k im wesentlichen dem im vorhergehenden
Beobachtungsintervall geschätzten Abtastraten-Verhältnis Rk
entspricht, dieses jedoch basierend auf der Regelgröße
ΔΦk/2π geringfügig so modifiziert ist, daß durch das
Steuersignal RTC,k erreicht wird, daß am Ende des
auszuregelnden Beobachtungsintervalls die Ist-Phase ΦIst,k
mit der Soll-Phase ΦSoll,k übereinstimmt. Im
eingeschwungenen Zustand des Reglers stimmt Rk mit dem
Steuersignal RTC,k idealerweise überein.
Die auf 2π normierte Ist-Phase ΦIst,k der
Ausgangssignalfolge Sout wird so gebildet, daß das
Steuersignal RTC,k, welches das von der Zeitsteuerung 13
tatsächlich verwendete Abtastraten-Verhältnis darstellt, mit
der Beobachtungslänge Nneu in einem Multiplizierer 54
multipliziert wird. Auch hier kann der Multiplizierer 54
durch eine Bit-Schiebe-Operation (Bit Shifter) ersetzt
werden, um eine tatsächliche Multiplikation zu vermeiden.
Auf diese Weise wird die Phasenverschiebung während des k-
ten Beobachtungsintervalls ermittelt und dem Addierer 55b
zugeführt, dessen Ausgang über einen weiteren Addierer 55a
mit einem Verzögerungselement 56 (Register) in Verbindung
steht, welches eine Verschiebung um jeweils die Länge eines
Beobachtungsintervalls vornimmt. Das Umschaltelement 57 ist
außer bei der noch zu beschreibenden Initialisierung stets
so geschaltet, daß sein Ausgang mit dem Verzögerungselement
56 verbunden ist. Folglich wird der Ausgang des
Verzögerungselements 56 an einen der Eingänge des Addierers
55a zurückgeführt. Da der Ausgang des Verzögerungselements
(Registers) 56 die Ist-Phase ΦIst,k zu Beginn des k-ten
Anwendungsintervalls repräsentiert, wird durch Addition der
Phase ΦIst,k zu Beginn des k-ten Anwendungsintervalls und
der in dem k-ten Beobachtungsintervall hervorgerufenen
Phasenverschiebung die Ist-Phase ΦIst,k zu Beginn des k + 1-
ten Anwendungsintervalls ΦIst,k+1/2π berechnet. Die Ist-Phase
wird also unter Berücksichtigung der in dem jeweiligen
aktuellen Anwendungsintervall stattfindenden
Phasenverschiebung kontinuierlich fortgeschrieben.
Um die Änderung des Abstands zwischen Beobachtungsintervall
und zugehörigem Anwendungsintervall, in welchem ein
bestimmter Wert RTC,k angewandt wird, bei einer Halbierung
bzw. Verdoppelung der Beobachtungslänge ausgleichen zu
können, ist ein weiterer Multiplizierer 75 vorgesehen, der
den Ausgang des Reglers 53 mit einem der Eingänge des
Addieres 55b verbindet.
Der Abstand zwischen dem Ende des Beobachtungsintervalls und
dem Beginn des zugehörigen Anwendungsintervalls beträgt N/m.
Bei einer Änderung der Beobachtungslänge verwendet die
Zeitsteuerung 13 das Ratio RTC,k länger bzw. kürzer. Bei der
Berechnung von ΦIst,k muß dieses Verhalten berücksichtigt
werden.
Für den Fall, daß keine Änderung der Beobachtungslänge N
vorgenommen wird und somit das Steuersignal CN = 0 ist, wird
dem Muliplizierer 75 über das Umschaltelement (Multiplexer
MUX) 76 der Multiplikator 0 zugeführt. Wird eine
Verdoppelung der Beobachtungslänge N vorgenommen und ist
somit das Steuersignal CN = 1, so wird dem Multiplizierer 75
der Multiplikator Nneu/2m zugeführt. Wird dagegen eine
Halbierung der Beobachtungslänge N vorgenommen und ist somit
das Steuersignal CN = -1, so wird dem Multiplizierer 75 der
Multiplikator -Nalt/2m zugeführt. Die diesbezüglichen
Verhältnisse werden anhand der Fig. 9A und 9B
veranschaulicht.
Fig. 9A zeigt den Fall einer Verdoppelung der
Beobachtungslänge N. Im dargestellten Beispiel gilt m = 12.
Einem aus N Perioden des fout-Takts bestehenden
Beobachtungsintervall folgt ein aus 2.N-Perioden des fout-
Takts bestehendes nächstes Beobachtungsintervall.
Entsprechend folgt auf ein um den Versatz N/12 gegenüber dem
Beobachtungsintervall verschobenes Anwendungsintervall ein
nächstes Anwendungsintervall, in welchem die Schätzwerte aus
dem in der ersten Zeile links in Fig. 9A dargestellten
Beobachtungsintervall angewandt werden. Dieses
Anwendungsintervall beginnt N/12 nach dem zugehörigen
Beobachtungsintervall, endet jedoch erst N/6 nach dem
nächsten Beobachtungsintervall. Dieses Anwendungsintervall
hat also die Länge
2.Nalt + Nalt/12 = Nneu + Nneu/24
mit Nneu = 2.Nalt.
Fig. 9B zeigt die Verhältnisse bei einer Halbierung der
Beobachtungslänge N. Hier beginnt das Anwendungsintervall
nach der Halbierung der Beobachtungslänge N/12 nach dem
zugehörigem Beobachtungsintervall und endet bereits N/24
nach dem nächsten Beobachtungsintervall. Folglich hat dieses
Anwendungsintervall die Länge
Nalt/2 - Nalt/24 = Nneu - Nalt/24
mit Nneu = Nalt/2.
Die entsprechende Implementierung dieser zu
berücksichtigenden Verschiebung des Anwendungsintervalls
zeigt Fig. 5. Solange sich die Beobachtungslänge N nicht
ändert, beträgt die Länge des Anwendungsintervalls stets
Nneu = Nalt. Verdoppelt sich die Beobachtungslänge N, so muß
der zusätzliche Phasenversatz Nneu/2m.RTC,k addiert werden.
Halbiert sich hingegen die Beobachtungslänge, so muß der
zusätzliche Phasenversatz Nalt/2m.RTC,k abgezogen werden.
Zu Beginn der Regelung ist die Ist-Phase nicht bekannt.
Deshalb wird zu Beginn der Regelung bei der Initialisierung
über das Umschaltelement (Multiplexer MUX) 57 der Ausgang
des Addierers 51 mit dem +Eingang des Subtrahierers 52
verbunden, so daß aufgrund der Identität der Eingangssignale
des Subtrahierers 52 die Regelgröße ΔΦk/2π zunächst 0 ist.
Fig. 6 zeigt ein Ausführungsbeispiel des Reglers 53. In
diesem Ausführungsbeispiel ist der Regler 53 als
Proportionalregler ausgebildet, d. h. die auf das geschätzte
Abtastraten-Verhältnis Rk ausgeübte Änderung ist der
Regelgröße ΔΦk/2π proportional, wobei der
Proportionalitätsfaktor im dargestellten Ausführungsbeispiel
3/4N beträgt. Der Proportionalitätsfaktor und die Regelgröße
ΔΦk/2π werden einem Multiplizierer 58 zugeführt, der bei
geeigneter Wahl des Proportionalitätsfaktors als Bit-
Schiebe-Operation (Bit Shifter) ausgeführt werden kann. Die
eigentliche Regelung erfolgt mittels eines Subtrahierers 59,
welchem der Ausgang des Multiplizierers 58 und die
Schätzwerte des Abtastraten-Verhältnisses Rk zugeführt
werden.
Die Funktionsweise der in Fig. 5 dargestellten
Regeleinrichtung 12 wird anhand von Fig. 7 näher erläutert.
In der ersten Zeile von Fig. 7 sind die Abtastzeitpunkte der
Ausgangssignalfolge Sout, die beispielsweise durch die
steigenden Flanken des fout-Takts repräsentiert sind, durch
Pfeile veranschaulicht. In der zweiten Zeile ist jeweils
angedeutet, daß die Schätzeinrichtung 11 einen auf 2π
normierten Schätzwert für die Phase ΔΦk/2π jeweils für die
Mitte eines jeden Beobachtungsintervalls bestimmt. Um die
Phase des Ausgangstakts fout zu Beginn des jeweils nächsten
Beobachtungsintervalls zu erhalten, muß die Phase in diesem
Beispiel jeweils um 3,5.Rk verschoben werden. Daraus ergibt
sich die Soll-Phase ΦSoll,k zu Beginn des jeweils nächsten
Beobachtungsintervalls.
In dem ersten Beobachtungsintervall kann noch keine Regelung
vorgenommen werden, da in diesem Beobachtungsintervall
erstmals die Schätzwerte R1 und Φ1 bestimmt werden. In dem
zweiten Beobachtungsintervall wird durch die
Umschalteinrichtung (Multiplexer) 57 die Startphase
Φstart/2π festgelegt, auf welche die Ist-Phase der
Regeleinrichtung 12 initialisiert wird. Am Ende des zweiten
Beobachtungsintervalls kann erstmalig die Regelgröße ΔΦ2/2π,
welche die Abweichung der Ist-Phase von der Soll-Phase am
Ende des zweiten Beobachtungsintervalls darstellt, ermittelt
werden. In dem in Fig. 7 dargestellten Beispiel war der Takt
fout während des zweiten Beobachtungsintervalls zu groß. Der
Takt fout wird während des dritten Beobachtungsintervalls so
verringert, daß am Ende des dritten Beobachtungsintervalls
die Ist-Phase mit der Soll-Phase idealerweise exakt
übereinstimmt.
Fig. 10 zeigt die absolute Änderung dR des Abtastraten-
Verhältnisses Rk als Funktion der Abtastzeitpunkte Tout der
Ausgangssignalfolge Sout. Während eines Zeitintervalls T1
ist das Beobachtungsintervall relativ kurz. Dies ist an den
relativ häufigen Änderungen des Abtastraten-Verhältnisses Rk
zu erkennen. In einem nachfolgendem Zeitintervall T2 wird
die Beobachtungslänge N gegenüber dem Zeitintervall T1
verdoppelt. In einem nachfolgendem Zeitintervall T3 wird die
Beobachtungslänge N nochmals gegenüber dem Zeitintervall T2
verdoppelt, während in einem Zeitintervall T4 die
Beobachtungslänge N abermals gegenüber dem Zeitintervall T3
verdoppelt ist. Deutlich zu erkennen ist die Abnahme der
Schwankung und somit des Fehlers des Abtastraten-
Verhältnisses mit zunehmender Beobachtungslänge N.
Es ist vorteilhaft, bei Inbetriebnahme des Resamplers 1
zunächst kurze Beobachtungslängen N zu verwenden, um die
Aquisitionszeit klein zu halten. Wie Fig. 7 zeigt, ist die
Regelung bereits während des dritten Beobachtungsintervalls
wirksam. Um die Genauigkeit zu erhöhen, kann dann
nachfolgend, wie in Fig. 10 gezeigt, die Beobachtungslänge N
schrittweise verdoppelt werden.
Die Erfindung ist nicht auf das dargestellte
Ausführungsbeispiel beschränkt. Insbesondere kann die
Schätzeinrichtung 11 auch anders als in Fig. 3 dargestellt
konfiguriert sein. Für die Regeleinrichtung 12 und die
Zeitsteuerung 13 sind auch andere als die in den Fig. 4
und 5 dargestellten Realisierungen denkbar. Die Erfindung
kann auch für einen Resampler 1 im Up-Sampling-Betrieb
Anwendung finden, wobei dann in Fig. 2 die Funktionen von
fin und fout zu vertauschen sind und der Pufferspeicher
(FIFO) 6 vor dem Interpolator 7 anzuordnen ist.
Claims (13)
1. Vorrichtung zur Umsetzung einer digitalen
Eingangssignalfolge (Sin) mit einer Eingangsabtastrate (fin)
in eine digitale Ausgangssignalfolge (Sout) mit einer
Ausgangsabtastrate (fout) mit
einer Schätzeinrichtung (11), die das Abtastraten-Verhältnis (Rk) zwischen der Eingangsabtastrate (fin) und der Ausgangsabtastrate (fout) und die Soll-Phase (ΦSoll,k) der Ausgangssignalfolge (Sout) in Beobachtungsintervallen, deren Beobachtungslänge (N) veränderbar ist, abschätzt,
einer mit der Schätzeinrichtung (11) verbundenen Regeleinrichtung (12), die die Ist-Phase (ΦIst,k) der Ausgangssignal folge (Sout) mit der Soll-Phase (ΦSoll,k) der Ausgangssignalfolge (Sout) vergleicht und in Abhängigkeit von dem abgeschätzte Abtastraten-Verhältnis (Rk) und der Abweichung (ΔΦk) der Ist-Phase (ΦIst,k) von der Soll-Phase (ΦSoll,k) ein Steuersignal (RTC,k) erzeugt, und
einem Interpolator (7), der die Eingangssignalfolge (Sin) zur Erzeugung der Ausgangssignalfolge (Sout) an Abtastzeitpunkten (t'1, t'2, . . . t'6) interpoliert, deren zeitliche Position durch das Steuersignal (RTC,k) vorgegeben ist.
einer Schätzeinrichtung (11), die das Abtastraten-Verhältnis (Rk) zwischen der Eingangsabtastrate (fin) und der Ausgangsabtastrate (fout) und die Soll-Phase (ΦSoll,k) der Ausgangssignalfolge (Sout) in Beobachtungsintervallen, deren Beobachtungslänge (N) veränderbar ist, abschätzt,
einer mit der Schätzeinrichtung (11) verbundenen Regeleinrichtung (12), die die Ist-Phase (ΦIst,k) der Ausgangssignal folge (Sout) mit der Soll-Phase (ΦSoll,k) der Ausgangssignalfolge (Sout) vergleicht und in Abhängigkeit von dem abgeschätzte Abtastraten-Verhältnis (Rk) und der Abweichung (ΔΦk) der Ist-Phase (ΦIst,k) von der Soll-Phase (ΦSoll,k) ein Steuersignal (RTC,k) erzeugt, und
einem Interpolator (7), der die Eingangssignalfolge (Sin) zur Erzeugung der Ausgangssignalfolge (Sout) an Abtastzeitpunkten (t'1, t'2, . . . t'6) interpoliert, deren zeitliche Position durch das Steuersignal (RTC,k) vorgegeben ist.
2. Vorrichtung nach Anspruch 1,
dadurch gekennzeichnet,
daß in einer Beobachtungslängen-Steuerung ein erstes
Register, dessen Inhalt (reg1) die aktuelle
Beobachtungslänge (N) angibt, und ein zweites Register,
dessen Inhalt (reg2) angibt, wie oft die aktuelle
Beobachtungslänge (N) um einen bestimmten Faktor erhöht oder
erniedrigt werden soll, vorgesehen sind.
3. Vorrichtung nach Anspruch 1 oder 2,
dadurch gekennzeichnet,
daß die Schätzeinrichtung (11) Normierungseinrichtung
enthält, welche die Schätzwert für das Abtastraten-
Verhältnis (Rk) und die Phase (Φk) mit von der aktuellen
Beobachtungslänge (N) abhängigen Normierungsfaktoren (9/2N2;
3/2N) normieren.
4. Vorrichtung nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet,
daß der Schätzeinrichtung (11) ein Filter (10) vorgeschaltet
ist, das einen Abtastkonverter beinhaltet, der eine von der
aktuellen Beobachtungslänge (N) abhängige Anzahl (N/6 - 1)
Abtastwerte ausläßt.
5. Vorrichtung nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet,
daß die Schätzeinrichtung (11) und die Regeleinrichtung (12)
über eine Steuerleitung miteinander verbunden sind, auf
welcher ein Steuersignal (CN) übertragen wird, das angibt,
ab welchem Schätzwert für das Abtastraten-Verhältnis (Rk)
und die Phase (Φk) sich die zugehörige Beobachtungslänge (N)
geändert hat.
6. Vorrichtung nach Anspruch 5,
dadurch gekennzeichnet,
daß die Schätzeinrichtung (11) die Phase (Φk) in der Mitte
jedes der Schätzung zugrundeliegenden Beobachtungsintervalls
der Ausgangssignalfolge (Sout) abschätzt und in der
Regeleinrichtung (12) ein erster Addierer (51) vorgesehen
ist, der einen Phasenversatz Nalt/2.Rk, der der halben
bisherigen Beobachtungslänge Nalt entspricht, und einen
weiteren Phasenversatz Nalt/m.Rk, der größer als die maximal
zu erwartende Abweichung (ΔΦk) der Ist-Phase (ΦIst,k) von
der Soll-Phase (ΦSoll,k) ist, addiert.
7. Vorrichtung nach Anspruch 6,
dadurch gekennzeichnet,
daß dem ersten Addierer (51) ein Subtrahierer (52) und ein Regler (53) nachgeschaltet ist und
daß eine Regelschleife durch einen ersten Multiplizierer (54), der die Ausgangswerte des Reglers mit der veränderten Beobachtungslänge Nneu multipliziert, einen zweiten Addierer (55b), einen dritten Addierer (55a) und ein Verzögerungselement (56) vom Ausgang des Reglers (53) zu dem Subtrahierer (52) gebildet ist.
daß dem ersten Addierer (51) ein Subtrahierer (52) und ein Regler (53) nachgeschaltet ist und
daß eine Regelschleife durch einen ersten Multiplizierer (54), der die Ausgangswerte des Reglers mit der veränderten Beobachtungslänge Nneu multipliziert, einen zweiten Addierer (55b), einen dritten Addierer (55a) und ein Verzögerungselement (56) vom Ausgang des Reglers (53) zu dem Subtrahierer (52) gebildet ist.
8. Vorrichtung nach Anspruch 7,
dadurch gekennzeichnet,
daß ein zweiter Multiplizierer zwischen dem Ausgang des
Reglers (13) und dem zweiten Addierer (55b) angeordnet ist,
der in dem Fall, daß die Beobachtungslänge (N) nicht
verändert wird, die Ausgangswerte des Reglers (53) mit 0
multipliziert, in dem Fall, daß die Beobachtungslänge (N)
verdoppelt wird, die Ausgangswerte des Reglers (53) mit
Nneu/2m multipliziert, und in dem Fall, daß die
Beobachtungslänge (N) halbiert wird, die Ausgangswerte des
Reglers (53) mit Nalt/2m multipliziert.
9. Vorrichtung nach Anspruch 8,
dadurch gekennzeichnet,
daß dem zweiten Multiplizierer eine erste
Umschalteinrichtung vorgeschaltet, die zwischen den
Multiplikatoren 0, Nneu/2m und Nalt/2m umschaltet und von dem
Steuersignal (CN) angesteuert wird.
10. Vorrichtung nach einem der Ansprüche 6 bis 9,
dadurch gekennzeichnet,
daß in der Regeleinrichtung (12) eine zweite
Umschalteinrichtung (57) vorgesehen ist, die während einer
ersten Regelperiode einem Subtrahierer die Soll-Phase
(ΦSoll,k) und während den folgenden Regelperioden die in
einem Verzögerungselement (56) um ein Beobachtungsintervall
verzögerte Ist-Phase (ΦIst,k) zuführt.
11. Verfahren zur Umsetzung einer digitalen
Eingangssignalfolge (Sin) mit einer Eingangsabtastrate (fin)
in eine digitale Ausgangssignalfolge (Sout) mit einer
Ausgangsabtastrate (fout) mit folgenden Verfahrensschritten:
- - Abschätzen (11) des Abtastraten-Verhältnisses (Rk) zwischen der Eingangsabtastrate (fin) und der Ausgangsabtastrate (fout) und der Soll-Phase (ΦSoll,k) der Ausgangssignalfolge (Sout) in Beobachtungsintervallen, deren Beobachtungslänge (N) veränderbar ist,
- - Vergleichen (52) der Ist-Phase (ΦIst,k) der Ausgangssignal folge (Sout) mit der Soll-Phase (ΦSoll,k) der Ausgangssignalfolge (Sout),
- - Erzeugen (53) eines Steuersignals (RTC,k) in Abhängigkeit von dem abgeschätzte Abtastraten-Verhältnis (Rk) und der Abweichung (ΔΦk) der Ist-Phase (ΦIst,k) von der Soll-Phase (ΦSoll,k), und
- - Interpolieren (7) der Eingangssignalfolge (Sin) zur Erzeugung der Ausgangssignalfolge (Sout) an Abtastzeitpunkten (t'1, t'2, . . . t'6), deren zeitliche Position durch das Steuersignal (RTC,k) vorgegeben ist.
12. Verfahren nach Anspruch 11,
dadurch gekennzeichnet,
daß in einer Beobachtungslängen-Steuerung ein erstes Register, dessen Inhalt (reg1) die aktuelle Beobachtungslänge (N) angibt, und ein zweites Register, dessen Inhalt (reg2) angibt, wie oft die aktuelle Beobachtungslänge (N) um einen bestimmten Faktor erhöht oder erniedrigt werden soll, vorgesehen sind und
daß bei einer Erhöhung der aktuellen Beobachtungslänge (N) der Inhalt (reg1) des ersten Registers inkrementiert und der Inhalt (reg2) des zweiten Registers dekrementiert wird.
daß in einer Beobachtungslängen-Steuerung ein erstes Register, dessen Inhalt (reg1) die aktuelle Beobachtungslänge (N) angibt, und ein zweites Register, dessen Inhalt (reg2) angibt, wie oft die aktuelle Beobachtungslänge (N) um einen bestimmten Faktor erhöht oder erniedrigt werden soll, vorgesehen sind und
daß bei einer Erhöhung der aktuellen Beobachtungslänge (N) der Inhalt (reg1) des ersten Registers inkrementiert und der Inhalt (reg2) des zweiten Registers dekrementiert wird.
13. Verfahren nach Anspruch 11 oder 12,
dadurch gekennzeichnet,
daß die Schätzwert für das Abtastraten-Verhältnis (Rk) und
die Phase (Φk) mit von der aktuellen Beobachtungslänge (N)
abhängigen Normierungsfaktoren (9/2N2; 3/2N) normiert
werden.
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