DE10064124A1 - Schaltungsanordnung mit einer Lastunterbrechungserkennung zum Ansteuern einer Last - Google Patents

Abstract

Die Erfindung betrifft eine Schaltungsanordnung zur Ansteuerung einer Last, die folgende Merkmale aufweist: DOLLAR A - eine erste Anschlussklemme (VB) zum Anlegen eines Versorgungspotentials (Vbb), eine zweite Anschlussklemme (OUT) zum Anschließen einer Last (Z) und eine Eingangsklemme (IN) zum Zuführen eines Ansteuersignals (SIN), DOLLAR A - einen Schalter (T1) mit einer Laststrecke (D-S), die zwischen die erste und zweite Anschlussklemme (VB, OUT) geschaltet ist, und mit einem Steuereingang (G), DOLLAR A - eine Auswerteschaltung (20) mit einer Ausgangsklemme (ST), an der ein Statussignal (SST) zur Verfügung steht, einer ersten Eingangsklemme (EK1), die an die Ausgangsklemme (OUT) der Schaltungsanordnung angeschlossen ist, und mit einer zweiten Eingangsklemme (E2), an der ein von dem Schaltzustand des Schalters (T1) abhängiges Signal (Ugs) anliegt.

Description

Die vorliegende Erfindung betrifft eine Schaltungsanordnung zur Ansteuerung einer Last.

Zum Ansteuern von Lasten, das heißt zum Anlegen einer Last an eine Versorgungsspannung, ist es bekannt, Schaltungsanordnun­ gen mit einem Leistungstransistor als Schaltelement zu ver­ wenden, wobei der Leistungstransistor zwischen einer An­ schlussklemme zur Zuführung eines Versorgungspotentials und einer Ausgangsklemme zum Anschließen der Last verschaltet ist.

Des weiteren sind Schaltungsanordnungen bekannt, bei denen neben dem Halbleiterschaltelement eine Auswerteschaltung vor­ gesehen ist, die zur Erkennung einer Unterbrechung einer am Ausgang angeschlossenen Last dient. Derartige Schaltungsan­ ordnungen sind beispielsweise sogenannte PROFET der Familie BTS 410, die von der Siemens AG, München, vertrieben werden.

In Stengl/Tihanyi: "Leistungs-MOS-FET Praxis", Pflaum Verlag, München, 1992, Seite 120, Bild 7.3.4 ist ausschnittsweise ein Blockschaltbild eines solchen PROFET der Familie BTS 410 dar­ gestellt, der neben einem als Leistungs-MOSFET ausgebildeten Halbleiterschaltelement, dessen Drain-Source-Strecke zwischen einem Versorgungspotential und einer Ausgangsklemme verschal­ tet ist, eine Auswerteschaltung zur Erkennung einer Lastun­ terbrechung aufweist. Die Auswerteschaltung ist dabei an die Ausgangsklemme angeschlossen.

Lastunterbrechungsschaltungen weisen üblicherweise einen so­ genannten Pull-Up-Widerstand auf, über den die Ausgangsklemme an ein Referenzpotential, das mit dem Versorgungspotential übereinstimmen kann, angeschlossen ist. Dieser Pull-Up- Widerstand ist üblicherweise wesentlich größer als der Wider­ stand einer an die Ausgangsklemme angeschlossenen Last und zieht das Potential an der Ausgangsklemme auf den Wert des Referenzpotentials, wenn keine Last angeschlossen ist und der Schalter sperrt. Ist eine Last zwischen die Ausgangsklemme und ein zweites Versorgungspotential geschaltet und sperrt der Schalter, so zieht die Last das Potential an der Aus­ gangsklemme annäherungsweise auf den Wert des zweiten Versor­ gungspotentials.

Das Erkennen einer Lastunterbrechung ist anhand der Auswer­ tung des an der Ausgangsklemme anliegenden Potentials nur bei sperrendem Schalter möglich. Zur Detektion des sperrenden Schalters ist es bekannt, ein Ansteuersignal auszuwerten, das der Schaltungsanordnung zugeführt ist und nach dessen Maßgabe der Schalter leitet oder sperrt. Nachteilig ist hierbei, dass ein als Schalter eingesetzter Leistungstransistor üblicher­ weise erst zeitverzögert nach einer Schaltflanke des Ansteu­ ersignals schaltet. Um zu verhindern, dass eine Auswertung des Potentials an der Ausgangsklemme bereits dann erfolgt, wenn der Schalter noch nicht sperrt, was zu einem fehlerhaf­ ten Auswerteergebnis führen könnte, wird das Potential an der Ausgangsklemme erst zeitverzögert nach der Schaltflanke des Ansteuersignals ausgewertet. Diese Zeitverzögerung beträgt aus Sicherheitsgründen und unter Einbeziehung des Temperatur­ verhaltens der Schaltungsanordnung und sonstiger Unsicher­ heitsfaktoren etwa das Dreifache der üblichen Schaltverzöge­ rung des Leistungstransistors. Der Schalter muss während die­ ser Verzögerungszeit ausgeschaltet bleiben.

Um das Vorliegen einer Lastunterbrechung während des Betriebs zu untersuchen, ist es erforderlich, den Schalter kurz abzu­ schalten, und das Potential an der Ausgangsklemme auszuwer­ ten. Die Abschaltdauer sollte dabei so kurz sein, dass es nicht zu einer Störung der angeschlossenen Last kommt. Bei einer Lampe als Last sollte die Abschaltdauer dabei so kurz sein, dass kein für das menschliche Auge sichtbares Flackern der Lampe auftritt.

Diesem Erfordernis genügen bekannte Schaltungsanordnungen, bei denen die Auswertung des Potentials an der Ausgangsklemme zeitverzögert nach einer Schaltflanke des Eingangssignals er­ folgt und bei denen der Schalter vergleichsweise lange abge­ schaltet bleiben muss, bis das Potential ausgewertet werden kann, nicht.

Ziel der vorliegenden Erfindung ist es daher, eine Schal­ tungsanordnung zur Ansteuerung einer Last zur Verfügung zu stellen, bei der eine für eine Lastunterbrechung erforderli­ che Abschaltung für eine kürzere Zeitdauer als bei derartigen Schaltungsanordnungen nach dem Stand der Technik erforderlich ist.

Diese Aufgabe wird durch eine Schaltungsanordnung gemäß den Merkmalen des Anspruchs 1 gelöst.

Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.

Die erfindungsgemäße Schaltungsanordnung zur Ansteuerung ei­ ner Last weist eine erste Anschlussklemme zum Anlegen eines Versorgungspotentials, eine zweite Anschlussklemme zum An­ schließen einer Last und eine Eingangsklemme zum Zuführen ei­ nes Ansteuersignals auf. Ein Schalter, vorzugsweise ein Leis­ tungstransistor, insbesondere ein Leistungs-MOSFET, ist mit seiner Laststrecke zwischen die erste und zweite Anschluss­ klemme geschaltet und weist einen Steuereingang auf. Weiter­ hin weist die erfindungsgemäße Schaltungsanordnung eine Aus­ werteschaltung mit einer Ausgangsklemme, an der ein Status­ signal zur Verfügung steht, einer ersten Eingangsklemme, die an die Ausgangsklemme der Schaltungsanordnung angeschlossen ist, und mit einer zweiten Eingangsklemme, an der ein von dem Schaltzustand des Schalters abhängiges Signal anliegt, auf.

Das von dem Schaltzustand des Schalters abhängige Signal zeigt unmittelbar den Schaltzustand des Schalters an und er­ möglicht eine Auswertung des Potentials an der Ausgangsklemme zur Erkennung einer Lastunterbrechung unmittelbar nach Vor­ liegen eines auf einen gesperrten Schalter hindeutenden Sig­ nalpegels dieses Signals.

Das von dem Schaltzustand des Schalters abhängige Signal ist vorzugsweise ein Potential an der Steuerelektrode des Schal­ ters, eine Spannung zwischen der Steuerelektrode und dem zweiten Lastanschluss, das heißt die Gate-Source-Spannung bei Leistungs-MOSFET, oder ein Strom zwischen dem ersten und zweiten Lastanschluss des Schalters, das heißt der Drain- Strom, bei Leistungs-MOSFET.

Die Auswerteschaltung weist vorzugsweise eine erste Verglei­ cheranordnung zum Vergleich des an der Ausgangsklemme anlie­ genden Potentials mit einem ersten Referenzsignal und eine zweite Vergleicheranordnung zum Vergleich des von dem Schalt­ zustand des Schalters abhängigen Signals mit einem zweiten Referenzsignal auf.

Am Ausgang der ersten Vergleicheranordnung steht ein erstes Vergleichssignal zur Verfügung, das abhängig davon, ob das Ausgangssignal größer oder kleiner als das erste Referenzsig­ nal ist, einen ersten oder einen zweiten Signalpegel annimmt. Am Ausgang der zweiten Vergleicheranordnung steht vorzugswei­ se ein zweites Vergleichssignal zur Verfügung, das abhängig davon, ob das von dem Schaltzustand abhängige Signal größer oder kleiner als zweite Referenzsignal ist, einen ersten oder zweiten Signalpegel annimmt. Das zweite Referenzsignal und das von dem Schaltzustand abhängige Signal sind dabei vor­ zugsweise so aufeinander abgestimmt, dass der Schalter sicher sperrt, wenn ein bestimmter der beiden Signalpegel vorliegt. Bei Verwendung eines Leistungs-MOSFET als Schalter und bei Auswertung der Gate-Source-Spannung des MOSFET als von dem Schaltzustand abhängiges Signal ist das zweite Referenzsignal vorzugsweise kleiner als die Einsatzspannung des MOSFET ge­ wählt.

Die Ausgangsklemme der Schaltungsanordnung ist über einen Pull-Up-Widerstand in der Auswerteschaltung, der vorzugsweise wesentlich größer als der Widerstand einer an die Ausgangs­ klemmen anschließbaren Last ist, an ein Referenzpotential an­ geschlossen. Ist keine Last angeschlossen, wird bei gesperr­ tem Schalter das Potential an der Ausgangsklemme der Schal­ tungsanordnung annäherungsweise auf den Wert des Referenzpo­ tentials hochgezogen. Ist eine Last zwischen die Ausgangs­ klemme und ein zweites Versorgungspotential geschaltet, nimmt bei gesperrtem Schalter das Potential an der Ausgangsklemme annäherungsweise den Wert des zweiten Versorgungspotentials an, das sich von dem Referenzpotential unterscheidet. Das erste Referenzsignal, mit dem das Ausgangspotential mittels der ersten Vergleicheranordnung verglichen wird, ist so auf die Werte des Referenzpotentials und des zweiten Versorgungs­ potentials abgestimmt, dass das zweite Vergleichssignal ab­ hängig davon, ob das Ausgangspotential den Wert des Referenz­ potentials oder den Wert des zweiten Versorgungspotentials annimmt - ob also ein Last an die zweite Anschlussklemme ange­ schlossen ist oder nicht -, den ersten oder den zweiten Sig­ nalpegel annimmt.

Das erste und zweite Vergleichssignal sind einer Verknüp­ fungsschaltung, vorzugsweise einem NAND-Glied zugeführt, wel­ che aus den Vergleichssignalen das am Ausgang der Auswerte­ schaltung zur Verfügung stehende Statussignal erzeugt.

Die vorliegende Erfindung wird nachfolgend in Ausführungsbei­ spielen anhand von Figuren näher erläutert. In den Figuren zeigt:

Fig. 1 ein Ausführungsbeispiel einer erfindungsgemäßen Schaltungsanordnung zur Ansteuerung einer Last mit einem Schalter und einer Auswerteschaltung,

Fig. 2 Schaltungsanordnung nach Fig. 1 mit einer Auswer­ teschaltung gemäß einer Ausführungsform der Erfin­ dung,

Fig. 3 Zeitliche Verläufe ausgewählter in Fig. 2 einge­ zeichneter Signale bei angeschlossener Last und nicht angeschlossener Last.

In den Figuren bezeichnen, sofern nicht anders angegeben gleiche Bezugszeichen gleiche Teile mit gleicher Bedeutung.

Fig. 1 zeigt ein erstes Ausführungsbeispiel einer erfin­ dungsgemäßen Schaltungsanordnung 10 zur Ansteuerung einer Last Z. Die Schaltungsanordnung weist eine erste Anschluss­ klemme K1 auf, die in Fig. 1 zur Veranschaulichung der Funk­ tion der Schaltungsanordnung 10 an ein erstes Versorgungspotential Vbb angeschlossen ist. Die Schaltungsanordnung 10 weist weiterhin eine zweite Anschlussklemme OUT zum Anschließen der Last Z auf, wobei die Last in Fig. 1 zur Veranschaulichung der Funktion der Schaltungsanordnung 10 zwischen der Anschlussklemme OUT und einem zweiten Versorgungspotential GND verschaltet ist. Zwischen die erste Anschlussklemme K1 und die zweite Anschlussklemme OUT ist in der Schaltungsanordnung 10 ein Schalter T1 geschaltet, der in dem Ausführungsbeispiel als Leistungs-MOSFET ausgebildet ist, dessen Drain-Anschluss an die erste Anschlussklemme K1 und dessen Source-Anschluss an die zweite Anschlussklemme OUT angeschlossen ist.

Die Schaltungsanordnung 10 weist des weiteren einen Steuer­ eingang IN zur Zuführung eines Ansteuersignals SIN auf, wobei der Steuereingang IN in dem Ausführungsbeispiel über eine Treiberschaltung 20 an den Gate-Anschluss G des MOSFET T1 angeschlossen ist. Der MOSFET T1 leitet und sperrt nach Maßgabe des Ansteuersignals SIN, welches durch die Treiberschaltung 20 in ein Ansteuersignal mit geeigneten Ansteuerpegeln für den MOSFET T1 umgesetzt wird. Ist der MOSFET T1 leitend ange­ steuert, so fällt annäherungsweise die gesamte zwischen dem ersten Versorgungspotential Vbb und dem zweiten Versorgungs­ potential GND anliegende Versorgungsspannung über der Last Z ab und die Last Z ist angesteuert. Sperrt der MOSFET T1, so fällt die Versorgungsspannung an dem MOSFET T1 ab.

Die Schaltungsanordnung 10 stellt ein Statussignal SST zur Verfügung, welches mittels einer Schaltungsanordnung, bei­ spielsweise einem Mikrocontroller µP, der auch das Ansteuer­ signal SIN erzeugt, ausgewertet werden kann und welches eine Information dahingehend beinhaltet, ob an die zweite An­ schlussklemme OUT eine Last Z angeschlossen ist oder ob sich die Schaltungsanordnung 10 bei nicht angeschlossener Last Z im Leerlauf befindet. Zur Bereitstellung des Statussignals SST ist eine Auswerteschaltung vorgesehen, welche eine erste Eingangsklemme E1 aufweist, die an die zweite Anschlussklemme OUT angeschlossen ist und welche eine zweite Eingangsklemme E2 aufweist, der ein von dem Schaltzustand des MOSFET T1 ab­ hängiges Signal zugeführt ist. Bei dem Ausführungsbeispiel gemäß Fig. 1 ist die zweite Eingangsklemme E2 an den Gate- Anschluss G des MOSFET T1 angeschlossen. Das von dem Schalt­ zustand des MOSFET T1 abhängige Signal ist in diesem Fall das Gate-Potential des MOSFET T1 bzw. dessen Gate-Source-Spannung Ugs, die zwischen der zweiten Eingangsklemme E2 und der ers­ ten Eingangsklemme E1 anliegt.

Fig. 2 zeigt die erfindungsgemäße Schaltungsanordnung gemäß Fig. 1, wobei eine Ausführungsform der Auswerteschaltung 30 im Zusammenhang mit der Schaltungsanordnung 10 im Detail dar­ gestellt ist.

Die Auswerteschaltung 30 weist einen Pull-Up-Widerstand Rp auf, der zwischen die erste Eingangsklemme E1 bzw. die zweite Anschlussklemme OUT der Schaltungsanordnung 10, und ein Refe­ renzpotential Vp geschaltet ist. Dieses Referenzpotential Vp kann mit dem ersten Versorgungspotential Vbb übereinstimmen. Ist innerhalb einer integrierten Schaltung, in welcher die Schaltungsanordnung 10 zum Einsatz kommt, neben dem ersten Versorgungspotential Vbb ein weiteres Versorgungspotential vorhanden, so kann dies als Referenzpotential Vp herangezogen werden. Ein üblicher Wert für das erste Versorgungspotential Vbb ist 12 V, ein üblicher Wert für das Referenzpotential Vp ist 5 V.

Die Schaltungsanordnung 10 weist eine erste Vergleicheranord­ nung K1 auf, die in dem Ausführungsbeispiel als Komparator ausgebildet ist, dessen Plus-Eingang an die erste Eingangs­ klemme E1 zur Zuführung des Ausgangspotentials, bzw. der Aus­ gangsspannung Uout angeschlossen ist. Einem Minus-Eingang des Komparators K1 ist ein von einer Referenzspannungsquelle Vref1 bereitgestelltes erstes Referenzsignal RS1 zugeführt. An einem Ausgang des Komparators K1 steht ein erstes Ver­ gleichssignal KS1 zur Verfügung, welches von einem Vergleich des Ausgangspotentials mit dem ersten Referenzsignal RS1 ab­ hängig ist.

Die Auswerteschaltung 30 weist einen Subtrahierer oder einen Differenzverstärker DV auf, dessen Plus-Eingang an die zweite Eingangsklemme E2 und dessen Minus-Eingang an die erste Ein­ gangsklemme E1 angeschlossen ist und an dessen Ausgang ein Differenzsignal DS zur Verfügung steht, welches von der zwi­ schen der zweiten Eingangsklemme E2 und der ersten Eingangs­ klemme E1 anliegenden Gate-Source-Spannung Ugs des MOSFET T1 abhängig ist. Aufgabe des Differenzverstärkers DV ist es da­ bei im wesentlichen, ein von der Gate-Source-Spannung Ugs ab­ hängiges Differenzsignal DS zur Verfügung zu stellen, welches auf ein Bezugspotential, im vorliegenden Fall zweite Versor­ gungspotential GND bezogen ist, um in einer dem Differenzver­ stärker DV nachgeschalteten Vergleicheranordnung einen Ver­ gleich des Differenzsignals DS mit einem ebenfalls auf das Bezugspotential GND bezogenen Referenzsignal RS2 durchzufüh­ ren.

Die zweite Vergleicheranordnung, die dem Differenzverstärker DV nachgeschaltet ist, ist in dem Ausführungsbeispiel eben­ falls als Komparator K2 ausgebildet, wobei dem Minus-Eingang des Komparators K2 das Differenzsignal DS zugeführt ist und wobei dem Plus-Eingang des Komparators das zweite Referenz­ signal RS2 zugeführt ist, das von einer zweiten Referenzspan­ nungsquelle Vref2 zur Verfügung gestellt ist. Am Ausgang des zweiten Komparators K2 steht ein zweites Vergleichssignal KS2 zur Verfügung, welches von einem Vergleich des Differenzsig­ nals DS mit dem zweiten Referenzsignal RS2 abhängig ist. Das erste und zweite Vergleichssignal KS1, KS2 sind eine in dem Ausführungsbeispiel als NAND-Glied ausgebildeten Verknüp­ fungsschaltung zugeführt, wobei am Ausgang des NAND-Glieds das Statussignal SST zur Verfügung steht.

Aufgabe der Auswerteschaltung 30 ist es, das Potential an der zweiten Anschlussklemme OUT der Schaltungsanordnung 10 bei sperrendem MOSFET T1 auszuwerten und abhängig von diesem Po­ tential das Statussignal SST zu erzeugen, um eine Lastunter­ brechung an der zweiten Anschlussklemme OUT zu erkennen. Ist eine Last Z an die zweite Anschlussklemme OUT angeschlossen, so entspricht das Potential an der zweiten Anschlussklemme OUT bei sperrendem MOSFET T1 im wesentlichen dem zweiten Ver­ sorgungspotential GND, da der Pull-Up-Widerstand wesentlich größer als der maximale Widerstand einer an die zweite An­ schlussklemme OUT angeschlossenen Last Z ist und an dem Pull- Up-Widerstand ein Großteil der Versorgungsspannung abfällt. Ist keine Last an die zweite Anschlussklemme OUT angeschlos­ sen so zieht der Pull-Up-Widerstand das Potential der Aus­ gangsklemme OUT annäherungsweise auf den Wert des Referenzpo­ tentials Vp. Das Statussignal SST nimmt abhängig davon, ob eine Last an die zweite Anschlussklemme OUT angeschlossen ist oder nicht, das heißt abhängig davon, ob das Potential an der Ausgangsklemme OUT dem zweiten Versorgungspotential GND oder dem Referenzpotential Vp entspricht, einen oberen oder einen unteren Signalpegel an, wie im folgenden anhand ausgewählter Signalverläufe in Fig. 3 erläutert ist.

Fig. 3 zeigt untereinander in den Fig. 3a bis 3f zeitli­ che Verläufe des Eingangssignals SIN, der Gate-Source- Spannung Ugs bzw. des Differenzsignals DS, des Ausgangspoten­ tials Uout, des zweiten Vergleichssignals K2, des ersten Ver­ gleichssignals KS1 und des Statussignals ST. Im linken Teil der Zeitdiagramme ist dabei der Fall dargestellt, dass eine Last an die zweite Anschlussklemme OUT angeschlossen ist, während der rechte Teil der Zeitdiagramme den Fall veran­ schaulicht, bei welchem sich die Schaltungsanordnung im Leer­ lauf befindet.

Zunächst wird der Fall betrachtet, bei welchem eine Last an die Ausgangsklemme OUT angeschlossen ist. Der n-Kanal-MOSFET T1 ist dabei zunächst leitend angesteuert, d. h. das Eingangs­ signal SIN befindet sich auf einen oberen Signalpegel, wobei dieser obere Signalpegel durch die Treiberschaltung 20 in ei­ nen geeigneten Ansteuerpegel für den als High-Side-Schalter eingesetzten MOSFET T1 umgesetzt ist, wobei aus diesem An­ steuerpegel eine Gate-Source-Spannung resultiert, die sich ebenfalls auf einem oberen Pegel befindet.

Bei leitend angesteuertem MOSFET T1 fällt annäherungsweise die gesamte Versorgungsspannung über der Last Z ab, weshalb sich auch das Ausgangspotential Uout an der zweiten An­ schlussklemme OUT auf einem oberen Signalpegel befindet. Sinkt das Eingangssignal SIN zum Zeitpunkt t0 auf einen unte­ ren Signalpegel ab, so beginnt der MOSFET T1 angesteuert durch die Treiberschaltung 20 zu sperren, wobei die Gate- Source-Spannung Ugs ab dem Zeitpunkt t0 kontinuierlich ab­ sinkt. Die Zeitdauer innerhalb derer die Gate-Source-Spannung Ugs von dem oberen Signalpegel auf den unteren Signalpegel absinkt ist unter anderem von der Gate-Kapazität des MOSFET T1 abhängig, die bei leitendem Transistor geladen und bei sperrendem Transistor entladen werden muss. Mit dem kontinu­ ierlichen Absinken der Gate-Source-Spannung des MOSFET T1 geht der MOSFET T1 in einen sperrenden Zustand über, wodurch auch das Ausgangspotential Uout beginnend mit dem Zeitpunkt t0 kontinuierlich über der Zeit absinkt.

Der Signalverlauf der Gate-Source-Spannung Ugs in Fig. 3b entspricht qualitativ dem Signalverlauf des Differenzsignals DS, welches von dem Differenzverstärker DV aus der Gate- Source-Spannung Ugs erzeugt wird. Fig. 3b zeigt auch das zweite Referenzsignal RS2, mit welchem das Differenzsignal DS verglichen wird. Das zweite Referenzsignal RS2 ist in dem Ausführungsbeispiel so gewählt, dass der MOSFET T1 sicher sperrt, wenn das Differenzsignal DS auf den Wert des zweiten Referenzsignals RS2 abgesunken ist. Dieser Wert ist in dem Zeitverlauf gemäß Fig. 3b zum Zeitpunkt t1 erreicht, wobei das Ausgangspotential Uout zu diesem Zeitpunkt bei ange­ schlossener Last Z und vollständig sperrendem MOSFET T1 auf den unteren Signalpegel abgesunken ist, der annäherungsweise dem zweiten Versorgungspotential GND entspricht.

Das zweite Vergleichssignal KS2 nimmt einen unteren Signalpe­ gel an, solange das Differenzsignal DS größer als das zweite Referenzsignal RS2 ist und das Differenzsignal DS steigt zum Zeitpunkt t1, zu dem das Differenzsignal DS das zweite Refe­ renzsignal RS2 unterschreitet, auf einen oberen Signalpegel an.

Das erste Vergleichssignal KS1 ist von einem Vergleich des Ausgangspotentials Uout mit dem ersten Referenzsignal RS1 ab­ hängig, welches in Fig. 3c ebenfalls eingezeichnet ist. Das erste Vergleichssignal KS1 nimmt dabei einen oberen Signalpe­ gel an, solange das Ausgangspotential Uout größer als das erste Referenzsignal RS1 ist und sinkt auf einen unteren Sig­ nalpegel ab, wenn das Ausgangspotential Uout das erste Refe­ renzsignal RS1 unterschreitet. Der Wert des ersten Referenz­ signals RS1 ist größer als der untere Signalpegel, welchen das Ausgangspotential Uout bei angeschlossener Last annehmen kann. Ein Zeitpunkt t3, zu dem das erste Vergleichssignal KS1 auf den unteren Signalpegel absinkt, liegt damit vor dem Zeitpunkt t1, zu welchem der MOSFET T1 vollständig sperrt und das Ausgangspotential Uout auf den unteren Signalpegel ab­ sinkt.

Das Statussignal ST resultiert aus einer NAND-Verknüpfung des ersten und zweiten Vergleichssignals KS1, KS2. Das Statussig­ nal ST nimmt damit immer dann einen oberen Signalpegel an, wenn sich das erste und zweite Vergleichssignal KS1, KS2 nicht gleichzeitig auf einem oberen Signalpegel befinden. Dieser Fall tritt bei der erfindungsgemäßen Schaltungsanord­ nung nicht ein, wenn eine Last an die zweite Anschlussklemme OUT angeschlossen ist. Denn in diesem Fall nimmt das erste Vergleichssignal KS1 zum Zeitpunkt t3 einen unteren Signalpe­ gel an, bevor das zweite Vergleichssignal KS2 zum Zeitpunkt t1 auf einen oberen Signalpegel ansteigt. Das Statussignal ST befindet sich somit bei angeschlossener Last dauerhaft auf einem oberen Signalpegel.

Bei der erfindungsgemäßen Schaltungsanordnung kann das Sta­ tussignal ST bereits zum Zeitpunkt t1, zu welchem das Diffe­ renzsignal DS unter dem Wert des zweiten Referenzsignals RS2 gefallen ist und zu dem der MOSFET T1 vollständig sperrt, ausgewertet werden. Befindet sich das Statussignal ST ab die­ sem Zeitpunkt auf einem oberen Signalpegel, so deutet dies auf eine an die zweite Anschlussklemme Uout angeschlossene Last hin.

Ist keine Last an die zweite Anschlussklemme Uout angeschlos­ sen, so sinkt das Statussignal ST ab einem Zeitpunkt t11, bei dem das Differenzsignal DS kleiner als das zweite Referenz­ signal RS2 wird, auf einen unteren Signalpegel, wie im fol­ genden erläutert wird. Sinkt das Eingangssignal SIN zum Zeit­ punkt t10 auf einen unteren Signalpegel ab, so sinken begin­ nend mit diesem Zeitpunkt t10 die Gate-Source-Spannung Ugs und das Differenzsignal DS ab, wobei das Differenzsignal DS zum Zeitpunkt t11 den Wert des zweiten Referenzsignals R52 unterschreitet. Das zweite Vergleichssignal KS2 steigt dann von einem unteren Signalpegel auf einen oberen Signalpegel an. Das zeitliche Verhältnis der Zeitpunkte t10 und t11 ent­ spricht dem Verhältnis der Zeitpunkte t0 und t1 im linken Teil der Zeitverläufe. Das Ausgangspotential Uout kann bei nicht angeschlossener Last nicht unter den Wert des zweiten Referenzpotentials Vp absinken, welches so gewählt ist, dass es größer als das erste Referenzsignal RS1 ist. Da das Aus­ gangspotential Uout nicht unter den Wert des ersten Referenz­ signals RS1 absinken kann, bleibt das erste Vergleichssignal KS1 bei nicht angeschlossener Last dauerhaft auf einem oberen Signalpegel. Dies führt dazu, dass das Statussignal ST dem invertierten zweiten Vergleichssignal entspricht und zum Zeitpunkt t11 auf den unteren absinkt.

Bei der erfindungsgemäßen Schaltungsanordnung weist das Sta­ tussignal SST, das abhängig von der Gate-Source-Spannung Ugs des MOSFET T1 erzeugt wird, damit bereits zu Zeitpunkten t10, t11, die kurz nach der Abschaltflanke des Eingangssignals SIN liegen, einen Signalpegel auf, der korrekt auf eine ange­ schlossene oder nicht angeschlossene Last an der zweiten An­ schlussklemme hinweist.

Anstelle der Gate-Source-Spannung, die in den Ausführungsbei­ spielen der Auswerteschaltung 30 als ein von dem Schaltzu­ stand des MOSFET T1 abhängiges Signal zugeführt ist, kann der Auswerteschaltung auch der Drain-Strom des MOSFET T1 oder ein weiteres von dem Schaltzustand des MOSFET T1 abhängiges Sig­ nal zugeführt werden.

Die erfindungsgemäße Schaltungsanordnung wurde vorstehend mit einem Leistungs-MOSFET beschrieben, der als sogenannter High- Side-Schalter verschaltet ist, der also zwischen einem höhe­ ren Versorgungspotential und der Last angeschlossen ist, wo­ bei die Last mit einer dem Schalter abgewandten Klemme an ein niedrigeres Potential, insbesondere Masse, angeschlossen ist. Die vorliegende Erfindung ist selbstverständlich auch auf Schaltungsanordnungen mit einem Low-Side-Schalter anwendbar, bei welchen die Last zwischen dem positiven Versorgungspoten­ tial und dem Schalter liegt und der Schalter mit einer der Last abgewandten Anschlussklemme an ein niedrigeres Versor­ gungspotential, insbesondere Masse angeschlossen ist. Der Pull-Up-Widerstand ist dabei ebenfalls an ein niedrigeres Po­ tential, insbesondere Masse anzuschließen.

Bezugszeichenliste

10

Schaltungsanordnung

20

Treiberschaltung

30

Auswerteschaltung
Vbb erstes Versorgungspotential
GND zweites Versorgungspotential
Z Last
K1 erste Anschlussklemme
OUT zweite Anschlussklemme
Vp Referenzpotential
Rp Pull-Up-Widerstand
D Drain-Anschluss
S Source-Anschluss
T1 MOSFET
G Gate-Anschluss
E1 erste Anschlussklemme der Auswerteschaltung
E2 zweite Anschlussklemme der Auswerteschaltung
IN Ansteuereingang
FIN Ansteuersignal
SST Statussignal
KS1 erstes Vergleichssignal
KS2 zweites Vergleichssignal
K1, K2 Komparatoren
Vref1, Vref2 Spannungsquellen
RS1, RS2 Referenzsignale
DV Differenzverstärker
DS Differenzsignal

Claims (6)

1. Schaltungsanordnung zur Ansteuerung einer Last, die fol­ gende Merkmale aufweist:

• - eine erste Anschlussklemme (VB) zum Anlegen eines Versor­ gungspotentials (Vbb), eine zweite Anschlussklemme (OUT) zum Anschließen einer Last (Z) und eine Eingangsklemme (IN) zum Zuführen eines Ansteuersignals (SIN),
• - einen Schalter (T1) mit einer Laststrecke (D-S), die zwi­ schen die erste und zweite Anschlussklemme (VB, OUT) geschal­ tet ist, und mit einem Steuereingang (G),
• - eine Auswerteschaltung (20) mit einer Ausgangsklemme (ST), an der ein Statussignal (SST) zur Verfügung steht, einer ers­ ten Eingangsklemme (EK1), die an die Ausgangsklemme (OUT) der Schaltungsanordnung angeschlossen ist, und mit einer zweiten Eingangsklemme (E2), an der ein von dem Schaltzustand des Schalters (T1) abhängiges Signal (Ugs) anliegt.

2. Schaltungsanordnung nach Anspruch 1, bei der die Auswerte­ schaltung (20) einen Pull-Up-Widerstand aufweist, der zwi­ schen der Ausgangsklemme (OUT) der Schaltungsanordnung und einem Referenzpotential (Vp) verschaltet ist.

3. Schaltungsanordnung nach Anspruch 2, bei dem das Referenz­ potential (Vp) das erste Versorgungspotential (Vbb) ist.

4. Schaltungsanordnung nach einem der vorangehenden Ansprü­ che, bei dem das von dem Schaltzustand des Schalters (T1) ab­ hängige Signal eine zwischen dem Steuereingang (G) und dem zweiten Lastanschluss (5) anliegende Spannung (Ugs) ist.

5. Schaltungsanordnung nach einem der vorangehenden Ansprü­ che, bei der die Auswerteschaltung (20) eine erste Verglei­ cheranordnung (K1) zum Vergleich eines an der Ausgangsklemme (OUT) der Schaltungsanordnung anliegenden Signals (Uout) mit einem ersten Referenzsignal (RS1) und eine zweite Vergleiche­ ranordnung (K2) zum Vergleich eines von dem Schaltzustand des Schalters abhängigen Signals (DS) mit einem zweiten Referenz­ signal (RS2) aufweist.

6. Schaltungsanordnung nach Anspruch 5, bei dem die Auswerte­ schaltung (30) ein NAND-Glied aufweist, dem Ausgangssignale (KS1, KS2) der Vergleicheranordnungen (K1, K2) zugeführt sind, wobei an einem Ausgang des NAND-Glieds das Status- Signal (SST) abgreifbar ist.