DE10062635A1 - Übertragungsschnittstelle zwischen Prozessoren und einer integrierten Halbleiter-Schaltkreisvorrichtung - Google Patents

Abstract

In der hochintegrierten Schaltung, in der eine Vielzahl von Betriebseinheiten in einem Chip vorgesehen sind, sind Sende-Pufferspeicher verbunden mit den Betriebseinheiten angeordnet. Empfangskennzeichen und Sendekennzeichen, welche die Zustände der Empfangs-Pufferspeicher anzeigen, sind jedem Bit eines Registers zugeordnet, auf das der Primärprozessor zugreifen kann. Die Sendekennzeichen sind in einem Signal kombiniert, indem sie ODER-Schaltungen verwenden, und die Empfangskennzeichen sind durch Verwendung von UND-Schaltungen in einem Signal kombiniert, so daß die kombinierten Kennzeichen einem äußeren Sockelstift zugeordnet sind. Zunächst bezieht sich der Zugriff durch den Primärprozessor auf ein Empfangskennzeichensignal und ein Sendekennzeichensignal des äußeren Sockelstifts. Dann liest er das Sendekennzeichenregister und das Empfangskennzeichenregister und überprüft die Zustände der Sende- und Empfangs-Pufferspeicher, um auf erforderliche Sende- und Empfangs-Pufferspeicher zuzugreifen.

Description

Gebiet der Erfindung

Die vorliegende Erfindung betrifft einen Schnittstellen- Schaltkreis zwischen Prozessoren. Insbesondere betrifft die vorliegende Erfindung einen Schnittstellen-Schaltkreis für die Kommunikation mit einem äußeren Primärprozessor in einer hoch­ integrierten Schaltung, welche mit einer Vielzahl von Prozes­ soren installiert ist.

Hintergrund der Erfindung

In einem arithmetischen Verarbeitungssystem, das einen Prozes­ sor aufweist, wird ein eine Vielzahl von Subprozessoren auf­ weisendes System zur Ausführung einer arithmetischen Verarbei­ tung hauptsächlich mit Hilfe eines Primärprozessors verwendet, um einen Geschwindigkeitsanstieg und eine Erhöhung der Lei­ stungsfähigkeit des arithmetischen Verarbeitungssystem zu schaffen.

Eine Kommunikationsfunktion zwischen Prozessoren ist für ein System, das einen Primärprozessor und eine Vielzahl von Sub­ prozessoren aufweist, wichtig. Fig. 1 zeigt ein Beispiel für den Aufbau eines herkömmlichen Kommunikationssystems zwischen Prozessoren. Mit Bezug auf Fig. 1 ist ein Subprozessor LSI30a mit einem Sende-Pufferspeicher 32a, einem Empfangs-Puffer­ speicher 33a, einem Sendekennzeichen 34a, das anzeigt, daß Daten im Sende-Pufferspeicher 32a vorhanden sind, und einem Empfangskennzeichen 35a versehen, das anzeigt, daß der Emp­ fangs-Pufferspeicher 33a zur Unterstützung der Kommunikation mit einem äußeren Primärprozessor 40 leer ist.

Für die Kommunikation mit dem Primärprozessor 40 ist der Sen­ de-Pufferspeicher 32a mit einem Datenbus 201 außerhalb eines Chips durch einen Sendetreiber 36a verbunden und der Empfangs- Pufferspeicher 33a ist mit dem Datenbus 201 außerhalb des Chips mit Hilfe eines Empfangstreibers 37a angeschlossen. Ein Subprozessor LSI30b weist den gleichen Aufbau wie der Subpro­ zessor LSI30a auf. Alternativ kann das Empfangskennzeichen 35a so aufgebaut sein, daß es eine logische "1" ist, wenn keine Daten im Empfangs-Pufferspeicher 33a vorhanden sind, und es keine logische "1" ergibt, wenn der Empfangs-Pufferspeicher 33a leer ist.

Im Falle einer Bestimmung eines Prozessors, auf den zugegrif­ fen werden soll, überträgt der Primärprozessor 40 ein Adres­ sensignal an den Adressenbus 200 und liefert Chip-Selektions­ signale 205a und 205b im Hinblick auf die Subprozessoren LSI 30a und LSE 30b der Adresse, die decodiert und von einem De­ codierer 41 zugeordnet wird.

Der Primärprozessor 40 sendet (schreibt) Daten an (in) den Subprozessor der hochintegrierten Schaltung auf eine solche Art und Weise, daß die an den Datenbus 201 zu übertragenden Daten ausgegeben werden, ein Schreibfreigabesignal 202 festge­ stellt wird und Daten in den Subprozessor LSI geschrieben wer­ den, in welchem ein Chip-Selektionssignal festgestellt wird.

Der Primärprozessor 40 liest Daten vom Subprozessor der hoch­ integrierten Schaltung derart, daß ein Lesefreigabesignal 203 festgestellt wird, der Subprozessor, der das Chip-Selektions­ signal festgestellt, die Daten des Empfangs-Pufferspeichers an den Datenbus 201 ausgibt, und der Primärprozessor 40 die Daten auf dem Datenbus 201 liest.

Es wird bestätigt, daß sich Daten in den Sende-Pufferspeichern 32a und 32b befinden und die Empfangs-Pufferspeicher 33a und 33b fähig sind, unter Bezugnahme auf die Sendekennzeichen 34a und 34b und die Empfangskennzeichen 35a und 35b geschrieben zu werden. Werte dieser Kennzeichen werden an einen äußeren Si­ gnal-Sockelstift des Chips ausgegeben und der Primärprozessor 40 erhält einen Wert eines Kennzeichensignals 204 durch die Verwendung eines allgemeinen Ports oder ähnlichem.

Es werden hochintegrierte Schaltungsprodukte entwickelt und hergestellt, die durch die Verkleinerung eines Halbleiters im Vornherein hochintegriert sind, und eine Vielzahl von Be­ triebseinheiten sind in einem Chip vergesehen. Andererseits ist die Anzahl der äußeren Signal-Sockelstifte begrenzt, da die Größe einer Packung oder ähnlichem eingeschränkt ist.

Wenn der in Fig. 1 dargestellte Aufbau auf dem gleichen Chip mit einer Vielzahl von Betriebseinheiten vorgesehen wird, wird eine gleiche Anzahl an Empfangskennzeichen, Sendekennzeichen, Schreibfreigabe-Signalen und Chip-Selektionssignalen benötigt. Aus diesem Grund hat dies Einfluß auf die Begrenzung der Sockelstiftanzahl.

Alternativ ist es hinsichtlich der Konsistenz und Kompatibili­ tät mit einem herkömmlichen System erforderlich, daß ein Sy­ stem so aufgebaut werden kann, daß der gleiche Verbindungszu­ stand und das gleiche Schnittstellenformat erhalten bleiben.

Im Hinblick auf den Lesevorgang der Empfangsdaten von einer Vielzahl von Schnittstellenschaltkreisen bei einer Mikropro­ zessoreinheit MPU schlägt z. B. die Offenlegungsschrift der japanischen Patentanmeldung Nr. 64-17143 bei dem Fall, daß ein beliebiges Kennzeichen, das so eingestellt ist, daß es mit einem Eingangskanal verbunden ist, beispielsweise einen Daten­ empfangs-Haltezustand aufweist, ein Daten-Empfangssystem für die Erzeugung einer Datenauslese-Anforderungsunterbrechung auf Seiten der Datenverarbeitung (Mikroprozessoreinheit) vor, für die Identifizierung eines Eingabekanals entsprechend dem Da­ tenempfang auf Seiten der Datenverarbeitung abhängig von einem Inhalt eines mit der Kennzeichengruppe verbundenen Eingabeka­ nals, wobei der Inhalt auf der Basis der Unterbrechung gelesen wird, und für das Lesen der empfangenen Daten mit Hilfe des Eingabekanal, der dem Haltezustand entspricht. Andererseits wird in der Offenlegungsschrift der Japanischen Patentanmel­ dung No. 64-17143 ein Problem bei der Identifizierung aufgrund der Vergrößerung des äußeren Sockelstiftes nicht berücksich­ tigt, wenn eine Vielzahl von Schnittstellenschaltkreisen auf der gleichen Vielzahl von Chips geladen ist.

ZUSAMMENFASSUNG DER ERFINDUNG

Die vorliegende Erfindung wurde unter Berücksichtigung des zu­ vor erwähnten Problems gemacht, wobei es eine Aufgabe der Er­ findung ist, eine Vorrichtung zur Verhinderung einer Zunahme der Sockelstiftanzahl zu schaffen und die Anzahl der Sockel­ stifte sogar zu reduzieren, sogar dann, wenn eine Vielzahl von Betriebseinheiten auf einer hochintegrierten Schaltung vorge­ sehen sind.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Vorrichtung zu schaffen, die eine Verbindung mit dem Prozessor ermöglicht und zudem einen Zugriffsvorgang durch den gleichen Aufbau wie dem des herkömmlichen Systems auch dann ermöglicht, wenn die Anzahl der Steuersignal-Sockelstifte verringert ist.

Die vorliegende Erfindung zur Lösung der zuvor beschriebenen Aufgabe umfaßt eine integrierte Schaltkreisvorrichtung, welche eine Vielzahl von Betriebseinheiten aufweist; wobei eine Viel­ zahl von Betriebseinheiten Daten an einen Prozessor außerhalb der integrierten Schaltkreisvorrichtung über Sende-Pufferspei­ cher überträgt, wobei die Sende-Pufferspeicher mit jeweils jeder der Betriebseinheiten verbunden angeordnet sind, ferner an einen Registergruppe, in welcher Sendekennzeichen zeigen, daß Daten in jedem der Sende-Pufferspeicher vorliegen oder nicht, jeweils bestimmten Bitadressen zugeordnet sind, und an eine Vorrichtung, welche es ermöglicht, daß der Prozessor außerhalb der integrierten Schaltkreisvorrichtung zur gleichen Zeit auf die Registergruppe zugreifen kann.

Gemäß der vorliegenden Erfindung kann ein äußerer Anschluß für die Ausgabe eines logischen Additionsausgangssignals des Wertes eines jeden Bauelements einer Registergruppe nach außen vorgesehen sein.

Alternativ umfaßt die vorliegende Erfindung eine integrierte Schaltkreisvorrichtung, welche eine Vielzahl von Betriebsein­ heiten aufweist; wobei eine Vielzahl von Betriebseinheiten über Empfangs-Pufferspeicher Daten an einen Prozessor außer­ halb der integrierten Schaltkreisvorrichtung weiterleitet, wobei die Empfangs-Pufferspeicher so angeordnet sind, daß sie mit jeweils jeder Betriebseinheit verbunden sind, die Daten ferner an eine Registergruppe weitergeleitet werden, in welcher Empfangskennzeichen, welche zeigen, daß jeder der Empfangs-Pufferspeicher frei ist oder nicht, jeweils bestimm­ ten Bitadressen zugeordnet ist, und an eine Vorrichtung, die es ermöglicht, daß der Prozessor außerhalb der integrierten Schaltkreisvorrichtung zur gleichen Zeit auf die Register­ gruppe zugreifen kann.

Gemäß der vorliegenden Erfindung kann ein äußerer Anschluß da­ zu vorgesehen sein, ein logisches Produkt-Ausgangssignal des Wertes eines jeden Hauelements einer Registergruppe nach außen auszugeben.

Weitere Einzelheiten, Vorteile und Merkmale ergeben sich aus der nachfolgenden Kurzbeschreibung der Ausführungsformen der Erfindung anhand der Zeichnungen.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Es zeigen:

Fig. 1 einen Verbindungszustand zwischen einem Kommunikations- Schnittstellen-Schaltkreis und einem Primärprozessor in einem herkömmlichen Subprozessor;

Fig. 2 einen Aufbau eines Beispiels der vorliegenden Erfin­ dung;

Fig. 3 einen Verbindungszustand zwischen einem Primärprozessor und einem Subprozessor einer hochintegrierten Schaltung entsprechend einem Beispiel der vorliegenden Erfindung;

Fig. 4 einen Verbindungszustand zwischen einem Primärprozessor und einem Subprozessor einer hochintegrierten Schaltung entsprechend einem Beispiel der vorliegenden Erfindung;

Fig. 5 Zeit-Wellenformen zur Erklärung des Vorgangs der Daten­ auslesung aus dem Subprozessor an den Host- oder Pri­ märprozessor der hochintegrierten Schaltung gemäß einem Beispiel der vorliegenden Erfindung;

Fig. 6 Zeit-Wellenformen zur Erklärung des Schreibvorgangs der Daten vom Subprozessor in den Host-Prozessor der hoch­ integrierten Schaltung gemäß einem Beispiel der vorlie­ genden Erfindung;

Fig. 7 eine Zusammensetzung eines weiteren Beispiels der vor­ liegenden Erfindung; und

Fig. 8 Zeit-Wellenformen zur Erklärung des Schreibvorgangs von Daten vom Subprozessor in den Host-Prozessor der hoch­ integrierten Schaltung gemäß einem weiteren Beispiel der vorliegenden Erfindung.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Bevorzugte Ausführungsformen der vorliegenden Erfindung werden nachfolgend ausführlich beschrieben. Gemäß einer Ausführungs­ form der vorliegenden Erfindung als ein Schnittstellen-Schalt­ kreis für das Senden und Empfangen von Daten von und zu einem äußeren Prozessor sind Sendekennzeichen (4a, 4b) und Emp­ fangskennzeichen (5a, 5b) für das Anzeigen der Zustände der Sende-Pufferspeicher (2a, 2b) bzw. Empfangs-Pufferspeicher (3a, 3b), welche mit jeweils jeder Betriebseinheit (1a, 1b) verbunden angeordnet sind, jedem Bit eines Registers zugeord­ net, wobei auf das Register von der Seite des äußeren Prozes­ sors in der hochintegrierten Schaltung, in welcher eine Viel­ zahl von Betriebseinheiten (1a, 1b) in dem gleichen Chip vor­ gesehen sind, zugegriffen werden kann. Darüberhinaus ist eine Vielzahl von Sendekennzeichen (4a, 4b) in einem Signal (einem Sendekennzeichensignal 104) mit Hilfe von beispielsweise einer ODER-Schaltung (8) kombiniert, und eine Vielzahl von Empfangs­ kennzeichen (5a, 5b) ist in einem Signal (einem Empfangskenn­ zeichensignal 105) mit Hilfe einer UND-Schaltung (9) kombi­ niert, so daß diese einem äußeren Sockelstift der hochinte­ grierten Schaltung zugeordnet sind.

Eine Vielzahl von Empfangskennzeichen kann in einem Signal (einem Empfangskennzeichensignal 105) durch eine ODER-Schal­ tung (9) verbunden sein.

Als erstes nimmt der äußere Prozessor Bezug auf die Sende­ kennzeichensignale und die Empfangs-kennzeichensignale des äußeren Sockelstifts, liest anschließend ein Sendekennzeichen­ register und ein Empfangskennzeichenregister. Dann überprüft der äußere Prozessor den Zustand des Sende-Pufferspeichers und des Empfangs-Pufferspeichers, um auf einen notwendigen Sende- Pufferspeicher oder einem notwendigen Empfangs-Pufferspeicher zuzugreifen.

Die bevorzugte Ausführungsform der vorliegenden Erfindung um­ faßt eine Vielzahl von Sende-Pufferspeichern (2a, 2b), die mit jeder aus einer Vielzahl von Betriebseinheiten (1a, 1b) ver­ bunden angeordnet sind, eine Vielzahl von Sendekennzeichenre­ gistern (4a, 4b) zur Speicherung der Sendekennzeichen, die je­ den Zustand der Sende-Pufferspeicher (2a, 2b) bei einer vorge­ gebenen Bitadresse anzeigen, eine Vielzahl von Empfangs-Puf­ ferspeichern (3a, 3b), welche mit jeder aus einer Vielzahl von Betriebseinheiten verbunden angeordnet sind, die Empfangskenn­ zeichenregister (5a, 5b) zur Speicherung der Sendekennzeichen, die jeden Zustand der Empfangs-Pufferspeicher (3a, 3b) bei einer vorbestimmten Bitadresse anzeigen, Datenausgangssignale von den Sende-Pufferspeichern, Ausgangssignale vom Sendekenn­ zeichenregister und einen Selektor (6) zur Selektion und Aus­ gabe des Ausgangssignals vom Empfangskennzeichenregister auf der Basis eines Selektionssignals. Das Ausgangssignal des Selektors (6) wird über einen Ausgangssignal-Pufferspeicher und einen äußeren Anschluß (Sockelstift) an einen Datenbus ausgegeben. Die bevorzugte Ausführungsform der vorliegenden Erfindung weist ferner eine Vorrichtung (8) zur Kombination von Signalen, welche anzeigen, daß Sendedaten vorhanden sind, in ein Signal und zu dessen Ausgabe als das Sendekennzeichen­ signal (104) auf, wenn Werte einer Vielzahl der Sendekennzei­ chen des Sendekennzeichenregisters eingegeben werden und ein beliebiges aus der zuvor erwähnten Vielzahl von Sendekenn­ zeichen anzeigt, daß Sendedaten vorhanden sind, ferner eine Vorrichtung (9) zur Kombination von Signalen, die anzeigen, daß eine Vielzahl von Empfangssignalen frei sind, in ein Signal und zur Ausgabe des Signals als das Empfangskennzei­ chensignal (105), wenn Werte einer Vielzahl der Empfangskenn­ zeichen des Empfangskennzeichenregisters eingegeben werden und die obige Vielzahl von Empfangskennzeichen freie Signale an­ zeigt, sowie einen Decodierer (7) zur Eingabe eines von einem Adressenbus zu übertragenden Adressensignals und dessen Deco­ dierung.

Entsprechend einer Ausführungsform der vorliegenden Erfindung, kann auch eine Vorrichtung (9) vorgesehen sein, um Signale, die anzeigen, daß ein beliebiges aus einer Vielzahl von Emp­ fangskennzeichen frei ist, in ein Signal zu kombinieren und dieses nach außen als ein Empfangskennzeichensignal (105) in dem Fall auszugeben, wenn Werte einer Vielzahl von Empfangs­ kennzeichen des Empfangskennzeichenregisters eingegeben werden und ein beliebiges aus der obigen Vielzahl der Empfangskenn­ zeichen freie Signale anzeigt.

Beim Empfang von Schreibdaten wird der durch das zuvor be­ schriebene Adressensignal bestimmte Empfangs-Pufferspeicher aktiviert, und beim Lesen der Werte der obigen Sende-Puffer­ speichers, des oben beschriebenen Sendekennzeichenregisters und des obigen Empfangskennzeichenregisters werden die den Sende-Pufferspeichern, dem Sendekennzeichenregister und dem Empfangskennzeichenregister zugeordneten Adressen durch das obige Adressensignal bestimmt und jeder beliebige Sende-Puf­ ferspeicher, das Sendekennzeichenregister und das Empfangs­ kennzeichenregister werden zur Ausgabe über den Selektor (6) für die Eingabe des vom Decodierer (7) decodierten Signals als ein Selektionssignal an den Datenbus selektiert.

Eine bevorzugte Ausführungsform der vorliegenden Erfindung um­ faßt eine Decodiervorrichtung (22) zur Decodierung eines von einer Primärprozessorvorrichtung an den Adressenbus auszuge­ benden Signals und zur Ausgabe eines Chip-Selektionssignals, das die selektierte erfindungsgemäße integrierte Schaltkreis­ vorrichtung (22) aktiviert. Wenn die obige Primärprozessorvor­ richtung (21) erfaßt, daß ein das Vorhandensein von Daten auf­ zeigendes Signal vom Sendekennzeichensignal der obigen inte­ grierten Halbleiter-Schaltkreisvorrichtung ausgegeben wird, bestimmt die Primärprozessorvorrichtung (21) die Adresse des obigen Sendekennzeichenregisters und liest die Daten des obigen Sendekennzeichenregisters aus dem obigen Datenbus aus, und die Primärprozessorvorrichtung (21) legt den Sende-Puf­ ferspeicher fest, in welchem eine Übertragung vom obigen Sendekennzeichenregister stattfindet, gibt die Adresse des bestimmten Sende-Pufferspeichers an den Adressenbus aus und liest die Daten des Sende-Pufferspeichers aus.

Alternativ bestimmt der Primärprozessor (21) nach dem Schrei­ ben und Zugreifen im Hinblick auf die integrierte Halbleiter- Speichervorrichtung (20) gemäß der vorliegenden Erfindung durch den Primärprozessor (21), wenn das Empfangs-kennzei­ chensignal der integrierten Halbleiter-Schaltkreisvorrichtung zeigt, daß alle aus einer Vielzahl von Empfangs-Pufferspei­ chern frei sind, einen beliebigen Pufferspeicher aus einer Vielzahl von Empfangs-Pufferspeichern durch den Adressenbus für das Schreiben der Daten, und wenn das Empfangskennzeichen­ signal (105) nicht anzeigt, daß alle aus einer Vielzahl von Empfangs-Pufferspeichern frei sind, bestimmt der Primärpro­ zessor (21) die Adresse des Empfangskennzeichenregisters und liest die Daten des Empfangskennzeichenregisters vom Datenbus, legt einen freien Empfangs-Pufferspeicher vom Empfangskenn­ zeichenregister fest, gibt die Adresse des festgelegten Emp­ fangs-Pufferspeichers an den Adressenbus aus und schreibt die Daten über den Datenbus in den Empfangs-Pufferspeicher.

Alternativ bestimmt der Primärprozessor (21) nach der Schreib­ operation in und dem Zugriff auf die integrierte Halbleiter- Speichervorrichtung (20) gemäß der vorliegenden Erfindung durch den Primärprozessor (21), wenn das Empfangskennzeichen­ signal (105) der integrierten Halbleiter-Schaltkreisvorrich­ tung zeigt, daß einer aus einer Vielzahl von Empfangs-Puffer­ speichern frei ist, die Adresse des Empfangs-Pufferspeichers und liest die Daten des Empfangskennzeichenregisters vom Da­ tenbus aus, legt einen freien Empfangs-Pufferspeicher vom Empfangskennzeichenregister fest, gibt die Adresse des fest­ gelegten Empfangs-Pufferspeichers an den Adressenbus aus und schreibt die Daten über den Datenbus in den Empfangs-Puffer­ speicher.

Die oben beschriebenen Ausführungsformen der Erfindung werden durch die Erklärung von Beispielen der vorliegenden Erfindung mit Bezug auf die anliegenden Zeichnungen besser verständlich.

Fig. 2 zeigt den Aufbau eines Beispiels der vorliegenden Er­ findung. Mit Bezug auf Fig. 2 ist eine Vielzahl von Betriebs­ einheiten auf einem integrierten Schaltkreis in einem Subpro­ zessor geladen und ein Abschnitt eines Schnittstellenschalt­ kreises wird als Kommunikationsmittel hinsichtlich eines äuße­ ren Primärprozessors von einer Vielzahl von Betriebseinheiten geteilt. Bei dem in Fig. 2 gezeigten Aufbau sind zwei Be­ triebseinheiten zur leichteren Erklärung auf dem gleichen Chip angeordnet. Erfindungsgemäß sind die Betriebseinheiten nicht auf zwei Einheiten begrenzt, sondern es können selbstverständ­ lich mehr als zwei Betriebseinheiten auf dem gleichen Chip angeordnet sein.

Mit Bezug auf Fig. 2 sind gemäß einem Beispiel der vorliegen­ den Erfindung zwei Betriebseinheiten 1a und 1b auf dem Chip vorgesehen. Jede der Betriebseinheiten 1a und 1b ist mit einem Sende-Pufferspeicher 2a, einem Sende-Pufferspeicher 2b und einem Empfangs-Pufferspeicher 3a bzw. einem Empfangs-Puffer­ speicher 3b verbunden.

Gemäß einem Beispiel der vorliegenden Erfindung ist, da eine Vielzahl von Sende-Pufferspeichern und eine Vielzahl von Emp­ fangs-Pufferspeichern auf dem gleichen Chip vorgesehen sind, ein Decodierer 7 vorgesehen, um einen Adressenbus 101 zu de­ codieren. Ein Decodierergebnis des Decodierers 7 wird als ein Signal zur Selektion der Empfangs-Pufferspeicher 3a und 3b und eines Selektionssignals in einen Selektor 6 eingegeben. Der selektierte Empfangs-Pufferspeicher holt sich ein Datenbussi­ gnal, und ein vom Selektor 6 selektiertes Signal aus den Aus­ gangssignalen des Sende-Pufferspeichers wird über einen Sende­ treiber 10 an den Datenbus 100 ausgegeben.

Das Adressensignal entscheidet, welcher der Sende-Pufferspei­ cher 2a und 2b selektiert werden soll. Anschließend wird der zu selektierende Sende-Pufferspeicher vom Selektor 6 zur Ein­ gabe eines Decodiersignals vom Decodierer 6 für die Eingabe der Adresse selektiert.

Einer der Empfangs-Pufferspeicher 3a und 3b wird durch die Adresse bestimmt und der bestimmte Empfangs-Pufferspeicher wird durch ein Decodierergebnis des Decodierers 7 selektiert.

Die Sende-Pufferspeicher 4a und 4b zur Anzeige, daß Daten in die Sende-Pufferspiecher 2a und 2b geschrieben sind, werden für jedes Bit in einem vorbestimmten Bitfeld eines Registers mit einer Vielzahl von Bitbreiten zugeordnet, so daß diese ein Sendekennzeichenregister bilden.

Das Sendekennzeichenregister ist derart aufgebaut, daß ein äußerer Primärprozessor (nicht dargestellt) einer hochinte­ grierten Schaltung, der ein Beispiel für die vorliegende Er­ findung darstellt, alle Inhalte der Sendekennzeichenregister mit einem Zugriff lesen kann.

Auf die gleiche Art und Weise werden Empfangskennzeichen 5a und 5b einem jeden Bit in einem vorbestimmten Bitfeld eines Registers mit einer Vielzahl von Bitbreiten zugeordnet und bilden ein Empfangskennzeichenregister. Das Empfangskenn­ zeichenregister ist derart aufgebaut, daß ein äußerer Prozes­ sor einer hochintegrierten Schaltung, welcher ein Beispiel für die vorliegende Erfindung ist, alle Inhalte mit nur einem Zu­ griff lesen kann.

Das Ausgangssignal vom Sendekennzeichenregister, welches die Sendekennzeichen 4a und 4b aufweist, sowie das Ausgangssignal vom Empfangskennzeichenregister, das die Empfangskennzeichen 5a und 5b aufweist, werden in den Selektor 6 eingegeben. Adressen, welche durch den äußeren Primärprozessor bestimmt werden, werden dem Sendekennzeichenregister bzw. dem Emp­ fangskennzeichenregister zugeordnet. In dem Fall, daß die Adresse mit Hilfe des Adressensignal vom Adressenbus 101 be­ stimmt ist, wird das Ausgangssignal vom Sendekennzeichenre­ gister, das die Sendekennzeichen 4a und 4b aufweist, oder das Ausgangssignal vom Empfangskennzeichenregister, das die Emp­ fangskennzeichen 5a und 5b aufweist, an den Datenbus 101 über den Selektor 6, dessen Selektionssignal das Decodiersignal des Decodierers 7 aufweist, ausgegeben.

Alternativ, um die Zustände der Sende-Pufferspeicher 2a und 2b und der Empfangs-Pufferspeicher 3a und 3b nach außen mitzutei­ len, sind die Sendekennzeichen 4a und 4b mit dem äußeren Sockelstift über eine ODER-Schaltung 8 als das Sendekennzei­ chensignal 104 verbunden und die Empfangskennzeichen 5a und 5b sind mit dem äußeren Sockelstift über eine UND-Schaltung 9 als das Empfangskennzeichensignal 105 verbunden. Hinsichtlich der Sendekennzeichen 4a und 4b wird, in dem Fall, daß minde­ stens ein Kennzeichen einen Kennzeichenwert "1" aufweist, "1" als das Ausgangssignal der ODER-Schaltung 8 an das Sendekenn­ zeichensignal 104 ausgegeben. Im Hinblick auf die Empfangs­ kennzeichen 5a und 5b sollte, in dem Fall, daß beide Kennzei­ chen den Wert "1" aufweisen (beide frei sind), sollte das Empfangskennzeichensignal 105 als das Ausgangssignal von der UND-Schaltung 9 "1" sein, um von dem äußeren Sockelstift aus­ gegeben zu werden.

Alle Empfangs-Pufferspeicher 3a und 3b teilen sich ein Schreib-Freigabesignal 103 vom Primärprozessor. Alternativ teilen sich alle Sende-Pufferspeicher 2a und 2b ein Lese- Freigabesignal 103 hinsichtlich des Kennzeichenregisters.

Das Schreib-Freigabesignal 103 und das Lese-Freigabesignal 102 bestimmen sowohl einen Selektionsgegenstand als auch ein Deco­ dierergebnis des Decodierers 7 zur Eingabe des Adressensi­ gnals. Obwohl es in Fig. 2 nicht angezeigt ist, ist ein Chip- Selektionssignal für die Aktivierung (Wirkung) des Schnitt­ stellen-Schaltkreises im Chip im äußeren Sockelstift eines Subprozessors einer hochintegrierten Schaltung (vgl. Fig. 3) angeordnet. Nur wenn ein Chip-Selektionssignal-Sockelstift aktiv ist, kann ein Betrieb einer Ressource innerhalb des Chips ausgeführt werden. Der Chip-Selektionssignal-Sockelstift ist eine Gegenmaßnahme, um nur den selektierten Prozessor in dem Fall zu aktivieren, daß eine Vielzahl von Subprozessoren der hochintegrierten Schaltung mit dem Aufbau, wie er in Fig. 2 gezeigt ist, vorgesehen sind.

Fig. 3 und Fig. 4 zeigen ein Beispiel für einen Verbindungs­ zustand zwischen dem Subprozessor der hochintegrierten Schal­ tung und dem Primärprozessor entsprechend einem Beispiel der vorliegenden Erfindung.

Fig. 3 zeigt einen Aufbau, so daß einer der in Fig. 2 gezeig­ ten Subprozessoren der hochintegrierten Schaltung 20 mit dem Primärprozessor 21 verbunden ist. Mit Bezug auf Fig. 3 ist der Adressenbus 101, da der Bus des Primärprozessors 21 mit einem äußeren Speicher und Peripheriegeräten oder ähnlichem zusätz­ lich zu den Subprozessoren der hochintegrieren Schaltung 20 verbunden ist, mit dem Decodierer 22 verbunden, und der Deco­ dierer 22 bestätigt das Chip-Selektionssignal 106, sobald das eingegebene Adressensignal ein vorgegebenes Adressenmuster aufweist.

Ferner ist ein Abschnitt des Adressenbus 101 mit dem Adressen­ bus der Subprozessoren der hochintegrieren Schaltung 20 ver­ bunden. Der Datenbus 100 ist mit den Subprozessoren der hoch­ integrierten Schaltung 20 und dem Primärprozessor 21 verbun­ den.

Das Lese-Freigabesignal 102 und das Schreib-Freigabesignal 103 für die Subprozessoren der hochintegrierten Schaltung 20 sind ebenfalls mit einem mit dem Primärprozessor 21 verbundenen Si­ gnal verbunden.

Zur Übertragung des von den Subprozessoren der hochintegrier­ ten Schaltung an den Primärprozessor 21 auszugebenden Sende­ kennzeichensignals 104 und des Empfangskennzeichensignals 105 können die Subprozessoren der hochintegrierten Schaltung 20, falls ein allgemeiner Datenport im Primärprozessor vorhanden ist, mit dem allgemeinen Datenport verbunden werden, oder die Subprozessoren der hochintegrierten Schaltung 20 können mit einem Unterbrechungs-Eingangssignal des Primärprozessors 21 verbunden werden.

Fig. 4 zeigt einen Aufbau, so daß die in Fig. 2 dargestellten Subprozessoren 20a und 20b der hochintegrierten Schaltung mit dem Primärprozessor 21 verbunden sind. Die Subprozessoren 20a und 20b der hochintegrierten Schaltung sind identisch zum Aufbau von Fig. 3 mit dem Datenbus 100, dem Adressenbus 101, dem Lese-Freigabesignal 102 und dem Schreib-Freigabesignal 103 verbunden, so daß ein Subprozessor der hochintegrierten Schal­ tung in Fig. 3 dargestellt ist. Aus diesem Grund kann das gleiche Signal mit zwei Subprozessoren verbunden werden.

Ein Abschnitt des Adressenbus wird in den Decodierer 22 zur Erzeugung des Chip-Selektionssignals eingegeben. Die Chip-Se­ lektionssignale 106a und 106b werden durch zwei unterschied­ liche Adressen beurteilt, so daß unterschiedliche Adressen zwei Subprozessoren der hochintegrierten Schaltung zugeordnet werden und die Chip-Selektionssignale 106a und 106b werden jeweils in die Subprozessoren 20a bzw. 20b der hochintegrier­ ten Schaltung eingegeben.

Da das Sendekennzeichensignal 104 und das Empfangs-Kennzei­ chensignal 105 vom jeweiligen Subprozessor 20a bzw. 20b der hochintegrierten Schaltung ausgegeben wird, werden diese in den allgemeinen Port oder ähnlichem des Primärprozessors 21 separat eingegeben.

Fig. 5 zeigt Zeitsteuerungs-Wellenformen eines jeden Signals (das Sendekennzeichensignal 104, den Adressenbus 101, den Da­ tenbus 100, das Lese-Freigabesignal 102 und das Schreib-Frei­ gabesignal 103) in dem Fall, daß der Primärprozessor 21 die Daten vom Subprozessor der hochintegrierten Schaltung 20 ent­ sprechend einem Beispiel der vorliegenden Erfindung erhält.

Sobald der Subprozessor der hochintegrierten Schaltung 20 die Daten im Sende-Pufferspeicher 2a anordnet, schaltet sich das Sendekennzeichen 4a ein (hoher Pegel) und das Sendekennzei­ chensignal 104 wird durch die ODER-Schaltung 8 festgelegt. Wenn der Primärprozessor 21 erfaßt, daß das Sendekennzeichen­ signal 104 durch die ODER-Schaltung 8 bestätigt wird, liest er zunächst das Sendekennzeichenregister und überprüft, welcher Sende-Pufferspeicher von den Sende-Pufferspeichern 2a und 2b die Daten aufweist.

Da die Sendekennzeichen 4a und 4b, welche mit den Sende-Puf­ ferspeichern 2a und 2b einer jeden Betriebseinheit verbunden sind, vorgegebenen Bitadressen im Sendekennzeichen-register zugeordnet sind, kann erfaßt werden, welcher Sende-Puffer­ speicher die Daten aufweist, indem auf das Bit "1" Bezug genommen wird. Um das Lesen des Sendekennzeichenregisters durch den Primärprozessor 21 zu ermöglichen, kann die Sende­ kennzeichenadresse an den Adressenbus 101 ausgegeben werden und das Lese-Freigabesignal 102 kann bestätigt werden. Nach der Verzögerungszeit aufgrund des Lesens wird ein Inhalt (Daten) des Sendekennzeichens (Sendekennzeichenregisters) auf dem Datenbus 100 ausgelesen.

Falls bekannt ist, daß Daten im Sende-Pufferspeicher 2a aus dem Inhalt des Sendekennzeichenregisters vorhanden sind, liest der Primärprozessor 21 die Daten vom Sende-Pufferspeicher 2a. Mit anderen Worten gibt der Primärprozessor 21 die Adresse des Sende-Pufferspeichers 2a an den Adressenbus 101 aus und stellt das Lese-Freigabesignal 102 fest, wobei ein Wert des Sende- Pufferspeichers 2a (Sende-Pufferspeicherdaten) im Datenbus 100 erscheinen.

Fig. 5 zeigt Zeitablauf-Wellenformen eines jeden Signals bei dem Fall, daß der Primärprozessor 21 Daten an den Subprozessor der hochintegrierten Schaltung 20 gemäß einem Beispiel der vorliegenden Erfindung liefert.

Das Empfangskennzeichensignal 105 umfaßt ein Signal für die Anzeige, daß beide Empfangs-Pufferspeicher 3a und 3b frei sind. Wenn das Empfangskennzeichensignal 105 bestätigt wird (im Falle von "1"), ist es nicht erforderlich, auf das Emp­ fangskennzeichenregister Bezug zu nehmen, da beide der Emp­ fangs-Pufferspeicher 3a und 3b frei sind, und jeder beliebige Empfangs-Pufferspeicher kann beschrieben werden.

Der Primärprozessor 21 liefert die Daten an die Betriebsein­ heit 1a derart, daß er die Daten in den Empfangs-Pufferspei­ cher 3a schreibt. Der Primärprozessor 21 liefert die Adresse des Empfangs-Pufferspeichers 3a an den Adressenbus 101, gibt die Schreibdaten an den Datenbus 100 aus und bestätigt das Schreib-Freigabesignal 103, so daß er fähig wird, die Daten in den Empfangs-Pufferspeicher 3a zu schreiben.

Wenn die Daten in den Empfangs-Pufferspeicher 3a geschrieben werden, wird das Empfangskennzeichen "0", da es frei ist, und das Empfangskennzeichensignal 105 wird nicht festgelegt (wird "0") durch die UND-Schaltung 9.

Alternativ wird das Empfangskennzeichensignal 105 neu bestä­ tigt, wenn die Betriebseinheit 1a liest, daß das Empfangs­ kennzeichen frei ist (vgl. Fig. 2).

Wenn das Kennzeichensignal 105 andererseits nicht festgelegt wird, sind nicht alle Empfangs-Pufferspeicher gefüllt. Aus diesem Grund kann es möglich sein, die freien Empfangs-Puf­ ferspeicher zu überprüfen und diese zu beschreiben. In diesem Fall überprüfen die freien Empfangskennzeichen 5a und 5b zu­ nächst beim Lesen des Empfangskennzeichenregisters den Emp­ fangs-Pufferspeicher, der den Wert "1" aufweist. Falls ein freier Empfangs-Pufferspeicher vorhanden ist, wird dieser freie Empfangs-Pufferspeicher durch das zu schreibende Adres­ sensignal selektiert.

Nun wird der Zustand beschrieben, bei dem das Kennzeichensi­ gnal 105 bei dem Zustand nicht festgelegt wird, bei dem die Daten beispielsweise in den Empfangs-Pufferspeicher 3a ge­ schrieben werden und die Daten vom Primärprozessor 21 zum Beispiel in den Empfangs-Pufferspeicher 3b geschrieben werden.

Zunächst gibt der Primärprozessor 21 die Adresse des Empfangs­ kennzeichenregisters an den Adressenbus 101 aus und bestätigt das Lese-Freigabesignal 102. Als Ergebnis erscheinen die Daten des Empfangskennzeichenregisters auf dem Datenbus 100. Dann empfängt der Primärprozessor 21 das Empfangskennzeichenregi­ ster auf dem Datenbus 100 zur Überprüfung der freien Empfangs- Pufferspeicher vom empfangenen Empfangskennzeichenregister.

Wenn sich herausstellt, daß das mit dem Empfangs-Pufferspei­ cher 3b verbundene Empfangskennzeichen 5b "1" ist und der Empfangs-Pufferspeicher 3b frei ist, wird die Adresse des Empfangs-Pufferspeichers 3b an den Adressenbus 101 gesendet, die Schreibdaten werden an den Datenbus 100 ausgegeben und die Schreib-Freigabesignal 103 wird bestätigt.

Gemäß dem oben beschriebenen Beispiel werden das Sendekennzei­ chenregister, auf das der Primärprozessor zugreifen soll, und die Adresse des Empfangskennzeichenregisters separat zugeord­ net. In dem Fall jedoch, daß das Sendekennzeichen und das Emp­ fangskennzeichen in einer Datenlänge (einer Bitbreite, auf die einmal zugegriffen werden kann), gehalten werden können, kön­ nen das Sendekennzeichenregister und das Empfangskennzeichen­ register der gleichen Adresse zugeordnet werden, damit auf sie gleichzeitig zugegriffen werden kann.

Alternativ ist das oben beschriebene Ausführungsbeispiel der­ art aufgebaut, daß das Empfangskennzeichensignal 105 mit dem äußeren Signal-Stockelstift verbunden ist. Bei dem Fall je­ doch, daß sich der Primärprozessor nach der Schreiboperation der Daten vom Primärprozessor immer auf das Empfangskennzei­ chenregister bezieht, ist das Empfangskennzeichensignal 105 nicht erforderlich. Andererseits ist es in dem Fall, daß das Empfangskennzeichensignal 105 vom äußeren Anschluß ausgegeben wird und der Primärprozessor das Empfangskennzeichensignal 105 zum Schreiben der Daten überprüft, möglich, den Datenzugriff zu beschleunigen.

Fig. 7 zeigt ein weiteres Beispiel der vorliegenden Erfindung. In dem vorliegenden Beispiel werden das Empfangskennzeichen­ signal (105) und die UND-Schaltung (9) zur Erzeugung des Emp­ fangskennzeichensignals (105) im Aufbau von Fig. 2 verändert, so daß eine ODER-Schaltung (9) ein Empfangs-kennzeichensignal (105') erzeugt und dieses nach außerhalb des Chips ausgibt. In diesem Fall, sobald mindestens ein freier Empfangs-Pufferspei­ cher vorliegt, wird das Empfangskennzeichensignal (105') be­ stätigt, und wenn alle Empfangs-Pufferspeicher voll sind, wird das Empfangskennzeichensignal (105') negativ bestätigt. Die Vorrichtung für den Zugriff auf dieses Signal durch den Pri­ märprozessor ist die gleiche wie in dem oben beschriebenen Beispiel.

Fig. 8 zeigt Zeitablauf-Wellenformen in dem Fall, daß der Pri­ märprozessor die Daten in den Subprozessor schreibt. In dem Fall, daß alle Empfangskennzeichen besetzt sind, zeigt das Empfangskennzeichensignal 105' eine negative Bestätigung. Wenn einer der Subprozessoren die Daten innerhalb des Empfangs-Puf­ ferspeichers liest, wird der Empfangs-Pufferspeicher frei, so daß das Empfangskennzeichensignal 105' bestätigt wird. Der Primärprozessor erfaßt dieses Signal, liest das Empfangskenn­ zeichenregister, überprüft, welcher der Empfangs-Pufferspei­ cher frei ist und schreibt die Daten, die der Primärprozessor an den Subprozessor senden will, in den Empfangs-Pufferspei­ cher. Dieses Verfahren ist für den Fall geeignet, daß die Ver­ arbeitung durch den Subprozessor langsamer erfolgt als die durch den Primärprozessor, oder auch für den Fall, daß viele Datenworte vom Primärprozessor an den Subprozessor gesendet werden.

Andererseits ist es überflüssig zu erwähnen, daß das Setzen einer Logik eines Signals (Aktivierung des Signals mit einem hohen oder niedrigen Pegel oder ähnlichem), wie z. B. das Sen­ dekennzeichen, das Empfangskennzeichen, das Sendekennzeichen­ signal, das Empfangskennzeichensignal, das Lese-Freigabesignal und das Schreib-Freigabesignal oder ähnliches nicht auf den Aufbau des obigen Ausführungsbeispiels beschränkt ist. Wenn beispielsweise Daten in den Empfangs-Pufferspeichern 3a und 3b bezüglich der Empfangskennzeichen 5a und 5b vorhanden sind, kann der Kennzeichenwert "1" betragen (wenn die Empfangs-Puf­ ferspeicher 3a und 3b frei sind, kann der Wert "0" sein). In diesem Fall kann anstelle der UND-Schaltung 9 in Fig. 2 eine NICHT-ODER-Schaltung eingesetzt werden. Sobald beide Empfangs­ kennzeichen 5a und 5b frei sind, ist das Empfangskennzeichen­ signal als ein Ausgangssignal der NICHT-ODER-Schaltung "1".

Wie es oben beschrieben worden ist, schafft die vorliegende Erfindung die folgenden Vorteile.

Ein erster Vorteil bei der vorliegenden Erfindung ist die Be­ seitigung der Anzahl von Signal-Sockelstiften des Chips der hochintegrierten Schaltung, in welchem eine Vielzahl von Be­ triebseinheiten geladen ist.

Ein Grund für den ersten Vorteil der vorliegenden Erfindung ist die Tatsache, daß die Sendekennzeichen und die Empfangs­ kennzeichen, welche die Zustände einer Vielzahl von Sende- Pufferspeichern und der Empfangs-Pufferspeicher im Schnitt­ stellen-Schaltkreis gegenüber dem Primärprozessor aufzeigen, in einem vom äußeren Sockelstift auszugebenden Signal kombi­ niert werden und ein ausführliches Kennzeichen gebildet wird, auf das der Primärprozessor als ein Register zugreifen kann.

Eine zweite Wirkung der vorliegenden Erfindung ist es, den Verbindungszustand des Primärprozessors und des Subprozessors sowie den Datenzugriff zu vereinfachen.

Ein Grund für die zweite Wirkung der vorliegenden Erfindung ist es, daß die vorliegende Erfindung entsprechend dem Ver­ bindungszustand angewendet wird, der im wesentlichen identisch mit dem Zustand einer herkömmlichen Schnittstelle ist und der­ art aufgebaut ist, daß die Sendekennzeichen und die Empfangs­ kennzeichen mit Hilfe des gleichen Verfahrens gelesen werden wie dem beim Lesen der Sende-Pufferspeicher bei Zugriff.

Obwohl die vorliegende Erfindung aus Gründen der vollständigen und klaren Beschreibung mit Bezug auf eine spezifische Ausfüh­ rungsform beschrieben worden ist, sind die anliegenden Ansprü­ che deshalb nicht eingeschränkt, sondern sind so aufgebaut, daß sie alle Abänderungen und alternativen Ausführungsformen verkörpern, die für einen Fachmann in der Technik offensicht­ lich sind, und im wesentlichen in die hier aufgeführte Grund­ lehre des technischen Handelns fallen.

Claims (20)

1. Schnittstellenschaltkreis zwischen Mikroprozessoren, wel­ cher folgendes aufweist:
eine integrierte Schaltkreisvorrichtung, welche eine Viel­ zahl von Betriebseinheiten aufweist, dadurch gekennzeich­ net, daß eine Vielzahl der Betriebseinheiten über Sende- Pufferspeicher Daten an einen Prozessor außerhalb der inte­ grierten Schaltkreisvorrichtung überträgt, wobei die Sende- Pufferspeicher mit jeweils jeder dieser Betriebseinheiten verbunden angeordnet sind;
eine Registergruppe, in der Sendekennzeichen, welche anzei­ gen, ob jeder der Sende-Pufferspeicher Daten aufweist oder nicht, jeweils in unterschiedlichen Bitadressen zugeordnet sind; und
eine Vorrichtung, die es ermöglicht, daß der Prozessor außerhalb der integrierten Schaltkreisvorrichtung zur gleichen Zeit auf die Registergruppe zugreifen kann.

2. Schnittstellenschaltkreis zwischen Prozessoren, welcher folgendes aufweist:
eine integrierte Schaltkreisvorrichtung, welche eine Viel­ zahl von Betriebseinheiten aufweist, dadurch gekennzeich­ net, daß eine Vielzahl von Betriebseinheiten über Empfangs- Pufferspeicher Daten von einem Prozessor außerhalb der integrierten Schaltkreisvorrichtung empfängt, wobei die Empfangs-Pufferspeicher jeweils mit jeder Betriebseinheit verbunden angeordnet sind;
eine Registergruppe, in welcher Empfangskennzeichen, die anzeigen, ob jeder dieser Empfangs-Pufferspeicher leer ist oder nicht, jeweils in verschiedenen Bitadressen zugeordnet sind; und
eine Vorrichtung, die es ermöglicht, daß der Prozessor außerhalb der integrierten Schaltkreisvorrichtung zur selben Zeit auf die Registergruppe zugreifen kann.

3. Schnittstellenschaltkreis zwischen Prozessoren nach An­ spruch 1, der einen äußeren Anschluß zur Ausgabe eines lo­ gischen Additions-Ausgangssignals eines Werts eines jeden Bauteils der Registergruppe nach außen aufweist.

4. Schnittstellenschaltkreis zwischen Prozessoren nach An­ spruch 2, welcher einen äußeren Anschluß zur Ausgabe eines logischen Produkt-Ausgangssignals eines Werts eines jeden Bauteils der Registergruppe nach außen aufweist.

5. Integrierte Halbleiter-Schaltkreisvorrichtung, welche folgendes aufweist:
eine Vielzahl von Sende-Pufferspeichern, welche jeweils mit einer Vielzahl von inneren Schaltkreiseinheiten verbunden ist;
ein Sendekennzeichenregister für das Speichern einer Viel­ zahl von Sendekennzeichen, die jeweils Zustände einer Viel­ zahl von Sende-Pufferspeichern an vorbestimmten Adressen anzeigen; und
einen Selektor für die Eingabe eines Ausgangssignals von einer Vielzahl der Sende-Pufferspeicher und von Ausgangs­ signalen vom Sendekennzeichenregister, wobei der Selektor ein beliebiges dieser Signal auf der Basis eines Selek­ tionssignals auswählt und das selektierte Signal ausgibt, dadurch gekennzeichnet, daß das Ausgangssignal vom Selektor über einen Ausgabe-Pufferspeicher von einem Datenendgerät ausgegeben wird.

6. Integrierte Halbleiter-Schaltkreisvorrichtung nach Anspruch 5, welche eine Vorrichtung für die Eingabe von Werten einer Vielzahl von Sendekennzeichen des Sendekennzeichenregisters und für die Ausgabe eines Sendekennzeichensignals aufweist, wobei das Sendekennzeichen anzeigt, daß mindestens ein Sen­ dekennzeichen aus der Vielzahl von Sendekennzeichen von einem äußeren Anschluß anzeigt, daß Sendedaten vorhanden sind oder alle aus einer Vielzahl von Sendekennzeichen um zwei Werte frei sind.

7. Integrierte Halbleiter-Schaltkreisvorrichtung, die folgen­ des aufweist:
eine Vielzahl von Sende-Pufferspeichern, welche jeweils mit einer Vielzahl von inneren Schaltkreiseinheiten verbunden angeordnet sind;
ein Sendekennzeichenregister für das Speichern einer Viel­ zahl von Sendekennzeichen, die jeweils die Zustände einer Vielzahl von Sende-Pufferspeicher bei vorbestimmten Adres­ sen zeigt;
eine Vielzahl von Empfangs-Pufferspeichern, welche jeweils mit einer Vielzahl von inneren Schaltkreiseinheiten verbun­ den angeordnet ist;
ein Empfangskennzeichenregister für das Speichern von Empfangskennzeichen, welche jeweils die Zustände einer Vielzahl von Empfangs-Pufferspeichern bei einer vorbestimm­ ten Adresse anzeigen; und
einen Selektor zur Eingabe eines Ausgangssignals von einer Vielzahl der Sende-Pufferspeicher, eines Ausgangssignals vom Sendekennzeichenregister und eines Ausgangssignals vom Empfangskennzeichenregister, wobei der Selektor ein belie­ biges dieser Signale auf der Basis eines Selektionssignals auswählt und dieses selektierte Signal ausgibt, dadurch ge­ kennzeichnet, daß das Ausgangssignal vom Selektor über einen Ausgabe-Pufferspeicher von einem Datenendgerät ausge­ geben wird.

8. Integrierte Halbleiter-Schaltkreisvorrichtung nach Anspruch 7, welche folgendes aufweist:
eine Vorrichtung für die Eingabe von Werten einer Vielzahl von Sendekennzeichen des Sendekennzeichenregisters und zur Ausgabe eines Sendekennzeichensignals, welches zeigt, daß mindestens eines aus der Vielzahl der Sendekennzeichen mit Hilfe von zwei, von einem ersten äußeren Anschluß ausgege­ benen Werten anzeigt, daß Sendedaten vorhanden sind oder alle aus der Vielzahl von Sendekennzeichen frei sind; und
eine Vorrichtung für die Eingabe von Werten von einer Viel­ zahl von Empfangskennzeichen des Empfangskennzeichenregi­ sters und für die Ausgabe eines Empfangskennzeichensignals, das zeigt, daß alle aus einer Vielzahl von Empfangskennzei­ chen frei sind oder zumindest eines aus einer Vielzahl von Empfangskennzeichen durch zwei von einem zweiten äußeren Anschluß ausgegebene Werte anzeigt, daß Empfangsdaten vor­ handen sind.

9. Integrierte Halbleiter-Schaltkreisvorrichtung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß die inneren Schalt­ kreiseinheiten Betriebseinheiten aufweisen.

10. Integrierte Halbleiter-Schaltkreisvorrichtung nach An­ spruch 7, welche einen Decodierer für die Eingabe eines von einem Adressenbus zu übertragenden Adressensignals und für dessen Decodierung aufweist; dadurch gekennzeichnet, daß der integrierte Halbleiter-Schaltkreis einen Empfangs- Pufferspeicher aktiviert, welcher durch das Adressensignal beim Schreiben von Daten bestimmt ist, die Adressen be­ stimmt, die dem Sende-Pufferspeicher, dem Sendekennzei­ chenregister und dem Empfangskennzeichenregister durch das Adressensignal nach dem Lesen der Werte des Sende-Puffer­ speichers, des Sendekennzeichenregisters und des Empfangs­ kennzeichenregisters zugeordnet sind, und Ausgangssignale, die mit Hilfe des Selektors zur Eingabe eines durch den Decodierer zur Decodierung des Adressensignals als das Selektionssignal selektiert werden, vom Datenendgerät ausgegeben werden.

11. Integrierte Halbleiter-Schaltkreisvorrichtung, welche fol­ gendes aufweist:
eine Vielzahl von Sende-Pufferspeichern, welche mit jeder aus der Vielzahl von Betriebseinheiten verbunden angeord­ net sind;
ein Sendekennzeichenregister für die Speicherung einer Vielzahl von Sendekennzeichen, welche jeweils die Zustände einer Vielzahl von Sende-Pufferspeichern bei vorbestimmten Bitadressen anzeigen;
eine Vielzahl von Empfangs-Pufferspeichern, welche mit je­ der aus der Vielzahl von Betriebseinheiten verbunden ange­ ordnet sind;
ein Empfangskennzeichenregister zur Speicherung einer Vielzahl von Empfangskennzeichen, welche jeweils Zustände einer Vielzahl der Empfangs-Pufferspeichern an vorbestimm­ ten Bitadressen zeigen;
einen Selektor zur Selektion eines Ausgangssignals aus einer Vielzahl der Sende-Pufferspeicher, eines Ausgangs­ signals aus dem Sendekennzeichenregister und aus dem Empfangskennzeichenregister auf der Basis eines Selek­ tionssignals und für die Ausgabe des selektierten Signals über einen Ausgabe-Pufferspeicher an einen Datenbus;
eine Vorrichtung für die Eingabe von Werten einer Vielzahl von Sendekennzeichen des Sendekennzeichenregisters und für die Ausgabe eines Sendekennzeichensignals, das zeigt, daß mindestens eines aus einer Vielzahl von Sendekennzeichen mit Hilfe zweier von einem ersten äußeren Anschluß ausge­ gebenen Werte anzeigt, daß Sendedaten vorhanden sind oder daß alle aus einer Vielzahl der Sendekennzeichen frei sind;
eine Vorrichtung zur Eingabe von Werten von einer Vielzahl von Empfangskennzeichen des Empfangskennzeichenregisters und zur Ausgabe eines Empfangskennzeichensignals, das an­ zeigt, daß alle aus einer Vielzahl von Empfangskennzeichen frei sind oder mindestens eines aus einer Vielzahl von Empfangskennzeichen mit Hilfe zweier von einem zweiten äußeren Anschluß ausgegebenen Werte anzeigt, daß Empfangs­ daten vorhanden sind; und
einen Decodierer für die Eingabe eines vom Adressenbus zu übertragenden Adressensignals und dessen Decodierung; da­ durch gekennzeichnet, daß beim Schreiben von Daten die Daten vom Datenbus in den Empfangs-Pufferspeicher ge­ schrieben werden, welcher durch das Adressensignal be­ stimmt ist und mit Hilfe des Decodiersignals vom Decodie­ rer selektiert wird, und beim Lesen der Werte der Sende- Pufferspeicher, des Sendekennzeichenregisters und des Empfangskennzeichenregisters die Adressen, die den Sende- Pufferspeichern, dem Sendekennzeichenregister und dem Empfangskennzeichen zugeordnet sind, durch das Adressen­ signal bestimmt werden, und einer der Sende-Pufferspei­ cher, das Sendekennzeichenregister und das Empfangskenn­ zeichenregister für die Ausgabe des Signals über den Se­ lektor zur Eingabe des vom Decodierer decodierten Signals als das Selektionssignal an den Datenbus selektiert wird.

12. Prozessorsystem, welches folgendes aufweist:
eine oder eine Vielzahl von integrierten Halbleiter- Schaltkreisvorrichtung(en) nach Anspruch 11;
eine Primärprozessorvorrichtung zur Kommunikation mit der integrierten Halbleiter-Schaltkreisvorrichtung; und
eine Decodiervorrichtung für die Eingabe eines vom Primär­ prozessor an den Adressenbus auszugebendes Signal und des­ sen Decodierung; und für die Ausgabe eines Chip-Selek­ tionssignals, das den selektierten integrierten Halblei­ ter-Schaltkreis aktiviert; dadurch gekennzeichnet, daß die Primärprozessorvorrichtung bei Erfassung des Sendekennzei­ chensignals vom ersten äußeren Anschluß der integrierten Halbleiter-Schaltkreisvorrichtung zeigt, daß Sendedaten vorhanden sind, die Primärprozessorvorrichtung die Adresse des Sendekennzeichenregisters bestimmt und die Daten des Sendekennzeichenregister vom Datenbus liest, und die Pri­ märprozessorvorrichtung den Sende-Pufferspeicher festlegt, in welchem eine Übertragung vom Sendekennzeichenregister vorliegt, die Adresse des festgelegten Sende-Pufferspei­ chers an den Adressenbus ausgibt und die Daten des Sende- Pufferspeichers ausliest.

13. Prozessorsystem nach Anspruch 12, dadurch gekennzeichnet, daß nach dem Schreibvorgang in und dem Zugriff auf die integrierte Schaltkreisvorrichtung durch den Primärpro­ zessor, die Primärprozessorvorrichtung, wenn sie erfaßt, daß das Empfangskennzeichensignal vom zweiten äußeren Anschluß der integrierten Halbleiter-Schaltkreisvorrich­ tung zeigt, daß alle aus einer Vielzahl von Empfangs-Puf­ ferspeichern frei sind, einen beliebigen Pufferspeicher aus einer Vielzahl der Pufferspeicher mit Hilfe des Adres­ senbus zum Schreiben der Daten von dem Datenbus bestimmt.

14. Prozessorsystem nach Anspruch 12, dadurch gekennzeichnet, daß nach dem Schreibvorgang und dem Zugriff auf die inte­ grierte Halbleiter-Schaltkreisvorrichtung durch den Pri­ märprozessor, dieser, wenn das Empfangskennzeichensignal vom zweiten äußeren Anschluß der integrierten Halbleiter- Schaltkreisvorrichtung nicht anzeigt, daß alle aus einer Vielzahl von Empfangs-Pufferspeichern unbesetzt sind, die Adresse des Empfangskennzeichenregisters bestimmt und Da­ ten des Empfangskennzeichenregisters aus dem Datenbus ausliest, einen freien Empfangs-Pufferspeicher aus diesem Empfangskennzeichenregister bestimmt, die Adresse des bestimmten Empfangs-Pufferspeichers an den Adressenbus ausgibt und die Daten über den Datenbus in den Empfangs- Pufferspeicher schreibt.

15. Prozessorsystem nach Anspruch 13, dadurch gekennzeichnet, daß beim Schreibvorgang und beim Zugriff auf die inte­ grierte Halbleiter-Schaltkreisvorrichtung durch den Pri­ märprozessor, dieser, wenn das Empfangskennzeichensignal von dem zweiten äußeren Anschluß der integrierten Halblei­ ter-Schaltkreisvorrichtung nicht anzeigt, daß alle aus einer Vielzahl von Empfangs-Pufferspeichern frei sind, die Adresse des Empfangskennzeichenregisters bestimmt und die Daten des Empfangskennzeichenregisters aus dem Datenbus ausliest, einen freien Empfangs-Pufferspeicher vom Empfangskennzeichenregister bestimmt, die Adresse des be­ stimmten Empfangs-Pufferspeichers an den Adressenbus aus­ gibt und die Daten über den Datenbus in den Empfangs-Puf­ ferspeicher schreibt.

16. Schnittstellen-Schaltkreis zwischen Prozessoren nach An­ spruch 2, welcher einen äußeren Anschluß zur Ausgabe eines logischen Additions-Ausganssignals eines Wertes eines je­ den Bauelements der Registerbaugruppe nach außen aufweist.

17. Integrierte Halbleiter-Schaltkreisvorrichtung nach An­ spruch 7, welche folgendes aufweist:
eine Vorrichtung für die Eingabe von Werten einer Vielzahl von Sendekennzeichen des Sendekennzeichenregisters und für die Ausgabe eines Sendekennzeichensignals, das durch zwei Werte von einem ersten äußeren Anschluß anzeigt, daß min­ destens eines aus einer Vielzahl von Sendekennzeichen an­ gibt, daß Sendedaten vorhanden sind, oder daß alle aus einer Vielzahl von Sendekennzeichen leer sind; und
eine Vorrichtung für die Eingabe von Werten einer Vielzahl von Empfangskennzeichen des Empfangskennzeichenregisters und für die Ausgabe eines Empfangskennzeichensignals, das mit Hilfe zweier Werte von einem zweiten äußeren Anschluß anzeigt, daß mindestens eines aus einer Vielzahl von Empfangskennzeichen frei ist oder alle aus einer Vielzahl von Empfangskennzeichen Daten aufweisen.

18. Integrierte Halbleiter-Schaltkreisvorrichtung, welche folgendes aufweist:
eine Vielzahl von Sende-Pufferspeichern, welche jeweils mit einer Vielzahl von Betriebseinheiten verbunden ange­ ordnet sind;
ein Sendekennzeichenregister zur Speicherung einer Viel­ zahl von Sendekennzeichen, welche jeweils Zustände einer Vielzahl dieser Sende-Pufferspeicher bei vorbestimmten Adressen zeigen;
eine Vielzahl von Empfangs-Pufferspeichern, wobei jeder mit einer Vielzahl von Betriebseinheiten verbunden ange­ ordnet ist;
ein Empfangskennzeichenregister zur Speicherung von Emp­ fangskennzeichen, welche jeweils Zustände einer Vielzahl von Empfangs-Pufferspeicher bei vorgegebenen Adressen zeigen;
einen Selektor für die Eingangsselektion des Ausgangssi­ gnals einer Vielzahl der Sende-Pufferspeicher, des Aus­ gangssignals vom Sendekennzeichenregister und des Aus­ gangssignals vom Empfangskennzeichenregister auf der Basis eines Selektionssignals und die Ausgabe des selektierten Signals über einen Ausgangssignal-Pufferspeicher an einen Datenbus;
eine Vorrichtung zur Eingabe einer Vielzahl von Sendekenn­ zeichen des Sendekennzeichenregisters und zur Ausgabe eines Sendekennzeichensignals, das mit Hilfe zweiter Werte von einem ersten äußeren Anschluß anzeigt, daß mindestens eines aus der Vielzahl von Sendekennzeichen angibt, daß Sendedaten vorhanden sind oder eine Vielzahl von Sende­ kennzeichen frei sind;
eine Vorrichtung zur Eingabe einer Vielzahl von Empfangs­ kennzeichen des Empfangskennzeichenregisters und zur Aus­ gabe eines Empfangskennzeichensignals, das mit Hilfe zweier Werte von einem zweiten äußeren Anschluß anzeigt, daß mindestens eines aus der Vielzahl von Empfangskennzei­ chen frei ist oder daß alle aus einer Vielzahl von Emp­ fangskennzeichen Daten aufweisen; und
einen Decodierer für die Eingabe eines vom Adressenbus zu übertragenden Adressensignals und zu dessen Decodierung; dadurch gekennzeichnet, daß nach dem Datenschreibvorgang die Daten vom Datenbus in den Empfangs-Pufferspeicher ge­ schrieben werden, welcher durch das Adressensignal be­ stimmt und durch das Decodiersignal vom Decodierer selek­ tiert wird, und beim Lesen der Werte der Sende-Pufferspei­ chers, des Sendekennzeichenregisters und das Empfangskenn­ zeichenregisters die Adressen, die den Sende-Pufferspei­ chern, dem Sendekennzeichenregister und dem Empfangskenn­ zeichenregister zugeordnet sind, durch das Adressensignal bestimmt werden, und einer der Sende-Pufferspeicher das Sendekennzeichenregister und das Empfangskennzeichenre­ gister für die Ausgabe des Signals über den Selektor zur Eingabe des vom Decodierer decodierten Signals als ein Selektionssignal an den Datenbus selektiert.

19. Prozessorsystem, welches folgendes aufweist:
eine oder eine Vielzahl von integrierten Halbleiter- Schaltkreisvorrichtung(en) nach Anspruch 18;
eine Primärprozessorvorrichtung zur Kommunikation mit der integrierten Halbleiter-Schaltkreisvorrichtung; und
eine Decodiervorrichtung für die Eingabe eines von der Primärprozessorvorrichtung an den Adressenbus auszugeben­ den Signals und dessen Decodierung; und für die Ausgabe eines Chip-Selektionssignals, das den selektierten inte­ grierten Halbleiterschaltkreis aktiviert; dadurch gekenn­ zeichnet, daß wenn die Primärprozessorvorrichtung erfaßt, daß das Sendekennzeichensignal vom ersten äußeren Anschluß der integrierten Halbleiter-Schaltkreisvorrichtung das Vorhandensein von Sendedaten anzeigt, die Primärprozessor­ vorrichtung die Adresse des Sendekennzeichenregisters be­ stimmt und die Daten des Sendekennzeichenregisters von dem Datenbus liest, und die Primärprozessorvorrichtung den Sende-Pufferspeicher festlegt, in welchem eine Übertragung vom Sendekennzeichenregister vorliegt, die Adresse des festgelegten Sende-Pufferspeichers an den Adressenbus ausgibt und die Daten des Sende-Pufferspeichers ausliest.

20. Prozessorsystem nach Anspruch 19, dadurch gekennzeichnet, daß nach dem Schreibvorgang in und dem Zugriff auf die integrierte Schaltkreisvorrichtung durch den Primärprozes­ sor die Primärprozessorvorrichtung, wenn sie erfaßt, daß das Empfangskennzeichensignal vom zweiten äußeren Anschluß der integrierten Schaltkreisvorrichtung zeigt, daß minde­ stens einer aus der Vielzahl von Empfangs-Pufferspeichern frei ist, die Adresse des Empfangskennzeichenregisters be­ stimmt und die Daten des Empfangskennzeichenregisters aus dem Datenbus ausliest, einen freien Empfangs-Pufferspei­ cher aus dem Empfangskennzeichenregister festlegt, die Adresse dieses festgelegten Empfangs-Pufferspeichers an den Adressenbus ausgibt und die Daten über den Datenbus in den Empfangs-Pufferspeicher schreibt.