DE10043728A1 - Verfahren und Vorrichtung zum Prüfen von Leiterplatten mit einem Paralleltester - Google Patents
Verfahren und Vorrichtung zum Prüfen von Leiterplatten mit einem ParalleltesterInfo
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Abstract
Die Erfindung betrifft ein Verfahren und eine Vorrichtung zum Prüfen von Leiterplatten mit einem Paralleltester, wobei die Leiterplatten Leiterbahnen aufweisen, deren Endpunkte als Leiterplattentestpunkte ausgebildet sind, die zum Testen kontaktiert werden können. Das Verfahren umfasst folgende Schritte: DOLLAR A - Testen einer zu testenden Leiterplatte mit einem Paralleltester, wobei Leiterplattentestpunkte der zu testenden Leiterplatte mit Kontaktelementen des Paralleltesters in Kontakt gebracht werden, DOLLAR A - Bestimmen von Leiterplattentestpunkten, die entweder als nicht sicher korrekt mit den Paralleltester kontaktierbar beurteilbar sind oder die grundsätzlich mit dem Paralleltester nicht kontaktierbar sind, und DOLLAR A - Nachmessen der als nicht sicher korrekt kontaktierbar beurteilbaren Leiterplattentestpunkte bzw. der nicht kontaktierbaren Leiterplattentestpunkte und den damit verbundenen Leiterbahnen mit einer von den Kontaktelementen des Paralleltesters unabhängigen Einrichtung.
Description
Die Erfindung betrifft ein Verfahren und eine Vorrichtung zum Prüfen von Leiterplat
ten, insbesondere zum Prüfen von unbestückten Leiterplatten.
Leiterplatten weisen eine Vielzahl Netze auf, deren Dichte sich mit der kontinuierlich
fortsetzenden Miniaturisierung der elektronischen Bauelemente zunehmend erhöht.
In entsprechender Weise erhöht sich auch die Dichte der Kontaktstellen der Leiter
platten, die im nachfolgenden als Leiterplattentestpunkte bezeichnet werden.
Bekannte Vorrichtungen zum Prüfen von Leiterplatten können grundsätzlich in zwei
Gruppen eingeteilt werden. Die erste Gruppe wird durch Paralleltester dargestellt, die
einen Adapter aufweisen, mit welchem alle abzutastenden Leiterplattentestpunkte
einer Leiterplatte gleichzeitig kontaktiert werden. Die zweite Gruppe umfasst sequen
tielle Tester. Hierunter fallen insbesondere die Fingertester. Das sind Vorrichtungen,
die mit zwei oder mehreren Kontaktfingern einzelne Leiterplattentestpunkte sequen
tiell abtasten.
Paralleltester bzw. Adapter für Paralleltester gehen beispielsweise aus der DE 38 14 620 A,
der DE 38 18 686 A, der DE 42 37 591 A1, der DE 44 06 538 A1, der DE 38 38 413 A1,
der DE 43 23 276 A, der EP 215 146 B1 und der EP 144 682 B1 hervor.
Derartige Adapter dienen grundsätzlich dazu, die ungleichmäßige Konfiguration der
Leiterplattentestpunkte der zu testenden Leiterplatte an das gleichmäßige Kontakt
raster der elektrischen Prüfvorrichtung anzupassen. Heutzutage sind die Leiterplat
tentestpunkte üblicherweise nicht in einem gleichmäßigen Raster angeordnet, wes
halb die die Verbindungen zwischen dem Kontaktraster und den Leiterplattentest
punkten herstellenden Kontaktnadeln im Adapter mit einer Schrägstellung bzw. Aus
lenkung angeordnet sind und/oder ein sogenannter Translator vorgesehen ist, der
das gleichmäßige Kontaktraster in die ungleichmäßige Konfiguration der Leiterplat
tentestpunkte "übersetzt".
Von der Fa. Mikrokontakt AG, Güterstr. 7, CH-4654 Lostorf wird unter dem Handels
namen "MT 100" ein Testgerät für Feinstleiterschaltungsträger angeboten. Dieses
Testgerät ist ein Paralleltester, der einen Adapter aufweist. Die zu testende Leiter
platte wird vor dem Testvorgang optisch erfasst und auf dem Adapter entsprechend
ausgerichtet. Mit diesem Paralleltester kann eine Leiterplattentestpunktdichte von
645 Leiterplattentestpunkten pro Quadratzoll abgetastet werden.
Ein weiteres Verfahren zum Ausrichten einer Leiterplatte in einem Paralleltester ist in
der EP 0 874 243 A2 beschrieben. Bei diesem Verfahren wird die Position der Leiter
platte nicht optisch sondern elektrisch mittels der in den Adapter integrierten Kontakt
elementen erfasst. Nach Maßgabe der erfassten Position wird die Leiterplatte auf
dem Adapter ausgerichtet.
Fingertester sind beispielsweise aus der DE 41 09 684 A1 bzw. der EP 0 468 153 A1
bekannt. Fingertester weisen eine hohe Flexibilität auf, da beim Wechsel des zu tes
tenden Leiterplattentyps keine mechanischen Änderungen vorgenommen werden
müssen. Fingertester sind jedoch gegenüber mit Adapter arbeitenden Vorrichtungen
grundsätzlich langsamer, da die Leiterplattentestpunkte sequentiell abgetastet wer
den.
An Paralleltestern hingegen ist nachteilig, dass deren Auflösung begrenzt ist, da die
Prüfnadeln eines Adapters nicht beliebig eng aneinander angeordnet werden kön
nen. Bei Leiterplatten mit hoher Kontaktpunktdichte kann dies zu Fehlmessungen
führen, da einzelne Leiterplattentestpunkte nicht korrekt mit den Prüfnadeln eines
Adapters kontaktiert werden.
Unabhängig von der Art der Vorrichtungen werden die einzelnen Netze auf Unterbre
chungen in den Netzen ("Unterbrechungstest") und auf elektrische Verbindungen zu
anderen Netzen ("Kurzschlusstest") getestet. Der Kurzschlusstest kann sowohl die
Detektion von niederohmigen als auch von hochohmigen Verbindungen umfassen.
Aus der DE 195 00 382 A1 ist ein Verfahren zum Kompensieren von Substratverzer
rungen in einem automatischen optischen Prüfsystem für Leiterplatten bekannt. Bei
diesem Prüfsystem wird ein abgetastetes Bild mit einem CAD-Bild verglichen und
beim Vergleichen werden Öffnungen, Brücken, Mäusebisse, Vorsprünge, Nadelstiche
und Spritzer als Defekte analysiert. Um genau diese Defekte erkennen zu können,
müssen die beiden zu vergleichenden Bilder aneinander angepasst werden, wodurch
die Verzerrungen der zu testenden Leiterplatte ausgeglichen werden.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Testen von Leiterplat
ten zu schaffen, mit welchem Leiterplatten mit hoher Leiterplattentestpunktdichte
schnell und sicher getestet werden können.
Die Aufgabe wird durch ein Verfahren mit den Merkmalen der Anspruchs 1 und durch
eine Vorrichtung mit den Merkmalen des Anspruchs 17 gelöst. Vorteilhafte Ausges
taltungen sind in den Unteransprüchen angegeben.
Mit dem erfindungsgemäßen Verfahren zum Prüfen von Leiterplatten wird ein Paral
leltester verwendet, wobei die Leiterplatten Leiterbahnen aufweisen, deren Endpunkte
Leiterplattentestpunkte sind, die zum Testen kontaktiert werden können. Das
Verfahren umfasst folgende Schritte:
- - Testen einer zu testenden Leiterplatte mit einem Paralleltester, wobei Leiter plattentestpunkte der zu testenden Leiterplatte mit Kontaktelementen des Pa ralleltesters in Kontakt gebracht werden,
- - Bestimmen von Leiterplattentestpunkten, die entweder als nicht sicher korrekt mit den Paralleltester kontaktierbar zu bewerten sind oder die grundsätzlich mit dem Paralleltester nicht kontaktierbar sind, und
- - Nachmessen der als nicht sicher korrekt kontaktierbar bewertbaren Leiterplat tentestpunkte bzw. der nicht kontaktierbaren Leiterplattentestpunkte und den damit verbundenen Leiterbahnen mit einer von den Kontaktelementen des Pa ralleltesters unabhängigen Einrichtung.
Mit dem erfindungsgemäßen Verfahren werden zunächst die überwiegende Zahl der
Leiterplattentestpunkte mit einem Paralleltester getestet. Danach wird bestimmt, ob
Leiterplattentestpunkte als nicht sicher kontaktierbar zu bewerten sind oder ob sie
grundsätzlich nicht kontaktierbar sind.
Grundsätzlich nicht kontaktierbar sind z. B. Leiterplattentestpunkte, für welche am
Paralleltester keine entsprechenden Kontaktelemente vorgesehen sind. Das Weglas
sen von Kontaktelementen am Paralleltester ist für folgende Gruppen von Leiterplat
tentestpunkten zweckmäßig:
- - Es gibt Leiterplattentestpunkte, die sogenannten Bondpads, an welchen mög lichst keine Nadelabdrücke einer Prüfnadel eines Paralleltesters eingebracht werden sollen.
- - Bei hoher Prüfpunktdichte können in einem Bereich alle Kontaktpunkte des Paralleltesters belegt sein, obwohl nicht alle Leiterplattentestpunkte kontaktiert sind.
Als nicht sicher korrekt kontaktierbar müssen folgende Gruppen von Leiterplatten
testpunkten bewertet werden:
- - Es gibt Leiterplattentestpunkte die derart stark von ihrer Idealposition abwei chen, dass die Gefahr besteht, dass sie nicht mehr korrekt von den in der Ide alposition angeordneten Kontaktelementen des Paralleltesters kontaktiert wer den.
- - Es gibt Leiterplattentestpunkte, die kleiner (z. B. mit einem Durchmesser von 100 µm) als die Spezifikation der Kontaktelemente (Genauigkeit von z. B. 200 µm) sind.
Durch das Nachmessen der als nicht sicher korrekt kontaktierbar bewertbaren Leiter
plattentestpunkte bzw. der nicht kontaktierbaren Leiterplattentestpunkte und den da
mit verbundenen Leiterbahnen mit einer von den Kontaktelementen des Paralleltes
ters unabhängigen Einrichtung werden somit die mit dem Paralleltester nicht sicher
abtastbaren Leiterplattentestpunkte und die damit verbundenen Leiterbahnen nach
gemessen.
Mit dem erfindungsgemäßen Verfahren können somit Leiterplatten mit dem Parallel
tester zunächst sehr schnell getestet werden, wobei die relativ wenigen mit dem Pa
ralleltester nicht oder nicht sicher korrekt kontaktierbaren Leiterplattentestpunkte mit
einer weiteren Testeinrichtung nachgemessen werden. Da die meisten Leiterplatten
testpunkte bereits mit dem Paralleltester getestet worden sind, erfolgt das Nachmes
sen selbst bei Verwendung einer sequentiell arbeitenden Testeinrichtung in relativ
kurzer Zeit, so dass der gesamte Zeitbedarf zum Testen einer Leiterplatte äußerst
gering ist. Zum Nachmessen wird vorzugsweise ein sequentieller Tester verwendet,
da mit sequentiellen Testern Leiterplattentestpunkte, die gegenüber ihrer Idealpositi
on abweichen, einfach und sicher abgetastet werden können.
Mit der erfindungsgemäßen Verfahren können somit Leiterplatten mit hoher Kontakt
punktdichte mit einem hohen Durchsatz getestet werden.
Nach einer bevorzugten Ausführungsform der Erfindung werden als Abweichung ge
genüber der Idealposition sowohl lineare Versätze, Winkelversätze als auch eine
Verschiebung durch eine lineare oder zweidimensionale Verzerrung berücksichtigt.
Nach einer weiteren Abwandlung der Erfindung werden Abweichungen von Leiter
plattentestpunkten gegenüber der jeweiligen Idealposition sowohl aus Abweichungen
einer Kupferbeschichtung, aus der die Leiterplattentestpunkte ausgebildet sind, sowie
aus einer Abweichung von der Idealposition eines Lötstoplacks ermittelt, welche ei
nen Teil der Leiterplattentestpunkte zumindest bereichsweise begrenzt.
Bei dem erfindungsgemäßen Verfahren wird vorzugsweise eine Halteplatte verwen
det, in der die zu testende Leiterplatte formschlüssig eingelegt werden kann, wobei
die Abweichungen der Leiterplattentestpunkte gegenüber ihrer Idealposition auf der
Halteplatte ermittelt werden, so dass diese Abweichungen eindeutig sowohl beim
Testen mit dem Paralleltester als auch beim Nachmessen bestimmt sind.
Das Bestimmen der nicht korrekt kontaktierbaren Leiterplattentestpunkte der Leiter
plattentestpunkte gegenüber ihrer Idealposition kann sowohl vor als auch nach dem
Testen der Leiterplatte mit dem Paralleltester erfolgen. Es ist jedoch bevorzugt, dass
vor dem Testen mit dem Paralleltester zumindest ein linearer Versatz der Leiterplat
tentestpunkte gegenüber ihrer Idealposition ermittelt wird, so dass der Adapter des
Paralleltesters und die zu testende Leiterplatte bezüglich dieses linearen Versatzes
ausgerichtet werden. Weitere Versätze oder Verzerrungen können bei der Ausrich
tung im Paralleltester prinzipbedingt nicht berücksichtigt werden.
Die Erfindung wird nachfolgend beispielhaft näher anhand der Zeichnungen erläutert.
In den Zeichnungen zeigen:
Fig. 1 schematisch eine erfindungsgemäße Vorrichtung zum Ausführen des er
findungsgemäßen Verfahrens,
Fig. 2 das erfindungsgemäße Verfahren schematisch in einem Flussdiagramm,
Fig. 3 schematisch die Kompensation eines linearen Versatzes mittels einer
Testmarkierung,
Fig. 4 die Kompensation eines linearen Versatzes und eines Winkelversatzes
mittels zweier Testmarkierungen,
Fig. 5a die Kompensation eines linearen Versatzes, eines Winkelversatzes und
einer Verzerrung mittels dreier Testmarkierungen,
Fig. 5b schematisch die mit dem Verfahren nach Fig. 5a kompensierbaren Verzer
rungen,
Fig. 6a eine Kompensation mittels vier Testmarken,
Fig. 6b die gegenüber dem Verfahren nach Fig. 5a zusätzlich mögliche Kompen
sation der Verzerrung mit dem Verfahren nach Fig. 6a,
Fig. 7a die Kompensation von Versätzen und Verzerrungen, wobei die zu testende
Leiterplatte in mehrere Bereiche unterteilt ist,
Fig. 7b schematisch eine zusätzliche Verzerrung, die mit dem Verfahren nach Fig.
7a kompensiert werden kann,
Fig. 8 schematisch die gleichzeitige Kompensation von Versätzen und Verzer
rungen mehrerer Leiterplatten,
Fig. 9a schematisch eine Anordnung mehrerer Leiterplattentestpunkte, die zum
Teil zumindest bereichsweise von einem Lötstoplack begrenzt sind,
Fig. 9b die Abweichungen der in Fig. 9a gezeigten Leiterplattentestpunkte auf
Grund eines Versatzes des Lötstoplackes,
Fig. 10 zwei virtuelle Testmarkierungen,
Fig. 11 die Kompensation eines bereichsweise von Lötstoplack begrenzten Leiter
plattentestpunktes mittels eines Vektordiagramms,
Fig. 12a eine Halteplatte in der Draufsicht, und
Fig. 12b die Halteplatte aus Fig. 12a in einer Schnittsdarstellung.
Fig. 1 zeigt schematisch eine erfindungsgemäße Vorrichtung 1 zum Testen von Lei
terplatten. Diese Vorrichtung 1 weist einen Paralleltester 2 und einen Fingertester 3
auf. Der Paralleltester 2 und der Fingertester 3 sind mit einer Fördereinrichtung 4
verbunden, die im vorliegenden Ausführungsbeispiel aus zwei Förderbändern 5 aus
gebildet ist. Mit der Fördereinrichtung 4 können die zu testenden Leiterplatten in För
derrichtung 6 von einer an sich bekannten und nicht dargestellten Vereinzelungsein
richtung zum Paralleltester 2 und vom Paralleltester 2 zum Fingertester 3 und vom
Fingertester 3 zu einer an sich bekannten und nicht dargestellten Sammelstation
befördert werden.
Der Paralleltester 2 weist einen Grundkörper 7 auf, an dessen Oberseite ein Auf
nahmebereich 8 zum Aufnehmen einer zu testenden Leiterplatte angeordnet ist. Bei
beidseitig zu testenden Leiterplatten ist am Aufnahmebereich 8 ein Adapter mit Kon
taktelementen zum Kontaktieren von Leiterplattentestpunkten vorgesehen. Gegen
über dem Aufnahmebereich 8 ist eine Andruckplatte 9 angeordnet. Diese Andruck
platte 9 ist mittels eines Andruckmechanismus vertikal in Richtung des Doppelpfeils
11 verstellbar. Der Andruckmechanismus ist schematisch durch einen Andruckzylin
der 10 dargestellt. An der Unterseite der Andruckplatte 9 ist ein Adapter angeordnet,
der Kontaktelemente zum Kontaktieren einer zu prüfenden Leiterplatte aufweist. Die
Andruckplatte 9 wird beim Testen mit dem Adapter gegen eine im Aufnahmebereich
8 angeordnete Leiterplatte gedrückt, so dass die Kontaktelemente jeweils einen e
lektrischen Kontakt zu einem Leiterplattentestpunkt der Leiterplatte bilden. Die An
druckplatte 9 kann in der horizontalen Ebene sowohl in X-Richtung (Doppelpfeil 12)
als auch in Y-Richtung (Doppelpfeil 13) zum Ausrichten auf die zu prüfende Leiter
platte bewegt werden.
In Fig. 1 ist zwischen der Andruckplatte 9 und dem Grundkörper 7 eine Kamera an
geordnet. Die Kamera 14 ist mit Blickrichtung auf den Aufnahmebereich 8 ausgerichtet.
Die Kamera 14 ist an einem Schwenkmechanismus befestigt, so dass die
Kamera aus dem Zwischenraum zwischen der Andruckplatte 9 und dem Grundkörper
7 geschwenkt werden kann (in Richtung des Doppelpfeils 15).
Der Paralleltester 2, die Kamera 14 und der Fingertester 3 sind jeweils mit einer
Steuereinrichtung 16 elektrisch verbunden, die die Bewegungen der einzelnen Ge
räte und die Fördereinrichtung 4 steuert.
Der Fingertester 3 weist einen an sich bekannten Aufbau auf, mit einem Grundkörper
17, zumindest einer Traverse 18, an welcher zwei Kontaktfinger 19 verfahrbar gela
gert sind. Die Traverse 18 kann auf dem Grundkörper 17 parallel zur Förderrichtung
6 hin und her verfahren werden. An Stelle einer beweglichen Traverse können auch
mehrere Traversen mit zusätzlichen Kontaktfingern vorgesehen sein. Im vorliegenden
Ausführungsbeispiel ist der Fingertester lediglich zum Prüfen einer Seite einer zu
testenden Leiterplatte ausgebildet. Es sind jedoch Fingertester bekannt, die zum
beidseitigen Prüfen einer Leiterplatte ausgebildet sind. Derartige Fingertester können
hier auch vorgesehen werden.
Das erfindungsgemäße Verfahren zum Testen einer Leiterplatte ist in Fig. 2 in Form
eines Flußdiagrammes dargestellt. Das Verfahren beginnt mit dem Schritt S1. Hierbei
wird eine einzelne Leiterplatte von der Fördereinrichtung 4 dem Paralleltester 2 zu
geführt. Die Leiterplatte wird in den Aufnahmebereich 8 des Paralleltesters eingelegt
(Schritt S2). Mit der Kamera 14 wird die Leiterplatte optisch abgetastet, wobei ein
digitales Bild der Leiterplatte erstellt wird (Schritt S3). Vorzugsweise wird auch ein
Abschnitt des Aufnahmebereichs 8 um die Leiterplatte optisch abgetastet, wobei in
diesem Abschnitt Markierungen vorgesehen sind, so dass die Lage der Leiterplatte
gegenüber dem Paralleltester mit entsprechendem Auswerteverfahren ermittelt wer
den kann.
Das von der Kamera 14 erfasste digitale Bild wird in der Steuereinrichtung 16 ausge
wertet, wobei zunächst die Lage der Leiterplatte im Aufnahmebereich 8 und ein linea
rer Versatz der Leiterplattentestpunkte auf Grund von fertigungstechnischen Abwei
chungen beim Herstellen der Leiterplatte bestimmt werden (Schritt S4). Anhand der
Lage der Leiterplatte bzw. dem ermittelten linearen Versatz der Leiterplattentest
punkte wird die Andruckplatte 9 in der X- und Y-Richtung ausgerichtet (Schritt S5).
Unmittelbar vor oder nach dem Ausrichten der Andruckplatte wird die Kamera 14 aus
dem Zwischenbereich zwischen der Andruckplatte 9 und der Grundplatte 7 heraus
geschwenkt, so dass die Andruckplatte 9 mit ihrem Adapter auf die im Aufnahmebe
reich 8 befindliche Leiterplatte abgesenkt und dagegen gedrückt werden kann. Die
Leiterplatte wird in an sich bekannter Weise im Paralleltester getestet (Schritt S6).
Die im Paralleltester getestete Leiterplatte wird vom Paralleltester 2 zum Fingertester
3 befördert (Schritt S7).
Mit der Steuereinrichtung 16 werden Abweichungen der Leiterplattentestpunkte be
züglich ihrer Idealposition auf Grund von Versätzen und/oder Verzerrungen berech
net (Schritt S8).
Im Schritt S9 wird auf Grund des bzw. der im Schritt S4 ermittelten linearen Versätze
bzw. Winkelversätze und falls im Schritt S8 Verzerrungen ermittelt worden sind, be
stimmt, welche Leiterplattentestpunkte der zu testenden Leiterplatte beim Testen im
Paralleltester nicht korrekt kontaktierbar sind (Schritt S9). Als nicht korrekt kontaktier
bare Leiterplattentestpunkte werden diejenigen beurteilt, die am unmittelbaren Rand
bereich des jeweiligen Leiterplattentestpunktes oder überhaupt nicht mit dem im zu
geordneten Kontaktelement des Adapters kontaktiert worden sind. Da der Ort der
einzelnen Kontaktelemente des Adapters präzise bekannt ist und da auf Grund der in
den Schritten S4 und S8 ermittelten Versätze und Verzerrungen der zu testenden
Leiterplatte die Abweichungen der einzelnen Leiterplattentestpunkte bzgl. ihrer Ideal
position präzise bestimmbar sind, können die nicht korrekt kontaktierbaren Leiter
plattentestpunkte berechnet werden. In der Regel sind weniger als 1% bis 5% aller
Leiterplattentestpunkte als nicht korrekt kontaktierbar beurteilbar. Üblicherweise sind
die nicht korrekt kontaktierbaren Leiterplattentestpunkte sehr kleine Leiterplattentest
punkte mit einer Fläche von z. B. 0,1 mm × 0,1 mm. Bei derart kleinen Flächen genügt
eine Abweichung von der Idealposition von z. B. 30 µm, dass sie nicht mehr mit dem
entsprechenden Kontaktelement des Adapters kontaktiert werden können.
Nur die Leiterbahnen, die mit den als nicht korrekt kontaktierbaren Leiterplattentest
punkten verbunden sind, und diese Leiterplattentestpunkte selbst werden im Finger
tester 3 sequentiell nachgemessen (Schritt S10). Hierbei werden an sich von Finger
testern bekannte Messverfahren verwendet. Da jedoch nur eine geringe Anzahl von
Leiterbahnen nachgemessen werden muss, ist die Verweildauer einer zu testenden
Leiterplatten im Fingertester äußerst kurz im Vergleich zur Verweildauer beim Testen
aller Leiterbahnen mit dem Fingertester, wie es bisher üblich war. Nach dem Testen
im Fingertester werden die Leiterplatten abtransportiert (Schritt S11) und die defekten
und nicht defekten Leiterplatten separat gestapelt. Mit dem Schritt S12 ist das Ver
fahren beendet.
Nachfolgend wird die Ermittlung der Versätze und/oder Verzerrungen näher erläutert:
Zum Ermitteln eines linearen Versatzes genügt lediglich eine einzige Testmarkierung (Fig. 3). Beim Vergleichen der aus dem digital erfassten Bildes abgeleiteten Daten mit den Daten der ideal positionierten Leiterplatte wird ein Verschiebevektor v mit den Koordinaten a, b ermittelt, der sich von der Soll-Position bzw. Idealposition der Testmarkierung (x0, y0) zur Ist-Position der Testmarkierung (x'0, y'0) erstreckt. Die ser Verschiebevektor kann durch folgende Formeln berechnet werden:
Zum Ermitteln eines linearen Versatzes genügt lediglich eine einzige Testmarkierung (Fig. 3). Beim Vergleichen der aus dem digital erfassten Bildes abgeleiteten Daten mit den Daten der ideal positionierten Leiterplatte wird ein Verschiebevektor v mit den Koordinaten a, b ermittelt, der sich von der Soll-Position bzw. Idealposition der Testmarkierung (x0, y0) zur Ist-Position der Testmarkierung (x'0, y'0) erstreckt. Die ser Verschiebevektor kann durch folgende Formeln berechnet werden:
a = x'0 - x0
b = y'0 - y0
Die Koordinaten der einzelnen Leiterplattentestpunkte werden dann gemäß der fol
genden Formeln transformiert:
x' = x + a
y' = y + b
Soll neben dem linearen Versatz ein Winkelversatz ermittelt werden, so sind zumin
dest zwei Testmarkierungen der zu testenden Leiterplatte notwendig (Fig. 4). Diese
Testmarkierungen besitzen in den Idealpositionen die Koordinaten x0, y0 bzw. x1, y1.
In der Soll-Position der Leiterplatte besitzen diese Testmarkierungen die Koordinaten
x'0, y'0 bzw. x'1, y'1. Die Berechnung des linearen Versatzes wird beispielsweise wie
oben erläutert anhand der Testmarkierung mit den Koordinaten x0, y0 bzw. x'0, y'0
berechnet. Zur Berechnung des Winkelversatzes wird der Winkel ϕ zwischen der
Verbindungslinie der beiden Testmarkierungen der Leiterplatte in der Idealposition
und der Verbindungslinie der beiden Testmarkierungen der Leiterplatte in der Ist-
Position ermittelt. Der Winkel kann mit einfachen trigonometrischen Formel aus den
jeweiligen Koordinate berechnet werden.
Die Koordinaten der Soll-Leiterplattentestpunkte werden dann gemäß folgenden
Formeln in die Koordinaten der Ist-Leiterplattentestpunkte transformiert:
x' = xcosϕ + ysinϕ + a
y' = -xsinϕ + ycosϕ + b
Besitzen die zu testenden Leiterplatten zumindest drei Testmarkierungen (Fig. 5a) so
können zusätzlich zu einem linearen Versatz und einem Winkelversatz Verzerrungen
der Leiterplatte kompensiert werden.
Die Koordinaten der Leiterplattentestpunkte werden gemäß folgender Formeln
transformiert:
x' = a11x + a12y + a13
y' = a21x + a22y + a33
Die Koeffizienten aij werden erhalten durch Lösen eines linearen Gleichungssystems,
das man aus den idealen und realen Positionen der Testmarkierungen erhält. Eine
derartige Koordinatentransformation kann eine Größenänderung der Leiterplatte und
eine Verformung einer rechteckigen Leiterplatte in ein Parallelogramm mit sich vom
rechten Winkel unterscheidenden Winkeln kompensieren (Fig. 5b). Diese Verzerrun
gen sind lineare Verzerrungen. Das heißt, dass mit zumindest drei Testmarkierungen
ein Linearversatz, ein Winkelversatz und lineare Verzerrungen kompensiert werden
können.
Zur Kompensation von nicht-linearen Verzerrungen sind zumindest vier Testmarkie
rungen notwendig (Fig. 6a). Die Koordinatentransformation erfolgt nach folgenden
Formeln:
x' = a11x + a12y + a13xy + a14
y' = a21x + a22y + a23xy + a24
Die Koeffizienten aij werden erhalten durch Lösen eines linearen Gleichungssystems,
das man aus den idealen und realen Positionen der Testmarkierungen erhält. Ge
genüber dem Verfahren mit drei Testmarkierungen können zusätzlich nicht-lineare
Verzerrungen kompensiert werden, mit welchen eine rechteckförmige Leiterplatte in
eine trapezförmige Leiterplatte verformt wird (Fig. 6b). Derartige Verformungen kön
nen bei der Herstellung von Leiterplatten auftreten. Zur Verdeutlichung sind in Fig. 6a
und 6b die Verzerrungen übertrieben dargestellt.
Verzerrungen auf Grund von Einschnürrungen können kompensiert werden, wenn
die zu testende Leiterplatte in einzelne Bereiche (Bereich 0, Bereich 1) unterteilt wer
den (Fig. 7a), in welchen jeweils zumindest vier Testmarkierungen angeordnet sind.
Die Testmarkierungen befinden sich vorzugsweise in Eckbereichen der jeweiligen
Teilbereiche. Die Koordinatentransformation der einzelnen Teilbereiche erfolgt nach
den obigen Formeln für vier Testmarkierungen. Fig. 7b zeigt schematisch eine ent
sprechende Einschnürung.
Es kann auch zweckmäßig sein, mehrere Leiterplatten gleichzeitig zu testen. Diese
Leiterplatten werden gleichzeitig von der Kamera erfasst, wobei die Testmarkierun
gen der einzelnen Leiterplatten unabhängig voneinander kompensiert werden. Hierzu
wird das von der Kamera 14 erfasste digitale Bild in z. B. drei Bereiche (Bereich 0,
Bereich 1, Bereich 2) unterteilt. In den einzelnen Bereichen werden die darin befindli
chen Testmarkierungen separat analysiert. Im vorliegenden Fall weisen die einzelnen
Leiterplatten jeweils drei Testmarkierungen auf.
Mit den oben erläuterten Verfahren zur Kompensation von Versätzen und/oder Ver
zerrungen können die Ist-Koordinaten der Leiterplattentestpunkte aus den Soll-
Koordinaten berechnet werden. Hierdurch werden die Abweichungen der Leiterplat
tentestpunkte gegenüber ihrer Idealposition berechnet. Die oben erläuterten Kom
pensationsverfahren können bei Leiterplatten angewendet werden, deren Leiterplat
tentestpunkte als Kupferbeschichtung auf die Oberfläche der Leiterplatte aufgebracht
wird. Da eine solche Kupferbeschichtung den oben beschriebenen Versätzen und
Verzerrungen unterliegen kann, können mit diesen Verfahren die hierdurch erzeugten
Abweichungen korrekt berechnet werden.
Ist jedoch der Leiterplatte zusätzlich ein Lötstoplack aufgetragen, der Kupferflächen
bereichsweise abdeckt, so ist die Form einzelner Leiterplattentestpunkte durch den
Lötstoplack begrenzt. Fig. 9a zeigt schematisch einen Ausschnitt einer Leiterplatte,
wobei die Begrenzungslinien der Kupferflächen mit durchgehenden Linien dargestellt
sind. Diese Leiterplatte ist mit einem Lötstoplack versehen. Dieser Lötstoplack weist
Ausnehmungen auf, die in Fig. 9 mit Strichlinien dargestellt sind. Die einzelnen Lei
terplattentestpunkte werden somit durch die Kupferflächen dargestellt, die sich inner
halb der Ausnehmungen des Lötstoplackes befinden.
Grundsätzlich unterscheidet man zwischen drei Typen von Leiterplattentestpunkten.
Der übliche und deshalb als Standardleiterplattentestpunkt 20 bezeichnete Leiter
plattentestpunkt ist aus einer Kupferfläche ausgebildet, die ein Stück kleiner als die
die Kupferfläche umgebende Ausnehmung des Lötstoplackes ist. Der hierzu kom
plementäre Leiterplattentestpunkt, der Lötstoplack-begrenzte-Leiterplattentestpunkt
21, ist durch eine kleine Ausnehmung des Lötstoplackes auf einer größeren Kupfer
fläche ausgebildet. Dieser Leiterplattentestpunkt 21 wird alleine durch den Rand der
Ausnehmung des Lötstoplackes festgelegt.
Sehr kleinflächige Leiterplattentestpunkte können einfach als sogenannte gemischte
Leiterplattentestpunkte 22 hergestellt werden, wobei ein oder mehrere dünne Kupfer
streifen 23 auf der Leiterplatte aufgebracht werden. Diese Kupferstreifen werden mit
Lötstoplack abgedeckt, wobei eine schmale streifenförmige Ausnehmung 24, die
quer zu den Kupferstreifen 23 verläuft, in den Lötstoplack eingebracht wird. Durch
diese Ausnehmung 24 werden die Kupferstreifen 23 jeweils an einem durch die
Breite der Ausnehmung 24 vorbestimmten Bereich freigelegt. Nur in diesem freigelegten
Bereich können die Kupferstreifen 23 kontaktiert werden, so dass diese von
den Ausnehmungen 24 freigelegten Bereichen 23 die gemischten Leiterplattentest
punkte bilden.
Da die Kupferbeschichtung und der Lötstoplack mit unterschiedlichen Herstellungs
schritten auf die Leiterplatte aufgebracht werden, können sie auch unterschiedlichen
Versätzen bzw. Verzerrungen unterliegen. Fig. 9b zeigt z. B. den Ausschnitt der Lei
terplatte aus Fig. 9a, wobei der Lötstoplack um den Vektor v (horizontal nach rechts
gerichtet in Fig. 9b) verschoben ist. Sofern sich der Standardleiterplattentestpunkt 20
innerhalb der entsprechenden Ausnehmung des Lötstoplackes befindet, bewirkt eine
Verschiebung des Lötstoplackes auf der Leiterplatte keine Verschiebung des Stan
dardleiterplattentestpunktes 20. Der Lötstoplack begrenzte Leiterplattentestpunkt 21
wird, durch die Verschiebung des Lötstoplackes entsprechend um den Vektor v ver
schoben.
Durch die Verschiebung des Lötstoplackes ergibt sich jedoch bei den gemischten
Leiterplattentestpunkten 22 eine unterschiedliche Situation, je nachdem, wie die ent
sprechenden Ausnehmungen 24 bezüglich des Verschiebevektors v ausgerichtet
sind. Ist die Längserstreckung der Ausnehmung 24 parallel zum Verschiebevektor v,
so ergibt sich keine Veränderung in der Position der gemischten Leiterplattentest
punkte 22. Bildet die Längserstreckung der Ausnehmung 24 jedoch einen Winkel mit
dem Verschiebevektor v so werden durch die Verschiebung des Lötstoplackes auch
die durch die entsprechende Ausnehmung 24 begrenzten Leiterplattentestpunkte 22
verschoben. Ist die Längsrichtung der Ausnehmung 24 quer zum Verschiebevektor v,
so entspricht die Verschiebung der entsprechenden Leiterplattentestpunkte dem Ver
schiebevektor.
Sind an einer Leiterplatte Leiterplattentestpunkte, die sowohl vom Lötstoplack be
grenzt werden als auch unabhängig vom Lötstoplack sind, so muss zur Ermittlung
einer korrekten Abweichung der einzelnen Leiterplattentestpunkte gegenüber ihrer
Idealpositionen sowohl die Versätze und Verzerrungen des Lötstoplackes als auch
die Versätze und Verzerrungen der Kupferbeschichtung berücksichtigt werden. Dies
kann beispielsweise dadurch realisiert werden, dass ein Satz Testmarkierungen vorgesehen
werden, die wie die Standardleiterplattentestpunkte 20 hergestellt sind oder
Standardleiterplattentestpunkte 20 sind und deren Auswertung die Versätze und/oder
Verzerrungen der Kupferschicht wiedergibt. Ein weiterer Satz Testmarkierungen ist
wie die Lötstoplack begrenzten Testpunkte 21 ausgebildet oder wird durch Lötstop
lack begrenzte Leiterplattentestpunkte 21 dargestellt. Die Analyse dieses weiteren
Satzes Testmarkierungen ergibt die Versätze und/oder Verzerrungen des Lötstopla
ckes.
Es können jedoch auch gemischte Leiterplattentestpunkte 22 als Kennmarkierung
verwendet werden (Fig. 10). Diese gemischten Leiterplattentestpunkte 22 können
jedoch nicht unmittelbar zum Ermitteln der Versätze und Verzerrungen der Kupfer
schicht bzw. des Lötstoplackes eingesetzt werden, sondern ein in der Regel ge
mischter Leiterplattentestpunkt 22 muss bei einer Abweichung von der Idealposition
bezüglich einer Verschiebung des Lötstoplackes und der Kupferbeschichtung aus
gewertet werden.
Vorzugsweise werden zwei benachbarte gemischte Leiterplattentestpunkte 22 zur
Ermittlung der Abweichungen verwendet, wobei diese gemischten Leiterplattentest
punkte 22 jeweils aus senkrecht zueinander angeordneten Kupferstreifen 23 und zu
einander senkrecht angeordneten streifenförmigen Ausnehmungen 24 im Lötstoplack
bestehen. In Fig. 10 sind die geradlinigen Verlängerungen 25 der Längserstreckun
gen der Kupferstreifen 23 eingezeichnet. Diese Linien 25 schneiden sich an einer
virtuellen Testmarkierung 26. Die streifenförmigen Ausnehmungen 24 des Lötstopla
ckes sind mit weiteren geraden Linien 27 verlängert, die sich an einer virtuellen
Testmarkierung 28 kreuzen. Bei einer Verschiebung der Leiterplattentestpunkte 22
können die Verschiebungen der Linien 25, 27 entsprechend ermittelt werden, wo
durch eine entsprechende Verschiebung der virtuellen Testmarkierung 26, 28 be
stimmt ist. Die Linien 25 der beiden Leiterplattentestpunkte 22 stellen die Verschie
bung der Kupferschicht in zwei zueinander senkrechten Richtungen dar, womit die
Verschiebung der Kupferschicht in den Bereich dieser beiden Leiterplattentestpunkte
22 vollständig beschrieben ist. Entsprechendes gilt für die Linien 27, die die Ver
schiebung des Lötstoplackes in diesem Bereich vollständig darstellen. Die Ermittlung
der Koordinaten der virtuellen Leiterplattentestpunkte beschreibt somit für diesen Bereich
der Leiterplatte die Verschiebung der Kupferschicht sowie die Verschiebung
des Lötstoplackes. Die oben erläuterten Verfahren zum Ermitteln der Abweichungen
der Leiterplattentestpunkte mit einer bis vier Testmarkierungen können dahingehend
abgewandelt werden, dass an Stelle der einzelnen Testmarkierungen jeweils Paare
von gemischten Leiterplattentestpunkten verwendet werden, die an den entspre
chenden Bereichen jeweils die Verschiebung des Lötstoplackes und der Kupferbe
schichtung wiedergeben.
Sind die Versätze und Verzerrungen der Kupferschicht und des Lötstoplackes ermit
telt, so können aus den Idealkoordinaten des Punktes I(xi, yi) der Idealposition eines
gemischten Leiterplattentestpunktes 22 die Kupferkoordinaten des Punktes C(xc, yc),
die der Verschiebung durch die Kupferschicht entsprechen, und die Lötstoplackkoor
dinaten des Punktes S(xs, ys), die der Verschiebung des Lötstoplackes entsprechen,
nach folgenden Formeln ermittelt werden:
Xc = a11x + a12y + a13xy + a14
Yc = a21x + a22y + a23xy + a24
Xs = b11x + b12y + b13xy + b14
Ys = b21x + b22y + b23xy + b24
Die Vektoren IC und IS, die sich jeweils von dem durch die Idealkoordinaten be
schriebenen Leiterplattentestpunkt I zu den durch die Kupferkoordinaten bzw. Löt
stoplackkoordinaten beschriebenen Punkten C, S erstrecken, geben jeweils die Ver
schiebung des Kupferstreifens bzgl. seiner Idealposition bzw. der streifenförmigen
Ausnehmung bzgl. ihrer Idealposition an. Ein Differenzvektor CS der beiden Vektoren
IC, IS erstreckt sich vom Punkt C bis zum Punkt S. Projiziert man den Vektor CS auf
die Längsrichtung des Kupferstreifens 23 und addiert man den derart projizierten
Vektor zum Punkt C, so erhält man die sich durch die Versätze und Verzerrungen der
Kupferschicht und des Lötstoplackes ergebene Verschiebung bzw. Abweichung des
Ist-Leiterplattentestpunktes P gegenüber der Idealposition I des Leiterplattentest
punktes. Die Koordinaten des Punktes P können selbstverständlich auch durch Pro
jektion des Vektors CS auf die Längsrichtung des Ausnehmung 24 und der entspre
chenden Vektorsubtraktion vom Punkt S erhalten werden.
Aus obigem kann man erkennen, dass folgende Angaben zum Berechnen der Ab
weichungen von gemischten Leiterplattentestpunkten notwendig sind:
- - Der Versatz bzw. die Versätze und/oder Verzerrungen der Kupferschicht,
- - der Versatz bzw. die Versätze und/oder Verzerrungen des Lötstoplackes, und
- - die Richtung des jeweiligen Kupferstreifens oder der streifenförmigen Aus nehmung der Lötstopmaske.
Sind diese Angaben vorhanden, so können die Abweichungen der gemischten Lei
terplattentestpunkte berechnet werden.
In Abhängigkeit des Leiterplattentyps wird eines der oben erläuterten Verfahren zum
Berechnen der Abweichungen verwendet. Dieses Verfahren kann mit einer einzigen
Testmarkierung arbeiten oder die Leiterplatten können auch in mehrere Teilbereiche
unterteilt werden, in welchen bis zu vier Paar Testmarkierungen vorgesehen sind.
Die Berücksichtigung des Lötstoplacks zum Bestimmen der Abweichung eines Lei
terplattentestpunktes gegenüber seiner Idealposition stellt einen eigenständigen Er
findungsgedanken dar, der auch in anderen Anwendungen zum Prüfen von Leiter
platten eingesetzt werden kann. So kann diese Art der Bestimmung der Abweichung
z. B. zum Ausrichten einer Leiterplatte in einem Paralleltester oder zum Bestimmen
der Koordinaten des Leiterplattentestpunktes in einem Fingertester verwendet wer
den, wodurch die Kontaktfinger jeweils korrekt auf dem Leiterplattentestpunkt positio
niert werden.
Die Erfindung ist oben anhand eines Ausführungsbeispiels erläutert, bei dem die als
nicht sicher korrekt kontaktierbar bewerteten Leiterplattentestpunkte, da sie derart
stark von ihrer Idealposition abweichen, dass die Gefahr besteht, dass sie nicht mehr
korrekt von den in der Idealposition angeordneten Kontaktelementen des Parallel
testers kontaktiert werden, nachgemessen werden.
Im Rahmen der Erfindung können jedoch alle Leiterplattentestpunkte und die damit
verbundenen Leiterbahnen nachgemessen werden, die als nicht korrekt kontaktierbar
zu bewerten sind oder die grundsätzlich nicht kontaktierbar sind.
Grundsätzlich nicht kontaktierbar sind z. B. Leiterplattentestpunkte, für welche am
Paralleltester keine entsprechenden Kontaktelemente vorgesehen sind. Das Weglas
sen von Kontaktelementen am Paralleltester ist für folgende Gruppen von Leiterplat
ten zweckmäßig:
- - Es gibt Leiterplattentestpunkte, die sogenannten Bondpads, an welchen mög lichst keine Nadelabdrücke einer Kontaktnadel eines Paralleltesters einge bracht werden sollen. Da die Prüfnadeln eines Paralleltesters mit einem er heblichen Druck (entspricht z. B. dem Gewicht von 30 g bis 100 g) auf die Lei terplattentestpunkte drücken, kann es insbesondere bei kleinen Leiterplatten testpunkten sein, dass diese derart beschädigt werden, dass eine nachfolgen de Befestigung eines Leiterelementes nicht möglich ist. Am Adapter des Pa ralleltesters werden keine Prüfnadeln für diese "sensiblen" Leiterplattentest punkte vorgesehen, so dass sie mit dem Paralleltester nicht kontaktiert und damit nicht getestet werden.
- - Bei hoher Prüfpunktdichte können in einem Bereich alle Kontaktpunkte des Paralleltesters belegt sein, obwohl noch nicht alle Leiterplattentestpunkte kontaktiert sind. In solchen Bereichen gibt es keine freien Prüfnadeln des Pa ralleltesters, so dass zwangsläufig gewisse Leiterplattentestpunkte nicht kon taktiert werden können.
Als nicht sicher korrekt kontaktierbar müssen folgende Gruppen von Leiterplatten
bewertet werden:
- - Es gibt die oben ausführlich erläuterten Leiterplattentestpunkte, die derart stark von ihrer Idealposition abweichen, dass die Gefahr besteht, dass sie nicht mehr korrekt von den in der Idealposition angeordneten Kontaktelemen ten (Prüfnadeln) des Paralleltesters kontaktiert werden.
- - Es gibt auch Leiterplattentestpunkte, die kleiner (z. B. mit einem Durchmesser von 100 µm) als die Spezifikation der Kontaktelemente (Genauigkeit von z. B. 200 µm) sind. Bei derart kleinen Leiterplattentestpunkten besteht grundsätzlich die Gefahr, dass sie von den Kontaktelementen des Paralleltesters nicht kor rekt kontaktiert werden. Es kann zweckmäßig sein, diese Leiterplattentest punkte generell nicht mit dem Paralleltester zu messen. Dies gilt insbesondere für unbelegte, d. h. nicht mit einer Leiterbahn verbundene Leiterplattentest punkte, die lediglich zum Befestigen von elektronischen Bauteilen dienen. Die se können sehr einfach, schnell und sicher optisch nachgemessen werden.
Oben wurde die Erfindung anhand einer Ausführungsform mit einem Fingertester
beschrieben. An Stelle eines Fingertesters, der durch Berührung die einzelnen Lei
terplattentestpunkte kontaktiert, können auch sequentielle Testverfahren verwendet
werden, bei welchem die einzelnen Leiterplattentestpunkte mittels Laser-, Plasma-
oder Elektronenstrahltestverfahren kontaktiert werden. An Stelle eines elektrischen
Verfahrens zum Nachmessen der nicht korrekt kontaktierbaren Leiterplattentest
punkte kann auch ein optisches Testverfahren verwendet werden.
Fig. 12a und 12b zeigen eine Draufsicht bzw. einen Schnitt durch eine Halteplatte 29.
Die Halteplatte 29 ist eine Kunststoffplatte mit mehreren Ausnehmungen. Im vorlie
genden Beispiel weist die Halteplatte 29 vier Ausnehmungen 30 auf, die der Form
der zu testenden Leiterplatten entsprechen. Die Ausnehmungen 30 weisen jeweils
einen Begrenzungsrand 31 auf, der im dargestellten Ausführungsbeispiel durch eine
vertikal verlaufende Begrenzungswandung 32 und einem am Begrenzungsrand 13
umlaufenden Vorsprung 33 dargestellt ist, wobei der Vorsprung 33 unterhalb der
Begrenzungswandung 32 einstückig an der Halteplatte derart ausgebildet ist, dass er
mit der unteren Seitenfläche der Halteplatte 29 bündig abschließt.
Die Begrenzungswandung 32 einer Ausnehmung 30 ist exakt der Form einer zu tes
tenden Leiterplatte angepasst, so dass diese formschlüssig in der Ausnehmung 30
aufnehmbar ist und durch den Vorsprung 33, der als Halterelement dient, gegen ein
Herausfallen aus der Ausnehmung 30 gesichert ist. Die Ausnehmung kann auch
nicht formschlüssig ausgebildet sein, wobei dann die Leiterplatte bspw. mittels eines
Klebebandes ortsfest an der Halteplatte fixiert wird.
An der Oberseite der Halteplatte sind optische Markierungen 34 aufgebracht, anhand
derer bei der optischen Erfassung der Halteplatte mit den darin eingelegten Leiter
platten die Position der Leiterplatten bzgl. des Halteplatte eindeutig festlegbar ist. An
der Unterseite der Halteplatte sind elektrische Kontakte 35 angebracht, die zur De
tektion der Lage der Halteplatte im Paralleltester und im sequentiellen Tester dienen.
Mit einer solchen Halteplatte können die Leiterplatten an einer unabhängig vom Pa
ralleltester ausgebildeten Messstation mit einer Kamera optisch abgetastet werden.
Anhand des so erfassten digitalen Bildes kann dann beim Weitertransport der Halte
platte 29 in den Paralleltester und in der nachfolgenden Testeinrichtung die Lage der
Leiterplatten und die Koordinaten der einzelnen abzutastenden Leiterplattentest
punkte eindeutig bestimmt werden, sofern die Lage der Halteplatte im Paralleltester
bzw. in der nachfolgenden Testeinrichtung eindeutig bestimmbar ist. Da die Halte
platte an der Unterseite mit den Kontakten 35 versehen ist, die mittels in den Paral
leltester bzw. in der nachfolgenden Testeinrichtung integrierten Kontaktelementen
abgetastet werden, kann die Lage der Halteplatte in den beiden Teststationen ein
deutig festgelegt und gegebenenfalls in an sich bekannter Weise ausgerichtet wer
den. Hierdurch sind die Koordinaten der Leiterplattentestpunkte bzgl. des Parallel
testers und der nachgeschalteten Testeinrichtung eindeutig festgelegt.
Die Erfindung ist oben anhand von Ausführungsbeispielen erläutert worden, welche
lediglich an einer Seite der zu testenden Leiterplatte eine Nachmessung ausführen.
Dies ist bei Leiterplattentypen zweckmäßig, die nur auf einer Seite Leiterplattentest
punkte in hoher Leiterplattentestpunktdichte aufweisen. Auf der Seite der Leiterplatte,
die nur mit Kontaktpunkten in geringerer Dichte versehen ist, sind die Leiterplatten
testpunkte in der Regel so groß ausgebildet, dass es im Paralleltester zu keinen
Fehlkontakten kommt. Für Leiterplattentypen, die beidseitig mit hoher Leiterplatten
testpunktdichte ausgebildet sind, wird die erfindungsgemäße Vorrichtung dahinge
hend abgewandelt, dass beide Seiten sowohl im Paralleltester als auch in der nach
geschalteten Testeinrichtung nachgemessen werden. Hierzu ist es zweckmäßig,
auch beide Seiten z. B. optisch nachzumessen.
Claims (18)
1. Verfahren zum Prüfen von Leiterplatten mit einem Paralleltester, wobei die Leiter
platten Leiterbahnen aufweisen, deren Endpunkte als Leiterplattentestpunkte ausge
bildet sind, die zum Testen kontaktiert werden können, umfassend die Schritte:
- - Testen einer zu testenden Leiterplatte mit einem Paralleltester (2), wobei Lei terplattentestpunkte der zu testenden Leiterplatte mit Kontaktelementen des Paralleltesters in Kontakt gebracht werden,
- - Bestimmen von Leiterplattentestpunkten, die entweder als nicht sicher korrekt mit den Paralleltester kontaktierbar beurteilbar sind oder die grundsätzlich mit dem Paralleltester nicht kontaktierbar sind, und
- - Nachmessen der als nicht sicher korrekt kontaktierbar beurteilbaren Leiter plattentestpunkte bzw. der nicht kontaktierbaren Leiterplattentestpunkte und den damit verbundenen Leiterbahnen mit einer von den Kontaktelementen des Paralleltesters unabhängigen Einrichtung (3).
2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet,
dass Abweichungen der Leiterplattentestpunkte gegenüber ihrer Idealposition ermit
telt werden, wobei die Leiterplattentestpunkte als nicht korrekt beurteilt werden, die
aufgrund ihrer Abweichung von der Idealposition nicht sicher korrekt mit den Kon
taktelementen des Paralleltesters (2) in Kontakt gebracht werden können.
3. Verfahren nach Anspruch 1 oder 2,
dadurch gekennzeichnet,
dass das Nachmessen mittels eines Fingertesters (3) erfolgt.
4. Verfahren nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet,
dass das Nachmessen mittels eines optischen Testverfahrens erfolgt.
5. Verfahren nach einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet,
dass das Nachmessen mittels eines Laser-, Plasma- oder Elektronenstrahltestverfah
rens erfolgt.
6. Verfahren nach einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet,
dass die Abweichungen der Leiterplattentestpunkte gegenüber ihrer Idealposition
mittels eines optischen Testverfahren ermittelt werden.
7. Verfahren nach Anspruch 6,
dadurch gekennzeichnet,
dass zumindest die Position eines vorbestimmten Leiterplattentestpunktes und/oder
einer an der Leiterplatte angeordneten Testmarkierung optisch erfasst wird und aus
der Abweichung dieser gemessenen Ist-Position bzw. der gemessenen Ist-Positionen
von der Idealposition bzw. den Idealpositionen die Abweichungen der Leiterplatten
testpunkte gegenüber ihren Idealpositionen berechnet werden.
8. Verfahren nach Anspruch 7,
dadurch gekennzeichnet,
dass die Position eines einzigen Leiterplattentestpunktes oder einer einzigen Test
markierung optisch erfasst wird, und aus den erfassten Koordinaten dieser Position
die Abweichung der Leiterplattentestpunkte gegenüber ihrer Idealposition als ein li
nearer Versatz berechnet wird.
9. Verfahren nach Anspruch 7 oder 8,
dadurch gekennzeichnet,
dass zwei Positionen von Leiterplattentestpunkten und/oder Testmarkierungen op
tisch erfasst werden, und aus den erfassten Koordinaten dieser Positionen die Ab
weichungen der Leiterplattentestpunkte gegenüber ihrer Idealposition als linearer
Versatz und als Winkelversatz berechnet werden.
10. Verfahren nach einem der Ansprüche 7 bis 9,
dadurch gekennzeichnet,
dass drei Positionen von Leiterplattentestpunkten und/oder Testmarkierungen op
tisch erfasst werden, und aus den erfassten Koordinaten dieser Positionen die Ab
weichungen der Leiterplattentestpunkte gegenüber ihrer Idealposition als linearer
Versatz, als Winkelversatz und als Versatz durch einer linearen Verzerrung berech
net werden.
11. Verfahren nach einem der Ansprüche 7 bis 10,
dadurch gekennzeichnet,
dass vier Positionen von Leiterplattentestpunkten und/oder Testmarkierungen optisch
erfasst werden, und aus den erfassten Koordinaten dieser Positionen die Abwei
chungen der Leiterplattentestpunkte gegenüber ihrer Idealposition als linearer Ver
satz, als Winkelversatz und als Versatz durch eine 2-dimensionale Verzerrung be
rechnet werden.
12. Verfahren nach einem der Ansprüche 7 bis 11,
dadurch gekennzeichnet,
dass von einer zu testenden Leiterplatte mehrere Bereiche optisch erfasst werden,
und die einzelnen Bereiche separat auf Abweichungen der Leiterplattentestpunkte
bzgl. ihrer Idealposition ausgewertet werden.
13. Verfahren nach einem der Ansprüche 7 bis 12,
dadurch gekennzeichnet,
dass mehrere zu testende Leiterplatten gleichzeitig getestet werden und die mehre
ren zu testenden Leiterplatten gleichzeitig optisch erfasst werden, um die Abwei
chungen der Leiterplattentestpunkte bzgl. ihrer Idealposition zu ermitteln.
14. Verfahren zur Ermittlung von Abweichungen, insbesondere für ein Verfahren
nach einem der Ansprüche 2 bis 13,
dadurch gekennzeichnet,
dass die zur Ermittlung der Abweichungen von Leiterplattentestpunkten gegenüber
den jeweiligen Idealpositionen Versätze einer die Leiterplattentestpunkte ausbilden
den Kupferbeschichtung unabhängig von Versätzen einer Lötstopplackbeschichtung
ermittelt werden.
15. Verfahren nach Anspruch 14,
dadurch gekennzeichnet,
dass die Versätze der Kupferbeschichtung und die Versätze der Lötstopplackbe
schichtung mittels jeweils voneinander unabhängigen Sätzen von Leiterplattentest
punkten bzw. Testmarkierungen ermittelt werden.
16. Verfahren nach Anspruch 14,
dadurch gekennzeichnet,
dass die Versätze der Kupferbeschichtung und die Versätze der Lötstopplackbe
schichtung mittels jeweils voneinander unabhängiger Sätze von Leiterplattentest
punkten bzw. Testmarkierungen ermittelt werden.
17. Verfahren nach einem der Ansprüche 1 bis 16,
dadurch gekennzeichnet,
dass der Paralleltester derart ausgebildet ist, dass für die grundsätzlich nicht kontak
tierbaren Leiterplattentestpunkte keine entsprechenden Kontaktelemente vorgesehen
sind.
18. Vorrichtung, insbesondere zum Ausführen eines Verfahrens nach einem der An
sprüche 1 bis 16, zum Prüfen von Leiterplatten, wobei die Leiterplatten Leiterbahnen
aufweisen, deren Endpunkte als Leiterplattentestpunkte ausgebildet sind, die zum
Testen kontaktiert werden können, umfassend:
einen Paralleltester (2), der Kontaktelemente zum gleichzeitigen Kontaktieren von Leiterplattentestpunkten der zu testenden Leiterplatte aufweist,
eine Einrichtung (16) zum Bestimmen von Leiterplattentestpunkten, die entwe der als nicht sicher korrekt mit den Paralleltester kontaktierbar beurteilbar sind oder die grundsätzlich mit dem Paralleltester nicht kontaktierbar sind, und
eine von den Kontaktelementen des Paralleltesters unabhängige Einrichtung (3) zum Nachmessen der Leiterplattentestpunkte und der damit verbundenen Leiterbahnen, wobei die Leiterplattentestpunkte entweder als nicht sicher kor rekt mit den Paralleltester kontaktierbar beurteilbar sind oder grundsätzlich mit dem Paralleltester nicht kontaktierbar sind.
einen Paralleltester (2), der Kontaktelemente zum gleichzeitigen Kontaktieren von Leiterplattentestpunkten der zu testenden Leiterplatte aufweist,
eine Einrichtung (16) zum Bestimmen von Leiterplattentestpunkten, die entwe der als nicht sicher korrekt mit den Paralleltester kontaktierbar beurteilbar sind oder die grundsätzlich mit dem Paralleltester nicht kontaktierbar sind, und
eine von den Kontaktelementen des Paralleltesters unabhängige Einrichtung (3) zum Nachmessen der Leiterplattentestpunkte und der damit verbundenen Leiterbahnen, wobei die Leiterplattentestpunkte entweder als nicht sicher kor rekt mit den Paralleltester kontaktierbar beurteilbar sind oder grundsätzlich mit dem Paralleltester nicht kontaktierbar sind.
Priority Applications (11)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10043728A DE10043728C2 (de) | 2000-09-05 | 2000-09-05 | Verfahren zum Prüfen von Leiterplatten und Verwendung einer Vorrichtung zum Ausführen des Verfahrens |
AT01974129T ATE322022T1 (de) | 2000-09-05 | 2001-08-07 | Verfahren und vorrichtung zum prüfen von leiterplatten mit einem paralleltester |
KR10-2003-7003291A KR100509340B1 (ko) | 2000-09-05 | 2001-08-07 | 프린트 회로 보드들을 병렬 테스터로 테스트하는 방법 및장치 |
JP2002526164A JP3928129B2 (ja) | 2000-09-05 | 2001-08-07 | 並列テスターを用いたプリント回路基板を検査するための方法及びその装置 |
AU2001293734A AU2001293734A1 (en) | 2000-09-05 | 2001-08-07 | Method and device for testing printed circuit boards with a parallel tester |
CNB018147895A CN1187619C (zh) | 2000-09-05 | 2001-08-07 | 利用并行测试器测试印刷电路板的方法和设备 |
DE50109393T DE50109393D1 (de) | 2000-09-05 | 2001-08-07 | Verfahren und vorrichtung zum prüfen von leiterplatten mit einem paralleltester |
EP01974129A EP1315975B1 (de) | 2000-09-05 | 2001-08-07 | Verfahren und vorrichtung zum prüfen von leiterplatten mit einem paralleltester |
PCT/EP2001/009133 WO2002021893A2 (de) | 2000-09-05 | 2001-08-07 | Verfahren und vorrichtung zum prüfen von leiterplatten mit einem paralleltester |
TW090120674A TW515894B (en) | 2000-09-05 | 2001-08-22 | Method and device for the testing printed circuit boards by a parallel tester |
HK03108483A HK1056219A1 (en) | 2000-09-05 | 2003-11-21 | Method and device for testing printed circuit boards with a parallel tester. |
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---|---|---|---|
DE10043728A DE10043728C2 (de) | 2000-09-05 | 2000-09-05 | Verfahren zum Prüfen von Leiterplatten und Verwendung einer Vorrichtung zum Ausführen des Verfahrens |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10043728A1 true DE10043728A1 (de) | 2002-03-28 |
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Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10043728A Expired - Fee Related DE10043728C2 (de) | 2000-09-05 | 2000-09-05 | Verfahren zum Prüfen von Leiterplatten und Verwendung einer Vorrichtung zum Ausführen des Verfahrens |
DE50109393T Expired - Lifetime DE50109393D1 (de) | 2000-09-05 | 2001-08-07 | Verfahren und vorrichtung zum prüfen von leiterplatten mit einem paralleltester |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE50109393T Expired - Lifetime DE50109393D1 (de) | 2000-09-05 | 2001-08-07 | Verfahren und vorrichtung zum prüfen von leiterplatten mit einem paralleltester |
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---|---|
EP (1) | EP1315975B1 (de) |
JP (1) | JP3928129B2 (de) |
KR (1) | KR100509340B1 (de) |
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AT (1) | ATE322022T1 (de) |
AU (1) | AU2001293734A1 (de) |
DE (2) | DE10043728C2 (de) |
HK (1) | HK1056219A1 (de) |
TW (1) | TW515894B (de) |
WO (1) | WO2002021893A2 (de) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10337350B3 (de) * | 2003-08-14 | 2005-11-24 | Aleksej Limonow | Verfahren und Einrichtung zur Entdeckung und Lokalisierung eines Defektes in einer logischen elektronischen Leiterplatte |
DE102009004555A1 (de) * | 2009-01-14 | 2010-09-30 | Atg Luther & Maelzer Gmbh | Verfahren zum Prüfen von Leiterplatten |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10220343B4 (de) * | 2002-05-07 | 2007-04-05 | Atg Test Systems Gmbh & Co. Kg Reicholzheim | Vorrichtung und Verfahren zum Prüfen von Leiterplatten und Prüfsonde |
DE102008006130A1 (de) * | 2008-01-25 | 2009-07-30 | Atg Luther & Maelzer Gmbh | Modul für einen Paralleltester zum Prüfen von Leiterplatten |
DE102009016789B4 (de) * | 2009-04-07 | 2014-04-03 | Robert Melder | Vorrichtung eines prüflingsunabhängigen Testsystems zum elektrischen Funktionstest von ein- oder beidseitig elektrisch kontaktierbaren Prüfpunkten und Verfahren dazu |
CN102554929A (zh) * | 2010-12-31 | 2012-07-11 | 鸿富锦精密工业(深圳)有限公司 | 机械手臂中心点补偿系统及方法 |
JP5466686B2 (ja) * | 2011-11-04 | 2014-04-09 | セイコープレシジョン株式会社 | 配線板測定装置及び配線板測定方法 |
JP5870863B2 (ja) * | 2012-06-29 | 2016-03-01 | オムロン株式会社 | 基板検査装置 |
US9557374B2 (en) | 2014-10-08 | 2017-01-31 | Eastman Kodak Company | Vision-guided alignment system |
US9523735B2 (en) | 2014-10-08 | 2016-12-20 | Eastman Kodak Company | Electrical test system with vision-guided alignment |
US9581640B2 (en) | 2014-10-08 | 2017-02-28 | Eastman Kodak Company | Vision-guided alignment method |
US9535116B2 (en) | 2014-10-08 | 2017-01-03 | Eastman Kodak Company | Electrical test method with vision-guided alignment |
DE102015113046A1 (de) * | 2015-08-07 | 2017-02-09 | Xcerra Corp. | Positioniereinrichtung für einen Paralleltester zum Testen von Leiterplatten und Paralleltester zum Testen von Leiterplatten |
CN105301477A (zh) * | 2015-11-06 | 2016-02-03 | 深圳市亚泰光电技术有限公司 | 一种电路板检测方法 |
CN109738788B (zh) * | 2019-01-02 | 2021-06-01 | 深圳市大族数控科技股份有限公司 | 飞针测试机测试方法、装置、飞针测试机及存储介质 |
DE102019120059A1 (de) * | 2019-07-24 | 2021-01-28 | Endress+Hauser SE+Co. KG | Verfahren zur Erkennung von Fehlern oder Fehlfunktionen an elektrischen oder elektronischen Bauteilen einer Schaltungsanordnung |
CN111589728A (zh) * | 2020-06-24 | 2020-08-28 | 金动力智能科技(深圳)有限公司 | 一种5g网分组件的智能测试组件 |
KR102444023B1 (ko) * | 2022-05-31 | 2022-09-16 | 큐알티 주식회사 | 다종 반도체 소자의 평가 장치, 및 이의 평가 방법 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4406538A1 (de) * | 1994-02-28 | 1995-08-31 | Mania Gmbh | Leiterplatten-Prüfeinrichtung mit Prüfadapter und Verfahren zum Einstellen desselben |
DE19709938A1 (de) * | 1997-03-11 | 1998-09-17 | Emil Woschko | Fensteranordnung |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4384334A (en) * | 1979-05-08 | 1983-05-17 | Tokyo Shibaura Denki Kabushiki Kaisha | Apparatus for driving pulse motors for automatically adjusting external circuits |
EP0144682B1 (de) * | 1983-11-07 | 1989-08-09 | Martin Maelzer | Adapter für ein Leiterplattenprüfgerät |
EP0215146B1 (de) * | 1985-09-16 | 1988-08-03 | MANIA Elektronik Automatisation Entwicklung und Gerätebau GmbH | Vorrichtung zum elektronischen Prüfen von Leiterplatten oder dergleichen |
DE3838413A1 (de) * | 1988-11-12 | 1990-05-17 | Mania Gmbh | Adapter fuer elektronische pruefvorrichtungen fuer leiterplatten und dergl. |
DE4237591A1 (de) * | 1992-11-06 | 1994-05-11 | Mania Gmbh | Leiterplatten-Prüfeinrichtung mit Folienadapter |
EP0468153B1 (de) * | 1990-07-25 | 1995-10-11 | atg test systems GmbH | Kontaktierungsvorrichtung für Prüfzwecke |
DE4109684C2 (de) * | 1990-07-25 | 2001-07-12 | Atg Test Systems Gmbh | Kontaktierungsvorrichtung für Prüfzwecke |
DE4323276A1 (de) * | 1993-07-12 | 1995-01-19 | Mania Gmbh | Vollmaterialadapter |
IT1266653B1 (it) * | 1993-11-02 | 1997-01-09 | Circuit Line Spa | Macchina per eseguire il test elettrico simultaneo, sulle due facce di una piastra con circuiti stampati |
US5506793A (en) * | 1994-01-14 | 1996-04-09 | Gerber Systems Corporation | Method and apparatus for distortion compensation in an automatic optical inspection system |
DE9416526U1 (de) * | 1994-05-20 | 1995-06-08 | Luther & Maelzer Gmbh, 31515 Wunstorf | Vorrichtung zum Prüfen von elektrischen Leiterplatten unter Verwendung eines Prüfadapters mit Prüfstiften |
DE19709939A1 (de) * | 1997-03-11 | 1998-09-17 | Atg Test Systems Gmbh | Verfahren und Vorrichtung zum Prüfen von Leiterplatten |
IT1291643B1 (it) * | 1997-04-22 | 1999-01-19 | Circuit Line Spa | Metodo di regolazione automatica per l'eliminazione dell'errore di centraggio in fase di test elettrico di circuiti stampati |
-
2000
- 2000-09-05 DE DE10043728A patent/DE10043728C2/de not_active Expired - Fee Related
-
2001
- 2001-08-07 AT AT01974129T patent/ATE322022T1/de active
- 2001-08-07 AU AU2001293734A patent/AU2001293734A1/en not_active Abandoned
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- 2001-08-07 WO PCT/EP2001/009133 patent/WO2002021893A2/de active IP Right Grant
- 2001-08-07 EP EP01974129A patent/EP1315975B1/de not_active Expired - Lifetime
- 2001-08-07 KR KR10-2003-7003291A patent/KR100509340B1/ko active IP Right Grant
- 2001-08-22 TW TW090120674A patent/TW515894B/zh not_active IP Right Cessation
-
2003
- 2003-11-21 HK HK03108483A patent/HK1056219A1/xx not_active IP Right Cessation
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4406538A1 (de) * | 1994-02-28 | 1995-08-31 | Mania Gmbh | Leiterplatten-Prüfeinrichtung mit Prüfadapter und Verfahren zum Einstellen desselben |
DE19709938A1 (de) * | 1997-03-11 | 1998-09-17 | Emil Woschko | Fensteranordnung |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10337350B3 (de) * | 2003-08-14 | 2005-11-24 | Aleksej Limonow | Verfahren und Einrichtung zur Entdeckung und Lokalisierung eines Defektes in einer logischen elektronischen Leiterplatte |
DE102009004555A1 (de) * | 2009-01-14 | 2010-09-30 | Atg Luther & Maelzer Gmbh | Verfahren zum Prüfen von Leiterplatten |
Also Published As
Publication number | Publication date |
---|---|
EP1315975B1 (de) | 2006-03-29 |
EP1315975A2 (de) | 2003-06-04 |
CN1449499A (zh) | 2003-10-15 |
ATE322022T1 (de) | 2006-04-15 |
WO2002021893A2 (de) | 2002-03-14 |
JP3928129B2 (ja) | 2007-06-13 |
DE50109393D1 (de) | 2006-05-18 |
TW515894B (en) | 2003-01-01 |
HK1056219A1 (en) | 2004-02-06 |
AU2001293734A1 (en) | 2002-03-22 |
DE10043728C2 (de) | 2003-12-04 |
CN1187619C (zh) | 2005-02-02 |
JP2004508569A (ja) | 2004-03-18 |
KR20030041987A (ko) | 2003-05-27 |
KR100509340B1 (ko) | 2005-08-22 |
WO2002021893A3 (de) | 2002-06-27 |
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