KR100509340B1 - 프린트 회로 보드들을 병렬 테스터로 테스트하는 방법 및장치 - Google Patents

프린트 회로 보드들을 병렬 테스터로 테스트하는 방법 및장치 Download PDF

Info

Publication number
KR100509340B1
KR100509340B1 KR10-2003-7003291A KR20037003291A KR100509340B1 KR 100509340 B1 KR100509340 B1 KR 100509340B1 KR 20037003291 A KR20037003291 A KR 20037003291A KR 100509340 B1 KR100509340 B1 KR 100509340B1
Authority
KR
South Korea
Prior art keywords
circuit board
test points
printed circuit
board test
parallel tester
Prior art date
Application number
KR10-2003-7003291A
Other languages
English (en)
Other versions
KR20030041987A (ko
Inventor
로트아우그우베
Original Assignee
에이티지 테스트 시스템즈 지엠비에이취 코오아퍼레이션 케이지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이티지 테스트 시스템즈 지엠비에이취 코오아퍼레이션 케이지 filed Critical 에이티지 테스트 시스템즈 지엠비에이취 코오아퍼레이션 케이지
Publication of KR20030041987A publication Critical patent/KR20030041987A/ko
Application granted granted Critical
Publication of KR100509340B1 publication Critical patent/KR100509340B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K13/00—Apparatus or processes specially adapted for manufacturing or adjusting assemblages of electric components
    • H05K13/0061—Tools for holding the circuit boards during processing; handling transport of printed circuit boards
    • H05K13/0069—Holders for printed circuit boards
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2801—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
    • G01R31/2806—Apparatus therefor, e.g. test stations, drivers, analysers, conveyors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2801—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
    • G01R31/2805—Bare printed circuit boards
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/302—Contactless testing
    • G01R31/308—Contactless testing using non-ionising electromagnetic radiation, e.g. optical radiation
    • G01R31/309—Contactless testing using non-ionising electromagnetic radiation, e.g. optical radiation of printed or hybrid circuits or circuit substrates

Abstract

본 발명은 병렬 테스터로 프린트 회로 보드를 테스트하기 위한 방법 및 장치에 관한 것이다. 프린트 회로 보드는 띠 도전체들을 포함하는데, 상기 띠 도전체들의 말단 포인트들은 테스트 도중 접촉될 수 있는 프린트 회로 보드 테스트 포인트들의 역할을 한다. 상기 방법은 병렬 테스터로 프린트 회로 보드를 테스트함으로써 프린트 회로 보드의 프린트 회로 보드 테스트 포인트들이 병렬 테스터의 접촉 소자들로 접촉되는 단계; 병렬 테스터와 정확히는 접촉될 수 없는 것을 판단되거나 기본적으로 병렬 테스터에 접촉될 수 없는 것으로 여겨지는 프린트 회로 보드 테스트 포인트들을 결정하는 단계; 및 정확히는 접촉될 수 없는 것을 판단되는 프린트 회로 보드 테스트 포인트들 또는 접촉 불가능한 프린트 회로 보드 테스트 포인트들과 상기 포인트들에 연결된 띠 도전체들을 병렬 테스터의 접촉 소자들과는 독립적인 디바이스로 재측정하는 단계를 포함한다.

Description

프린트 회로 보드들을 병렬 테스터로 테스트하는 방법 및 장치{Method and device for testing printed circuit boards with a parallel tester}
본 발명은 프린트 회로 보드들을 테스트하기 위한 방법 및 장치에 관한 것으로, 특히 소자들이 조립되지 않은 회로 보드들을 테스트하기 위한 방법 및 장치에 관한 것이다.
프린트 회로 보드들은 다수의 네트(net)들을 가지고, 상기 네트의 밀도는 전자 소자들의 소형화에 있어서의 계속적 발전으로 인해 증가하고 있다. 이와 대응하여, 네트 밀도의 증가는 이하에서 회로보드의 테스트 포인트들로 서술되는 회로 보드 접촉 포인트들의 밀도를 증가시킨다.
프린트 회로 보드들을 전기적으로 테스트하는 공지된 디바이스들은 기본적으로 2개의 그룹으로 나뉘어질 수 있다. 제 1 그룹은 병렬 테스터(parallel tester)들로서, 검사될 모든 회로 보드 테스트 포인트들을 동시에 접촉하기 위해 사용되는 어댑터를 가진다. 제 2 그룹은 순차 테스터(sequential tester)들을 포함한다. 제 2 그룹은 특히 핑거 테스터(finger tester)들, 즉 2개 이상의 접촉 핑거들로써 개별적 회로 보드 테스트 포인트들을 순차적으로 검사하는 디바이스들을 포함한다.
병렬 테스터 및 병렬 테스터들을 위한 어댑터들은 예를 들면 DE 38 14 620 A, DE 38 18 686 A, DE 42 37 591 A1, DE 44 06 538 A1, DE 38 38 413 A1, DE 43 23 276 A, EP 215 146 B1 및 EP 144 682 B1에서 공지된다.
상기 어댑터들은 테스트될 프린트 회로 보드의 회로 보드 테스트 포인트들의 불균일한 구성이 전기 테스트 장치의 균일한 접촉 그리드(grid)에 맞도록 하기 위해 기본적으로 사용된다. 최근에는, 회로 보드 테스트 포인트들이 보통 균일 그리드로 배열되지 않는다. 왜냐하면, 접촉 그리드와 회로 보드 테스트 포인트들 사이를 연결하는 어댑터의 접촉 바늘들이 경사 또는 측면 편향을 가지도록 배열되고/되거나 소위 전환기(translator)가 균일한 접촉 그리드를 회로 보드 테스트 포인트들의 불균일한 구성으로 전환시키기 위해 제공되기 때문이다.
"MT 100"이라는 상표명으로, 귀터스타라세 7, CH-4654 로스톨프의 미크로콘탁트 아게 회사는 미소 도전체 회로 캐리어들(microconductor circuit carriers)을 위한 테스터를 제공한다. 상기 테스터는 어댑터를 가진 병렬 테스터이다. 테스트 이전에, 테스트될 프린트 회로 보드는 광학적으로 기록되고 이에 상응하여 어댑터 상에서 정렬된다. 평방 인치 당 645 개의 회로 보드 테스트 포인트들의 회로 보드 테스트 포인트 밀도가 상기 병렬 테스터에 의해 검사될 수 있다.
병렬 테스터에서 프린트 회로 보드를 정렬하는 다른 방법이 EP 0 874 243 A2에 개시되어 있다. 상기 방법에 있어서, 프린트 회로 보드의 위치는 어댑터에 집적된 접촉 소자들에 의해 광학적이 아니라 전기적으로 기록된다. 프린트 회로 보드는 기록된 위치에 따라서 어댑터 상에서 정렬된다.
핑거 테스터들은 예를 들면 DE 41 09 684 A1 및 EP 0 468 153 A1에서 공지된다. 핑거 테스터는 매우 융통성이 있다. 왜냐하면, 테스트될 프린트 회로 보드의 타입이 변경되더라도 어떤 물리적 변경이 취해질 필요가 없기 때문이다. 그러나, 회로 보드 테스트 포인트들을 순차적으로 검사하기 때문에 어댑터를 갖고 작동하는 타입의 장치와 비교해볼 때 핑거 테스터는 기본적으로 느리다.
반면에, 병렬 테스터들은 제한된 해상력(resolution)을 가진다는 단점이 있다. 왜냐하면, 어댑터의 테스트 바늘이 서로 필요한 만큼 가까이 배치될 수 없기 때문이다. 높은 접촉 포인트 밀도를 갖는 프린트 회로 보드들의 경우에 있어서, 상기 단점은 잘못된 측정을 초래할 수 있다. 왜냐하면, 개별 회로 보드 테스트 포인트들은 어댑터의 테스트 바늘들에 의해 정확히는 접촉되지 않기 때문이다.
장치의 타입에 상관없이, 개별 네트들은 네트들 내의 개방 회로들(오픈 회로(open-circuit) 테스트) 및 다른 네트로의 전기적 연결(쇼트 회로(short-circuit) 테스트)들에 대해서 테스트된다. 쇼트 회로 테스트는 저-저항 및 고-저항 연결들 양자 모두를 감지하는 것을 포함할 수 있다.
프린트 회로 보드들을 위한 자동 광학적 테스트 시스템에서의 기판 왜곡을 보상하는 방법이 DE 195 00 382 A1에서 공지되어 있다. 상기 테스트 시스템에 있어서, 스캔된 이미지는 CAD 이미지와 비교되고, 상기 비교를 이용하여 개방, 브리지들 "마우스 바이트들"(bridges "mouse bites"), 돌출, 구멍 및 반점과 같은 결함들을 분석한다. 이러한 결점들이 정확히 확인되도록 하기 위해, 비교되는 2개의 이미지는 서로 매칭되어야 하는데, 이 단계는 테스트될 프린트 회로 보드의 왜곡을 보상하는 단계를 포함한다.
본 발명의 목적은 높은 밀도의 회로 보드 테스트 포인트들을 갖는 프린트 회로 보드들을 빠르고 확실하게 테스트하기 위해 사용될 수 있는 프린트 회로 보드를 테스트하는 방법을 창의하는 것이다.
본 목적은 제 1 항의 특징을 가진 방법과 제 26 항의 특징을 가진 장치에 의해 해결된다. 유익하게 발전된 것들이 종속항에서 설명된다.
프린트 회로 보드들을 테스트하기 위한 본 발명에 따른 방법에 있어서, 병렬 테스터가 사용되는데, 프린트 회로 보드들은 도전체 통로들을 가지고, 도전체 통로들의 말단 포인트들은 테스트를 하기 위해 접촉될 수 있는 회로 보드 테스트 포인트들이다. 본 방법은 다음의 단계들을 포함한다.
- 병렬 테스터의 접촉 소자를 테스트될 프린트 회로 보드의 회로 보드 테스트 포인트들에 접촉시키는 것을 포함하여, 테스트될 프린트 회로 보드를 병렬 테스터로 테스트하는 단계.
- 병렬 테스터로써 확실하고 정확히는 접촉할 수 없는 것으로 판단되거나 또는 기본적으로 병렬 테스터에 의해 접촉될 수 없는 회로 보드 테스트 포인트들을 결정하는 단계.
- 병렬 테스터의 접촉 소자들과는 독립적인 디바이스에 의해, 확실하고 정확히는 접촉할 수 없는 것으로 판단되는 회로 보드 테스트 포인트들 및 접촉될 수 없는 회로 보드 테스트 포인트들 및 그 부속 도전체 통로들을 체크하는 단계.
본 발명에 따른 방법을 이용하여, 압도적인 대다수의 회로 보드 테스트 포인트들은 먼저 병렬 테스터에 의해 테스트된다. 그 다음, 회로 보드 테스트 포인트들이 확실히는 접촉할 수 없는 것으로 판단되는지 또는 이들이 기본적으로 접촉할 수 없는 것인지가 판단된다.
예를 들면, 병렬 테스터 상에서 대응 접촉 소자들이 제공되지 않는 회로 보드 테스트 포인트들은 기본적으로 접촉될 수 없는 것이다. 병렬 테스터 상의 접촉 소자들의 결여는 다음의 카테고리의 프린트 회로 보드를 위해 유익하다.
- 가급적 병렬 테스터의 테스트 바늘에 의해 바늘 마크들이 만들어져서는 안되는 소위 접합 패드(bond pad)들이라고 하는 회로 보드 테스트 포인트들이 있다.
- 높은 밀도의 테스트 포인트를로써, 회로 보드의 테스트 포인트들이 모두 접촉되지는 않더라도, 한 영역 내의 병렬 테스터의 모든 접촉 포인트들이 점유될 수 있다.
다음 그룹들의 회로 보드 테스트 포인트들은 확실하고 정확히는 접촉할 수 없는 것으로 판단된다.
- 자기들의 이상적 위치로부터 너무 많이 벗어나 있어서 이상적인 위치에 정렬된 병렬 테스터의 접촉 소자들에 의해 더 이상 정확히는 접촉되지 않는 위험이 있는 회로 보드 테스트 포인트들이 존재한다.
- 접촉 소자들의 사양(specification)(예컨대, 200㎛의 정확성)보다 작은 회로 보드 테스트 포인트들(예컨대, 100㎛의 직경을 가짐)이 존재한다.
따라서, 병렬 테스터의 접촉 소자들과 독립적인 디바이스에 의해, 확실하고 정확히는 접촉할 수 없는 것으로 판단될 수 있는 회로 보드 테스트 포인트들 및 접촉될 수 없는 회로 보드 테스트 포인트들 및 그 부속 도전체 통로들을 체크함으로써, 병렬 테스터에 의해 확실히는 검사될 수 없는 회로 보드 테스트 포인트들 및 그 부속 도전체 통로들이 체크된다.
따라서, 본 발명에 따른 방법에 의하면, 먼저 프린트 회로 보드들을 병렬 테스터로써 매우 빠르게 테스트하는 한편, 병렬 테스터에 의해 접촉될 수 없거나 확실하고 안정적으로는 접촉될 수 없는 상대적으로 적은 수의 회로 보드 테스트 포인트들은 다른 테스트 디바이스를 사용하여 체크하는 것이 가능하다. 대부분의 회로 보드 테스트 포인트들은 이미 병렬 테스터에 의해 테스트되었기 때문에, 체크는 순차적으로 동작하는 테스트 디바이스에 의해 상대적으로 신속히 이루어지므로, 프린트 회로 보드를 테스트하는데 필요한 전체 시간은 매우 작다. 바람직하게는, 순차 테스터가 체크를 위해 사용된다. 왜냐하면, 자신들의 이상적 위치에서 벗어난 회로 보드 테스트 포인트들은 순차 테스터들에 의해 용이하고 확실하게 검사될 수 있기 때문이다.
따라서, 본 발명에 따른 방법으로써, 높은 접촉 포인트 밀도를 갖는 프린트 회로 보드들은 높은 처리 속도로 테스트될 수 있다.
본 발명의 양호한 실시예에 따르면, 선형 오정렬들 및 각도 오정렬들뿐만 아니라 선형 또는 2차원 왜곡에 의한 변위(變位, displacement)도 이상적 위치로부터의 편차로서 고려된다.
본 발명의 다른 변형에 따르면, 회로 보드 테스트 포인트들의 개별 이상적 위치로부터의 편차들이 결정된다. 상기 편차들은 회로 보드 테스트 포인트들이 형성되는 구리 층의 편차들과 적어도 영역의 관점에서 회로 보드 테스트 포인트들의 단면을 제한하는 솔더 레지스트의 이상적 위치로부터의 임의의 편차들을 포함한다.
본 발명에 따른 방법에 있어서, 테스트될 프린트 회로 보드가 확실히 삽입될 수 있는 보유 플레이트(retaining plate)가 바람직하게 사용될 수 있다. 회로 보드 테스트 포인트들의 이상적 위치로부터의 편차들은 보유 플레이트 상에서 결정될 수 있으므로, 이들 편차들은 병렬 테스터로 테스트하는 단계 및 체크하는 단계 둘 다에 있어서 명백하게 확인될 수 있다.
자신의 이상적 위치와 비교하기 위해, 정확히는 접촉될 수 없는 프린트 회로 보드의 회로 보드 테스트 포인트들의 결정은 프린트 회로 보드가 평행 테스터로 테스트되기 전 및 후 모두에서 행해질 수 있다. 그러나, 자신의 이상적 위치와 비교될 때의 회로 보드 테스트 포인트들의 적어도 어떤 선형 오정렬은 병렬 테스터로 테스트하기 전에 결정되어, 병렬 테스터의 어댑터 및 테스트될 프린트 회로 보드가 상기 선형 오정렬을 고려하여 정렬된다면 바람직하다. 원칙적으로, 병렬 테스터에서의 정렬 동안에 다른 오정렬 또는 왜곡을 고려하는 것은 가능하지 않다.
본 발명은 도면들을 참조로 하여 이하 자세히 설명된다. 다음의 도면들이 포함되어 있다.
도 1은 본 발명에 따른 방법을 구현하기 위한 본 발명에 따른 장치의 개략도이다.
도 2는 본 발명에 따른 방법을 개략적으로 나타내는 플로우 차트이다.
도 3은 테스트 마킹에 의한 선형 오정렬의 보상을 개략적으로 나타낸다.
도 4는 2개의 테스트 마킹들에 의한 선형 오정렬 및 각도 오정렬의 보상을 나타낸다.
도 5a는 3개의 테스트 마킹들에 의한 선형 오정렬, 각도 오정렬 및 왜곡의 보상을 나타낸다.
도 5b는 도 5a에 따른 방법을 사용하여 보상될 수 있는 왜곡들을 개략적으로 나타낸다.
도 6a는 4개의 마크들에 의한 보상을 나타낸다.
도 6b는 도 5a에 따른 방법과 비교할 때, 도 6a에 따른 방법을 사용함으로써 부가적으로 가능한 왜곡의 보상을 나타낸다.
도 7a는 테스트될 회로 보드가 여러 구역으로 나뉘어지는 경우의 오정렬 및 왜곡의 보상을 나타낸다.
도 7b는 도 7a에 따른 방법을 이용하여 보상될 수 있는 부가적 왜곡을 개략적으로 나타낸다.
도 8은 여러 회로 보드에 있어서의 오정렬들 및 왜곡들의 동시 보상을 개략적으로 나타낸다.
도 9a는 적어도 영역의 관점에서 솔더 레지스트에 의해 부분적으로 제한되어지는 여러 회로 보드 테스트 포인트들의 구성을 개략적으로 나타낸다.
도 9b는 솔더 레지스트의 오정렬로 인한 도 9a에 도시된 회로 보드 테스트 포인트들의 편차들을 나타낸다.
도 10은 2개의 가상 테스트 마킹들을 나타낸다.
도 11은 솔더 레지스트에 의해 영역의 관점에서 제한된 회로보드 테스트 포인트에 대한 보상을 벡터 다이어그램으로써 나타낸다.
도 12a는 보유 플레이트의 평면도를 나타낸다.
도 12b는 도 12a의 보유 플레이트의 단면도를 나타낸다.
도 1은 프린트 회로 보드들의 테스트를 위한 본 발명에 따른 장치를 개략적으로 나타낸다. 본 장치(1)는 병렬 테스터(2) 및 핑거 테스터(3)를 가진다. 병렬 테스터(2)와 핑거 테스터(3)는 컨베이어(4)로 연결되고, 상기 컨베이어는 본 실시예에서 2개의 컨베이어 벨트들(5)로 형성된다. 컨베이어(4)로써, 테스트될 프린트 회로 보드들은 기본적으로 공지되어 있고 도시되어 있지 않은 분리 스테이션에서 병렬 테스터(2)로, 그리고 병렬 테스터(2)에서 핑거 테스터(3)로, 그리고 핑거 테스터(3)에서 기본적으로 공지되어 있고 도시되어 있지 않은 수집 스테이션으로의 전달(6) 방향으로 전달된다.
병렬 테스터(2)는 몸체(7)를 가지고, 테스트될 프린트 회로 보드를 보지(保持)하기 위한 장착 영역(8)이 몸체(7)의 상부에 위치한다. 양 면으로 테스트될 프린트 회로 보드의 경우에 있어서, 장착 영역(8)에는 회로 보드 테스트 포인트들을 접촉하기 위한 접촉 소자들을 갖는 어댑터가 제공된다. 장착 영역(8)의 맞은 편에는 압력 플레이트(9)가 위치한다. 상기 압력 플레이트(9)는 압력 메커니즘에 의해 이중 화살표(11)의 방향으로 수직적으로 조정될 수 있다. 압력 메커니즘은 압력 실린더(10)에 의해 개략적으로 나타내어지고 있다. 압력 플레이트(9)의 아래에는 어댑터가 위치하고, 상기 어댑터는 테스트될 프린트 회로 보드를 접촉하기 위한 접촉 소자들을 가진다. 어댑터로써 테스트함에 있어서, 압력 플레이트(9)는 장착 영역(8)에 고정된 프린트 회로 보드를 향해 눌려져서, 이들 접촉 소자들의 각각은 프린트 회로 보드의 회로 보드 테스트 포인트와 전기적으로 접촉된다. 압력 플레이트(9)는 테스트될 프린트 회로 보드 상에서의 정렬을 위해 X 방향(이중 화살표 12) 및 Y 방향(이중 화살표 13)의 수평면에서 이동될 수 있다.
도 1에 있어서, 카메라가 압력 플레이트(9) 및 몸체(7) 사이에 장착된다. 카메라(14)는 장착 영역(8)을 면하도록 배치된다. 카메라(14)는 스위블(swivel) 메커니즘으로 고정되어, 카메라는 압력 플레이트(9)와 몸체(7) 사이에서 (이중 화살표(15)의 방향으로) 선회할 수 있다.
병렬 테스터(2), 카메라(14) 및 핑거 테스터(3)는 각각 제어 유닛(16)으로 전기적으로 링크되고, 상기 제어 유닛은 개별 디바이스들 및 컨베이어(4)의 이동을 제어한다.
핑거 테스터(3)는 몸체(17) 및 적어도 하나의 크로스-바(18)를 가지는 기본적으로 공지된 구조를 가지고, 2개의 접촉 핑거들(19)은 적어도 하나의 크로스-바 상에서 이동 가동하도록 장착된다. 크로스-바(18)는 전달(6) 방향에 대해 평행하게 몸체(17) 상에서 전후로 이동 가능하다. 가동식(可動式) 크로스-바 대신에, 부가적 접촉 핑거들을 갖는 여러 개의 크로스-바들을 제공하는 것도 가능하다. 본 실시예에 있어서, 핑거 테스터는 테스트될 프린트 회로 보드의 한 면만을 테스트하도록 디자인되어 있다. 그러나, 프린트 회로 보드의 양 면을 테스트하도록 디자인된 공지된 핑거 테스트들도 있다. 이러한 핑거 테스트들도 본 실시예에 제공될 수도 있다.
프린트 회로 보드를 테스트하기 위한 본 발명에 따른 방법이 플로우 차트의 형태로 도 2에 도시되어 있다. 상기 방법은 1개의 프린트 회로 보드가 컨베이어(4)에 의해 병렬 테스터(2)로 공급되는 단계 S1으로 시작한다. 프린트 회로 보드는 병렬 테스터의 장착 영역(8)으로 삽입된다(단계 S2). 프린트 회로 보드는 카메라(14)에 의해 광학적으로 스캔되고, 프린트 회로 보드의 디지털 이미지가 생성된다(단계 S3). 바람직하게는 프린트 회로 보드 주위의 장착 영역(8)의 단면도 광학적으로 스캔되고, 병렬 테스터에 대한 프린트 회로 보드의 위치가 적당한 평가 방법으로 결정될 수 있도록 상기 단면 내에 마킹이 제공된다.
카메라(14)에 의해 녹화된 디지털 이미지는 제어 유닛(16)에 의해 분석된다. 먼저, 장착 영역(8) 내의 프린트 회로 보드의 위치와 프린트 회로 보드 제조 과정에서 발생한 편차로 인한 프린트 회로 보드 테스트 포인트들의 임의의 선형 오정렬이 결정된다(단계 S4). 프린트 회로 보드의 위치와 결정된 바와 같은 프린트 회로 보드 테스트 포인트들의 선형 오정렬의 위치의 도움으로, 압력 플레이트(9)는 X 및 Y 방향으로 정렬된다(단계 S5). 압력 플레이트(9)의 정렬 직전 또는 직후에, 카메라(14)는 압력 플레이트(9) 및 몸체(7) 간의 중간 영역으로부터 선회하여 빠져나와서, 부속 어댑터를 갖는 압력 플레이트(9)가 장착 영역(8) 내에 위치한 프린트 회로 보드 상으로 하강되어, 프린트 회로보드에 대해 압착될 수 있도록 한다. 프린트 회로보드는 기본적으로 공지된 방법으로 병렬 테스터에서 테스트된다(단계 S6).
병렬 테스터(2)에서 테스트된 프린트 회로 보드는 병렬 테스터(2)에서 핑거 테스터(3)로 전달된다(단계 S7).
오정렬들 및/또는 왜곡들로 인한 회로 보드 테스트 포인트들의 이상적 위치로부터의 편차들은 제어 유닛(16)에 의해 계산된다(단계 S8).
단계 S9에 있어서, 단계 S4에서 밝혀진 선형 오정렬들 및/또는 각도 오정렬들을 기초로, 그리고 왜곡들이 단계 S8에서 발견되었다면, 테스트될 프린트 회로 보드의 어느 회로 보드 테스트 포인트들이 병렬 테스터에서의 테스트동안 정확히는 접촉될 수 없는지가 결정된다(단계 S9). 정확히는 접촉될 수 없는 회로 보드 테스트 포인트들은 어댑터의 할당된 접촉 소자에 의해 해당 회로 보드 테스트 포인트의 직접적 에지 구역 내에 접촉되지 않거나 전혀 접촉되지 않는 것들로 판정된다. 어댑터의 개별 접촉 소자들의 위치는 정확히 알려져 있기 때문에, 그리고 단계 S4에서 결정된 바와 같은 테스트될 프린트 회로 보드의 오정렬들 또는 왜곡들로 인해서 개별 회로 보드 테스트 포인트들의 이상적 위치로부터의 편차들은 정확히 결정될 수 있기 때문에, 정확히는 접촉될 수 없는 회로 보드 테스트 포인트들을 계산하는 것이 가능하다. 일반적으로, 모든 회로 보드 테스트 포인트들 중 1% 이하 내지 5%가 정확히는 접촉될 수 없는 것으로 판정된다. 일반적으로, 정확히는 접촉될 수 없는 회로 보드 테스트 포인트들은 예컨대 0.1㎜ ×0.1㎜ 면적을 가진 매우 작은 회로 보드 테스트 포인트들이다. 이러한 작은 면적 때문에, 30㎛의 편차는 회로 보드 테스트 포인트들이 어댑터의 해당 접촉 소자에 의해 접촉되지 않도록 하기에 충분하다.
정확히는 연결될 수 없는 것으로 밝혀진 회로 보드 테스트 포인트들로 연결되는 도전체 통로들만이 그리고 이들 도전체 경로들로 연결된 회로 보드 테스트 포인트들이 핑거 테스터(3)에서 순차적으로 체크된다(단계 S10). 이것은 핑거 테스터에서 기본적으로 공지된 측정 방법을 포함한다. 그러나, 소수의 도전체 통로들만이 체크가 필요하기 때문에, 핑거 테스터에서 테스트될 회로 보드의 검사 시간은 종래 기술에서 일반적으로 핑거 테스터로 모든 도전체 통로들을 테스트할 때의 검사 시간과 비교할 때 매우 짧다. 핑거 테스터로 테스트한 후에, 회로 보드들은 치워지고(단계 S11), 결점 있는 회로보드와 무결점 회로보드는 별도로 모아진다. 공정은 단계 S12로 끝난다.
이하에는 오정렬들 및/또는 왜곡들을 결정하는 것이 자세히 설명된다:
선형 오정렬을 결정하기 위해서는, 단지 하나의 테스트 마킹만이 필요하다(도 3). 디지털로 녹화된 이미지에서 추출된 데이터와 이상적으로 위치하는 회로 보드의 데이터를 비교함에 있어서, 좌표 a, b를 갖는 변위 벡터 v가 결정된다. 이것은 테스트 마킹(x0, y0)의 이상적 위치 또는 소망의 위치에서 테스트 마킹의 실제 위치(x'0, y'0)로 뻗는다. 상기 변위 벡터는 다음의 공식에서 계산될 수 있다:
a = x'0 - x0
b = y'0 - y0
그 다음, 개별 회로 보드 테스트 포인트들의 좌표들은 다음의 공식에 따라서 변환된다.
x' = x + a
y' = y + b
선형 오정렬에 부가하여, 각도 오정렬이 발견되면, 그 다음, 테스트될 프린트 회로 보드의 적어도 2개의 테스트 마킹들이 필요하다(도 4). 이상적 위치에서, 이들 테스트 마킹들은 좌표들 x0, y0 및 x1, y1을 각각 가진다. 프린트 회로 보드의 소망의 위치에서, 이들 테스트 마킹들은 좌표들 x'0, y'0 및 x'1, y'1을 각각 가진다. 선형 오정렬의 계산은 예를 들면 좌표들 x0, y0 및 x'0, y'0를 각각 갖는 테스트 마킹들을 사용하여 상기에서 설명한 것처럼 행해진다. 각도 오정렬을 계산하기 위해서, 이상적 위치에서의 프린트 회로 보드의 2개의 테스트 마킹들의 연결 라인과 실제 위치에서의 프린트 회로 보드의 2개의 테스트 마킹들의 연결 라인 사이의 각도 Φ가 결정된다. 상기 각도는 단순 삼각 공식을 사용하여 해당 좌표들로부터 계산될 수 있다.
그 다음, 소망의 회로 보드 테스트 포인트들의 좌표들은 다음의 공식에 따라서 실제 회로 보드 테스트 포인트들의 좌표들로 변환된다.
x' = xcosΦ + ycosΦ + a
y' = xsinΦ + ycosΦ + b
테스트될 프린트 회로 보드는 적어도 3개의 테스트 마킹들(도 5a)을 가진다면, 선형 오정렬 및 각도 오정렬에 부가하여 프린트 회로 보드의 왜곡들을 보상하는 것이 가능하다.
회로 보드 테스트 포인트들의 좌표들은 다음의 공식에 따라서 변환된다.
x' = a11x + a12y + a13
y' = a21x + a22y + a23
좌표들 aij는 테스트 마킹들의 실제 위치들 및 이상적 위치들로부터 다시 얻어진 선형 방정식 시스템을 풀어서 얻어진다. 이러한 종류의 좌표 변환은 프린트 회로 보드의 크기 변동 및 직사각형 프린트 회로 보드의 직각이 아닌 각도들을 갖는 평행사변형으로의 변형(도 5b)을 보상할 수 있다. 이들 왜곡들은 적어도 3개의 테스트 마킹들을 가지는 선형 왜곡들이고, 선형 오정렬, 각도 오정렬 및 선형 왜곡들을 보상하는 것이 가능하다.
비 선형 왜곡들(도 6a)을 보상하기 위해서는 적어도 4개의 테스트 마킹들이 필요하다. 좌표 변환은 다음의 공식을 따라서 행해진다.
x' = a11x + a12y + a13xy + a14
y' = a21x + a22y + a23xy + a24
좌표들 aij는 테스트 마킹들의 실제 위치들 및 이상적 위치들로부터 다시 얻어진 선형 방정식 시스템을 풀어서 얻어진다. 3개의 테스트 마킹들을 가진 방법과 비교해보면, 정사각형 프린트 회로 보드가 사다리형 프린트 회로 보드로 변형(도 6b)되는 부가적 비 선형 왜곡들에 대해서 보상이 행해질 수 있다. 이러한 변형은 프린트 회로 보드의 제조에 있어서 발생될 수 있다. 설명을 위해서, 도 6a 및 도 6b에는 왜곡들이 과장되어 있다.
테스트될 프린트 회로 보드가 각각 4개의 테스트 마킹들이 제공되는 여러 구역들(구역 0, 구역 1)로 나뉘어진다면(도 7a), 수축으로 인한 왜곡들을 위한 보상이 행해질 수 있다. 테스트 마킹들을 구역의 코너 영역에 위치하는 것이 바람직하다. 개별 구역들의 좌표 변환은 4개의 테스트 마킹들을 위한 상기의 공식에 따라서 행해진다. 도 7b는 이런 종류의 수축을 개략적으로 나타낸다.
여러 프린트 회로 보드들을 동시에 테스트하는 것이 편리할 수도 있다. 이들 프린트 회로 보드들은 서로 독립적으로 보상되는 개별 프린트 회로 보드들의 테스트 마킹들과 함께 동시에 녹화된다. 이러한 목적을 위해서, 카메라(14)에 의해 녹화되는 디지털 이미지는 예컨대 3개의 구역(구역 0, 구역 1, 구역 2)으로 나뉘어진다. 개별 영역들에서 위치하는 테스트 마킹들은 개별적으로 분석된다. 본 경우에 있어서, 개별 프린트 회로 보드들의 각각은 3개의 테스트 마킹들을 가진다.
오정렬들 및/또는 왜곡들을 보상하기 위한 전술한 방법으로써, 회로 보드 테스트 포인트들의 실제 좌표들은 소망의 좌표로부터 계산될 수 있다. 이로써, 회로 보드 테스트 포인트들의 이상적 위치로부터의 편차들이 계산된다. 전술한 보상 방법은 프린트 회로 보드의 표면에 금속 층으로서 도포된 회로 보드 테스트 포인트들을 갖는 프린트 회로 보드들을 위해 사용될 수 있다. 상기 구리 층은 전술한 오정렬들 및 왜곡들의 영향을 받기 때문에, 그 결과 발생하는 편차들은 상기 방법에 의해 정확히 계산될 수 있다.
그러나, 부분적으로 구리 표면들을 덮는 솔더 레지스트가 프린트 회로 보드에 도포되면, 개별 회로 보드 테스트 포인트들의 형태는 솔더 레지스트에 의해 제한된다. 도 9a는 구리 표면들의 경계 라인들이 실선으로 도시되는 프린트 회로 보드의 단면을 개략적으로 도시한다. 상기 회로 보드에는 솔더 레지스트가 제공된다. 상기 솔더 레지스트는 점선으로 도 9에서 도시되는 홈을 가진다. 따라서, 개별 회로 보드 테스트 포인트들은 솔더 레지스트의 홈 내에 있는 구리 표면들로써 나타내어진다.
원칙적으로, 3개 타입의 회로 보드 테스트 포인트들 간에는 차이가 있다. 표준 회로 보드 테스트 포인트(20)로 설명되어지는 일반 회로 보드 테스트 포인트들은 구리 표면들을 둘러싸는 솔더 레지스트의 홈보다 조금 작은 구리 표면에 의해 형성된다. 전자에 대해 보충적인 회로 보드 테스트 포인트, 즉 솔더-레지스트-경계(solder-resist-bounded) 회로 보드 테스트 포인트(21)는 큰 구리 표면 상의 솔더 레지스트의 작은 홈에 의해 형성된다. 상기 회로 보드 테스트 포인트(21)는 솔더 레지스트 내의 홈의 에지에 의해서만 정의된다.
매우 작은 면적을 갖는 회로 보드 테스트 포인트들은 하나 이상의 얇은 구리 띠들(23)이 프린트 회로 보드에 도포되는 소위 혼합 회로 보드 테스트 포인트들(22)로서 간단히 생산될 수 있다. 이들 구리 띠들은 구리 띠들(23)에 대해 수직으로 연장되고, 솔더 레지스트에 도입되는, 협소한 띠 모양의 홈(24)을 가진 솔더 레지스트로 도포된다. 상기 홈(24)에 의해, 각 구리 띠들(23)은 홈(24)의 폭에 의해 미리 설정된 영역에서 노출된다. 구리 띠들(23)은 상기 노출된 영역에서만 접촉될 수 있어서, 홈들(24)에 의해 노출된 이들 영역들(23)은 혼합 회로 보드 테스트 포인트들을 형성한다.
구리 층 및 솔더 레지스트가 다른 제작 단계에서 프린트 회로 보드에 도포되기 때문에, 구리 층과 솔더 레지스트는 서로 다른 오정렬들 및/또는 왜곡들의 영향을 받을 수 있다. 도 9b는 예컨대 벡터 v 만큼 (도 9b의 우측으로 수평적으로)이동된 솔더 레지스트를 갖는 도9a의 프린트 회로 보드 단면을 도시한다. 표준 회로 보드 테스트 포인트(20)가 솔더 레지스트의 적당한 홈 내에 위치하는 한, 프린트 회로 보드 상에서의 솔더 레지스트의 변위는 표준 회로 보드 테스트 포인트(20)의 임의의 변위를 초래하지 않는다. 솔더 레지스트에 의해 경계지어지는 회로 보드 테스트 포인트(21)는 벡터 v에 의해 솔더 레지스트의 변위만큼 대응되어 이동된다.
그러나, 혼합 회로 보드 테스트 포인트들(22)의 경우에 있어서, 변위 벡터 v에 대한 대응 홈들(24)의 정렬에 따라서, 솔더 레지스트의 변위는 다른 상황을 창출한다. 홈(24)의 길이 방향이 변위 벡터 v에 대해 평행하면, 혼합 회로 보드 테스트 포인트들(22)의 위치에는 변화가 없다. 그러나, 홈(24)의 길이 방향이 변위 벡터 v에 대해 경사진다면, 대응 홈(24)에 의해 경계지어지는 회로 보드 테스트 포인트들(22)은 솔더 레지스트의 변위만큼 역시 이동할 것이다. 홈(24)의 길이 방향이 변위 벡터 v에 대해 수직이면, 대응 회로 보드 테스트 포인트들의 변위는 변위 벡터에 일치할 것이다.
프린트 회로 보드가 솔더 레지스트에 의해 경계지어지고 또한 솔더 레지스트와 독립적이라면, 개별 회로 보드 테스트 포인트들의 이상적 위치들로부터의 정확한 편차들을 결정하기 위해서는 솔더 레지스트의 오정렬들 및 왜곡들뿐만 아니라 구리 층의 오정렬들 및 왜곡들도 고려되어져야 한다. 이러한 것은 예를 들면 표준 회로 보드 테스트 포인트들(20)과 같은 방식으로 생산되거나 표준 회로 보드 테스트 포인트들(20)이고, 분석되면 구리 층의 오정렬들 및/또는 왜곡들을 재생시키는 테스트 마킹의 집합을 제공함으로써 달성될 수 있다. 다른 집합의 테스트 마킹들은 솔더 레지스트에 의해 경계지어지는 테스트 포인트들(21)과 같은 방식으로 형성되거나, 솔더 레지스트에 의해 경계지어지는 회로 보드 테스트 포인트들(21)로 나타내어진다. 상기 다른 집합의 테스트 마킹들을 분석함으로써 솔더 레지스트의 오정렬들 및/또는 왜곡들을 알 수 있다.
그러나, 혼합 회로 보드 테스트 포인트들(22)은 또한 식별 마킹들로 사용될 수 있다(도 10). 그러나, 이들 혼합 회로 보드 테스트 포인트들(22)은 구리 층 또는 솔더 레지스트의 오정렬들 및/또는 왜곡들을 결정하기 위해서 직접적으로 사용되지 않을 수 있다. 대신에, 일반 혼합 회로 보드 테스트 포인트(22)는 이상적 위치로부터의 편차의 경우에 있어서 솔더 레지스트 및 구리 층의 변위에 대해 분석되어야 한다.
바람직하게는, 2개의 인접 혼합 회로 보드 테스트 포인트들(22)이 편차를 결정하기 위해 사용되는데, 상기 혼합 회로 보드 테스트 포인트들(22)의 각각은 서로에 대해 수직으로 배치된 구리 띠들(23) 및 서로에 대해 수직으로 배치된 솔더 레지스트 내의 띠 형상의 홈들(24)을 포함한다. 구리 띠들(23)의 길이 방향들의 직선의 연장선들(25)이 도 10에 그려져 있다. 이들 선들(25)은 가상의 테스트 마킹(26)에서 교차한다. 솔더 레지스트의 띠 모양의 홈들(24)은 가상의 테스트 마킹(28)에서 교차하는 다른 직선들(27)에 의해 연장된다. 회로 보드 테스트 포인트들(22)의 변위가 있는 경우에, 선들(25, 27)의 변위들이 이에 대응되어 결정될 수 있고, 따라서 가상 테스트 마킹(26, 28)의 대응 변위들을 결정할 수 있다. 2개의 회로 보드 테스트 포인트들(22)의 선들(25)은 서로 수직인 2 방향으로의 구리 층의 변위를 나타내는데, 상기 변위는 2개의 회로 보드 테스트 포인트들(22)의 영역에서의 구리 층의 변위를 충분히 나타낸다. 동일한 것이 상기 영역에서의 솔더 레지스트의 변위를 충분히 나타내는 선분들(27)에 적용된다. 따라서, 가상 회로 보드 테스트 포인트들의 좌표들의 결정은 프린트 회로 보드의 상기 영역을 위해 구리 층의 변위와 솔더 레지스트의 변위를 나타낸다. 1개 내지 4개의 테스트 마킹들에 의해 회로 보드 테스트 포인트들의 편차들을 결정하기 위한 전술한 방법은 개별 테스트 마킹들 대신에 각 경우에 있어서 혼합 회로 보드 테스트 포인트들의 쌍들이 사용되도록 수정될 수 있다. 이들은 각 경우에 있어서 대응 영역에서의 솔더 레지스트 및 구리 층의 변위를 재생한다.
구리 층 및 솔더 레지스트의 오정렬들과 왜곡들이 결정되면, 혼합 회로 보드 테스트 포인트(22)의 이상적 위치의 포인트 I(xi, yi)의 이상적 좌표로부터 구리 층의 변위에 대응하는 포인트 C(xc, yc)의 구리 좌표들과 솔더 레지스트의 변위에 대응하는 포인트 S(xs, ys)의 솔더 레지스트 좌표들을 다음의 공식으로 결정할 수 있다.
Xc = a11x + a12y + a13xy + a14
Yc = a21 + a22y + a23xy + a24
Xs = b11x + b12y + b13xy + b14
Ys = b21x + b22y + b23xy +b24
각 경우에 있어서 이상적 좌표들을 나타내는 회로보드 테스트 포인트 I에서 구리 좌표들 및 솔더 레지스트 좌표들을 나타내는 포인트들 C, S로 연장되는 벡터들 IC 및 IS는 각각 구리 띠의 이상적 위치로부터의 변위 및 띠 형상의 홈의 이상적 위치로부터의 변위를 나타낸다. 2개의 벡터들 IC 및 IS의 차이 벡터 CS는 포인트 C에서 포인트 S로 연장된다. 벡터 CS가 구리 띠(23)의 길이 방향으로 투영되고 상기 방향으로 투영된 벡터가 포인트 C에 더해지면, 구리 층 및 솔더 레지스트의 오정렬들 및 왜곡들로 인한 회로 보드 테스트 포인트들의 이상적 위치 I로부터의 실제 회로 보드 테스트 포인트 P의 변위 또는 편차가 구해진다. 물론 포인트 P의 좌표들은 홈(24)의 길이 방향으로 벡터 CS를 투영시킴으로써 포인트 S의 대응 벡터 뺄셈으로써 구해질 수 있다.
이상으로부터, 혼합 회로 보드 테스트 포인트들의 편차들을 계산하기 위해 다음의 정보가 필요하다는 것을 알 수 있을 것이다.
- 구리 층의 오정렬 및 오정렬들 및/또는 왜곡들.
- 솔더 레지스트의 오정렬 및 오정렬들 및/또는 왜곡들.
- 개별 구리 띠 또는 솔더 레지스트의 띠 모양의 홈의 방향.
상기 정보가 이용가능하면, 혼합 회로 보드 테스트 포인트들의 편차들이 계산될 수 있다.
프린트 회로 보드의 타입에 따라서, 전술된 편차 계산 방법들 중 하나가 사용될 것이다. 상기 방법은 하나의 테스트 마킹과 더불어 실행될 수 있고, 또는 프린트 회로 보드들은 최대 4개까지의 마킹들이 제공되는 여러 개의 구역들로 나뉘어 질 수 있다.
회로 보드 테스트 포인트의 이상적 위치로부터의 편차를 결정함에 있어서 솔더 레지스트를 고려하는 것이 발명의 원래 아이디어인데, 이것은 프린트 회로 보드들을 테스트하기 위한 다른 응용에도 사용될 수 있다. 따라서, 편차를 결정하는 상기 방법은 예를 들면 병렬 테스터에서 프린트 회로 보드를 정렬하기 위해 또는 핑거 테스터에서 회로 보드 테스트 포인트의 좌표들을 결정하기 위해 사용될 수 있어서, 각 경우에서 접촉 핑거들은 회로 보드 테스트 포인트 상에 정확히 위치할 수 있다.
상기 회로 보트 테스트 포인트들은 자신들의 이상적 위치에서 너무 떨어져 있어서, 상기 회로 보트 테스트 포인트들은 이상적 위치에서 정렬된 병렬 테스터의 접촉 소자들에 의해 정확히는 더 이상 접촉될 수 없다는 위험이 있기 때문에, 신뢰성을 가지고 정확히는 접촉될 수 없다고 판단되는 회로 보드 테스트 포인트들이 체크되는 실시예를 참조하면서 본 발명은 이상에서 설명되었다.
그러나, 본 발명의 범위 내에서, 정확히는 접촉될 수 없는 것으로 판단되거나 원칙적으로 접촉될 수 없는 모든 회로 보드 테스트 포인트들 및 그 부속 도전체 통로들이 체크될 수 있다.
예를 들면, 병렬 테스터 상에서 대응 접촉 소자들이 제공되지 않는 회로 보드 테스트 포인트들은 기본적으로 접촉될 수 없는 것이다. 병렬 테스터 상의 접촉 소자들의 결여는 다음의 카테고리의 프린트 회로 보드를 위해 유익하다.
- 가급적 병렬 테스터의 테스트 바늘에 의해 바늘 마크들이 만들어져서는 안되는 소위 본드 패드들이라고 하는 회로 보드 테스트 포인트들이 있다. 병렬 테스터의 테스트 바늘들은 상당한 압력으로 (예를 들면, 30g 내지 100g의 무게에 해당) 회로 보드 테스트 포인트들을 누르기 때문에, 회로 보드 테스트 포인트들이 특히 작으면 손상되어 도전체 소자의 연속적 부착이 불가능하게 될 수 있다. 이들 "민감한" 회로 보드 테스트 포인트들을 위해서는 테스트 바늘이 병렬 테스터의 어댑터 상에 제공되어서는 안되고, 따라서 이들 "민감한" 회로 보드 테스트 포인트들은 병렬 테스터에 의해 접촉될 수 없어서 테스트될 수 없다.
- 높은 밀도의 테스트 포인트로써 회로 보드의 테스트 포인트들이 모두 접촉되지는 않았지만, 한 영역 내의 병렬 테스터의 모든 접촉 포인트들이 점유될 수 있다. 상기 영역에서 병렬 테스터는 여분의 테스트 바늘들이 없어서 어쩔 수 없이 임의의 회로 보드 테스트 포인트들은 접촉될 수 없다.
다음 그룹의 회로 보드 테스트 포인트들은 확실하고 정확히는 접촉될 수 없는 것으로 판단되어야 한다.
- 자신의 이상적 위치로부터 너무 떨어져 있어서 이상적 위치에 정렬된 병렬 테스터의 접촉 소자들(테스트 바늘들)에 의해 더 이상 정확히는 접촉될 수 없는 위험이 있는 회로 보드 테스트 포인트들이 있다.
- 접촉 소자들의 사양(예컨대, 200㎛의 정확성)보다 작은 회로 보드 테스트 포인트들(예컨대, 100㎛의 직경을 가짐)이 존재한다. 상기의 작은 회로 보드 테스트 포인트들 때문에, 회로 보드 테스트 포인트들은 병렬 테스터의 접촉 소자에 의해 정확히는 접촉되지 않을 위험이 있다. 병렬 테스터로써 이들 회로 보드 테스트 포인트들을 테스트하지 않는 것이 일반적으로 편리할 수 있다. 특히 이러한 점은 전자 소자의 부착을 위해서만 사용되는 점유되지 않은, 즉 도전체 통로에 연결되지 않는 회로 보드 테스트 포인트들에 적용된다. 이들은 광학적 수단에 의해 매우 간단히, 빨리 그리고 신뢰성 있게 체크될 수 있다.
본 발명은 핑거 테스터를 갖는 실시예를 참조하여 전술되었다. 개별 회로 보드 테스트 포인트들에 닿아서 접촉되는 핑거 테스터 대신에, 순차 테스트 방법들이 사용될 수 있다. 상기 순차 테스트 방법들에 있어서, 개별 회로 보드 테스트 포인트들은 레이저, 플라즈마 또는 전자 빔 테스트 방법에 의해 접촉된다. 정확히는 접촉될 수 없는 회로 보드 테스트 포인트들을 체크하기 위해 전기적 방법 대신에 광학적 테스트 방법들이 또한 사용될 수 있다.
전술한 실시예에 있어서, 회로 보드 테스트 포인트들의 이상적 위치로부터의 편차들은 광학적 측정에 의해 결정된다. 본 발명의 범위 내에서, 전기적 측정에 의해 상기 편차들을 결정하는 것 또한 가능하다. 상기 연결에 있어서, 소망의 위치에서의 해당 편차들이 전기적으로 측정되는 EP 0 874 243 A2의 예를 참조한다. EP 0 874 243 A2는 본 명세서에서 참조된다.
따라서, 본 발명의 범위 내에서, 테스트될 회로 보드로의 접촉 포인트를 갖는 다수의 접촉 바늘들의 접촉 상태들의 논리 조합을 이용하여 오정렬, 변위 등을 결정할 수 있다. 접촉 포인트들은 회로 보드 테스트 포인트들 또는 특별한 전기적 도전성의 마킹들일 수 있다.
편차들을 결정하기 위한 상기 전기적 테스트 방법의 경우에 있어서, 어댑터 내에 집적될 수 있는 소수의 부가적 테스트 바늘들 또는 어댑터의 테스트 바늘들로 구현될 수 있고, 네트워크 내에서 쇼트 또는 오픈 회로들에 대한 측정과 동시에 실행될 수 있는 것이 장점이다.
도 12a 및 도 12b는 각각 보유 플레이트(29)의 평면도 및 단면을 도시한다. 보유 플레이트(29)는 여러 개의 홈들을 가진 플라스틱 플레이트이다. 본 예에 있어서, 보유 플레이트(29)는 테스트될 프린트 회로 보드들의 형태와 일치하는 4개의 홈들(30)을 가진다. 각 홈들(30)은 도시된 실시예에서 수직 경계 벽(32)으로 나타내어지는 경계 에지(31) 및 경계 에지(31)의 주위에 있는 돌출부(33)를 가지는데, 돌출부(33)는 보유 플레이트의 내부로서 경계 벽(32) 아래에 형성되어 보유 플레이트(29)의 하부면과 동일면에서 종단된다.
홈(30)의 경계 벽(32)은 테스트될 프린트 회로 보드의 형태와 정확히 매칭되어, 프린트 회로 보드는 홈(30)에서 확실히 유지되고 보유 구성요소 역할을 하여 홈 밖으로 떨어지지 않도록 하는 돌출부(33)에 의해 고정될 수 있다. 홈은 완전히 잠기지는 않도록 디자인될 수 있어서, 이 경우에 프린트 회로 보드는 예컨대 고정 테이프에 의해 보유 플레이트에 움직일 수 없도록 고정될 수 있다.
광학적 마킹들(34)은 보유 플레이트의 상부에 가해질 수 있고, 광학적 마킹들에 의해서 보유 플레이트에 대한 프린트 회로 보드들의 위치가 삽입된 프린트 회로 보드들을 갖는 보유 플레이트를 광학적으로 기록하는 도중에 확실히 결정될 수 있다. 전기적 접촉들(35)이 보유 플레이트의 하부에 고정되어, 상기 전기적 접촉들이 병렬 테스터 및 순차 테스터 내의 보유 플레이트의 위치를 감지하기 위해 사용된다.
상기 보유 플레이트로 인하여, 프린트 회로 보드들이 병렬 테스터와 독립적인 측정 스테이션에서 카메라에 의해 광학적으로 스캔될 수 있다. 따라서, 녹화된 디지털 이미지의 도움으로, 보유 플레이트(29)의 병렬 테스터 및 이후의 테스트 디바이스로의 전달 도중에, 테스터 및 이후 테스트 디바이스 내의 보유 플레이트의 위치가 명확히 결정될 수 있는 한, 프린트 회로 보드들의 위치 및 스캔될 개별 회로 보드 테스트 포인트들의 좌표들을 명확히 결정하는 것이 가능하다. 보유 플레이트의 하부에 병렬 테스터 및 이후 테스트 디바이스에 집적된 접촉 소자들에 의해 스캔되는 접촉부들(35)이 제공되기 때문에, 공지된 방법으로 행해지는 임의의 필요한 정렬과 더불어 2개의 테스트 스테이션에서의 보유 플레이트의 위치가 명확히 결정될 수 있다. 이로써, 병렬 테스터 및 이후 테스트 디바이스에 대한 회로 보드 테스트 포인트들의 좌표들이 명백히 결정된다.
본 발명은 테스트될 프린트 회로 보드의 단 한 면만을 체크하는 실시예를 참조하면서 이상에서 서술되었다. 이것은 단 한 면에만 고밀도의 회로 보드 테스트 포인트들을 갖는 프린트 회로 보드의 타입들에 대해 유용하다. 저밀도로 접촉점들이 제공된 p 회로 보드의 면 상에는, 일반적으로 회로 보드 테스트 포인트들이 너무 커서 병렬 테스터에서 접촉 오류가 발생하지 않는다. 양 면 상에 고밀도의 회로 보드 테스트 포인트들을 갖는 프린트 회로 보드들에 대해서는, 본 발명에 따른 장치가 수정되어 양 면이 병렬 테스터 및 이후 테스트 디바이스에서 체크될 수 있다. 이러한 목적을 위해서는 양 면이 예컨대 광학적으로 체크되는 것이 또한 유용하다.

Claims (26)

  1. 도전체 통로들을 가지고, 도전체 통로들의 말단 포인트들은 테스트를 위해 접촉될 수 있는 회로 보드 테스트 포인트들의 형태로 되어 있는 프린트 회로 보드들을 병렬 테스터(tester)로 테스트하는 방법으로서,
    병렬 테스터의 접촉 소자를 테스트될 프린트 회로 보드의 회로 보드 테스트 포인트들에 접촉시킴으로써 테스트될 프린트 회로 보드를 병렬 테스터(2)로 테스트하는 단계;
    병렬 테스터에 의해 확실하고 정확히는 접촉할 수 없는 것으로 판단되거나 또는 기본적으로 병렬 테스터에 의해 접촉될 수 없는 회로 보드 테스트 포인트들을 결정하는 단계; 및
    병렬 테스터의 접촉 소자들과 독립적인 디바이스(3)에 의해, 확실하고 정확히는 접촉할 수 없는 것으로 판단되는 회로 보드 테스트 포인트들 및 접촉될 수 없는 회로 보드 테스트 포인트들 및 그 부속 도전체 통로들을 체크하는 단계를 포함하는 프린트 회로 보드를 병렬 테스터로 테스트하는 방법.
  2. 제 1 항에 있어서,
    회로 보드 테스트 포인트들의 이상적 위치로부터의 편차들이 결정되고, 회로 보드 테스트 포인트들이 자신들의 이상적 위치로부터의 편차 때문에 병렬 테스터(2)의 접촉 소자들에 의해 확실하고 정확히는 접촉될 수 없으면 회로 보드 테스트 포인트들은 부정확한 것으로 판단되는 것을 특징으로 하는 프린트 회로 보드를 병렬 테스터로 테스트하는 방법.
  3. 제 1 항에 있어서,
    체크하는 단계는 핑거 테스터(finger tester)(3)를 사용하여 행해지는 것을 특징으로 하는 프린트 회로 보드를 병렬 테스터로 테스트하는 방법.
  4. 제 2 항에 있어서,
    체크하는 단계는 핑거 테스터(finger tester)(3)를 사용하여 행해지는 것을 특징으로 하는 프린트 회로 보드를 병렬 테스터로 테스트하는 방법.
  5. 제 1 항에 있어서,
    체크하는 단계는 광학적 테스트 방법에 의해 행해지는 것을 특징으로 하는 프린트 회로 보드를 병렬 테스터로 테스트하는 방법.
  6. 제 2 항에 있어서,
    체크하는 단계는 광학적 테스트 방법에 의해 행해지는 것을 특징으로 하는 프린트 회로 보드를 병렬 테스터로 테스트하는 방법.
  7. 제 1 항에 있어서,
    체크하는 단계는 레이저, 플라즈마 또는 전자 빔 방법을 사용하여 행해지는 것을 특징으로 하는 프린트 회로 보드를 병렬 테스터로 테스트하는 방법.
  8. 제 1 항에 있어서,
    회로 보드 테스트 포인트들의 이상적 위치로부터의 편차들은 광학적 테스트 방법 또는 전기적 테스트 방법에 의해 결정되는 것을 특징으로 하는 프린트 회로 보드를 병렬 테스터로 테스트하는 방법.
  9. 제 8 항에 있어서,
    적어도 프린트 회로 보드 상에 위치하는 테스트 마킹(marking) 및/또는 미리 설정된 회로 보드 테스트 포인트의 위치는 기록되고, 회로 보드 테스트 포인트들의 이상적 위치로부터의 편차들은 이상적 위치 또는 이상적 위치들로부터의 상기 측정된 실제 위치 또는 측정된 실제 위치들의 편차로부터 계산되는 것을 특징으로 하는 프린트 회로 보드를 병렬 테스터로 테스트하는 방법.
  10. 제 9 항에 있어서,
    하나의 회로 보드 테스트 포인트 또는 하나의 테스트 마킹의 위치는 기록되고, 회로 보드 테스트 포인트들의 이상적 위치로부터의 편차는 기록된 상기 위치의 좌표들로부터의 선형의 오정렬로 계산되는 것을 특징으로 하는 프린트 회로 보드를 병렬 테스터로 테스트하는 방법.
  11. 제 9 항에 있어서,
    회로 보드 테스트 포인트들 및/또는 테스트 마킹들의 2개의 위치가 기록되고, 회로 보드 테스트 포인트들의 이상적 위치로부터의 편차들은 기록된 상기 위치들의 좌표들로부터의 선형 오정렬 및 각도 오정렬로 계산되는 것을 특징으로 하는 프린트 회로 보드를 병렬 테스터로 테스트하는 방법.
  12. 제 10 항에 있어서,
    회로 보드 테스트 포인트들 및/또는 테스트 마킹들의 2개의 위치가 기록되고, 회로 보드 테스트 포인트들의 이상적 위치로부터의 편차들은 기록된 상기 위치들의 좌표들로부터의 선형 오정렬 및 각도 오정렬로 계산되는 것을 특징으로 하는 프린트 회로 보드를 병렬 테스터로 테스트하는 방법.
  13. 제 9 항에 있어서,
    회로 보드 테스트 포인트들 및/또는 테스트 마킹들의 3개의 위치들이 기록되고, 회로 보드 테스트 포인트들의 이상적 위치로부터의 편차들은 기록된 상기 위치의 좌표들로부터의 선형 오정렬, 각도 오정렬 및 선형 왜곡으로 인한 오정렬로 계산되는 것을 특징으로 하는 프린트 회로 보드를 병렬 테스터로 테스트하는 방법.
  14. 제 10 항에 있어서,
    회로 보드 테스트 포인트들 및/또는 테스트 마킹들의 3개의 위치들이 기록되고, 회로 보드 테스트 포인트들의 이상적 위치로부터의 편차들은 기록된 상기 위치의 좌표들로부터의 선형 오정렬, 각도 오정렬 및 선형 왜곡으로 인한 오정렬로 계산되는 것을 특징으로 하는 프린트 회로 보드를 병렬 테스터로 테스트하는 방법.
  15. 제 9 항에 있어서,
    회로 보드 테스트 포인트들 및/또는 테스트 마킹들의 4개의 위치들이 기록되고, 회로 보드 테스트 포인트들의 이상적 위치로부터의 편차들은 기록된 상기 위치의 좌표들로부터의 선형 오정렬, 각도 오정렬 및 2차원 왜곡으로 인한 오정렬로 계산되는 것을 특징으로 하는 프린트 회로 보드를 병렬 테스터로 테스트하는 방법.
  16. 제 10 항에 있어서,
    회로 보드 테스트 포인트들 및/또는 테스트 마킹들의 4개의 위치들이 기록되고, 회로 보드 테스트 포인트들의 이상적 위치로부터의 편차들은 기록된 상기 위치의 좌표들로부터의 선형 오정렬, 각도 오정렬 및 2차원 왜곡으로 인한 오정렬로 계산되는 것을 특징으로 하는 프린트 회로 보드를 병렬 테스터로 테스트하는 방법.
  17. 제 11 항에 있어서,
    테스트될 프린트 회로 보드의 여러 구역들이 기록되고, 개별 구역들은 회로 보드 테스트 포인트들의 이상적 위치로부터의 편차를 위해 개별적으로 분석되는 것을 특징으로 하는 프린트 회로 보드를 병렬 테스터로 테스트하는 방법.
  18. 제 16 항에 있어서,
    테스트될 프린트 회로 보드의 여러 구역들이 기록되고, 개별 구역들은 회로 보드 테스트 포인트들의 이상적 위치로부터의 편차를 위해 개별적으로 분석되는 것을 특징으로 하는 프린트 회로 보드를 병렬 테스터로 테스트하는 방법.
  19. 제 11 항에 있어서,
    회로 보드 테스트 포인트들의 이상적 위치로부터의 편차들을 결정하기 위해, 테스트될 여러 프린트 회로 보드들은 동시에 테스트되고 테스트될 여러 프린트 회로 보드들은 동시에 기록되는 것을 특징으로 하는 프린트 회로 보드를 병렬 테스터로 테스트하는 방법.
  20. 제 18 항에 있어서,
    회로 보드 테스트 포인트들의 이상적 위치로부터의 편차들을 결정하기 위해, 테스트될 여러 프린트 회로 보드들은 동시에 테스트되고 테스트될 여러 프린트 회로 보드들은 동시에 기록되는 것을 특징으로 하는 프린트 회로 보드를 병렬 테스터로 테스트하는 방법.
  21. 회로 보드 테스트 포인트들의 편차들을 결정하는 방법으로서,
    회로 보드 테스트 포인트들의 개별 이상적 위치들로부터의 편차들을 결정하기 위해, 회로 보드 테스트 포인트들을 형성하는 구리 층의 오정렬들이 솔더 레지스트 코팅(solder resist coating)의 오정렬과는 독립적으로 결정되는 회로 보드 테스트 포인트들의 편차들을 결정하는 방법.
  22. 제 21 항에 있어서,
    구리 층의 오정렬들 및 솔더 레지스트 코팅들의 오정렬들은 서로 독립적인 테스트 마킹들 또는 회로 보드 테스트 포인트들의 집합들에 의해 결정되는 것을 특징으로 하는 회로 보드 테스트 포인트들의 편차들을 결정하는 방법.
  23. 제 21 항에 있어서,
    구리 층의 오정렬들 및 솔더 레지스트 코팅들의 오정렬들은 혼합 회로 보드 테스트 포인트들 또는 테스트 마킹들의 집합들에 의해 결정되는 것을 특징으로 하는 회로 보드 테스트 포인트들의 편차들을 결정하는 방법.
  24. 회로 보드 테스트 포인트들의 편차를 결정하는, 제 1 항에 따른 방법에서 구현되기 위한 방법으로서,
    회로 보드 테스트 포인트들의 각각의 이상적 위치들로부터의 편차를 결정하기 위해, 회로 보드 테스트 포인트들을 형성하는 구리 층의 오정렬은 솔더 레지스트 코팅의 오정렬과 독립적으로 결정되는 회로 보드 테스트 포인트들의 편차들을 결정하는 방법.
  25. 제 1 항에 있어서,
    병렬 테스터는 접촉되는 것이 원칙적으로 불가능한 회로 보드 테스트 포인트들에 대응하는 접촉 소자들을 가지지 않도록 설계되는 것을 특징으로 하는 프린트 회로 보드를 병렬 테스터로 테스트하는 방법.
  26. 도전체 통로들을 가지고, 도전체 통로들의 말단 포인트들은 테스트를 위해 접촉될 수 있는 회로 보드 테스트 포인트들의 형태로 되어 있는 프린트 회로 보드들을 테스트하기 위한 제 1 항에 따른 방법을 구현하기 위한 장치로서,
    테스트될 프린트 회로 보드의 회로 보드 테스트 포인트들을 동시에 접촉하기 위한 접착 소자들이 제공된 병렬 테스터(2);
    병렬 테스터에 의해 확실하고 정확히는 접촉할 수 없는 것으로 판단되거나 또는 병렬 테스터에 의해 기본적으로 접촉될 수 없는 회로 보드 테스트 포인트들을 결정하기 위한 디바이스(16); 및
    병렬 테스터에 의해 확실하고 정확히는 접촉할 수 없는 것으로 판단되거나 또는 병렬 테스터에 의해 기본적으로 접촉될 수 없는 회로 보드 테스트 포인트들 및 그 부속 도전체 통로들을 체크하기 위한 병렬 테스터의 접촉 소자들과 독립적인 디바이스(3)를 포함하는 장치.
KR10-2003-7003291A 2000-09-05 2001-08-07 프린트 회로 보드들을 병렬 테스터로 테스트하는 방법 및장치 KR100509340B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE10043728.1 2000-09-05
DE10043728A DE10043728C2 (de) 2000-09-05 2000-09-05 Verfahren zum Prüfen von Leiterplatten und Verwendung einer Vorrichtung zum Ausführen des Verfahrens
PCT/EP2001/009133 WO2002021893A2 (de) 2000-09-05 2001-08-07 Verfahren und vorrichtung zum prüfen von leiterplatten mit einem paralleltester

Publications (2)

Publication Number Publication Date
KR20030041987A KR20030041987A (ko) 2003-05-27
KR100509340B1 true KR100509340B1 (ko) 2005-08-22

Family

ID=7655059

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-7003291A KR100509340B1 (ko) 2000-09-05 2001-08-07 프린트 회로 보드들을 병렬 테스터로 테스트하는 방법 및장치

Country Status (10)

Country Link
EP (1) EP1315975B1 (ko)
JP (1) JP3928129B2 (ko)
KR (1) KR100509340B1 (ko)
CN (1) CN1187619C (ko)
AT (1) ATE322022T1 (ko)
AU (1) AU2001293734A1 (ko)
DE (2) DE10043728C2 (ko)
HK (1) HK1056219A1 (ko)
TW (1) TW515894B (ko)
WO (1) WO2002021893A2 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10220343B4 (de) * 2002-05-07 2007-04-05 Atg Test Systems Gmbh & Co. Kg Reicholzheim Vorrichtung und Verfahren zum Prüfen von Leiterplatten und Prüfsonde
DE10337350B3 (de) * 2003-08-14 2005-11-24 Aleksej Limonow Verfahren und Einrichtung zur Entdeckung und Lokalisierung eines Defektes in einer logischen elektronischen Leiterplatte
DE102008006130A1 (de) * 2008-01-25 2009-07-30 Atg Luther & Maelzer Gmbh Modul für einen Paralleltester zum Prüfen von Leiterplatten
DE102009004555A1 (de) * 2009-01-14 2010-09-30 Atg Luther & Maelzer Gmbh Verfahren zum Prüfen von Leiterplatten
DE102009016789B4 (de) * 2009-04-07 2014-04-03 Robert Melder Vorrichtung eines prüflingsunabhängigen Testsystems zum elektrischen Funktionstest von ein- oder beidseitig elektrisch kontaktierbaren Prüfpunkten und Verfahren dazu
CN102554929A (zh) * 2010-12-31 2012-07-11 鸿富锦精密工业（深圳）有限公司 机械手臂中心点补偿系统及方法
JP5466686B2 (ja) * 2011-11-04 2014-04-09 セイコープレシジョン株式会社 配線板測定装置及び配線板測定方法
JP5870863B2 (ja) * 2012-06-29 2016-03-01 オムロン株式会社 基板検査装置
US9581640B2 (en) 2014-10-08 2017-02-28 Eastman Kodak Company Vision-guided alignment method
US9523735B2 (en) * 2014-10-08 2016-12-20 Eastman Kodak Company Electrical test system with vision-guided alignment
US9557374B2 (en) 2014-10-08 2017-01-31 Eastman Kodak Company Vision-guided alignment system
US9535116B2 (en) 2014-10-08 2017-01-03 Eastman Kodak Company Electrical test method with vision-guided alignment
DE102015113046A1 (de) * 2015-08-07 2017-02-09 Xcerra Corp. Positioniereinrichtung für einen Paralleltester zum Testen von Leiterplatten und Paralleltester zum Testen von Leiterplatten
CN105301477A (zh) * 2015-11-06 2016-02-03 深圳市亚泰光电技术有限公司 一种电路板检测方法
CN109738788B (zh) * 2019-01-02 2021-06-01 深圳市大族数控科技股份有限公司 飞针测试机测试方法、装置、飞针测试机及存储介质
DE102019120059A1 (de) * 2019-07-24 2021-01-28 Endress+Hauser SE+Co. KG Verfahren zur Erkennung von Fehlern oder Fehlfunktionen an elektrischen oder elektronischen Bauteilen einer Schaltungsanordnung
CN111589728A (zh) * 2020-06-24 2020-08-28 金动力智能科技（深圳）有限公司 一种5g网分组件的智能测试组件
KR102444023B1 (ko) * 2022-05-31 2022-09-16 큐알티 주식회사 다종 반도체 소자의 평가 장치, 및 이의 평가 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4384334A (en) * 1979-05-08 1983-05-17 Tokyo Shibaura Denki Kabushiki Kaisha Apparatus for driving pulse motors for automatically adjusting external circuits
DE3479341D1 (en) * 1983-11-07 1989-09-14 Martin Maelzer Adapter for a printed-circuit board testing device
ATE36197T1 (de) * 1985-09-16 1988-08-15 Mania Gmbh Vorrichtung zum elektronischen pruefen von leiterplatten oder dergleichen.
DE3838413A1 (de) * 1988-11-12 1990-05-17 Mania Gmbh Adapter fuer elektronische pruefvorrichtungen fuer leiterplatten und dergl.
DE4237591A1 (de) * 1992-11-06 1994-05-11 Mania Gmbh Leiterplatten-Prüfeinrichtung mit Folienadapter
EP0468153B1 (de) * 1990-07-25 1995-10-11 atg test systems GmbH Kontaktierungsvorrichtung für Prüfzwecke
DE4109684C2 (de) * 1990-07-25 2001-07-12 Atg Test Systems Gmbh Kontaktierungsvorrichtung für Prüfzwecke
DE4323276A1 (de) * 1993-07-12 1995-01-19 Mania Gmbh Vollmaterialadapter
IT1266653B1 (it) * 1993-11-02 1997-01-09 Circuit Line Spa Macchina per eseguire il test elettrico simultaneo, sulle due facce di una piastra con circuiti stampati
US5506793A (en) * 1994-01-14 1996-04-09 Gerber Systems Corporation Method and apparatus for distortion compensation in an automatic optical inspection system
DE4406538A1 (de) * 1994-02-28 1995-08-31 Mania Gmbh Leiterplatten-Prüfeinrichtung mit Prüfadapter und Verfahren zum Einstellen desselben
DE4447814B4 (de) * 1994-05-20 2006-03-30 Luther & Maelzer Gmbh Verfahren zum Prüfen von elektrischen Leiterplatten unter Verwendung eines Prüfadapters mit Prüfstiften und Vorrichtung zur Durchführung des Verfahrens
DE19709938A1 (de) * 1997-03-11 1998-09-17 Emil Woschko Fensteranordnung
DE19709939A1 (de) * 1997-03-11 1998-09-17 Atg Test Systems Gmbh Verfahren und Vorrichtung zum Prüfen von Leiterplatten
IT1291643B1 (it) * 1997-04-22 1999-01-19 Circuit Line Spa Metodo di regolazione automatica per l'eliminazione dell'errore di centraggio in fase di test elettrico di circuiti stampati

Also Published As

Publication number Publication date
EP1315975A2 (de) 2003-06-04
EP1315975B1 (de) 2006-03-29
WO2002021893A2 (de) 2002-03-14
AU2001293734A1 (en) 2002-03-22
DE10043728A1 (de) 2002-03-28
TW515894B (en) 2003-01-01
HK1056219A1 (en) 2004-02-06
DE10043728C2 (de) 2003-12-04
ATE322022T1 (de) 2006-04-15
CN1187619C (zh) 2005-02-02
CN1449499A (zh) 2003-10-15
DE50109393D1 (de) 2006-05-18
WO2002021893A3 (de) 2002-06-27
JP3928129B2 (ja) 2007-06-13
KR20030041987A (ko) 2003-05-27
JP2004508569A (ja) 2004-03-18

Similar Documents

Publication Publication Date Title
KR100509340B1 (ko) 프린트 회로 보드들을 병렬 테스터로 테스트하는 방법 및장치
US4918374A (en) Method and apparatus for inspecting integrated circuit probe cards
US7328517B2 (en) Method and apparatus for measurement of thickness and warpage of substrates
US6191597B1 (en) Printed circuit board test device with test adapter and method for adjusting the latter
EP1061381B1 (en) Method for optimizing probe card analysis and scrub mark analysis data
US7102368B2 (en) Method of applying the analysis of scrub mark morphology and location to the evaluation and correction of semiconductor testing, analysis, and manufacture
US7977957B2 (en) Method and apparatus for electrical testing of a unit under test, as well as a method for production of a contact-making apparatus which is used for testing
US5124931A (en) Method of inspecting electric characteristics of wafers and apparatus therefor
US5508629A (en) Method and apparatus for inspecting integrated circuit probe cards
CN113740571A (zh) 能够实现单个探针块自动精密控制的阵列测试装置
US6423555B1 (en) System for determining overlay error
GB2575543A (en) Apparatus for monitoring a coating
JP4391738B2 (ja) プローブの接触位置の採取方法、プローブの接触位置の補正方法及びプローブ装置間の接触誤差の解消方法
JP7174555B2 (ja) 基板検査装置、その位置合せ、及び基板検査方法
EP1304543B1 (en) Positioning with conductive indicia ( silicon optical bench )
KR100262901B1 (ko) 프로우브장치에 있어서의 침위치 고정방법 및 프로우브방법
JP3056943B2 (ja) セラミック基板の配線パターン検査方法
JP3614003B2 (ja) プローブカードの位置決め機構
JP2959862B2 (ja) 位置合せ方法
JPH04102078A (ja) 配線基板検査装置
KR100319685B1 (ko) 웨이퍼 프로빙 방법
JPH04111412A (ja) 半導体装置の製造方法
KR20020073709A (ko) 웨이퍼 프로버에 있어서 핀과 패드의 정렬 방법
KR20030001830A (ko) 프로브 장치
JPS6197993A (ja) プリント基板の自動位置決め方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140715

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150728

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160627

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20170802

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20180719

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20190807

Year of fee payment: 15