DE10027914A1 - Bauelement mit einem Transistor und Verfahren zu dessen Herstellung - Google Patents
Bauelement mit einem Transistor und Verfahren zu dessen HerstellungInfo
- Publication number
- DE10027914A1 DE10027914A1 DE10027914A DE10027914A DE10027914A1 DE 10027914 A1 DE10027914 A1 DE 10027914A1 DE 10027914 A DE10027914 A DE 10027914A DE 10027914 A DE10027914 A DE 10027914A DE 10027914 A1 DE10027914 A1 DE 10027914A1
- Authority
- DE
- Germany
- Prior art keywords
- transistor
- layer
- conductor track
- gate dielectric
- component according
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 238000000034 method Methods 0.000 title claims description 16
- 239000004020 conductor Substances 0.000 claims abstract description 34
- 238000009792 diffusion process Methods 0.000 claims description 17
- 239000010936 titanium Substances 0.000 claims description 17
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 16
- 230000004888 barrier function Effects 0.000 claims description 16
- 229910052719 titanium Inorganic materials 0.000 claims description 16
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 7
- 230000005669 field effect Effects 0.000 claims description 6
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 238000005247 gettering Methods 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000000956 alloy Substances 0.000 claims 2
- 229910045601 alloy Inorganic materials 0.000 claims 2
- 229910052802 copper Inorganic materials 0.000 claims 2
- -1 Si 3 N 4 Inorganic materials 0.000 claims 1
- 229910044991 metal oxide Inorganic materials 0.000 claims 1
- 150000004706 metal oxides Chemical class 0.000 claims 1
- 239000010410 layer Substances 0.000 description 46
- 230000000694 effects Effects 0.000 description 16
- 230000005540 biological transmission Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 125000004429 atom Chemical group 0.000 description 6
- 229910016570 AlCu Inorganic materials 0.000 description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 5
- 238000006731 degradation reaction Methods 0.000 description 5
- 229910052739 hydrogen Inorganic materials 0.000 description 5
- 239000001257 hydrogen Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052736 halogen Inorganic materials 0.000 description 4
- 150000002367 halogens Chemical class 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 125000005843 halogen group Chemical group 0.000 description 2
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 241000255969 Pieris brassicae Species 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910010038 TiAl Inorganic materials 0.000 description 1
- 239000011358 absorbing material Substances 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 239000003574 free electron Substances 0.000 description 1
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000010327 methods by industry Methods 0.000 description 1
- 239000003921 oil Substances 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 108090000623 proteins and genes Proteins 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 235000013616 tea Nutrition 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 201000009482 yaws Diseases 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/564—Details not otherwise provided for, e.g. protection against moisture
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Zur Verringerung der Einsatzspannungdrift bei PMOS-Transistoren wird vorgeschlagen, in Leiterbahnen oberhalb des PMOS-Transistors eine Getterschicht (14) mit einer Dicke von mindestens 40 nm vorzusehen.
Description
Die Erfindung betrifft ein Bauelement mit einem Transistor
und ein Verfahren zu dessen Herstellung.
Aus der DE 198 03 665 A1 ist ein Bauelement mit einem Tran
sistor bekannt. Bei dem Transistor handelt es sich um einen
Feldeffekt-Transistor für analoge Schaltungsfunktionen mit
zumindest einem Sourcebereich, zumindest einem Drainbereich,
einem zwischen dem Sourcebereich und dem Drainbereich ange
ordneten Kanalbereich, einem über dem Kanalbereich angeordne
ten Gatedielektrikum und einer über dem Gatedielektrikum an
geordneten Gateelektrode. Der bekannte Transistor zeichnet
sich dadurch aus, dass in dem Gatedielektrikum Fremdatome aus
der Gruppe der Halogene vorhanden sind.
Durch das Einbringen von Fremdatomen aus der Gruppe der Halo
gene in das Gatedielektrikum wird die Degradation durch den
"Bias Temperature Stress Effekt" (BTS-Effekt) deutlich ver
mindert. Dieser Effekt tritt auf, wenn an MOS-Feldeffekt-Transistoren
mit p-Kanal eine negative Gate-Source-Spannung
anliegt. Dies ist dann der Fall, wenn das Bauelement mit der
integrierten Schaltung bei anliegender Versorgungsspannung
inaktiv ist.
Die Degradation durch den BTS-Effekt nimmt exponentiell mit
der Temperatur zu und macht sich vor allem durch eine
nachteilige Veränderung der Einsatzspannung bemerkbar. Denn
bei analogen oder gemischt analog-digitalen Schaltungsanord
nungen werden einige der PMOS-Transistoren oft in einem Ar
beitspunkt betrieben, der sehr empfindlich auf Veränderungen
der Einsatzspannung des Transistors reagiert. Dieser Arbeits
punkt ist durch eine Gatespannung charakterisiert, die nur
wenig über der Einsatzspannung des PMOS-Transistors liegt.
Dementsprechend führen auch kleine Schwankungen in der
Einsatzspannung des MOS-Feldeffekt-Transistors zu relativ
großen Schwankungen im Strom, der am Arbeitspunkt durch den
Transistor fließt. Da typische Anwendungen bei analogen
Schaltungsfunktionen einen möglichst gut definierten Strom
durch den jeweiligen Transistor benötigen, können derartige
Schwankungen in der Einsatzspannung des Transistors in der
Regel nicht hingenommen werden. Um das Problem der durch den
BTS-Effekt verursachten Drift in Analogschaltungen zu lösen,
ist vorgeschlagen worden, Fremdatome aus der Gruppe der Halo
gene in das Gatedielektrikum einzubauen.
Ein Nachteil des bekannten Bauelements ist jedoch, dass das
Einbringen der Atome aus der Gruppe der Halogene in das Gate
dielektrikum zusätzliche Prozeßschritte erfordert.
Ausgehend von diesem Stand der Technik liegt der Erfindung
die Aufgabe zugrunde, ein Bauelement mit einem Transistor zu
schaffen, bei dem die Degradation der Einsatzspannung durch
den BTS-Effekt durch einfache prozesstechnische Maßnahmen
vermindert ist.
Diese Aufgabe wird durch ein Bauelement gelöst, bei dem eine
dem Transistor beigeordnete Schicht aus einem Material gefer
tigt ist, das zum Gettern von für die Funktion des Transis
tors schädlichen Stoffen geeignet ist.
Diese Aufgabe wird ferner durch ein Verfahren gelöst, bei dem
eine dem Transistor beigeordnete Schicht ausgebildet wird,
durch die für die Funktion des Transistors schädliche Stoffe
gegettert werden.
Unter einer "dem Transistor beigeordneten Schicht" wird in
diesem Zusammenhang der Bereich einer Schicht verstanden, der
von den auf der gleichen Ebene angeordneten Transistoren dem
jeweiligen Transistor am nächsten liegt. Zum Beispiel fällt
derjenige Teil einer Leiterbahn unter diese Definition, der
dem jeweiligen Transistor näher als einem benachbarten Tran
sistor liegt.
Unter "Gettern" wird das Aufnehmen und Speichern von Stoffen
aus der Umgebung verstanden. Dies setzt voraus, dass das Ma
terial eine höhere Fähigkeit zum Aufnehmen und Speichern be
sitzt als das benachbarte Material.
Da eine im jeweiligen Transistor beigeordnete Schicht die Fä
higkeit besitzt, für die Funktion des Transistors schädliche
Stoffe zu gettern, werden derartige Stoffe bei der Herstel
lung und im Betrieb vom Transistor ferngehalten. Es wird ver
mutet, dass für den BTS-Effekt insbesondere die Konzentration
von Wasserstoff im Bereich des Transistors von Bedeutung ist.
Es hat sich nun gezeigt, dass die Degradation der Transistor
parameter durch den BTS-Effekt vermindert werden kann, wenn
in der Nähe des Transistors Bereiche vorgesehen werden, die
aus einem den Wasserstoff absorbierenden Material hergestellt
sind.
Bei einem bevorzugten Ausführungsbeispiel ist der Transistor
ein Feldeffekttransistor mit einem p-Kanal und die beigeord
nete Schicht Teil einer Leiterbahn. Insbesondere ist der Ka
nalbereich des Transistors aus n-dotiertem Silizium herge
stellt und das Gatedielektrikum aus SiO2 gefertigt. Für die
beigeordnete Schicht wird Titan mit einer Schichtdicke von
mindestens 40 nm verwendet.
Es genügt, in Leiterbahnen oberhalb des Transistors eine
Schicht aus Titan mit ausreichender Dicke vorzusehen, um den
Wasserstoffgehalt im Bereich des Transistors deutlich abzu
senken. Es ist somit nicht erforderlich, Titan im Bereich
oberhalb des Transistors flächendeckend vorzusehen, um die De
gradation durch den BTS-Effekt deutlich zu vermindern.
Einem weiteren Ausführungsbeispiel ist zwischen der beigeord
neten Schicht am Titan und einem Leiterbahnkern aus AlCu eine
Diffusionsbarriere aus TiN angeordnet.
Die Diffusionsbarriere verhindert, dass die beigeordnete
Schicht während der Herstellung mit dem Leiterbahnkern le
giert. Die Diffusionsbarriere gewährleistet daher auch nach
dem Abschluß des Herstellungsvorgangs eine ausreichende Dicke
der beigeordneten Schicht.
Weitere zweckmäßige Ausgestaltungen der Erfindung sind Ge
genstand der abhängigen Ansprüche.
Nachfolgend wird ein Ausführungsbeispiel der Erfindung anhand
der beigefügten Zeichnung im einzelnen erläutert. Es zeigen:
Fig. 1 einen Querschnitt durch einen PMOS-Transistor
mit darüberliegender Leiterbahn;
Fig. 2 eine Übertragungskennlinie des
PMOS-Transistors aus Fig. 1;
Fig. 3 bis 5 Darstellungen des Gitters entlang der Grenz
fläche eines Kanalbereichs und eines Gatedie
lektrikums;
Fig. 6 einen Querschnitt durch eine vorteilhafte Aus
gestaltung einer Leiterbahn;
Fig. 7 ein Diagramm, das die Entwicklung des
BTS-Effekts zeigt; und
Fig. 8 und 9 Diagramme, die Abhängigkeit der Gatespannungs
drift von der Dicke einer Getterschicht aus
Titan zeigen.
In Fig. 1 ist ein PMOS-Transistor 1 (p-Kanal MOS-Feldeffekt-Transistor)
dargestellt, der eine in einem Substrat 2 ausge
bildete Wanne 3 aufweist. Im vorliegenden Fall ist das Sub
strat 2 p-dotiert, während die Wanne 3 n-dotiert ist. Entlang
der Oberseite des Substrats 2 ist die Wanne 3 von Isolier
schichten 4 begrenzt. Die Isolierschichten 4 sind beispiels
weise aus SiO2 (LOCOS-Verfahren). Der PMOS-Transistor 1 um
faßt ferner einen Sourcebereich 5 und einen Drainbereich 6
mit dazwischen liegendem Kanalbereich 7. Der Kanalbereich 7
ist von einem Gatedielektrikum 8 aus Siliziumoxid abgedeckt.
Oberhalb des Gatedielektrikums 8 findet sich eine seitlich
von Abstandsstücken 9 begrenzte Gateelektrode 10. An den
Sourcebereich 5, den Drainbereich 6 und die Gatelektrode 10
sind Kontakte 11 angeschlossen, von denen in Fig. 1 nur der
an den Sourcebereich 5 angeschlossene Kontakt 11 dargestellt
ist. Die Kontakte 11 führen durch ein Zwischenlagendielektri
kum 12 zu Leiterbahnen 13, die zum Zwischenlagendielektrikum
12 hin mit einer Getterschicht 14 versehen sind. Die Leiter
bahn 13 selbst ist aus AlCu hergestellt. Die Getterschicht 14
ist aus Titan hergestellt.
In Fig. 2 sind Übertragungskennlinien des PMOS-Transistors 1
aus Fig. 1 dargestellt. Eine durchgezogene Linie stellt die
ursprüngliche Übertragungskennlinie 15 des PMOS-Transistors 1
dar. Eine sich nach einer bestimmten Zeit ergebende, verscho
bene Übertragungskennlinie 16 ist in Fig. 2 durch eine ge
strichelte Linie angedeutet. Das Verschieben der Übertra
gungskennlinie 15 beruht unter anderem auf der Degradation
der Transistorparameter durch den BTS-Effekt ("Bias Tempera
ture Stress Effekt"). Voraussetzung für diesen Effekt ist ei
ne negative Gate-Source-Spannung. Ein derartiger Arbeitspunkt
des PMOS-Transistors tritt besonders dann auf, wenn sich das
Bauelement mit der integrierten Schaltung im sogenannten
Power-Down-Modus befindet. In diesem Fall befindet sich der
Sourcebereich 5 und der Drainbereich 6 jeweils auf Massepo
tential, während an der Gateelektrode 10 eine negative Ga
tespannung anliegt. Mit der Zeit bilden sich entlang der
Grenzfläche zwischen dem Kanalbereich 7 und dem
Gatedielektrikum 8 Oberflächenladungen aus, die die Übertragungs
kennlinie 15 verschieben. Dadurch kommt es zu einer Einsatz
spannungsdrift
ΔVTH.
Die physikalischen Ursachen für den BTS-Effekt sind nicht
vollständig verstanden. Zur Erklärung des BTS-Effekts sind
eine Reihe von Modellen entwickelt worden. (C. E. Bhat et al.,
"Mechanism of negative-bias-temperature instability", I.
Appl. Phys. 79 (3), S. 1712-1720 (1991); N. Bhat et al., "Bi
as temperature instability in hydrogenated thin-film
transistors", IEEE Transactions on Electron Devices (1997) vol. 44,
no. 7, S. 1102-1108). Eines dieser Modelle soll nachfolgend
anhand der Fig. 3 bis 5 veranschaulicht werden. In Fig. 3
ist ein Ausschnitt aus dem Gitter entlang der Grenzfläche
zwischen dem Kanalbereich 7 und dem Gatedielektrikum 8 darge
stellt. Siliziumatome 17 sind durch schwarze Kreise angedeu
tet. Große weiße Kreise stellen Sauerstoffatome 18 dar. Auf
grund der unterschiedlichen Gitterkonstanten des Siliziums im
Kanalbereich 7 und des SiO2 im Gatedielektrikum 8 entstehen
entlang der Grenzfläche nicht abgesättigte Bindungen, soge
nannte Dangling Bonds, an denen sich Wasserstoffatome 19 an
lagern, die in Fig. 3 durch kleine weiße Kreise dargestellt
sind.
Unter dem Einfluß der negativen Gate-Source-Spannung werden
die Si-H-Bindungen aufgebrochen. Wie in Fig. 4 dargestellt,
entstehen dadurch ladungsneutrale Grenzflächenzustände 20,
Oberflächenladungen 21 und eine an ein Siliciumatom 17 ent
lang der Grenzfläche angebundene OH-Gruppe sowie ein in Fig.
4 nicht dargestelltes freies Elektron.
Die OH-Gruppe diffundiert, wie in Fig. 5 dargestellt, in das
Innere des Gatedielektrikums 8. Dadurch entstehen stabile
Grenzflächenzustände 20. Die Oberflächenladungen 21 führen
schließlich zu der Verschiebung der ursprünglichen Übertra
gungskennlinie 15.
Es hat sich herausgestellt, dass die Verschiebung der ur
sprünglichen Übertragungskennlinie 15 wesentlich geringer
ausfällt, wenn im Bereich oberhalb des PMOS-Transistors 1 ei
ne Wasserstoff absorbierende und speichernde Schicht vorhan
den ist. Als Material für eine derartige Getterschicht 14
eignet sich beispielsweise Titan.
In Fig. 6 ist ein Querschnitt durch die Leiterbahn 13 darge
stellt. Die Leiterbahn 13 umfaßt neben der eigentlichen min
destens 40 nm dicken Getterschicht 14 aus Titan eine Diffusi
onsbarriere 22 aus 50 nm dicken TiN. Auf diese Diffusionsbar
riere 22 kann zur Verbesserung der Elektromigrationseigen
schaften eine dünne Zwischenschicht 23 aus Ti aufgebracht
werden. Diese wird durch spätere Prozeßschritte vollständig
in TiAl3 umgewandelt. Die Diffusionsbarriere 22 muß mindes
tens die Dickte haben, ab der gewährleistet ist, dass keine
Diffusion zwischen den Leiterbahnen 24 aus AlCu und der Get
terschicht 14 stattfindet. Diese Dichte ist 25 nm. Je nach
Prozeßführung kann die Dicke der Zwischenschicht 23 variie
ren. Der Leiterbahnkern 24 besteht aus 400 nm dickem AlCu und
stellt die eigentliche stromtragende Schicht der Leiterbahn
13 dar. Daran schließt sich eine Antireflexionsschicht 25,
die zum Strukturieren der Leiterbahn 13 benötigt wird.
In Fig. 7 ist die Abhängigkeit der Einsatzspannungsdrift
ΔVTH in Abhängigkeit von der Zeit dargestellt. Die mit Rau
ten eingetragenen Meßpunkte beziehen sich auf einen PMOS-
Transistor, dessen Getterschicht eine Dicke von 20 nm auf
weist und aus Titan hergestellt ist. Die mit Dreiecken darge
stellten Meßpunkte im Diagramm von Fig. 7 beziehen sich auf
PMOS-Transistoren 1 mit dem in Fig. 6 dargestellten Quer
schnitt durch die Leiterbahn 13. Die Messungen wurden so
durchgeführt, dass die PMOS-Transistoren jeweils für die im
Diagramm aufgetragene Zeit einer Gate-Source-Spannung von
-6,5 Volt bei einer Temperatur von 125° Celsius unterworfen
wurden. Aus Fig. 7 geht deutlich hervor, dass die PMOS-
Transistoren 1 mit einer Getterschicht aus 40 nm Titan und
einer Diffusionsbarriere 22 aus 50 nm Titan eine um den Fak
tor 5 geringere Einsatzspannungsdrift ΔVTH aufweisen.
Der Zusammenhang zwischen der Einsatzspannungsdrift ΔVTH und
der Dicke der Getterschicht 14 ist in Fig. 8 für einen
PMOS-Transistor dargestellt, dessen Getterschicht 14 unmittelbar
in Kontakt mit dem Leiterbahnkern 24 steht. In dem Diagramm
in Fig. 8 ist jeweils die Einsatzspannungsdrift ΔVTH einge
tragen, die sich ergibt, wenn die PMOS-Transistoren für 1000
Sekunden einer Gate-Source-Spannung von -6,5 V und einer Tem
peratur von 125°C ausgesetzt werden. Aus Fig. 8 geht hervor,
dass die Einsatzspannungsdrift ΔVTH mit zunehmender Dicke
der Getterschicht 14 abnimmt. Die Abnahme verlangsamt sich
jedoch, falls die Schichtdicke der Getterschicht 14 oberhalb
von 80 nm, insbesondere 110 nm, liegt.
Fig. 9 zeigt schließlich ein Diagramm, das die Abhängigkeit
der Einsatzspannungsdrift ΔVTH in Abhängigkeit von der Dicke
der Getterschicht 14 der in Fig. 6 dargestellten Leiterbahn
13 zeigt. Auch hier wurden die PMOS-Transistoren 1 während
1000 Sekunden einer Gate-Source-Spannung von -6,5 Volt bei
einer Temperatur von 125°C ausgesetzt. Der Vergleich mit dem
Diagramm aus Fig. 8 zeigt, dass die Einsatzspannungsdrift
ΔVTH etwa um den Faktor 2 bis 5 geringer ausfällt. Dazu
trägt die Diffusionsbarriere 22 bei, die verhindert, dass die
Getterschicht 14 mit dem Leiterbahnkern 24 reagiert und wäh
rend der Herstellung ausgedünnt wird. Vorteilhafterweise wird
die Getterschicht 14 wenigstens 25 mm, vorzugsweise wenigs
tens 40 mm dick ausgebildet.
Die Fig. 8 und 9 machen deutlich, dass entweder in einem
typischen CMOS-Prozess die Getterschicht 14 wenigstens 50 nm
Dicke aufweisen muss oder dass die Diffusionsbarriere 22 zwi
schen der Getterschicht 14 und dem Leiterbahnkern 24 einge
fügt werden muss, um eine ausreichende Dicke der Getter
schicht 14 zu gewährleisten.
Angemerkt sei, dass sich die hier beschriebenen Maßnahmen mit
der bekannten Implantation von Fremdatomen aus der Gruppe der
Halogene in das Gatedielektrikum kombinieren lassen. Dadurch
wird die Einsatzspannungsdrift ΔVTH weiter verringert.
Zur Herstellung des PMOS-Transistors 1 wird zunächst der ei
gentliche PMOS-Transistor 1 im Substrat 2 ausgebildet. Dabei
können unter Umständen Fremdatome aus der Gruppe der Halogene
in das Gatedielektrikum 8 implantiert werden. Anschließend
wird eine in Fig. 1 nicht dargestellte Basisschicht aus 40
nm dickem Titan und ausreichend dickem TiN aufgesputtert. An
schließend werden die Kontakte 11 mittels CVD mit Wolfram ge
füllt. Das überschüssige Wolfram wird durch
chemisch-mechanisches Polieren zurückgeschliffen, wobei die Basis
schicht entfernt wird. Danach wird die Getterschicht 14 aus
40 nm dickem Titan und die Diffusionsbarriere 22 aus ausrei
chend dickem TiN aufgesputtert. Hierbei gettert die Getter
schicht 14 den überschüssigen Wasserstoff zur Verringerung
des BTS-Effekts. Auf die Diffusionsbarriere 22 wird dann die
Zwischenschicht 23 zur Verbesserung der Elektromigrationsei
genschaften und eine 400 nm dicke AlCu-Schicht als Leiter
bahnkern 24 aufgesputtert. Der Vorgang wird durch das Auf
sputtern der Antireflexionsschicht 25 abgeschlossen.
Falls weitere Metallebenen vorgesehen sind, erfolgt die Aus
bildung von Vias zwischen den Leiterbahnen 13 und nachfolgen
den in Fig. 1 nicht dargestellten Leiterbahnen entsprechend.
Die nachgeordneten Leiterbahnen werden dabei vorteilhafter
weise ebenfalls mit 40 nm dicken Getterschichten aus Titan
versehen, die durch Diffusionsbarrieren aus TiN von den
Leiterbahnkernen getrennt sind.
Claims (18)
1. Bauelement in integrierter Ausführung mit einem Transistor
(1),
dadurch gekennzeichnet, dass
eine dem Transistor (1) beigeordnete Schicht (14) aus einem
Material gefertigt ist, das zum Gettern von für die Funktion
des Transistors (1) schädlichen Stoffen geeignet ist.
2. Bauelement nach Anspruch 1,
dadurch gekennzeichnet, dass
der Transistor (1) einen Sourcebereich (5), einen Drainbe
reich (6), einen zwischen Sourcebereich (5) und Drainbereich
(6) angeordneten Kanalbereich (7), ein an dem Kanalbereich
(7) anliegendes Gatedielektrikum (8) und eine an das Gatedie
lektrikum (8) angrenzende Gateelektrode (10) aufweist.
3. Bauelement nach Anspruch 1 oder 2,
dadurch gekennzeichnet, dass
der Kanalbereich (7) aus Silizium und das Gatedielektrikum
(8) aus SiO2 hergestellt ist.
4. Bauelement nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, dass
die beigeordnete Schicht eine Schicht (14) einer Leiterbahn
(13) ist.
5. Bauelement nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet, dass
die beigeordnete Schicht (14) aus Titan gefertigt ist.
6. Bauelement nach Anspruch 5,
dadurch gekennzeichnet, dass
die beigeordnete Schicht (14) eine Dicke von mindestens 25 nm
aufweist.
7. Bauelement nach einem der Ansprüche 1 bis 6,
dadurch gekennzeichnet, dass
die Leiterbahn (13) einen Leiterbahnkern (24) aus einer Le
gierung auf der Basis von wenigstens einem der Elemente aus
der Gruppe von Al und Cu enthält.
8. Bauelement nach einem der Ansprüche 1 bis 7,
dadurch gekennzeichnet, dass
an die beigeordnete Schicht (14) eine Diffusionsbarriere (22)
angrenzt.
9. Bauelement nach Anspruch 7 und 8,
dadurch gekennzeichnet, dass
zwischen dem Leiterbahnkern (24) und der dem Transistor (1)
beigeordneten Schicht eine Diffusionsbarriere (22) aus TiN
angeordnet ist.
10. Verfahren zur Herstellung eines integrierten Bauelements
mit einem Transistor (1),
dadurch gekennzeichnet, dass
eine dem Transistor (1) beigeordnete Schicht (14) ausgebildet
wird, durch die für die Funktion des Transistors (1) schädli
che Stoffe gegettert werden.
11. Verfahren nach Anspruch 10,
dadurch gekennzeichnet, dass
der Transistor (1) als Feldeffekt-Transistor ausgebildet
wird, mit einem Sourcebereich (5), einem Drainbereich (6),
einem zwischen Sourcebereich (5) und Drainbereich (6) ange
ordneten Kanalbereich (7) mit einem an den Kanalbereich (7)
anliegenden Gatedielektrikum (8) und einer an das Gatedie
lektrikum (8) angrenzenden Gateelektrode (10).
12. Verfahren nach Anspruch 10 oder 11,
dadurch gekennzeichnet, dass
der Kanalbereich (7) aus Silizium und das Gatedielektrikum
(8) aus SiO2, Si3N4, SiOxNy mit 0 ≦ × ≦ 2 und 3y = 4-2x oder an
deren Metalloxiden hergestellt wird.
13. Verfahren nach einem der Ansprüche 10 bis 12,
dadurch gekennzeichnet, dass
die beigeordnete Schicht von einer Schicht einer dem Transis
tor (1) nachgeordneten Leiterbahn (13) gebildet wird.
14. Verfahren nach einem der Ansprüche 10 bis 13,
dadurch gekennzeichnet, dass
die dem Transistor (1) beigeordnete Schicht (14) aus Titan
hergestellt wird.
15. Verfahren nach Anspruch 14,
dadurch gekennzeichnet, dass
die beigeordnete Schicht (14) mit einer Dicke von mindestens
40 nm hergestellt wird.
16. Verfahren nach einem der Ansprüche 10 bis 15,
dadurch gekennzeichnet, dass
die Leiterbahn (13) einen Leiterbahnkern (24) aufweist, der
aus einer Legierung auf der Basis von wenigstens einem Ele
ment aus der Gruppe Al und Cu gefertigt wird.
17. Verfahren nach einem der Ansprüche 10 bis 16,
dadurch gekennzeichnet, dass
eine an die beigeordnete Schicht (14) angrenzende Diffusions
barriere (22) ausgebildet wird.
18. Verfahren nach Anspruch 16 und 17,
dadurch gekennzeichnet, dass
die Diffusionsbarriere (22) aus TiN gefertigt ist und zwi
schen der beigeordneten (14) Schicht und dem Leiterbahnkern
(24) angeordnet wird.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10027914A DE10027914B4 (de) | 2000-05-31 | 2000-05-31 | Bauelement mit einem Transistor |
PCT/DE2001/002064 WO2001093335A1 (de) | 2000-05-31 | 2001-05-31 | Bauelement mit einem transistor und verfahren zu dessen herstellung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10027914A DE10027914B4 (de) | 2000-05-31 | 2000-05-31 | Bauelement mit einem Transistor |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10027914A1 true DE10027914A1 (de) | 2001-12-13 |
DE10027914B4 DE10027914B4 (de) | 2007-03-08 |
Family
ID=7644819
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10027914A Expired - Fee Related DE10027914B4 (de) | 2000-05-31 | 2000-05-31 | Bauelement mit einem Transistor |
Country Status (2)
Country | Link |
---|---|
DE (1) | DE10027914B4 (de) |
WO (1) | WO2001093335A1 (de) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19803665A1 (de) * | 1998-01-30 | 1999-09-02 | Siemens Ag | Transistor für analoge Schaltungsfunktionen |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5512752A (en) * | 1978-07-12 | 1980-01-29 | Mitsubishi Electric Corp | Semiconductor device manufacturing method |
DE69213094T2 (de) * | 1991-05-08 | 1997-03-06 | Philips Electronics Nv | Verfahren zur Herstellung einer Halbleiteranordnung mit einem Kondensator mit einem ferroelektrischen Dieletrikum und Halbleiteranordnung mit einem derartigen Kondensator |
JP2797994B2 (ja) * | 1995-02-17 | 1998-09-17 | ヤマハ株式会社 | 半導体装置 |
US5716875A (en) * | 1996-03-01 | 1998-02-10 | Motorola, Inc. | Method for making a ferroelectric device |
US5902131A (en) * | 1997-05-09 | 1999-05-11 | Ramtron International Corporation | Dual-level metalization method for integrated circuit ferroelectric devices |
EP0993047A1 (de) * | 1998-10-06 | 2000-04-12 | Koninklijke Philips Electronics N.V. | Halbleiteranordnung mit integrierten Schaltkreiselementen der III-V Gruppe sowie Schutzmittel gegen Wasserstoffverunreinigung |
-
2000
- 2000-05-31 DE DE10027914A patent/DE10027914B4/de not_active Expired - Fee Related
-
2001
- 2001-05-31 WO PCT/DE2001/002064 patent/WO2001093335A1/de active Application Filing
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19803665A1 (de) * | 1998-01-30 | 1999-09-02 | Siemens Ag | Transistor für analoge Schaltungsfunktionen |
Also Published As
Publication number | Publication date |
---|---|
WO2001093335A1 (de) | 2001-12-06 |
DE10027914B4 (de) | 2007-03-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE19752434C2 (de) | Nichtflüchtige Halbleiterspeichervorrichtung mit einer p-Typ dotierten Gateelektrode mit schwebendem Potential | |
DE2832388A1 (de) | Verfahren zum herstellen einer integrierten mehrschichtisolator-speicherzelle in silizium-gate-technologie mit selbstjustierendem, ueberlappenden polysilizium-kontakt | |
DE112008000674T5 (de) | Kurzkanal LV, MV und HV CMOS Vorrichtungen | |
DE102020105207A1 (de) | Stark dotierte vergrabene Schicht zum Reduzieren der MOSFET-AUS-Kapazität | |
DE19611959C2 (de) | Komplementär-MOS-Feldeffekttransistor und Herstellungsverfahren für denselben | |
DE2810597A1 (de) | Elektrische bauelementstruktur mit einer mehrschichtigen isolierschicht | |
DE102007054064A1 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung | |
EP0072522A2 (de) | Verfahren zum Herstellen von integrierten MOS-Feldeffekttransistoren, insbesondere von komplementären MOS-Feldeffekttransistorschaltungen mit einer aus Metallsiliziden bestehenden zusätzlichen Leiterbahnebene | |
WO2002013275A1 (de) | Elektronisches bauelement und herstellungsverfahren für ein elektronisches bauelement | |
DE2816795A1 (de) | Verfahren zur herstellung eines substrats fuer einen cmos-schaltkreis und nach einem solchen verfahren hergestellter schaltkreis | |
DE19946437A1 (de) | Ferroelektrischer Transistor | |
DE2432352C3 (de) | MNOS-Halbleiterspeicherelement | |
DE2917690C3 (de) | Verfahren zum Festlegen der Durchbruchsspannung eines Isolierschicht-Feldeffekttransistors | |
DE19843482C2 (de) | Kapazitive Struktur in einer integrierten Schaltung | |
DE19910890A1 (de) | Split Gate-MOS-Transistor | |
DE102007030321B4 (de) | Halbleiterbauelement mit Gatestruktur und Herstellungsverfahren des Halbleiterbauelements | |
DE60207658T2 (de) | Nichtflüchtiger Halbleiterspeicher und Verfahren zu dessen Herstellung | |
DE3122229A1 (de) | Integriertes halbleiterbauelement | |
DE3127996C2 (de) | ||
DE10027914A1 (de) | Bauelement mit einem Transistor und Verfahren zu dessen Herstellung | |
DE4435461A1 (de) | Dünnfilmtransistoren und Verfahren zum Herstellen | |
DE112018006200T5 (de) | Hybride hochspannungs- und niederspannungs-finfet-vorrichtung | |
DE10306315A1 (de) | Halbleitervorrichtung und entsprechendes Herstellungsverfahren | |
DE4223313C2 (de) | Halbleitervorrichtung mit zwei Feldeffekttransistoren und Verfahren zu deren Herstellung | |
DE3920451C2 (de) | EPROM-Zellstruktur mit einer Graben-Isolation und Verfahren zur Herstellung derselben |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8364 | No opposition during term of opposition | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |